DE112018007473T5

DE112018007473T5 - Feldeffekttransistor

Info

Publication number: DE112018007473T5
Application number: DE112018007473.0T
Authority: DE
Inventors: Yoichi Nogami
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-04-13
Filing date: 2018-04-13
Publication date: 2020-12-24
Also published as: JP6470480B1; JPWO2019198226A1; US11527629B2; US20210043743A1; CN111937125A; WO2019198226A1; CN111937125B

Abstract

Ein Feldeffekttransistor weist ein Gate-Elektrode (108, 408), welche auf einer Elektronenbereitstellungsschicht (103, 403) von dieser ausgebildet ist, eine Source-Elektrode (104) und eine Drain-Elektrode (105) auf dieser auf; und darüber hinaus weist der Feldeffekttransistor eine Isolationsschicht (106, 407) zum Überdecken der Elektronenbereitstellungsschicht (103, 403), und einen Öffnungsabschnitt (111, 411) der Isolationsschicht (106, 407), welche schräge Konturflächen eines trapezförmigen Prismas aufweist, auf, welche in einer Region zum Ausbilden der Gate-Elektrode (108, 408) in der Isolationsschicht (106, 407) bereitgestellt ist. Er ist derart bereitgestellt, dass die Gate-Elektrode (108, 408) derart ausgebildet ist, dass sie einen Schottky-Übergang bezüglich einer Region aufweist, in welcher die Elektronenbereitstellungsschicht (103, 403) durch den Öffnungsabschnitt (111, 411) freiliegt, und auch derart, dass die schrägen Konturflächen eines trapezförmigen Prismas, die jeweils durch den Öffnungsabschnitt (111, 411) ausgebildet sind, die Neigungswinkel in einem Bereich von 25 Grad bis 75 Grad bezüglich einer Fläche der Elektronenbereitstellungsschicht (103, 403) aufweisen.

Description

Technisches Gebiet
Die vorliegende Offenbarung betrifft einen Feldeffekttransistor, und insbesondere einen Transistor mit hoher Elektronenbeweglichkeit, welcher unter Verwendung eines NitridHalbleiter(n) hergestellt ist.
Stand der Technik
Als Vertreter von AlGaN- / GaN-Transistoren mit hoher Elektronenmobilität (abgekürzt als „HEMT“: Transistor mit hoher Elektronenmobilität; im Folgenden als „HEMT“ bezeichnet) wurden in den letzten Jahren die Herstellung und praktische Verwendung von Feldeffekttransistoren fortgeführt, welche (einen) Nitridhalbleiter einsetzen, der sich auf GaNbasierte HEMTs fokussiert; ihre Anwendungen bezüglich Verstärkern, die Mobiltelefonbasisstationen zugeführt werden, sind repräsentativ, so dass auch vom jetzigen Zeitpunkt ausgehend erwartet wird, dass eine Verbreitung und Ausweitung in Richtung von Marktfeldern zu sehen sein wird, welche im Zusammenhang mit Hochfrequenzkommunikationsvorrichtungen stehen.
Für einen oben beschriebenen GaN-basierten HEMT ist es schwierig, dessen Gate-Leckstrom zu kontrollieren; aus diesem Grund tritt ein Fall auf, in dem der Leckstrom groß wird, so dass die Qualität nicht aufrechterhalten werden kann, und folglich wird ein GaN-basierter HEMT benötigt, der einen viel stabileren und geringeren Gate-Leckstrom aufweist. Der Grund kann darauf zurückgeführt werden, dass bezüglich eines GaN-basierten HEMT eine bedeutende Anzahl beispielhafter Fälle berichtet wurden, in welchen ein Gate-Leckstrom in einem großen Ausmaß schwankt, durch Erfahren eines Einflusses eines Nassätzprozesses(en) oder eines Trockenätzprozesses(en) in einem Wafer-Prozessierungsschritt, oder beispielhafte Fälle, in welchen ein Gate-Leckstrom in einem hohen Ausmaß schwankt durch das Erfahren eines Einflusses einer Isolationsschicht zum Schutz einer Fläche einer Halbleiterepitaxieschicht; wodurch ein großer Faktor darin besteht, dass die Fläche der Halbleiterepitaxieschicht empfindlich ist.
Gewöhnlich wird festgestellt, dass je nach Druckspannung in welcher Siliziumoxide auf einer Elektronenbereitstellungsschicht ausgebildet sind, ein Feldeffekttransistor aus Nitridhalbleitern mit einem geringen Gate-Leckstrom erhalten werden kann (siehe zum Beispiel Patentdokument 1).
Darüber hinaus ist es konventionell so, dass in einer Struktur einer Gate-Elektrode, welche derart ausgebildet ist, dass sie das Innere eines Öffnungsabschnittes einer Isolationsschicht überdeckt, welche auf einer Halbleiterbetriebsschicht ausgebildet ist, und dass sie sich auf der Isolationsschicht befindet, um diese zu überdecken, Seitenflächen des Öffnungsabschnittes in einer schräggestellten, sich verjüngenden Form ausgebildet sind (obere Seiten eines Öffnungsabschnittes der Isolationsschicht weisen jeweils eine Form auf, welche sich zur Drain-Seite hin neigt), wodurch eine Spannungsfestigkeit verbessert werden kann, aufgrund eines Effektes zur Abmilderung einer elektrischen Feldkonzentration in Öffnungsendabschnitten der Gate-Elektrode (und zwar wird ein Gate-Leckstrom kleiner), (siehe zum Beispiel Patentdokument 2).
Stand der Technik Dokumente
[Patentdokumente]

[Patentdokument 1] Japanische Patentoffenlegungs-Nr. 2008-244001
[Patentdokument 2] Japanische Patentoffenlegungs-Nr. 2004-253620

[Zusammenfassung der Erfindung]
[Durch die Erfindung zu lösende Probleme]
Wie jedoch später beschrieben wird, wurde ein Einfluss, durch welchen sich Eigenspannungen von Isolationsschichten auf elektrische Eigenschaften eines GaN-basierten HEMT auswirken, durch eine Simulation untersucht; infolgedessen wird hinsichtlich der angegebenen Technologie, die im obigen Patentdokument 1 beschrieben ist, im Gegenteil befürchtet, dass ein Gate-Leckstrom zunimmt, so dass verstanden werden kann, dass dort ein Problem entsteht, bei welchem ein ausreichender Effekt nicht erwartet werden kann. Im Hinblick auf die im Patentdokument 2 angegebene Technologie kann verstanden werden, dass durch eine Betrachtung nicht nur der Form (Schrägstellungs- oder Neigungswinkel) eines Öffnungsabschnittes einer Gate-Elektrode, sondern auch von Eigenspannungen einer Isolationsschicht(en) verstanden werden kann, dass ein Gate-Leckstrom darüber hinaus weiter reduziert werden kann.
Die vorliegende Offenbarung in der betreffenden Anmeldung wurde auf die Offenbarung von Technologien zur Lösung dieser Probleme wie oben beschrieben gerichtet, und eine Aufgabe der Offenbarung ist es, einen Feldeffekttransistor zu erhalten, welcher seinen Gate-Leckstrom reduzieren kann, ohne von einem Zustand (Zuständen) einer Halbleiterfläche, oder von einem Einfluss (Einflüssen) einer Schichtqualität einer dielektrischen Schutzschicht zum Schutz der Fläche abhängig zu sein.
[Mittel zur Lösung der Probleme]
Ein Feldeffekttransistor, welcher in der Offenbarung der betreffenden Anmeldung offenbart ist, ist ein Feldeffekttransistor, welcher eine Gate-Elektrode, die auf einer Fläche einer Elektronenbereitstellungsschicht ausgebildet ist, eine Source-Elektrode darauf und eine Drain-Elektrode darauf aufweist, und der Feldeffekttransistor umfasst:

eine Isolationsschicht zum Überdecken der Elektronenbereitstellungsschicht; und
einen Öffnungsabschnitt der Isolationsschicht, welcher schräge Konturflächen eines trapezförmigen Prismas aufweist, welcher in einer Region zum Ausbilden der Gate-Elektrode in der Isolationsschicht ausgebildet ist, welche auf jeweiligen Flächen davon Kontakte mit der Elektronenbereitstellungsschicht herstellt, wobei
die Gate-Elektrode derart ausgebildet ist, dass sie einen Schottky-Übergang mit der Elektronenbereitstellungsschicht in einer Region ausbildet, in welcher die Elektronenbereitstellungsschicht durch den Öffnungsabschnitt freiliegt; und darüber hinaus sind Querschnittformen schräger Konturflächen eines trapezförmigen Prismas am Öffnungsabschnitt jeweils derart ausgebildet, dass sie Neigungswinkel aufweisen, die in einem Bereich von fünfundzwanzig Grad bis fünfundsiebzig Grad bezüglich einer Fläche der Elektronenbereitstellungsschicht festgelegt sind.

[Effekte der Erfindung]
Gemäß dem in der Offenbarung der betreffenden Anmeldung offenbarten Feldeffekttransistor, wird ein Feldeffekttransistor erhalten, in welchem ein Gate-Leckstrom einheitlich reduziert werden kann, ohne durch einen Zustand (Zustände) jeweiliger Ebenen und/oder Schichten, welche den Feldeffekttransistor bilden, oder durch eine Schichtqualität einer Isolationsschicht(en) davon zum Schutz einer Fläche(n) beeinflusst zu werden.
Figurenliste

1 ist eine Querschnittsansicht, welche als Beispiel einen Feldeffekttransistor gemäß Ausführungsform 1 zeigt;
2 ist eine Querschnittsansicht, welche als Beispiel einen Feldeffekttransistor gemäß Ausführungsform 2 zeigt;
3 ist eine Querschnittsansicht, welche als Beispiel einen Feldeffekttransistor gemäß Ausführungsform 3 zeigt;
4 ist ein Diagramm, welches Versuchsergebnisse von Gate-Leckströmen in Fällen zeigt, in welchen Feldeffekttransistoren aus 2 verwendet werden;
5 ist ein Diagramm, welches Versuchsergebnisse von Gate-Leckströmen in Fällen zeigt, in welchen Feldeffekttransistoren aus 3 verwendet werden;
6 ist eine Querschnittsansicht, welche als Beispiel einen Feldeffekttransistor gemäß Ausführungsform 6 zeigt;
7(a) und 7(b) sind Diagramme, welche jeweils einen Einfluss einer Form eines Öffnungsabschnittes hinsichtlich Gate-Leckstromeigenschaften von Feldeffekttransistoren erläutern;
8 ist ein Diagramm zur Erläuterung von Einflüssen einer Form eines Öffnungsabschnittes (in einem Fall, in dem ein Öffnungsabschnitt rechteckig-parallelepipedische Konturflächen aufweist) hinsichtlich einer Kristallverspannung eines Feldeffekttransistors;
9 ist ein Diagramm zur Erläuterung von Einflüssen einer Form eines Öffnungsabschnittes (in einem Fall, in dem ein Öffnungsabschnitt schräge Konturflächen eines trapezförmigen Prismas aufweist) bezüglich einer Kristallverspannung eines Feldeffekttransistors;
10(a) und 10(b) sind Diagramme, welche jeweils Einflüsse einer Form eines Öffnungsabschnittes erläutern (in einem Fall, in dem ein Öffnungsabschnitt rechteckig-parallelepipedische Konturflächen aufweist) bezüglich einer elektrischen Feldintensität eines Feldeffekttransistors;
11(a) und 11(b) sind Diagramme, welche jeweils Einflüsse einer Form eines Öffnungsabschnittes erläutern (in einem Fall, in dem ein Öffnungsabschnitt schräge Konturflächen eines trapezförmigen Prismas aufweist) bezüglich einer elektrischen Feldintensität eines Feldeffekttransistors; und
12 ist ein Diagramm zur Erläuterung von Einflüssen einer Eigenspannung in Isolationsschichten hinsichtlich Gate-Leckstromeigenschaften eines Feldeffekttransistors.

Ausführungsformen zur Ausführung der Erfindung
Bevor die Erläuterung für Ausführungsformen der Offenbarung der betreffenden Anmeldung konkret erfolgt, erfolgt die Erläuterung zunächst für die zu berücksichtigenden Inhalte, wenn die Strukturen des Feldeffekttransistors, welcher in den Ausführungsformen der Offenbarung der betreffenden Anmeldung offenbart ist, bestimmt wurden. Dies liegt daran, dass die vorliegenden Betrachtungsinhalte auch im Hinblick auf ein Verständnis der Konfigurationen der Offenbarung der betreffenden Anmeldung wichtig sind.
Um einen Einfluss, durch welchen sich Eigenspannungen einer Isolationsschicht(en) auf elektrische Eigenschaften eines GaN-basierten HEMT auswirken, systematisch zu verstehen, wurden zunächst Analysen unter Verwendung einer Vorrichtungssimulation durchgeführt. Konkret sind Eigenspannungen einer Isolationsschicht, welche direkt auf einer Halbleiterfläche ausgebildet ist (oder sie kann anders ausgedrückt werden, als eine in 1 gezeigte Elektronenbereitstellungsschicht, da dies später beschrieben wird), in Bereichen einer Druckspannung (ein Wert einer Eigenspannung liegt bei -1 GPa), der Abwesenheit einer Eigenspannung, und einer Zugspannung (ein Wert der Eigenspannung liegt bei +1 GPa) festgelegt; es wird eine Struktur einer Gate-Elektrode verwendet, in welcher ihre Verwendung zum jetzigen Zeitpunkt eine breite Anwendung als eine Struktur eines Gate-Elektrodenabschnittes eines GaN-basierten HEMT findet, wobei die Gate-Elektrode derart ausgebildet ist, dass sie das Innere an einem Öffnungsabschnitt der Isolationsschicht überdeckt, und sich auf der Isolationsschicht befindet, um diese zu überdecken; und die Berechnungen wurden im Hinblick darauf durchgeführt, wie Gate-Leckstromwerte die jeweiligen Abhängigkeiten anzeigen in einem Fall, in dem eine Querschnittsform eines Öffnungsabschnittes einem Rechteckt entspricht (in einem Fall, in dem ein Öffnungsabschnitt einer Isolationsschicht rechteckig-parallelepipedische Konturflächen aufweist, und in dem Fall, in dem Konturlinien des Querschnittes des Öffnungsabschnittes bezüglich der Halbleiterfläche rechtwinklig zur Halbleiterfläche sind), und in einem Fall, in dem eine Querschnittsform eines Öffnungsabschnittes einem Trapez oder einem Trapezoid entspricht, dessen obere Basis länger ist, als die untere (in einem Fall, in dem ein Öffnungsabschnitt einer Isolationsschicht schräge Konturflächen eines trapezförmigen Prismas aufweist, und in dem Fall, in dem Konturlinien des Querschnitts des Öffnungsabschnittes, welche rechtwinklig bezüglich der Halbleiterfläche sind, bezüglich der Halbleiterfläche schräggestellt sind) und auch in einem Fall, in dem Schrägstellungs- oder Neigungswinkel, die aus zwei geraden Linien bestehen, welche die Halbleiterfläche schneiden, beide mit 45 Grad bezüglich der Halbleiterfläche definiert sind.
Die Ergebnisse sind in den 7(a) und 7(b) gezeigt. 7(a) zeigt die Ergebnisse eines Falls, in welchem ein Öffnungsabschnitt rechteckig-parallelepipedische Konturflächen aufweist. In diesem Fall wird ein Gate-Leckstrom reduziert, wenn eine Eigenspannung einer Isolationsschicht eine Zugspannung ist (siehe die Kurve, welche durch „+1 GPa“ in der Figur gekennzeichnet ist; nachfolgend auf ähnliche Weise); und der Gate-Leckstrom wird erhöht, wenn die Eigenspannung der Isolationsschicht eine Druckspannung ist (siehe die Kurve, welche durch „-1 GPa“ gekennzeichnet ist als ein Wert der Eigenspannung in der Figur; nachfolgend auf ähnliche Weise). Es sei darauf hingewiesen, dass die Kurve, welche in der Figur durch „0 Pa“ als ein Wert einer Eigenspannung angegeben ist, Werte des Gate-Leckstroms zeigt, wenn die Eigenspannung null beträgt (nachfolgend in ähnlicher Weise).
Andererseits, wie in 7(b) gezeigt, ergeben sich daraus die Berechnungsergebnisse: in einem Fall, in dem ein Öffnungsabschnitt Konturflächen eines trapezförmigen Prismas aufweist (wenn Neigungswinkel eines Öffnungsabschnittes bezüglich einer Halbleiterfläche jeweils 45 Grad entsprechen), reduziert sich ein Gate-Leckstrom, wenn eine Eigenspannung einer Isolationsschicht einer Druckspannung entspricht (-1 GPa); und der Gate-Leckstrom erhöht sich, wenn die Eigenspannung dieser einer Zugspannung entspricht (siehe die mit „+1 GPa“ gekennzeichnete Kurve als einen Wert der Eigenspannung in der Figur; nachfolgend in ähnlicher Weise).
Die Erklärung dieser Ursachen erfolgt unter Bezugnahme auf die 8 bis 11. Zunächst zeigen 8 und 9 Berechnungsergebnisse dafür unter Verwendung einer Vorrichtungssimulation, an einer Position in der Tiefe von 0,5 nm (siehe die abwechselnd lang und kurz gestrichelte Linie Ps in 1) von einer Halbleiterfläche (insbesondere AIGaN) in einer Gate-Elektrodenregion in einer Richtung hin zu einem Substrat, für eine Y-Y Komponente mit Kristallverspannung (die Verspannung des Halbleiterkristalls (insbesondere AlGaN) in einer vertikalen Richtung (in Aufwärts- und Abwärtsrichtungen bezüglich des Blattes) in 1; bezüglich der jeweiligen Symbole, wenn das Symbol „plus“ entspricht, gibt dieses eine Ausdehnungsrichtung des Kristalls an, während, wenn das Symbol „minus“ entspricht, dieses eine Schrumpfungsrichtung des Kristalls angibt). 8 zeigt die Ergebnisse in einem Fall, in dem ein Öffnungsabschnitt rechteckig-parallelepipedische Konturflächen aufweist. Zusätzlich zeigt 9 die Ergebnisse in einem Fall, in dem ein Öffnungsabschnitt schräge Konturflächen eines trapezförmigen Prismas aufweist (wenn Neigungswinkel der Konturlinien an einem Öffnungsabschnitt bezüglich einer Halbleiterfläche jeweils 45 Grad entsprechen). Es sei darauf hingewiesen, dass in den Diagrammen 8 und 9, jeweils abwechselnd lang und kurz gestrichelte Linien „S“ zur Verwendung in einer Positionsreferenz, und abwechselnd lang und kurz gestrichelte Linien „D“ dafür gleichzeitig als Kennzeichnung gezeigt sind. Die abwechselnd lang und kurz gestrichelten Linien „S“ geben eine Position eines Öffnungsabschnittes eines Gates auf einer Seite einer Source-Elektrode an; und die abwechselnd lang und kurz gestrichelten Linien „D“ geben eine Position eines Öffnungsendabschnittes eines Gates auf einer Seite einer Drain-Elektrode an (bezüglich dieser abwechselnd lang und kurz gestrichelten Linien „S“ und der abwechselnd lang und kurz gestrichelten Linien „D“ gilt das gleiche auch für jene in 10 und 11, wie unten beschrieben wird).
Auf Basis dieser Ergebnisse kann verstanden werden, dass zwischen einem Fall, in welchem ein Öffnungsabschnitt für eine Gate-Elektrode die rechteckig-parallelepipedischen Konturflächen aufweist, und einem Fall, in welchem der Öffnungsabschnitt dafür schräge Konturflächen eines trapezförmigen Prismas aufweist (wenn Neigungswinkel der Konturlinien an einem Öffnungsabschnitt bezüglich der Halbleiterfläche jeweils 45 Grad aufweisen), sich Änderungen bezüglichen Werten der Y-Y Komponenten der Kristallverspannung in Abhängigkeit ihrer Positionen an Öffnungsendabschnitten der Gate-Elektrode unverkennbar voneinander unterscheiden. Die Orte, an denen sich das Symbol „plus“ der Kristallverspannung oder „minus“ von dieser umkehren, sind an den Öffnungsendabschnitten des Gates in dem früheren Fall positioniert (in einem Fall, in welchem ein Öffnungsabschnitt die rechteckig-parallelepipedischen Konturflächen aufweist). Währenddessen kann nachvollzogen werden, dass in letzterem Fall (in einem Fall, in dem ein Öffnungsabschnitt die schrägen Konturflächen eines trapezförmigen Prismas aufweist) jene Orte in der Nähe der Source-Elektrode und der Drain-Elektrode positioniert sind, und zwar auf der Halbleiterfläche und nicht in den Öffnungsendabschnitten des Gates positioniert sind. In letzterem Fall wird angenommen, dass in gewöhnlichen Fällen in den Öffnungsendabschnitten des Gates, in welchen diesbezüglich das größte elektrische Feld anliegt, eine Komponente mit einer Kristallverspannung die Neigung zur Zunahme aufweist, und zwar, dass ein Einfluss einer Eigenspannung in einer Isolationsschicht die Neigung aufweist, leicht zu empfangen.
Um damit umzugehen, wird als Nächstes die elektrische Feldintensität nahe der Öffnungsendabschnitte der Gate-Elektrode durch Berechnungen mittels einer Vorrichtungssimulation erfasst. Jene Ergebnisse sind in den 10(a) und 10(b), und den 11(a) und 11(b) gezeigt. Die 10(a) und 10(b) zeigen die elektrische Feldintensität in der Nähe von Öffnungen und Endabschnitten in einem Fall, in dem ein Öffnungsabschnitt rechteckig-parallelepipedische Konturflächen aufweist. Unter den 10(a) und 10(b), ist 10(b) eine vergrößerte Ansicht eines Teils, welcher durch die gestrichelte Linie umgeben ist, wie durch das Symbol „E“ in 10(a) angegeben ist. Zusätzlich zeigen die 11(a) und 11(b) elektrische Feldintensitäten in der Nähe von Öffnungsendabschnitten in einem Fall, in dem ein Öffnungsabschnitt Konturflächen eines trapezförmigen Prismas aufweist (wenn Neigungswinkel von Konturlinien am Öffnungsabschnitt bezüglich einer Halbleiterfläche jeweils 45 Grad entsprechen). Unter den 11(a) und 11(b) ist 11(b) eine vergrößerte Ansicht eines Teils, der durch die gestrichelte Linie umgeben ist, wie durch das Symbol „F“ aus 11(a) angegeben ist.
Wie in den 10(a) und 10(b) gezeigt, beeinflussen Änderungen in Komponenten mit Kristallverspannung in der Nähe der Öffnungsendabschnitte der Gate-Elektrode die elektrische Feldintensität; und bezüglich der elektrischen Feldintensität in der Nähe der Öffnungsendabschnitte der Gate-Elektrode in einem Fall, in dem der Öffnungsabschnitt die rechteckig-parallelepipedischen Konturflächen aufweist, ist die elektrische Feldintensität in der Nähe der Öffnungsendabschnitte der Gate-Elektrode relativ niedriger, wenn die Eigenspannung einer Isolationsschicht eine Zugspannung (+1 GPa) aufweist, während die elektrische Feldintensität zunimmt, wenn die Eigenspannung davon eine Druckspannung (-1 GPa) aufweist.
Andererseits, in einem Fall, in dem der Öffnungsabschnitt die schrägen Konturflächen eines trapezförmigen Prismas aufweist (wenn Neigungswinkel der Konturlinien an einem Öffnungsabschnitt bezüglich der Halbleiterfläche jeweils 45 Grad betragen), wie in den 11(a) und 11(b) gezeigt, ist die elektrische Feldintensität im Gegensatz zu den Ergebnissen aus den 10(a) und 10(b) in der Nähe der Öffnungsendabschnitte der Gate-Elektrode relativ niedriger, wenn eine Eigenspannung einer Isolationsschicht einer Druckspannung (-1 GPs) entspricht, während die elektrische Feldintensität zunimmt, wenn die Eigenspannung von dieser einer Zugspannung (+1 GPa) entspricht.
Zuvor wurde mittels einer Simulationssequenz erneut klargemacht, dass in Abhängigkeit einer Eigenspannung einer Isolationsschicht und einer Form (Neigungswinkel) eines Öffnungsabschnittes für eine Gate-Elektrode, die elektrische Feldintensität an den Öffnungsendabschnitten der Gate-Elektrode einen Einfluss erfährt, so dass ein Gate-Leckstrom zunimmt oder abnimmt.
Um damit umzugehen, wurde ein Einfluss, durch welchen sich eine Eigenspannung der Isolationsschicht, welche direkt auf einer Halbleiterfläche ausgebildet ist, auf einen Gate-Leckstrom auswirkt, mittels einer Simulation untersucht. Diese Ergebnisse sind in 12 gezeigt. Bezüglich der Eigenspannungen, welche in 12 (entlang ihrer horizontalen Achse) gezeigt sind, wurde ein Gate-Leckstrom in jedem der Fälle der Druckspannung (-1 GPa), der Abwesenheit der Eigenspannung, und der Zugspannung (+1 GPa) berechnet, durch Definieren eines Neigungswinkels eines Öffnungsabschnittes für eine Gate-Elektrode in dessen Querschnittsansicht als Parameter, wenn der Neigungswinkel in einem Bereich von 25 Grad bis 75 Grad verändert wird, durch Definieren einer Halbleiterfläche als Referenz.
Gemäß diesen Ergebnissen kann nachvollzogen werden, dass an der Schwelle eines Winkelparameters des Neigungswinkels, welche bei ungefähr 45 Grad liegt, wie in 12 genau gezeigt, ein Gate-Leckstrom einer Isolationsschicht mit Druckspannung (-1 GPa) zum Zeitpunkt von 45 Grad oder weniger, kleiner wird, und dass im Gegensatz dazu ein Gate-Leckstrom einer Isolationsschicht mit Zugspannung (+1 GPa) bei 45 Grad oder mehr kleiner wird.
Die oben beschriebenen Ergebnisse weisen darauf hin, dass durch optimales Auslegen der Eigenspannung einer Isolationsschicht(en) und einer Form (Neigungswinkel) ihres Öffnungsabschnittes für eine Gate-Elektrode, ein GaN-basierter HEMT, welcher über einen geringeren Gate-Leckstrom (-Leckströme) verfügt, verfügbar gemacht werden kann.
Um auf der oben beschriebenen Basis begründet zu werden, wird als nächstes die Erklärung konkret mit Bezug zu den Figuren der Ausführungsformen der Offenbarung der betreffenden Anmeldung angegeben.
Ausführungsform 1.
Nachfolgend wird die Erklärung auf Basis von 1 für einen Feldeffekttransistor gemäß Ausführungsform 1 abgegeben. In 1 können als ein Halbleitersubstrat 101, welches für einen GaN-basierten HEMT verwendet wird, hauptsächlich ein SiC-Substrat, ein GaN-Substrat, ein Si-Substrat, ein Saphir-Substrat, oder dergleichen genannt werden. Auf dem Halbleitersubstrat 101 ist eine aufgewachsene Kanalschicht 102 ausgebildet, und als eine Kanalschicht, welche für einen GaN-basierten HEMT verwendet wird, ist eine GaN-Schicht repräsentativ. Auf der Kanalschicht 102 ist eine aufgewachsene Elektronenbereitstellungsschicht 103 ausgebildet, und als eine Elektronenbereitstellungsschicht, welche für einen GaN-basierten HEMT verwendet wird, ist eine AIGaN-Schicht repräsentativ. Durch Anpassen der AI-Zusammensetzung und einer Schichtdicke, wird eine Schichtträgerkonzentration Ns in einem Bereich von 2 x 10¹²/cm² bis 4 x 10¹³/cm² erhalten, welche für eine Zielfähigkeit des(der) Produkte(s) geeignet ist. Es sei darauf hingewiesen, dass ein Fall existiert, in dem auf der AIGaN-Schicht eine GaN-Deckelschicht genannte Schicht zur Stabilisierung einer Halbleiterfläche ausgebildet ist.
Zusätzlich ist auf der Halbleiterfläche eine Source-Elektrode 104, welche einen ohmschen Kontakt mit dieser ausbildet, und eine Drain-Elektrode 105, welche einen ohmschen Kontakt mit dieser ausbildet, ausgebildet. Darüber hinaus ist auf der Halbleiterfläche eine Isolationsschicht 106 zum direkten Überdecken der Halbleiterfläche ausgebildet. Die Isolationsschicht 106 ist dadurch gekennzeichnet, dass die Isolationsschicht eine Druckspannung in sich aufweist; in einem GaN-basierten HEMT, findet eine SiN-Schicht (die gleiche wie eine Siliziumnitridschicht; nachfolgend in ähnlicher Weise) breite Verwendung.
Zusätzlich ist auf einer Halbleiterfläche eine Gate-Elektrode 108 ausgebildet, welche einen Schottky-Übergang mit dieser aufweist, und, wie in 1 genau gezeigt, nimmt die Gate-Elektrode sozusagen eine Form wie ein T-Zeichen (Pseudo-T-Typ-Form) an, in welcher die Gate-Elektrode das Innere einer Region überdeckt, in welcher die Isolationsschicht 106 zwischen der Source-Elektrode 104 und der Drain-Elektrode 105 geöffnet ist, und überdeckt teilweise, um auf der Isolationsschicht zu liegen.
Ein Öffnungsabschnitt der Isolationsschicht 106 an einem Gate-Elektrodenabschnitt ist darüber hinaus derart ausgebildet, dass er jeweils Formen aufweist, die in einer verjüngten Art schräggestellt sind, wie in einem Teil, der durch die gestrichelte Linie in 1 gezeigt ist, um genau zu sein, so dass er Formen aufweist, in welchen Vorderseiten am Öffnungsabschnitt der Isolationsschicht jeweils auf einer Drain-Seite und auf einer Source-Seite schräggestellt sind. Es sei darauf hingewiesen, dass eine dielektrische Schutzschicht 109 zum Schutz eines Betriebsabschnittes (von Betriebsabschnitten) im Transistor derart ausgebildet ist, dass sie die Gate-Elektrode 108 und die Isolationsschicht 106 überdeckt; als die dielektrische Schutzschicht 109 findet eine SiN-Schicht breite Verwendung in dem GaN-basierten HEMT.
Darüber hinaus werden Verdrahtungselektroden 110 zum Verbinden einer externen Schaltung (in der Figur nicht gezeigt) ausgebildet, in welchen jeweils die Source-Elektrode 104, die Drain-Elektrode 105, und die Gate-Elektrode 108 herausgeführt werden, indem sie aus einem Betriebsabschnitt(en), in welchem der Transistor verbunden ist, nach außen verlängert werden.
Als Nächstes erfolgt im Detail eine Erläuterung für ein Herstellungsverfahren eines in 1 gezeigten Feldeffekttransistors wie folgt. Es ist möglich, den Feldeffekttransistor aus 1 zum Beispiel in Übereinstimmung mit einem allgemeinen Herstellungsverfahren eines GaN-basierten HEMT zu produzieren, wie nachfolgend erläutert wird.
Zunächst werden mittels eines MOCVD- (Metallorganisch chemisches Gasphasenabscheidungs-) Verfahrens, eine AIN-Keimbildungsschicht (in der Figur nicht gezeigt), eine undotierte Kanalschicht 102 (hier, eine GaN-Kanalschicht), und eine undotierte Elektronenbereitstellungsschicht 103 (hier eine AIGaN-Elektronenbereitstellungsschicht) nacheinander auf dem SiC-Substrat 101 geschichtet. Ein zweidimensionales Elektronengas wird in einer Hetero-Schnittstelle aus AIGaN/GaN erzeugt, welche als eine Elektronenwanderschicht in den Halbleiterschichten agiert. Um eine Schichtträgerkonzentration Ns in einem Bereich von 2 x 10¹²/cm² bis 4 x 10¹³/cm² zu erhalten, welche für eine Zielfähigkeit des(der) Produkte(s) geeignet ist, werden die oben beschriebene AIGaN-Elektronenbereitstellungsschicht und ihre Schichtdicke angepasst; es existieren viele Fälle, in denen zum Beispiel die AI-Zusammensetzung in einem Bereich von 10 % bis 30 % angepasst wird, und die Schichtdicke in dem von 10 nm bis 40 nm angepasst wird. Wie es der Anlass erfordert, kann auf der AIGaN-Elektronenbereitstellungsschicht eine undotierte GaN-Deckelschicht oder eine n-GaN-Deckelschicht zusätzlich geschichtet sein.
Es sei darauf hingewiesen, dass bezüglich des Substrats zum Erhalten eines GaN-basierten HEMT, Saphir, ein Si und/oder ein GaN verwendet werden kann; es ist lediglich erforderlich, eine Epitaxieschicht für ein Substratmaterial aufwachsen zu lassen, so dass Beschränkungen dafür nicht in der Offenbarung der betreffenden Anmeldung auferlegt werden.
Als Nächstes werden auf einer hergestellten Schicht einer Halbleiterfläche, Ti/Al/Ti/Au geschichtete Metalle ausgebildet, zum Beispiel unter Verwendung eines allgemeinen Aufdampfverfahrens, durch Öffnungsteile eines Photoresists, in welchem eine Strukturierung mittels eines allgemeinen Photolithographie-Prozessschrittes durchgeführt wurde. Von diesem Zeitpunkt an wird der Photoresist durch ein Lift-Off abgelöst; und anschließend wird eine Wärmebehandlung (800°C bis 950°C) zum Erhalten eines ohmschen Kontaktes an Schnittstellen zwischen der Halbleiterfläche und den Ti/AI/Ti/Au geschichteten Metallen ausgeführt. Entsprechend der oben beschriebenen Art und Weise, werden die Source-Elektrode 104 und die Drain-Elektrode 105 erhalten.
Nachfolgend wird die Isolationsschicht 106 ausgebildet, um die Halbleiterfläche zu überdecken. In einem GaN-basierten HEMT findet eine SiN-Schicht eine breite Anwendung dafür. Als Ausbildungsverfahren der Isolationsschicht wird sie unter Verwendung eines Plasma-CVD-Verfahrens, eines CVD-Verfahren, eines katalytischen CVD- (Cat-CVD-) Verfahrens, eines ECR-Sputter-Verfahrens, oder dergleichen ausgebildet. Zu diesem Zeitpunkt wird eine SiN-Schicht, welche ein Material einer anderen Art ist und welche eine der Isolationsschichten ist, auf der Halbleiterfläche ausgebildet, so dass eine Eigenspannung verursacht wird. Die Spannung ändert sich in Abhängigkeit eines Schichtausbildungsverfahrens und/oder von Wachstumsbedingung(en). Die SiN-Schicht, welche für einen Versuch aus diesem Anlass verwendet wird, ist als eine Schicht(en) definiert, die mittels eines Plasma-CVD-Verfahrens oder eines ECR-Sputter-Verfahrens hergestellt wird, und demnach werden eine einschichtige Schicht oder geschichtete Schichten in Übereinstimmung mit einem Objekt ausgebildet.
Nachfolgend wird in der oben beschriebenen Isolationsschicht 106 ein Öffnungsabschnitt 111 für ein Gate in verjüngten Formen ausgebildet, um die Gate-Elektrode 108 durch einen Öffnungsabschnitt eines Photoresists auszubilden, in welchem eine Strukturierung mittels eines allgemeinen Photolithographie-Prozessschrittes durchgeführt wurde. Hinsichtlich eines Verfahrens zum Ausbilden des Öffnungsabschnittes 111, wird allgemein zum Beispiel ein Nassätzen unter Verwendung von gepufferter Flusssäure (BHF), oder ein Trockenätzen mittels eines RIE- (reaktiven lonenätz-) Verfahrens, eines ECR- (Elektronen-Zyklotron-Resonanz-) Verfahrens oder eines ICP- (induktiv gekoppelten Plasma-) Verfahrens verwendet.
Als ein Mittel zum Erhalten des Öffnungsabschnittes 111, welcher die in 1 gezeigte verjüngte Formen aufweist, was ein Merkmal zu diesem Zeitpunkt darstellt, wird in der Offenbarung der betreffenden Anmeldung ein Verfahren angewendet, so dass zwischen der Isolationsschicht 106 und einem Photoresist eine Opferisolationsschicht (SiN-Schicht) zum Ausbilden des Öffnungsabschnittes 111, welche eine Trockenätzrate aufweist, die höher als die der Isolationsschicht 106 ist, unter Verwendung von Plasma-CVD in einer vordefinierten Schichtdicke ausgebildet wird; und anschließend wird der Öffnungsabschnitt 111 unter Verwendung eines Trockenätzens durch das ICP-Verfahren ausgebildet.
Gemäß dem vorliegenden Verfahren schreitet ein Seitenätzen vom Öffnungsteil eines Photoresists auf der oben beschriebenen Opferisolationsschicht zeitlich schneller voran, als auf der Isolationsschicht 106 (durch Nutzung des Unterschieds der Trockenätzraten), so dass es möglich ist, verjüngte Formen zu erhalten (Konturflächen eines trapezförmigen Prismas), in welchen Vorderseiten am Öffnungsabschnitt der Isolationsschicht 106 auf einer Drain-Seite und einer Source-Seite schräggestellt sind, um die gewünschten Winkel (25 Grad bis 75 Grad) aufzuweisen, in Abhängigkeit der Schichtdicke der Opferisolationsschicht.
Als Nächstes wird in einer oben beschriebenen Region des Öffnungsabschnittes 111 ein geschichtetes Metall aus zum Beispiel Ni/Au, Pt/Au und Pt/Ti/Au als ein effektiv geschichtetes Metall ausgewählt, um einen guten Schottky-Übergang im GaN-basierten HEMT zu erhalten, und dieses wird zum Beispiel unter Verwendung eines allgemeinen Aufdampfverfahrens ausgebildet, durch einen Öffnungsteil eines Photoresists, in welchem eine Strukturierung mittels eines allgemeinen Photolithographie-Prozessschrittes durchgeführt wurde, so dass die Gate-Elektrode 108 erhalten wird.
Nachfolgend wird die dielektrische Schutzschicht 109 zum Schutz eines Betriebsabschnittes(en) im Transistor ausgebildet, und zusätzlich werden vordefinierte Stellen der dielektrischen Schutzschicht 109 mittels eines allgemeinen Photolithographie-Prozessschrittes geöffnet. Und anschließend werden die Verdrahtungselektroden 110 zum Verbinden einer externen Schaltung (in der Figur nicht gezeigt) ausgebildet, in welcher jeweils die Source-Elektrode 104, die Drain-Elektrode 105, und die Gate-Elektrode 108 herausgeführt werden, indem sie aus einem Betriebsabschnitt(en), in dem der Transistors verbunden ist, nach außen verlängert werden, so dass der Feldeffekttransistor aus einem GaN-basierten HEMT in 1 erhalten werden kann.
Um die Vorgänge und Effekte der Ausführungsform 1 zu überprüfen, wurde eine Prototypenherstellung von AIGaN-/GaN-HEMT-Transistoren tatsächlich durchgeführt, und die Bewertung von Gate-Leckströmen wurde ausgeführt.
Zunächst wurde für die Versuche eine SiN-Schicht als die Isolationsschicht 106 verwendet, welche über eine Druckspannung von -2 GPa verfügt. Ein allgemeiner Anpassungsbereich für die SiN-Schicht, welche mittels eines Plasma-CVD-Verfahrens ausgebildet wurde, liegt in einem Bereich einer Druckspannung von -400 MPa bis zu einer Zugspannung von 400 MPa.
Um zu diesem Zeitpunkt damit umzugehen, erfolgte die Umsetzung dafür unter Verwendung einer ECR-Sputter-Vorrichtung, um die Isolationsschicht 106 mit einer Druckspannung von -2 GPa zu erhalten. Die Schichtdicke der Isolationsschicht 106 wurde auf 80 nm festgelegt. Wenn die Eigenspannung einer Isolationsschicht jedoch größer wurde, wurde befürchtet, dass eine Fehlfunktion wie ein Riss(e) der Isolationsschicht oder ein Ablösen dieser, in stärkerem Ausmaße verursacht werden kann. Gemäß einer Sequenz zur Überprüfung zu diesem Zeitpunkt, wurden eine Fehlfunktion wie ein Riss(e) der Isolationsschicht oder ein Ablösen dieser nicht verursacht, bis wenigstens zu der Druckspannung von -3 GPa, selbst bei 200 m, was ungefähr als Maximalwert für die Schichtdicke angenommen wurde, welche auf die Isolationsschicht 106 angewendet wurde. Gemäß dem Produktionsprozess zu diesem Zeitpunkt, wurde darüber hinaus ein Neigungswinkel eines schräg geformten Abschnittes des Öffnungsabschnittes, welcher durch die Zahl „111“ in 1 gekennzeichnet ist, bei 60 Grad erhalten.
Als ein Problem in einem GaN-basierten HEMT, bestehen hier beispielhafte Fälle, in welchen ein Gate-Leckstrom in hohem Maße schwankt, durch Erfahren eines Einflusses eines Nassätzprozesses(en) oder eines Trockenätzprozesses(en) in einem Wafer-Prozessierungsschritt, oder beispielhafte Fälle, in welchen ein Gate-Leckstrom in hohem Maße schwankt, durch Erfahren eines Einflusses einer Isolationsschicht zum Schutz einer Fläche einer Halbleiterepitaxieschicht.
Wenn darüber hinaus ein Spannungswert einer Isolationsschicht angepasst wird, indem Aufwachsbedingungen(en) unterschiedlicher Arten von Schichtausbildungsvorrichtungen verändert werden, und wenn sich ein Gate-Leckstrom überhaupt ändert, ist es unter tatsächlichen Gegebenheiten signifikant schwierig, zu unterscheiden, ob die Ursache aufgrund der Schichtqualität oder aufgrund der Spannung in der Isolationsschicht entstanden ist.
Um zu diesem Zeitpunkt damit umzugehen, wurde bestimmt, dass zum endgültigen Loswerden eines Einflusses (von Einflüssen) aufgrund eines Wafer-Prozesses auf einer Halbleiterfläche, oder eines Einflusses (von Einflüssen) einer Schichtqualität einer Isolationsschicht, die Bewertungen durch Kombinieren von Transistorstrukturen erfolgen, welche in 2 und 3 gezeigt sind, zusätzlich zu der Transistorstruktur aus 1.
In der Struktur eines in 2 gezeigten Gate-Abschnittes, ist eine erste Isolationsschicht 206, welche eine Druckspannung in sich aufweist, direkt auf einer Elektronenbereitstellungsschicht 203 ausgebildet, bezüglich der Region der Isolationsschicht 106 aus 1, und eine zweite Isolationsschicht 207, welche eine Zugspannung in sich aufweist, ist auf der ersten Isolationsschicht 206 ausgebildet, so dass diese Schichten in zwei Schichten separat geschichtet sind. Eine Gesamtdicke wurde in einer einheitlichen Dicke von 80 nm in 1 ausgebildet, und wurde demnach so angeordnet, dass der Unterschied der Gate-Leckströme nicht durch die Schichtdicke verursacht wird.
Drei Feldeffekttransistoren gemäß 2 wurden so hergestellt, dass Schichtdickenverhältnisse der jeweiligen ersten Isolationsschicht 206, welche die Druckspannung in sich aufweist, bezüglich der zweiten Isolationsschicht 207, welche eine Zugspannung in sich aufweist, einen Wert aus 10 nm/70 nm, 20 nm/60 nm, und 30nm/50nm annahmen.
Es sei darauf hingewiesen, dass die zweite Isolationsschicht 207 mit einer darin enthaltenen Zugspannung mittels Plasma-CVD ausgebildet wurde, so dass ihr Spannungswert mit 130 MPa erhalten wurde. Hier lag die Druckspannung der ersten Isolationsschicht 206 bei -2 GPa. Ein Neigungswinkel eines Öffnungsabschnittes 211 in einer verjüngten Form, welcher durch die gestrichelte Linie in 2 umgeben ist, beträgt 60 Grad.
Unterdessen ist in der Struktur eines in 3 gezeigten Gate-Abschnittes eine erste Isolationsschicht 307, welche eine Zugspannung in sich aufweist, direkt auf einer Elektronenbereitstellungsschicht 303 bezüglich der Region der Isolationsschicht 106 aus 1 ausgebildet, und eine zweite Isolationsschicht 306, welche die Druckspannung in sich aufweist, ist auf der ersten Isolationsschicht 307 ausgebildet, so dass diese Schichten separat in zwei Schichten geschichtet sind. Eine Gesamtdicke wurde mit einer einheitlichen Dicke von 80 nm in 1 ausgebildet, und wurde demnach so angeordnet, dass der Unterschied der Gate-Leckströme nicht durch die Schichtdicke verursacht wird.
Drei Feldeffekttransistoren gemäß 3 wurden so hergestellt, dass Schichtdickenverhältnisse der jeweiligen ersten Isolationsschicht 307, welche eine Zugspannung in sich aufweist, bezüglich der zweiten Isolationsschicht 306, welche eine Druckspannung in sich aufweist, einen Wert aus 10 nm/70 nm, 20 nm/60 nm, und 80 nm/0 nm annahmen (in letzterem Fall wurde die zweite Isolationsschicht 306 nicht ausgebildet).
Es sei darauf hingewiesen, dass die erste Isolationsschicht 307, welche eine Zugspannung in sich aufweist, mittels Plasma-CVD ausgebildet wurde, so dass ihr Spannungswert bei 130 MPa erhalten wurde. Ein Spannungswert der zweiten Isolationsschicht 306, welche die Druckspannung in sich aufweist, lag bei -2 GPa. Es sei darauf hingewiesen, dass Neigungswinkel an einem Öffnungsabschnitt 311 in verjüngten Formen in 3 jeweils bei 60 Grad lagen.
Messergebnisse der Gate-Leckströme sind in 4 gezeigt, wenn Schichtdickenverhältnisse der ersten Isolationsschicht 206, welche eine Druckspannung in sich aufweist, bezogen auf die zweite Isolationsschicht 207, welche eine Zugspannung in sich aufweist, jeweils 10 nm/70 nm, 20 nm/60 nm, 30 nm/50 nm, und 80 nm/0 nm entsprachen (in letzterem Fall wurde die Isolationsschicht, welche die Zugspannung in sich aufweist, nicht ausgebildet; siehe die Struktur aus 1). In 4 wurde eine Zugspannung in der obenliegenden Isolationsschicht und eine Druckspannung in der untenliegenden Isolationsschicht verursacht. Zusätzlich war der Umriss der gepunkteten Linie, welcher durch das Symbol „A“ in der Figur angegeben ist, bei Schichtdickenverhältnissen, welche auf die in 2 gezeigte Transistorstruktur anwendbar sind, und der Umriss der kreisförmig gestrichelten Linie, welcher durch das Symbol „B“ angegeben ist, auf die in 1 gezeigte Transistorstruktur anwendbar. Darüber hinaus geben die gefüllten Dreiecksymbole geschätzte Leckstromwerte an, wenn die korrespondierenden Schichtdickenverhältnisse festgelegt wurden. Wie in 4 genau gezeigt ist, wurden die Ergebnisse dahingehend erhalten, dass je mehr die Schichtdicke der Isolationsschicht, welche eine Druckspannung in dieser aufweist, erhöht wurde (siehe die Werte der unteren Schicht der Isolationsschicht auf der unteren Seite), desto geringer der Gate-Leckstrom wurde.
Als Nächstes sind Messergebnisse der Gate-Leckströme in 5 gezeigt, wenn Schichtdickenverhältnisse der ersten Isolationsschicht 307, welche eine Zugspannung in sich aufweist, bezogen auf die zweite Isolationsschicht 306, welche die Druckspannung in sich aufweist, jeweils 10 nm/70nm, 20 nm/60 nm, und 80 nm/0 nm entsprechen (in letzteren Fall wurde die zweite Isolationsschicht 306 nicht ausgebildet). In 5 wurde eine Druckspannung in der obenliegenden Isolationsschicht und eine Zugspannung in der untenliegenden Isolationsschicht verursacht. Zusätzlich lag der Umriss der gepunkteten Linie, welche durch das Symbol „C“ in der Figur gekennzeichnet ist, bei den Schichtdickenverhältnissen, welche auf die in 3 gezeigte Transistorstruktur anwendbar sind. Die gefüllten Kreise im Umriss geben geschätzt Werte der Gate-Leckströme in jedem der Fälle an, in welchen drei oben beschriebene Schichtdickenverhältnisse festgelegt wurden.
Wie in 5 genau gezeigt, je mehr die Schichtdicke der Isolationsschicht, welche die Zugspannung aufweist, erhöht wurde, desto größer wurde ein Gate-Leckstrom; infolgedessen, und zwar, je dicker die Schichtdicke der Isolationsschicht, welche die Druckspannung aufweist war, desto kleiner wurde der Gate-Leckstrom.
Gemäß den Ergebnissen aus 4 und 5, wurde ein Gate-Leckstrom einheitlich kleiner, wenn die Schichtdicke der Isolationsschicht, welche die Druckspannung aufweist, erhöht wurde, ohne davon abhängig zu sein, ob sie direkt auf einer Halbleiterfläche ausgebildet wurde, wodurch klar ist, dass die Vorgänge dahingehend funktioniert haben, dass die elektrische Feldintensität aufgrund der Eigenspannung der Isolationsschicht verringert wurde.
Wenn darüber hinaus ein Feldeffekttransistor, der eine Struktur aufweist, zum Annehmen eines Schichtdickenverhältnisses der ersten Isolationsschicht 206 aus 2, welche eine Druckspannung in sich aufweist, bezüglich der zweiten Isolationsschicht 207 davon, welche eine Zugspannung in sich aufweist, wie 70 nm/10 nm, produziert wurde, verfügt, wenn überhaupt, ein Feldeffekttransistor, der eine Struktur aufweist, zum Annehmen eines Schichtdickenverhältnisses der ersten Isolationsschicht 307 aus 3, welche eine Zugspannung in sich aufweist, bezüglich der zweiten Isolationsschicht 306 davon, welche eine Druckspannung in sich aufweist, wie 10 nm/70 nm, über einen Gate-Leckstrom, welcher größer ist, als der des Transistors, welcher das Schichtdickenverhältnis von 70 nm/10 nm aus 2 aufweist, was aus den oben beschriebenen Ergebnissen aus 4 und 5 klar hervorgeht. Dies ist ein sehr interessantes Ergebnis, welches stark auf eine Möglichkeit hindeutet, durch welche sich eine Schichtart einer Isolationsschicht(en), welche direkt auf einer Halbleiterfläche ausgebildet ist, auswirkt.
Gemäß den Versuchsergebnissen zu diesem Zeitpunkt wurde, selbst wenn Neigungswinkel an einem Öffnungsabschnitt eines verjüngten Typs 60 Grad betrugen, eine Isolationsschicht, welche eine Druckspannung aufweist, bei der Gelegenheit effektiver gemacht, um einen Gate-Leckstrom zu reduzieren.
Andererseits, je höher ein Wert der Zugspannung ist, desto kleiner wird ein Gate-Leckstrom, infolge eines Ergebnisses gemäß den simulierten Ergebnissen in 12, wenn Neigungswinkel an einem Öffnungsabschnitt eines verjüngten Typs einer Isolationsschicht bei 60 Grad liegen; und so gibt es als Absolutwerte eine Trennung zu den oben beschriebenen Versuchsergebnissen.
Die Vorrichtungssimulation liefert jedoch Ergebnisse, welche basierend auf den gegebenen Strukturen von Feldeffekttransistoren berechnet wurden, und auf physikalischen Eigenschaftswerten unterschiedlicher Materialarten, welche die Strukturen ausbilden, und daher, da die physikalischen Eigenschaftswerte als Parameter begutachtet werden, wird die Allgemeingültigkeit der Vorgänge bezüglich eines Gate-Leckstroms, welcher aufgrund der Struktur eines Gate-Abschnittes und Eigenspannungen eines Materials (Materialien) verursacht werden, im Hinblick auf die qualitative Tendenz verstanden.
Unterdessen wurde ein weiteres Ergebnis (in der Figur nicht gezeigt) separat experimentell erhalten, in welchem, wenn Neigungswinkel an einem Öffnungsabschnitt einer Isolationsschicht, die verjüngte Formen aufweist, ebenfalls bei 75 Grad liegen, bestimmt werden kann, dass eine Isolationsschicht, welche eine Druckspannung aufweist, einen Gate-Leckstrom kleiner machen kann.
Wie oben bereits beschrieben, ändert sich die Kristallverspannung einer Halbleiterfläche an Endabschnitten eines Gates durch die Vorgänge der Kombination aus Neigungswinkeln an einem Öffnungsabschnitt einer Isolationsschicht und einer Eigenspannung der Isolationsschicht; und daher können, wenn die vordefinierten Bedingungen erfüllt sind, die Vorgänge erhalten werden, durch welche die elektrische Feldintensität an den Endabschnitten des Gates abgemildert werden.
Indem die oben erklärten Inhalte in Betracht gezogen werden, ist es möglich, einen Feldeffekttransistor zu erhalten, dessen Gate-Leckstrom einheitlich reduziert werden kann, ohne durch einen Zustand (Zustände) einer Halbleiterfläche, oder durch eine Schichtqualität einer dielektrischen Schutzschicht zum Schutz der Fläche beeinflusst zu werden.
Ausführungsform 2.
Bezüglich einer Region in der Isolationsschicht 106 in 1, welche zuvor beschrieben wurde, ist eine Ausführungsform einer Gate-Struktur denkbar, in welcher, wie in 2 gezeigt, eine erste Isolationsschicht 206, welche eine Isolationsschicht ist, die eine Druckspannung aufweist, direkt auf der Elektronenbereitstellungsschicht 203 ausgebildet ist, und die zweite Isolationsschicht 207, welche eine Isolationsschicht ist, die eine Zugspannung aufweist, auf der ersten Isolationsschicht 206 ausgebildet ist, so dass diese Schichten separat in zwei Schichten geschichtet sind. Es sei darauf hingewiesen, dass die erste Isolationsschicht 206 zum Beispiel zu schichten ist, nachdem eine Kanalschicht 202, welche aus einer GaN-Schicht besteht und eine Elektronenbereitstellungsschicht 203, welche aus einer AIGaN-Schicht besteht, nacheinander geschichtet wurden.
Bei der Gelegenheit einen Feldeffekttransistor auszulegen oder herzustellen, existieren viele Fälle, in welchen eine Isolationsschicht(en) abweichend von der ersten Isolationsschicht 206 und der zweiten Isolationsschicht 207 ausgebildet wird (zum Beispiel wird eine dielektrische Schutzschicht 209 zum Schutz von oberen Flächen einer Gate-Elektrode 208 in vielen Fällen ausgebildet, unter dem Gesichtspunkt einer Sicherstellung der Zuverlässigkeit über einen längeren Zeitraum; und zwar, wie in 2 gezeigt, wobei die Gate-Elektrode 208 und die zweite Isolationsschicht 207 jeweils auf ihren oberen Flächen mittels der dielektrischen Schutzschicht 209 überdeckt sind, so dass diese geschützt sind). In einem Fall oder dergleichen, in welchem eine Schicht, welche in sich eine Zugspannung aufweist, in einem solchen Prozessschritt verwendet werden soll, um die Spannung, die durch eine Gesamtdicke von Isolationsschichten zum Schutz eines Transistors definiert wird, innerhalb eines vordefinierten Bereichs zu steuern, ist ein Fall denkbar, in welchem eine Isolationsschicht in einer Doppelschicht geschichteten Struktur dieser Ausführungsform verwendet wird.
Wie in den Versuchsergebnissen aus 4 exakt gezeigt ist, kann verstanden werden, dass auch in der Struktur der Ausführungsform 2 dieselben Vorgänge, wie jene der Ausführungsform 1 erhalten werden können.
Wie oben beschrieben, ist es durch die Verwendung der Isolationsschicht mit Druckspannung möglich, die Verschlechterung eines Gate-Leckstroms auf einem nicht reduzierbaren Minimum zu halten.
Ausführungsform 3.
Wie bereits zuvor beschrieben wurde, ist eine Ausführungsform einer Gate-Struktur denkbar, in welcher, wie in 3 gezeigt, eine erste Isolationsschicht 307, welche eine Zugspannung aufweist, direkt auf der Elektronenbereitstellungsschicht 303 bezüglich einer Region der Isolationsschicht 106 in 1 ausgebildet ist, und die zweite Isolationsschicht 306, welche eine Druckspannung aufweist, ist auf der ersten Isolationsschicht 307 ausgebildet, so dass diese Schichten separat in zwei Schichten geschichtet sind. Es sei darauf hingewiesen, dass die erste Isolationsschicht 307 zum Beispiel zu schichten ist, nachdem eine Kanalschicht 302, welche aus einer GaN-Schicht hergestellt ist und die Elektronenbereitstellungsschicht 303, welche aus einer AIGaN-Schicht hergestellt ist, nacheinander geschichtet wurden. Zusätzlich sind die zweite Isolationsschicht 306 und eine Gate-Elektrode 308 auf ihren oberen Flächen mittels einer dielektrischen Schutzschicht 309 überdeckt, so dass sie geschützt sind.
Es wurde oben bereits beschrieben, dass die Fähigkeit eines GaN-basierten HEMT oder dessen Zuverlässigkeit stark von einem Zustand (Zuständen) einer Halbleiterfläche abhängt, oder von einem Einfluss (Einflüssen) einer Schichtqualität einer Isolationsschicht zum Schutz der Fläche. Gemäß den Einschränkungen, welche durch eine Art einer Schicht(en), der Schichtdicke, eines Prozesses(en) zur Schichtausbildung und dergleichen bestimmt werden, ist ein Fall denkbar, in welchem die Isolationsschicht, welche die Zugspannung aufweist, eher auf einer Seite einer Halbleiterfläche angewendet werden sollte.
Wie in den Versuchsergebnissen aus 5 genau gezeigt ist, kann verstanden werden, dass auch in der Struktur der Ausführungsform 3 dieselben Vorgänge, wie jene der Ausführungsform 1 erhalten werden können.
Wie oben beschrieben, ist durch Verwendung der Isolationsschicht, welche die Druckspannung aufweist, zu verstehen, dass die Verschlechterung eines Gate-Leckstroms auf einem nicht reduzierbaren Minimum gehalten werden kann.
Ausführungsform 4.
Es wurde oben bereits beschrieben, dass die Fähigkeit eines GaN-basierten HEMT oder dessen Zuverlässigkeit stark von einem Zustand (Zuständen) einer Halbleiterfläche abhängt, oder von einem Einfluss (Einflüssen) einer Schichtqualität einer Isolationsschicht zum Schutz der Fläche. Darüber hinaus, ist gemäß den Beschränkungen, welche durch eine Art von Schicht(en), der Schichtdicke, einem Prozess(en) zur Schichtausbildung und dergleichen bestimmt werden, ein Fall denkbar, in welchem eine Isolationsschicht, welche eine Zugspannung aufweist, eher auf einer Seite einer Halbleiterfläche eingesetzt werden sollte.
In einem solchen Fall werden die simulierten Ergebnisse aus 12 nützlich. Konkret, wie in 6 gezeigt, ist eine Halbleiterfläche direkt durch eine Isolationsschicht 407 bedeckt, und die Isolationsschicht 407 ist eine Isolationsschicht, welche eine Zugspannung in sich aufweist. Und anschließend wird ein Öffnungsabschnitt der Isolationsschicht 407 derart ausgebildet, dass er 90 Grad bezüglich einer oberen Fläche einer Elektronenbereitstellungsschicht 403 aufweist (in einem Fall, in dem der Öffnungsabschnitt rechteckig-parallelepipedische Konturflächen aufweist), oder derart, dass er Neigungswinkel bei einer Betrachtung von der oberen Fläche der Elektronenbereitstellungsschicht 403 von 75 Grad bis 90 Grad oder weniger aufweist (in einem Fall, in dem der Öffnungsabschnitt schräge Konturflächen eines trapezförmigen Prismas aufweist; siehe den Öffnungsabschnitt 411, welcher durch die kreisförmige gestrichelte Linie in der Figur gezeigt ist). Es sei darauf hingewiesen, dass die Isolationsschicht 407 in der Figur zum Beispiel zu schichten ist, nachdem eine Kanalschicht 402, welche aus einer GaN-Schicht hergestellt ist und die Elektronenbereitstellungsschicht 403, welche aus einer AIGaN-Schicht hergestellt ist, nacheinander geschichtet wurden. Darüber hinaus sind die Isolationsschicht 407 und eine Gate-Elektrode 408 jeweils auf ihren oberen Flächen mittels einer dielektrischen Schutzschicht 409 bedeckt, so dass sie geschützt sind.
Gemäß den simulierten Ergebnissen aus 10 und 11, kann ein Transistor, welcher gemäß Ausführungsform 4 hergestellt ist, die Vorgänge erhalten, in welchen die elektrische Feldintensität an Endabschnitten des Gates stärker abgemildert ist, als in einem Transistor, welcher für die Isolationsschicht 407 ausgebildet ist, wenn überhaupt, durch eine Isolationsschicht, welche eine Druckspannung in sich aufweist.
Gemäß den simulierten Ergebnissen aus 12 ist es darüber hinaus möglich, einen Feldeffekttransistor zu erhalten (siehe konkret einen Fall, in dem ein Winkelparameter bei 75 Grad in 12 liegt), dessen Gate-Leckstrom einheitlich reduziert werden kann, ohne von dem Zustand (Zuständen) einer Halbleiterfläche, oder einer Schichtqualität einer dielektrischen Schutzschicht zum Schutz der Fläche abhängig zu sein.
In der Offenbarung der betreffenden Anmeldung sind unterschiedliche beispielhafte Ausführungsformen und experimentelle Beispiele beschrieben; unterschiedliche Merkmale, Aspekte und Funktionen, die in einer oder in einer Mehrzahl von Ausführungsformen beschrieben sind, sind jedoch nicht notwendigerweise auf die Anwendungen einer konkreten Ausführungsform(en) beschränkt, sondern sind in einer Ausführungsform(en) allein oder in unterschiedlichen Kombinationen anwendbar.
Daher können unbegrenzte, nicht erläuterte Beispiele angenommen werden, ohne vom Geltungsbereich der Technologien abzuweichen, die in der Beschreibung der Offenbarung der betreffenden Anmeldung offenbart sind. Zum Beispiel treten Fälle auf, welche als Fall beinhaltet sind, in dem wenigstens einer der Bestandteile modifiziert, hinzugefügt oder eliminiert ist, und des Weiteren ein Fall, in dem wenigstens einer der Bestandteile extrahiert und dann mit einem Bestandteil(en) einer anderen Ausführungsform kombiniert wird.
Bezugszeichenliste

101:: Halbleitersubstrat;
102, 202, 302, 402:: Kanalschicht;
103, 203, 303, 403:: Elektronenbereitstellungsschicht;
104:: Source-Elektrode,
105:: Drain-Elektrode;
106:: Isolationsschicht;
108, 208, 308 408:: Gate-Elektrode;
109, 209, 309, 409:: dielektrische Schutzschicht;
110:: Verdrahtungselektrode;
111, 211, 311, 411:: Öffnungsabschnitt;
206, 307:: erste Isolationsschicht;
207, 306:: zweite Isolationsschicht; und
407:: Isolationsschicht (mit Zugspannung).

Claims

Feldeffekttransistor aufweisend eine Gate-Elektrode, die auf einer Fläche einer Elektronenbereitstellungsschicht ausgebildet ist, eine Source-Elektrode darauf und eine Drain-Elektrode darauf, wobei der Feldeffekttransistor aufweist: • eine Isolationsschicht zum Überdecken der Elektronenbereitstellungsschicht; und • einen Öffnungsabschnitt der Isolationsschicht, welcher schräge Konturflächen eines trapezförmigen Prismas aufweist, der in einer Region zum Ausbilden der Gate-Elektrode in der Isolationsschicht ausgebildet ist, welche auf jeweiligen Flächen davon Kontakte mit der Elektronenbereitstellungsschicht herstellt, wobei • die Gate-Elektrode derart ausgebildet ist, dass sie einen Schottky-Übergang mit der Elektronenbereitstellungsschicht in einer Region ausbildet, in welcher die Elektronenbereitstellungsschicht durch den Öffnungsabschnitt freiliegt; und darüber hinaus • sind Querschnittformen schräger Konturflächen eines trapezförmigen Prismas am Öffnungsabschnitt jeweils derart ausgebildet, dass sie Neigungswinkel aufweisen, die in einem Bereich von fünfundzwanzig Grad bis fünfundsiebzig Grad bezüglich einer Fläche der Elektronenbereitstellungsschicht festgelegt sind.
Feldeffekttransistor nach Anspruch 1, wobei die Isolationsschicht eine Druckspannung in sich aufweist, und darüber hinaus über Kontakte mit der Gate-Elektrode auf schrägen Konturflächen eines trapezförmigen Prismas am Öffnungsabschnitt, und auf oberen Flächen dort verfügt, welche einer Fläche gegenüberliegen, in der die Isolationsschicht Kontakte mit der Elektronenbereitstellungsschicht aufweist.
Feldeffekttransistor nach Anspruch 1, wobei • die Isolationsschicht eine erste Isolationsschicht, die eine Druckspannung in sich aufweist und auf einer Fläche der Elektronenbereitstellungsschicht ausgebildet ist, und eine zweite Isolationsschicht beinhaltet, welche auf einer Fläche der ersten Isolationsschicht ausgebildet ist, die eine Zugspannung in sich aufweist, oder eine Druckspannung aufweist, die geringer ist, als jene der ersten Isolationsschicht; und darüber hinaus • weist die Isolationsschicht jeweils Kontakte mit der Gate-Elektrode auf schrägen Konturflächen eines trapezförmigen Prismas am Öffnungsabschnitt auf, und auf oberen Flächen dort, welche einer Fläche gegenüberliegen, in welcher die Isolationsschicht Kontakte mit der Elektronenbereitstellungsschicht aufweist.
Feldeffekttransistor nach Anspruch 1, wobei • die Isolationsschicht eine erste Isolationsschicht, in welcher eine Zugspannung vorliegt und welche auf einer Fläche der Halbleiterflächenschicht ausgebildet ist, und eine zweite Isolationsschicht aufweist, welche auf der ersten Isolationsschicht ausgebildet ist, welche eine Druckspannung aufweist, oder welche eine Zugspannung aufweist, die geringer ist, als jene der ersten Isolationsschicht; und darüber hinaus • weist die Isolationsschicht Kontakte mit der Gate-Elektrode auf schrägen Konturflächen eines trapezförmigen Prismas am Öffnungsabschnitt auf, und auf oberen Flächen dort, welche einer Fläche gegenüberliegen, in denen die Isolationsschicht Kontakte mit der Elektronenbereitstellungsschicht aufweist.
Feldeffekttransistor nach Anspruch 2, wobei die Druckspannung der Isolationsschicht auf einen Bereich von minus drei Gigapascal (-3 GPa) bis minus null Komma fünf Gigapascal (-0,5 GPa) festgelegt ist.
Feldeffekttransistor nach Anspruch 3, wobei die Druckspannung der ersten Isolationsschicht auf einen Bereich von minus drei Gigapascal (-3 GPa) bis minus null Komma fünf Gigapascal (-0,5 GPa) festgelegt ist.
Feldeffekttransistor nach Anspruch 4, wobei die Druckspannung der zweiten Isolationsschicht auf einen Bereich von minus drei Gigapascal (-3 GPa) bis minus null Komma fünf Gigapascal (-0,5 GPa) festgelegt ist.
Feldeffekttransistor aufweisend eine Gate-Elektrode, die auf einer Fläche einer Elektronenbereitstellungsschicht ausgebildet ist, eine Source-Elektrode darauf und eine Drain-Elektrode darauf, wobei der Feldeffekttransistor aufweist: • eine Isolationsschicht zum Überdecken der Elektronenbereitstellungsschicht; und • einen Öffnungsabschnitt der Isolationsschicht, welcher in einer Region zum Ausbilden der Gate-Elektrode bereitgestellt ist, wobei • die Gate-Elektrode derart ausgebildet ist, dass sie mit der Elektronenbereitstellungsschicht einen Schottky-Übergang ausbildet, in einer Region, in welcher die Elektronenbereitstellungsschicht durch die Öffnung bezüglich oberer Flächen der Isolationsschicht, welche jene des Öffnungsabschnittes beinhalten, freiliegt; und darüber hinaus • sind Querschnittsformen von Konturflächen am Öffnungsabschnitt jeweils derart ausgebildet, dass sie Neigungswinkel aufweisen, welche auf neunzig Grad bezüglich einer Fläche der Elektronenbereitstellungsschicht festgelegt sind, oder dass sie Neigungswinkel aufweisen, welche von fünfundsiebzig bis neunzig Grad oder weniger bezüglich der Fläche der Elektronenbereitstellungsschicht festgelegt sind.
Feldeffekttransistor nach Anspruch 8, wobei die Isolationsschicht eine Zugspannung in sich aufweist, und auch Kontakte mit der Gate-Elektrode aufweist, auf rechteckig-parallelepipedischen Konturflächen am Öffnungsabschnitt oder schrägen Konturflächen eines Prismas dort, und auf oberen Flächen dort, die einer Fläche gegenüberliegen, in welcher die Isolationsschicht Kontakte mit der Elektronenbereitstellungsschicht aufweist.
Feldeffekttransistor nach Anspruch 9, wobei die Zugspannung der Isolationsschicht auf einen Bereich von null Komma fünf Gigapascal (0,5 GPa) bis drei Gigapascal (3 GPa) festgelegt ist.
Feldeffekttransistor nach einem der Ansprüche 1 bis 10, wobei die Isolationsschicht eine Siliziumnitridschicht ist.