JP2016058682A - 半導体装置 - Google Patents

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Abstract

【課題】特性のばらつきを抑制する半導体装置を提供する。
【解決手段】第１半導体層１１と、第２半導体層１２と、第１電極２１と、第１絶縁膜４１と、を含む。第１半導体層１１は、窒化物半導体を含む。第２半導体層１２は、第１半導体層１１の上に設けられ、窒化物半導体を含み、第１半導体層１１とは組成が異なる。第１絶縁膜４１は、第２半導体層１２の上に設けられ、第１電極２１の少なくとも一部を覆い、窒化シリコンを含む。第１絶縁膜４１における水素濃度は、５．０×１０２１ａｔｏｍｓ／ｃｍ３以上９．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
格子定数が互いに異なる窒化物半導体どうしを接合すると、窒化物半導体中に分極が生じ、電子が発生する。この電子は、窒化物半導体どうしの界面近傍に２次元状に分布し、２次元電子ガスと呼ばれる。２次元電子ガス中の電子は、高い移動度を有する。このため、２次元電子ガスをチャネルとして利用した高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）などの半導体装置は、高速動作が可能である。トランジスタのオン抵抗やオン電流などの特性は、キャリア密度に依存する。このため、２次元電子ガスの密度がばらつくと、半導体装置の特性がばらつくことがある。
特開平１０−２０９１５１号公報
本発明の実施形態は、特性のばらつきを抑制することのできる半導体装置を提供する。
本発明の実施形態によれば、第１半導体層と、第２半導体層と、第１電極と、第１絶縁膜と、を含む半導体装置が提供される。前記第１半導体層は、窒化物半導体を含む。前記第２半導体層は、前記第１半導体層の上に設けられ、窒化物半導体を含み、前記第１半導体層とは組成が異なる。前記第１絶縁膜は、前記第２半導体層の上に設けられ、前記第１電極の少なくとも一部を覆い、窒化シリコンを含む。前記第１絶縁膜における水素濃度は、５．０×１０２１ａｔｏｍｓ／ｃｍ３以上９．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。
実施形態に係る半導体装置を例示する模式的断面図である。 窒化シリコンの特性を例示するグラフ図である。 半導体装置の特性のばらつきと、層間絶縁膜の応力と、の関係を例示するグラフ図である。 図４（ａ）〜図４（ｄ）は、実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
本明細書においては、説明の便宜上、「上」及び「下」を使用する。「上に設けられる」とは、「上に設けられるもの」が「下に設けられるもの」に直接接する場合だけでなく、２つの間に他の要素が介在する場合も含むものとする。
図１は、実施形態に係る半導体装置１０１を例示する模式的断面図である。
半導体装置１０１は、例えば、窒化物半導体を材料とするＨＥＭＴである。
半導体装置１０１は、第１半導体層１１と、第２半導体層１２と、第３半導体層１３と、を備える。さらに、半導体装置１０１は、ゲート電極２１（第１電極）と、ソース電極２２（第２電極）と、ドレイン電極２３（第３電極）と、ゲート絶縁膜４０と、層間絶縁膜４１（第１絶縁膜）と、絶縁膜４２と、フィールドプレート電極３１及び３２と、パッド部５１と、保護膜５２と、を備える。
図１において、第１半導体層１１から第２半導体層１２へ向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第３半導体層１３は、窒化物半導体結晶を成長させる下地となる層である。第３半導体層１３の材料として、高抵抗または半絶縁性の窒化ガリウム（ＧａＮ）が用いられる。
第１半導体層１１は、第３半導体層１３の上に設けられる。第１半導体層１１は、チャネル層であり、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。
第２半導体層１２は、第１半導体層１１の上に設けられる。第２半導体層１２は、バリア層であり、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む。第２半導体層１２は、第１半導体層１１とヘテロ接合を形成している。
ソース電極２２及びドレイン電極２３は、それぞれ第２半導体層１２の上に設けられ、第２半導体層１２と電気的に接続されている。ソース電極２２とドレイン電極２３とは、Ｘ軸方向において離間している。
ソース電極２２及びドレイン電極２３の材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）及び窒化チタン（ＴｉＮ）などを用いることができる。
第１〜３半導体層１１〜１３には、素子を電気的に分離する絶縁領域１９が設けられている。絶縁領域１９は、ソース電極２２及びドレイン電極２３の外側に設けられる。絶縁領域１９は、第２半導体層１２の上面から第３半導体層１３に至る深さに設けられる。
ゲート電極２１は、ソース電極２２とドレイン電極２３との間に設けられる。ゲート電極２１の材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）及び窒化チタン（ＴｉＮ）などを用いることができる。
ゲート絶縁膜４０は、第２半導体層１２とゲート電極２１との間に設けられる。ゲート絶縁膜４０は、必要に応じて設けられ、省略可能である。ゲート絶縁膜４０の材料として、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、または、ＺｒＯ２などが用いることができる。
層間絶縁膜４１は、第２半導体層１２の上において、ゲート電極２１とソース電極２２との間、及び、ゲート電極２１とドレイン電極２３との間、に設けられる。層間絶縁膜４１は、ゲート電極２１の上面２１ｕの一部を覆っている。さらに層間絶縁膜４１は、ゲート電極２１の側面２１ｓ（Ｘ軸方向またはＹ軸方向と交差する面）を覆っている。
層間絶縁膜４１の材料として、窒化シリコン（ＳｉＮ）が用いられる。層間絶縁膜４１の厚さは、例えば２００ｎｍである。
本実施形態においては、層間絶縁膜４１における水素濃度を独特の範囲とする。例えば、層間絶縁膜４１における水素濃度は、５．０×１０２１ａｔｏｍｓ／ｃｍ３以上９．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。
フィールドプレート電極３１（以下、ＦＰ電極３１）は、ゲート電極２１の上に設けられた部分と、ゲート電極２１の上からドレイン電極２３側に延びた部分と、を含む。ＦＰ電極３１は、ゲート電極２１と電気的に接続されている。ＦＰ電極３１は、ゲート電極２１にゲートバイアスを供給するゲート配線の一部であり、同時に、フィールドプレートとして機能する。ＦＰ電極３１の材料として、アルミニウム（Ａｌ）またはチタン（Ｔｉ）を用いることができる。
層間絶縁膜４１の上には、絶縁膜４２が設けられている。絶縁膜４２は、ソース電極２２とＦＰ電極３１との間に設けられた部分と、ドレイン電極２３とＦＰ電極３１との間に設けられた部分と、ＦＰ電極３１の上に設けられた部分と、を含む。絶縁膜４２の材料として、酸化シリコン（ＳｉＯ２）または窒化シリコンを用いることができる。
フィールドプレート電極３２（以下、ＦＰ電極３２）は、絶縁膜４２の上に設けられている。ＦＰ電極３２は、ＦＰ電極３１の上に設けられた部分と、ＦＰ電極３１の上からドレイン電極２３側に延びた部分と、を含む。ＦＰ電極３２は、ソース電極２２と電気的に接続されている。ＦＰ電極３２の材料として、アルミニウム（Ａｌ）及びチタン（Ｔｉ）などを用いることができる。
パッド部５１は、ソース電極２２及びドレイン電極２３の上に設けられ、ソース電極２２またはドレイン電極２３と電気的に接続されている。保護膜５２は、ＦＰ電極３２の一部の上、及びパッド部５１の側面などを覆う。
第１半導体層１１（Ａｌｘ１Ｇａ１−ｘ１Ｎ）の格子定数と、第２半導体層１２（Ａｌｘ２Ｇａ１−ｘ２Ｎ）の格子定数と、は、異なる。格子定数の異なる窒化物半導体層どうしのヘテロ接合を形成すると、格子定数差に応じて、界面に歪みが生じ、第１半導体層１１に応力が印加される。この応力によりピエゾ効果が生じ、界面に２次元電子ガス１１ｇが形成される。この２次元電子ガス１１ｇが、トランジスタのチャネル領域を形成する。
半導体装置１０１では、ゲート電極２１に印加する電圧を制御することで、ゲート電極２１の下の２次元電子ガス１１ｇの濃度が増減する。これにより、ソース電極２２とドレイン電極２３との間に流れる電流を制御できる。半導体装置１０１は、ノーマリオン形でもるノーマリオフ形でもよい。
図２は、窒化シリコンの特性を例示するグラフ図である。
図２は、Ｓｉウェーハ上に積層されたＳｉＮ膜中の水素濃度Ｂ（ａｔｏｍｓ／ｃｍ３）を表す。水素濃度は、フーリエ変換赤外分光（ＦＴ−ＩＲ）を用いて測定した。Ｓｉ−Ｈ結合及びＮ−Ｈ結合の密度を分析することによって、水素濃度を算出した。なお、二次イオン質量分析法（ＳＩＭＳ）を用いて水素濃度を測定してもよい。ＳＩＭＳを用いて測定しても、図２に示した水素濃度と同様の結果を得ることができる。
図２の横軸は、ＳｉＮ膜の内部応力を表す。ＳｉＮ膜を積層させることによってウェーハに生じた反りを測定し、測定された反り量からＳｉＮ膜の内部応力を求めた。図２横軸において、正の値は、引張応力を表し、負の値は、圧縮応力を表す。
図２に示すように、ＳｉＮ膜の内部応力は、ＳｉＮ膜中の水素濃度に依存する。
ＳｉＮ膜の応力の絶対値が０．３ＧＰａ以下の場合、ＳｉＮ膜中の水素濃度は、４．５×１０２１ａｔｏｍｓ／ｃｍ３以上９．５×１０２１ａｔｏｍｓ／ｃｍ３以下である。ＳｉＮ膜の応力の絶対値が０．２５ＧＰａ以下の場合、ＳｉＮ膜中の水素濃度は、５．０×１０２１ａｔｏｍｓ／ｃｍ３以上９．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。図２は、Ｓｉウェーハ上のＳｉＮ膜に関する関係を例示しているが、ＳｉＮを含む層間絶縁膜４１についても同様の関係が成り立つと考えられる。
半導体装置１０１の層間絶縁膜４１の水素濃度は、５．０×１０２１ａｔｏｍｓ／ｃｍ３以上９．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。
図３は、半導体装置の特性のばらつきと、層間絶縁膜４１に用いられるＳｉＮ膜の内部応力と、の関係を例示するグラフ図である。すなわち、図３は、ＳｉＮ膜（層間絶縁膜４１）の形成条件が互いに異なるＨＥＭＴの特性を測定した結果を表す。
図３の横軸は、ＳｉＮ膜の内部応力ＧＰａの絶対値を表す。内部応力は、層間絶縁膜４１の形成条件と同じ条件でＳｉＮを積層したＳｉウェーハの反り量から求めることができる。
図３の縦軸は、ＨＥＭＴにおけるオン抵抗のばらつきＶ％（パーセント）を表す。
ばらつきＶ％の算出は、以下の如くである、まず、層間絶縁膜４１の各形成条件において、ウェーハ面内の複数のＨＥＭＴのオン抵抗を測定する。各形成条件において、複数のオン抵抗値の標準偏差（σ）及び平均値（Ａｖ）を算出し、平均値Ａｖに対する３σの比％として、ばらつきＶ％が算出される。図３には、ＳｉＮ膜の内部応力の絶対値が０．１ＧＰａ、０．３ＧＰａ、０．７ＧＰａとなる条件のばらつきの値を示す。
図３に表したように、ＳｉＮ膜の内部応力の絶対値が大きくなると、オン抵抗のばらつきが大きくなる。ＳｉＮ膜の内部応力の絶対値が０．３ＧＰａ以上になると、ばらつきＶは、５％以上となる。
また、ＳｉＮ膜の内部応力の絶対値が０．３ＧＰａよりも大きい範囲では、グラフの傾きが大きい。すなわち、内部応力の変化に対する、ばらつきＶの変化が大きい。このように、ＳｉＮ膜の内部応力の絶対値が０．３ＧＰａを超えると、２次元電子ガスへの影響が大きくなり、オン抵抗のばらつきが大きくなる。
層間絶縁膜４１の内部応力は、ゲート絶縁膜４０及び第２半導体層１２を介して、第１半導体層１１に応力を生じさせる。つまり、第１半導体層１１と第２半導体層１２との界面に生じる歪みは、第１半導体層１１と第２半導体層１２との格子定数の差によって生じる応力だけでなく、層間絶縁膜４１の内部応力の影響も受ける。
層間絶縁膜４１によって第１半導体層１１に生じた応力は、第１半導体層１１の界面に生じたピエゾ電界に影響を与える。これにより、２次元電子ガスの密度が変動する。
トランジスタのオン抵抗、オン電流やスイッチング動作などの特性は、２次元電子ガスの（キャリア密度）に依存する。このため、層間絶縁膜４１によって界面に生じる応力がばらつくと、半導体装置の特性がばらついてしまう場合がある。
例えば、半導体装置の製造工程において、層間絶縁膜４１の成膜条件がばらつくと、層間絶縁膜４１の内部応力がばらつく。これにより、ＡｌＧａＮ層とＧａＮ層との界面に生じる応力がばらつき、半導体装置の特性がばらつく。
図１に表したように、層間絶縁膜４１が形成された層には、電極及び配線等も部分的に形成されている。例えば、層間絶縁膜４１は、ゲート電極２１とソース電極２２との間、及び、ゲート電極２１とドレイン電極２３との間に。このため、第１半導体層１１と第２半導体層１２との界面における歪みは、均一ではない。例えば、層間絶縁膜４１の下における歪みの大きさと、ソース電極２２の下における歪みの大きさと、は、異なる。このため、半導体装置の製造において、電極の寸法がばらつき、層間絶縁膜４１の寸法がばらつくと、２次元電子ガスの密度がばらつく。
また、製造上のばらつきによって、層間絶縁膜４１の形成条件や寸法は、ウェーハ面内で一様ではない。このため、層間絶縁膜４１がＡｌＧａＮ層とＧａＮ層との界面に与える応力は、ウェーハ面内で一様ではない場合がある。ウェーハの中央に設けられた半導体装置の特性と、ウェーハの外周に設けられた半導体装置の特性と、に差が生じてしまう場合がある。
層間絶縁膜４１の内部応力の絶対値が大きい場合には、層間絶縁膜４１による歪みへの影響が大きく、２次元電子ガスの密度への影響が大きい。このため、層間絶縁膜４１の内部応力のばらつきに起因して、電子密度がばらつきやすく、半導体装置の特性がばらつきやすい。
これに対して、実施形態に係る半導体装置１０１では、層間絶縁膜４１の内部応力の絶対値を小さくする。層間絶縁膜４１の内部応力が小さい場合には、第１半導体層１１の界面の応力に対する、層間絶縁膜４１の内部応力の影響は小さい。すなわち、２次元電子ガスの密度に対する、層間絶縁膜４１の内部応力の影響は小さい。このため、層間絶縁膜４１の内部応力を小さくすることで、層間絶縁膜４１の内部応力がばらついた場合でも、２次元電子ガスの密度のばらつきを小さくすることができる。
前述のように、層間絶縁膜４１の内部応力は、層間絶縁膜４１中の水素濃度に依存する。層間絶縁膜４１中の水素濃度を制御することで、層間絶縁膜４１の内部応力を小さくすることができる。実施形態においては、水素濃度を５．０×１０２１ａｔｏｍｓ／ｃｍ３以上９．０×１０２１ａｔｏｍｓ／ｃｍ３以下とする。これにより、内部応力の絶対値を小さくすることができる。層間絶縁膜４１の内部応力を小さくすることで、層間絶縁膜４１のキャリア密度への影響を小さくすることができる。これにより、キャリア密度のばらつきを抑制することができる。したがって、層間絶縁膜４１中の水素濃度を制御することで、キャリア密度のばらつきに起因した、オン抵抗などの特性のばらつきを抑制することができる。
層間絶縁膜４１は、例えば、ゲート電極２１とソース電極２２との間に位置する。このため、実施形態に係る半導体装置１０１においても、電極の寸法がばらつくことで、層間絶縁膜４１の寸法がばらつく。しかし、実施形態においては、層間絶縁膜４１の内部応力は小さく、層間絶縁膜４１のキャリア密度への影響が小さい。このため、層間絶縁膜４１の寸法がばらついたとしても、キャリア密度への影響が小さい。
本実施形態では、層間絶縁膜４１の厚さは、１００ｎｍ以上３００ｎｍ以下である。例えば、絶縁性や耐圧を確保する観点から、層間絶縁膜４１は、十分な厚さを有することが望ましい。層間絶縁膜４１が厚い場合には、層間絶縁膜４１の応力が大きくなることがある。但し、実施形態においては、層間絶縁膜４１中の水素濃度を制御することで、層間絶縁膜４１の内部応力を小さくすることができる。これにより、十分な厚さの層間絶縁膜４１についても、層間絶縁膜４１の内部応力を小さくすることができ、層間絶縁膜４１のキャリア密度への影響を小さくすることができる。
例えば、電極や配線の寸法がばらついた場合の、２次元電子ガス密度のばらつきを抑制するため、層間絶縁膜４１と並ぶ電極の配置や寸法を工夫することも考えられる。しかしながら、この場合には、電極や配線の設計の自由度が損なわれ、半導体装置の特性が劣化する。例えば、ソース電極２２やＦＰ電極３１の幅を狭くすると、相対的に層間絶縁膜４１が均一に設けられた領域を広くすることができ、電極の寸法ばらつきの影響を軽減できる。しかし、ソース電極２２の幅を狭くした場合は、第２半導体層１２との接触抵抗が高くなってしまう。また、ＦＰ電極３１の幅を狭くした場合は、耐圧が低下する。
これに対して、層間絶縁膜４１の内部応力のキャリア密度への影響を小さくすることで、電極の寸法がばらついた場合のキャリア密度のばらつきを小さくすることができる。キャリア密度のばらつきが、電極や配線の設計に依らないため、設計の自由度を確保することが可能となる。
次に、半導体装置１０１の製造方法を説明する。
図４（ａ）〜図４（ｄ）は、実施形態に係る半導体装置１０１の製造方法を例示する模式的断面図である。
図４（ａ）に示すように、第１半導体層１１及び第２半導体層１２を形成したウェーハ上に、ゲート絶縁膜４０を形成する。
ゲート絶縁膜４０として用いられるＳｉＮ膜の形成には、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法が用いられる。ゲート絶縁膜の厚さは、１０ｎｍ以上３０ｎｍ以下であり、この例では２０ｎｍである。
その後、ゲート絶縁膜４０の上に、ゲート電極２１となるＴｉＮ膜を形成する。リソグラフィ及びエッチングを用いて、ＴｉＮ膜を加工し、ゲート電極２１を形成する。ＴｉＮ膜の形成には、ＰＶＤ（Physical Vapor Deposition）法を用いることができる。エッチングには、ＲＩＥ（Reactive Ion Etching）法を用いることができる。
ゲート電極２１の幅（Ｘ軸方向に沿った長さ）は、１．０マイクロメートル（μｍ）以上３．０μｍ以下である。
その後、図４（ｂ）に示すように、層間絶縁膜４１となるＳｉＮ膜４１ｆを形成する。ＳｉＮ膜４１ｆは、ゲート電極２１及び絶縁膜４０を覆うように設けられる。ＳｉＮ膜４１ｆの形成には、プラズマＣＶＤ法を用いることができる。プラズマＣＶＤ法によるＳｉＮの形成では、ＳｉＨ４ガス、ＮＨ３ガス及びＮ２ガスが用いられる。
ＳｉＮ膜４１ｆの形成の際に、ウェーハの温度、チャンバ内の圧力、各ガスの流量及び装置の電力（ＲＦ電力）の条件を適宜調整することで、ＳｉＮ膜中の水素濃度を調整することができる。
一例として、ウェーハの温度を３７５℃、チャンバ内の圧力を３２０Ｐａ、ＲＦ電力を５０Ｗ、ＳｉＨ４ガスの流量を２０ｓｃｃｍ（standard cc/min）、ＮＨ３ガスの流量を６０ｓｃｃｍとする。これにより、層間絶縁膜４１中の水素濃度を７．０×１０２１ａｔｏｍｓ／ｃｍ３程度に調整することができる。
層間絶縁膜４１の厚さは、例えば１００ｎｍ以上３００ｎｍ以下であり、この例では２００ｎｍである。
その後、図４（ｃ）に示すように、ソース電極２２及びドレイン電極２３が設けられる位置に応じて、ＳｉＮ膜４１ｆに開口を設け、金属膜（例えば、Ｔｉ膜及びＡｌ膜）をスパッタ法により形成する。金属膜をリソグラフィ及びエッチングによって加工して、ソース電極２２及びドレイン電極２３を形成する。同様にして、さらにＦＰ電極３１を形成する。
ソース電極２２の幅は、例えば、３μｍ以上８μｍ以下である。
ソース電極２２とゲート電極２１との間の距離は、例えば、１μｍ以上３μｍ以下である。
ゲート電極２１とドレイン電極２３との間の距離は、例えば、５μｍ以上２０μｍ以下である。
その後、図４（ｄ）に示すように、絶縁膜４２となるＳｉＯ２膜を形成する。ＳｉＯ２膜は、ＦＰ電極３１、ソース電極２２、ドレイン電極２３及び層間絶縁膜４１を覆うように設けられる。そして、ＳｉＯ２膜を加工して、さらにＦＰ電極３２を形成する。
その後、さらに、パッド部５１及び保護膜５２を形成し、半導体装置１０１を完成させる。
以上説明したように、層間絶縁膜４１に含まれる水素の濃度を制御して半導体装置を製造する。層間絶縁膜４１中の水素濃度を制御することで、層間絶縁膜４１の内部応力を小さくすることができる。具体的には、層間絶縁膜４１における水素濃度を、５．０×１０２１ａｔｏｍｓ／ｃｍ３以上９．０×１０２１ａｔｏｍｓ／ｃｍ３以下とする。これにより、窒化物半導体の界面における応力に対して、層間絶縁膜４１の内部応力の影響を小さくすることができる。２次元電子ガスは、窒化物半導体の界面における応力によって生じる。このため、層間絶縁膜４１の内部応力の絶対値を小さくすることで、２次元電子ガスに対して、層間絶縁膜４１の内部応力の影響を小さくすることができる。これにより、層間絶縁膜４１の内部応力がばらついた場合でも、２次元電子ガスの密度のばらつきを抑制することができる。したがって、２次元電子ガスをチャネルとするＨＥＭＴにおいて、オン抵抗やオン電流などの特性のばらつきを抑制することができる。
なお、本願明細書において、「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。またさらに、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
なお、第１〜第３半導体層１１〜１３は、窒化物半導体に限定される訳ではなく、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＳｉＧｅなど他の半導体を用いても良い。
なお、本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第１〜第３半導体層、第１〜第３電極、及び、層間絶縁膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…第１半導体層、１１ｇ…２次元電子ガス、１２…第２半導体層、１３…第３半導体層、１９…絶縁領域、２１…ゲート電極、２１ｓ…側面、２１ｕ…上面、２２…ソース電極、２３…ドレイン電極、３１…フィールドプレート電極、３２…フィールドプレート電極、４０…ゲート絶縁膜、４１…層間絶縁膜、４２…絶縁膜、５１…パッド部、５２…保護膜、１０１…半導体装置

Claims (6)

  1. 窒化物半導体を含む第１半導体層と、
    前記第１半導体層の上に設けられ、窒化物半導体を含み、前記第１半導体層とは組成が異なる第２半導体層と、
    前記第２半導体層の上に設けられた第１電極と、
    前記第２半導体層の上に設けられ、前記第１電極の少なくとも一部を覆い、窒化シリコンを含み、水素濃度が５．０×１０２１ａｔｏｍｓ／ｃｍ３以上９．０×１０２１ａｔｏｍｓ／ｃｍ３以下である第１絶縁膜と、
    を備えた半導体装置。
  2. 前記第１半導体層は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含み、
    前記第２半導体層は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む請求項１記載の半導体装置。
  3. 前記第２半導体層は、前記第１半導体層とヘテロ接合する請求項１または２に記載の半導体装置。
  4. 前記第２半導体層の上に設けられ、前記第１電極と離間し、前記第２半導体層と電気的に接続された第２電極と、
    前記第２半導体層の上に設けられ、前記第１電極及び前記第２電極と離間し、前記第２半導体層と電気的に接続された第３電極と、
    をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１絶縁膜は、前記第１電極と前記第２電極との間、及び、前記第１電極と前記第３電極との間、に設けられた請求項４記載の半導体装置。
  6. 前記第１絶縁膜の厚さは、１００ナノメートル以上３００ナノメートル以下である請求項１〜５のいずれか１つに記載の半導体装置。
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