JP2004253620A - 電界効果型トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】電界緩和効果を得るとともに、利得を向上させた電界効果型トランジスタを提供する。
【解決手段】半導体動作層１２上に形成されたソース電極３０およびドレイン電極４０と、半導体動作層１２上のソース電極３０とドレイン電極４０間に形成される、ドレイン電極４０側の側壁が半導体動作層１２上面と垂直な面からドレイン電極４０側に傾いて形成された第１の傾斜部２０ａを備えた開口を有する絶縁膜２０と、開口を介して半導体動作層１２と接合された、少なくともドレイン電極４０側の側壁を覆うゲート電極５０とを有する構成である。
【選択図】 図１
【解決手段】半導体動作層１２上に形成されたソース電極３０およびドレイン電極４０と、半導体動作層１２上のソース電極３０とドレイン電極４０間に形成される、ドレイン電極４０側の側壁が半導体動作層１２上面と垂直な面からドレイン電極４０側に傾いて形成された第１の傾斜部２０ａを備えた開口を有する絶縁膜２０と、開口を介して半導体動作層１２と接合された、少なくともドレイン電極４０側の側壁を覆うゲート電極５０とを有する構成である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極に印加する電圧により、ソース電極とドレイン電極間に流れる電流を制御する電界効果型トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
従来、電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のうち、空乏層およびチャネルを生じさせる半導体動作層（以下、単に動作層と称する）にゲート電極を接合させたＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴは、ゲート電極に印加する電圧に対応して、動作層内の空乏層の広がりを変化させることにより、ソース電極とドレイン電極間に流れる電流を制御する。ＭＥＳＦＥＴのうち、特に、ＧａＡｓ等の化合物半導体を動作層とするＦＥＴは、シリコン半導体に比べて電子移動度が数倍大きく、高周波用のＦＥＴとして利用されることが多い。
【０００３】
上記高周波用のＦＥＴでは、ゲート電極とドレイン電極の間の半導体表面において表面空乏層が広がることで、高い周波数の信号に対してゲートが空乏層を制御できなくなるパルス分散が発生し、出力低下や歪の劣化等の問題を引き起こすことがある。一方、高周波用のＦＥＴを高出力化する場合、高電圧動作が有効だが、高電圧動作にはＦＥＴの高い耐圧を必要とする。高い耐圧を得るためにはゲート電極とドレイン電極の間の距離を広げたりする必要があるが、半導体表面の荒れや汚染によって表面空乏層が影響を受けやすくなり、上記パルス分散により高電圧にしても電圧に伴った出力が出ず効率が低下してしまう。これを改善するため、ゲート電極にＦＰ（Ｆｉｅｌｄ−ｍｏｄｕｌａｔｅｄ Ｐｌａｔｅ）を備えたＦＥＴであるＦＰＦＥＴが提案されている（例えば、特許文献１参照）。
【０００４】
図１１は、従来のＦＰＦＥＴの一構成例を示す断面構造図である。図１１に示すように、ゲート電極１５０に備えたＦＰの長さであるＬｆｐを１．０μｍと長くすることで、絶縁膜１２０下の動作層１２に発生する電界集中が緩和され、耐圧が向上する。一方、ＦＰが半導体表面の一部を覆うため、ＦＰにて表面空乏層を制御することが出来、パルス分散の発生が抑制される。このように、ＦＰを備えることで、高耐圧を得つつ、パルス分散を抑制することが可能となる。
【０００５】
【特許文献１】
特開２０００−１００８３１号公報
【０００６】
【発明が解決しようとする課題】
しかし、上述のＦＰＦＥＴは、ＦＰ長が長いため、絶縁膜をＦＰおよび動作層で挟んで形成されてしまう容量（寄生容量）が増加することで、利得が低下するという問題があった。寄生容量を減らすためにＦＰを短くすると、ＦＰによる電界緩和の効果が急激に消滅してしまう。このことから、ＦＰによる電界緩和と利得はトレードオフにあり、利得の要求が厳しいデバイスではＦＰの適用は困難であった。
【０００７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、電界緩和効果を得るとともに、利得を向上させた電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明の電界効果型トランジスタは、半導体動作層上に形成されたソース電極およびドレイン電極と、
前記半導体動作層上の前記ソース電極と前記ドレイン電極間に形成される、前記ドレイン電極側の側壁が前記半導体動作層上面と垂直な面から前記ドレイン電極側に傾いて形成された第１の傾斜部を備えた開口を有する絶縁膜と、
前記開口を介して前記半導体動作層と接合された、少なくとも前記ドレイン電極側の側壁を覆うゲート電極と、
を有する構成である。
【０００９】
本発明では、ゲート電極が第１の傾斜部を覆っているため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、半導体動作層内に生じる電界集中が緩和される。
【００１０】
また、上記本発明の電界効果型トランジスタにおいて、前記半導体動作層上面に対して前記第１の傾斜部の角度が３０〜６０度であることとしてもよい。
【００１１】
本発明では、半導体動作層上面に対して第１の傾斜部の角度が３０度より大きければ、絶縁膜をゲート電極と半導体動作層で挟んで形成されてしまう容量（寄生容量）が大きくなることで発生する、利得の低下をより抑制できる。また、半導体動作層上面に対して第１の傾斜部の角度が６０度より小さければ、ゲート電極への電圧印加時における開口端に集中する電界がよりドレイン電極側に分散し、半導体動作層内に生じる電界集中が十分に緩和される。
【００１２】
また、上記本発明の電界効果型トランジスタにおいて、前記開口は、前記ソース電極側の側壁が前記半導体動作層上面と垂直な面から前記ソース電極側に傾いて形成された第２の傾斜部を備え、
前記ゲート電極の前記ソース電極側の側壁が前記第２の傾斜部上に形成されたこととしてもよい。
【００１３】
本発明では、ゲート電極のソース電極側の側壁が第２の傾斜部上にあるため、ソース電極側のゲート電極の寄生容量が低減される。そのため、利得がより向上する。
【００１４】
さらに、上記本発明の電界効果型トランジスタにおいて、前記開口から前記ソース電極側に形成された前記絶縁膜の一部が前記ゲート電極で覆われ、
前記絶縁膜の一部における最大膜厚が、前記第１の傾斜部の上端から前記ドレイン電極側の前記絶縁膜の膜厚に比べて厚いこととしてもよい。
【００１５】
本発明では、開口からソース電極側の絶縁膜の一部における最大膜厚が第１の傾斜部上端からドレイン電極側の絶縁膜の膜厚より厚いため、ソース電極側の寄生容量が低減される。そのため、利得がさらに向上する。
【００１６】
一方、上記目的を達成するための本発明の電界効果型トランジスタの製造方法は、半導体動作層上のソース電極およびドレイン電極間にゲート電極を有する電界効果型トランジスタの製造方法であって、
前記半導体動作層上の前記ソース電極と前記ドレイン電極間に形成された絶縁膜に、前記ドレイン電極側の側壁が前記半導体動作層上面と垂直な面から前記ドレイン電極側に傾いて形成された傾斜部を備える、前記半導体動作層の一部を露出させるための開口を形成し、
少なくとも前記傾斜部と前記開口の前記半導体動作層上面を覆う前記ゲート電極を形成するものである。
【００１７】
本発明では、半導体動作層上の絶縁膜に、ドレイン電極側の側壁が半導体動作層上面と垂直な面からドレイン電極側に傾いて形成された傾斜部を備える開口を形成し、この傾斜部を覆うようにゲート電極を形成しているため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、半導体動作層内に生じる電界集中が緩和される。
【００１８】
また、上記本発明の電界効果型トランジスタの製造方法において、前記絶縁膜は、
前記傾斜部上端から前記ドレイン電極側の部位よりも前記開口の前記ソース電極側の端から前記ソース電極側の部位の膜厚が厚いこととしてもよい。
【００１９】
本発明では、絶縁膜のうち、開口の傾斜部上端からドレイン電極側の部位よりも開口のソース電極側の端からソース電極側の部位の膜厚が厚いため、ゲート電極形成の際、半導体動作層が損傷を受けるのを十分に防止できる。
【００２０】
また、上記本発明の電界効果型トランジスタの製造方法において、前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜よりも前記フォトレジストのエッチング速度が大きい条件で、かつ前記半導体動作層上面に対して前記傾斜部の角度が６０度よりも小さくなるように前記絶縁膜をエッチングすることで、前記開口を形成することとしてもよい。
【００２１】
本発明では、開口形成の際、絶縁膜よりもフォトレジストのエッチング速度が大きいため、半導体動作層上面に対して傾斜部の角度が４５度より大きく形成され、また、その角度が６０度を越えないようにすることで、ゲート電極への電圧印加時における開口端に集中する電界がよりドレイン電極側に分散し、半導体動作層内に生じる電界集中が十分に緩和される。
【００２２】
また、上記本発明の電界効果型トランジスタの製造方法において、前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜よりも前記フォトレジストのエッチング速度が小さい条件で、かつ前記半導体動作層上面に対して前記傾斜部の角度が３０度よりも大きくなるように前記絶縁膜をエッチングすることで、前記開口を形成することとしてもよい。
【００２３】
本発明では、開口形成の際、絶縁膜よりもフォトレジストのエッチング速度が小さいため、半導体動作層上面に対して傾斜部の角度が４５度よりも小さく形成され、また、その角度が３０度よりも大きくなるようにすることで、ゲート電極による寄生容量の増加を防ぎ、利得の低下をより抑制できる。
【００２４】
さらに、上記本発明の電界効果型トランジスタの製造方法において、前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜と前記フォトレジストのエッチング速度が等しい条件で前記絶縁膜をエッチングすることで、前記開口を形成することとしてもよい。
【００２５】
本発明では、開口形成の際、絶縁膜とフォトレジストのエッチング速度が等しいため、半導体動作層上面に対してドレイン電極側傾斜部の角度が４５度に形成される。そのため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、半導体動作層内に生じる電界集中が十分に緩和される。また、ゲート電極による寄生容量の増加を防ぎ、利得の低下を抑制できる。
【００２６】
【発明の実施の形態】
本発明の電界効果型トランジスタは、ゲート電極が動作層に接合される開口を有する絶縁膜に、ドレイン電極側の側壁が動作層上面と垂直な面からドレイン電極側に傾いて形成された傾斜部を設けたことを特徴とする。
【００２７】
（第１実施例）
本実施例の電界効果型トランジスタ（以下、ＦＥＴと称する）について説明する。
【００２８】
図１は本実施例のＦＥＴの一構成例を示す断面構造図である。
【００２９】
図１に示すように、本実施例のＦＥＴは、ソース電極３０およびドレイン電極４０間の半導体基板１０上に形成された動作層１２表面における幅広の窪み部であるワイドリセス部に、動作層１２上の絶縁膜２０に形成された開口を介して動作層１２にショットキ接合したゲート電極５０が形成されている。絶縁膜２０の開口は、ドレイン電極４０側の側壁が動作層１２上面と垂直な面からドレイン電極４０側に傾いて形成された第１の傾斜部２０ａと、ソース電極３０側の側壁が動作層１２上面と垂直な面からソース電極３０側に傾いて形成された第２の傾斜部２０ｂとを有する構成である。本実施例では、第１の傾斜部２０ａおよび第２の傾斜部２０ｂはゲート電極５０に覆われている。
【００３０】
ゲート電極５０は、第１の傾斜部２０ａ、第２の傾斜部２０ｂ、および開口の動作層１２に接触するショットキメタル層５２と、ショットキメタル層５２上に形成されたゲート金属層５４とを有する構成である。ゲート電極５０のうち、動作層１２に接触しない部位のドレイン電極４０側がＦＰ部となる。なお、本実施例のＦＥＴは、上述したように、ゲート電極５０にＦＰ部を含む構成であるため、一体型ＦＰＦＥＴと称する。
【００３１】
図１に示す絶縁膜２０の膜厚は、第１の傾斜部２０ａおよび第２の傾斜部２０ｂを除いた領域では２００ｎｍであり、第１の傾斜部２０ａおよび第２の傾斜部２０ｂではショットキ接合部に近づくにつれて薄くなっている。
【００３２】
動作層１２上面に対する第１の傾斜部２０ａの角度、および動作層１２上面に対する第２の傾斜部２０ｂの角度である傾斜部角度は、４５度に形成されている。この角度は３０度から６０度の範囲であることが望ましい。傾斜部角度が３０度より小さい場合には、傾斜部の長さが長くなり、傾斜部上に形成されるゲート電極５０の面積が増えることで寄生容量が増加し、利得が低下する。傾斜部角度が６０度より大きい場合には、ＦＰの電界緩和効果が低下するため、ＦＰ長を長くする必要が生じ、角度が３０度より小さい場合と同様に、寄生容量が増加し、利得が低下することになる。
【００３３】
また、図１に示すように、ショットキ接合部端からドレイン電極４０側のゲート電極５０の長さＬｆｐは０．５μｍに形成されている。ショットキ接合部端からソース電極３０側ゲート電極５０の長さが０．５μｍに形成されている。ワイドリセス部の長さのうち、ゲート電極５０と動作層１２とのショットキ接合部の長さであるゲート長Ｌｇを除いたソース電極３０側の長さをＬｇｓｒとし、ドレイン電極４０側の長さをＬｇｄｒとすると、Ｌｇｓｒ＝１．０μｍ、Ｌｇｄｒ＝２．５μｍに形成されている。
【００３４】
なお、Ｌｆｐ、Ｌｇｓｒ、およびＬｇｄｒの寸法は、上記値に限定されない。また、以下では、ゲート電極５０と動作層１２とのショットキ接合部において、Ｌｇと直交する方向の寸法をゲート幅と称する。
【００３５】
次に、上述した構成のＦＥＴの製造方法について説明する。なお、ソース電極３０およびドレイン電極４０の形成、ならびに配線形成等の工程は、従来のＦＥＴ製造方法と同様なため、その詳細な説明を省略する。
【００３６】
図２は本実施例のＦＥＴの製造方法を示す断面構造図である。
【００３７】
図２（ａ）に示すように、半導体基板１０上にＧａＡｓ半導体の動作層１２を成膜し、動作層１２の上にｎ＋ＧａＡｓ半導体のコンタクト層を形成する。コンタクト層にワイドリセス部を形成してソースコンタクト層３２およびドレインコンタクト層４２を形成する。その後、ソースコンタクト層３２、ドレインコンタクト層４２、および動作層１２上に、絶縁膜として酸化膜（ＳｉＯ２膜）２２を形成する。
【００３８】
続いて、周知のフォトリソグラフィ工程（以下、「フォトリソ工程」と称する）により、ＳｉＯ２膜２２の上に、ゲート電極５０を動作層１２に接合するための開口以外のＳｉＯ２膜２２を覆うためのフォトレジスト（ＰＲ）であるゲート開口ＰＲ６２を形成する（図２（ｂ））。なお、このゲート開口ＰＲ６２が、この後のエッチング工程におけるサイドエッチングにより広がることを考慮して、予めマスクパターンの開口を細めに設計したり、露光量を調節したりする必要がある。
【００３９】
その後、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマエッチング装置を用いて、エッチングガスＳＦ６、圧力０．５〜０．９ｍＴｏｒｒ、マイクロ波パワー１００〜１５０Ｗ、ＲＦパワー５〜１０Ｗの条件でＳｉＯ２膜２２をドライエッチングして開口を形成する。このドライエッチングにより、ＳｉＯ２膜２２およびゲート開口ＰＲ６２がサイドエッチングされるため、ＳｉＯ２膜２２のエッチングが進むにつれてゲート開口ＰＲ６２の開口幅が広がり、ＳｉＯ２膜２２開口に断面エッチング形状が斜めの第１の傾斜部２２ａおよび第２の傾斜部２２ｂが形成される（図２（ｃ））。第１の傾斜部２２ａおよび第２の傾斜部２２ｂの傾斜部角度は、ゲート開口ＰＲ６２のサイドエッチング速度、およびＳｉＯ２膜２２のエッチング速度で決定される。ここでは、これらのエッチング速度を同じにしたため、傾斜部角度は４５度になった。
【００４０】
なお、ゲート開口ＰＲ６２に用いられるＰＲの種類、ならびにドライエッチング処理におけるガスの種類、圧力、および温度等の処理条件を最適化し、ゲート開口ＰＲ６２とＳｉＯ２膜２２の選択エッチング特性を変えることにより、傾斜部角度を任意の値に形成できる。ゲート開口ＰＲ６２のサイドエッチング速度とＳｉＯ２膜２２のエッチング速度とを比較して、ゲート開口ＰＲ６２の方が大きければ、傾斜部角度は４５度よりも大きくなる。反対に、ＳｉＯ２膜２２のエッチング速度の方が大きければ、傾斜部角度は４５度よりも小さくなる。
【００４１】
続いて、ゲート開口ＰＲ６２を除去した後、ショットキメタル層５２としてタングステンシリサイド（ＷＳｉ）を形成し、その上にゲート金属層５４として金（Ａｕ）を形成する。そして、フォトリソ工程により、ＦＰを含むゲート電極部を覆うゲート加工ＰＲ６４を形成した後、イオンミリング処理によりゲート電極５０を形成する（図２（ｄ））。なお、ＦＰ部は、図２（ｄ）に示すように、傾斜部２２ｂを覆い、ＳｉＯ２膜２２の平坦部に達する長さに形成している。
【００４２】
その後、従来と同様に、ソースコンタクト層３２およびドレインコンタクト層４２上のＳｉＯ２膜２２に開口を設け、ＡｕＧｅＮｉ金属によるソース電極３０およびドレイン電極４０を形成する。
【００４３】
次に、ゲート電極とドレイン電極間の２端子耐圧特性評価に用いた実験サンプルついて説明する。
【００４４】
図３は、従来技術によるＦＥＴの一構成例を示す断面構造図である。図４は、上述した構成の本実施例の断面構造図である。なお、図３および図４は、ゲート電極形状、および電界強度の様子を説明するための模式図であり、ソース電極およびドレイン電極等の構成を示すことを省略している。
【００４５】
図３に示す実験サンプルＡは、図１０に示した従来のＦＥＴ（以下、「実験サンプルＢ」とする）に比べてＦＰ長の短いゲート電極を有する構成である。図３および図１０に示すように、実験サンプルＡおよびＢは、ゲート電極１５０、１５２と絶縁膜１２０の接触面が動作層１２上面に対してほぼ垂直になっている。
【００４６】
次に、２端子耐圧特性評価の結果について説明する。
【００４７】
図５は、上記３つの実験サンプルについて、２端子耐圧特性を比較した結果を示すグラフである。横軸はゲート電極に印加する電圧値を示し、縦軸はゲート電極とドレイン電極間に流れるゲート電流Ｉｇを示す。耐圧値は、ゲート幅の単位長さあたりの電流値で規定し、Ｉｇが１ｍＡ／ｍｍになるときの電圧値とした。
【００４８】
図５に示すグラフから、耐圧値は、実験サンプルＡのＦＥＴが２８Ｖ程度であるのに対して、本実施例のＦＥＴは３６Ｖであり、実験サンプルＢのＦＥＴは４０Ｖ程度であった。本実施例のＦＥＴにおいても、ＦＰの特徴である耐圧向上効果が認められた。これは、図４に示すように、ゲート電極と絶縁膜との接触面に傾斜部を設けることで、ゲート電極下での電界が緩和されたためと考えられる。
【００４９】
図３および図４に、電界強度を模式的に示す。図３に示すように、実験サンプルＡでは、ショットキ接合部のドレイン電極側端で電界が異常に大きくなって、電界強度の緩和が不十分であると考えられる。これに対して、図４に示すように、本実施例では、電界強度がドレイン電極側に分散し、電界強度の極大部が、図３に比べて小さくなっており、電界強度が十分に緩和されていると考えられる。
【００５０】
次に、上記３つの実験サンプルのＲＦ特性について説明する。
【００５１】
図６は、上記３つの実験サンプルについて、ＲＦ特性を比較した結果を示すグラフである。横軸は入力電力を示し、縦軸は出力電力を示す。評価には、ゲート幅４ｍｍのＦＥＴにて、動作電圧１８Ｖ、周波数１．５ＧＨｚで行った。ＦＥＴの特性を十分に引き出すために、入力側は利得整合、出力側はパワー整合とした。
【００５２】
図６に示すように、入力電力が２０ｄＢｍより大きくなると、実験サンプルＡの出力電力の値が飽和する。これに対して、本実施例および実験サンプルＢのグラフの傾きは緩くなるが出力電力が増加し、実験サンプルＡに比べて、出力電力が１ｄＢ向上していることがわかる。これは、実験サンプルＡに対して、実験サンプルＢおよび本実施例のＦＥＴは、パルス分散の発生が抑制されたためと考えられる。
【００５３】
一方、図６に示すように、入力電力に対して出力電力が線形に変化する領域のうち、入力電力１０ｄＢｍにおける出力電力を比較すると、本実施例が実験サンプルＢに比べて、利得が２ｄＢ向上していることがわかる。ＦＰ長を短くしたことによって寄生容量が低減し、利得が向上した。
【００５４】
上述の結果から、本実施例のＦＥＴは、動作層上の絶縁膜に、ドレイン電極側の側壁が動作層上面と垂直な面からドレイン電極側に傾いて形成された傾斜部を備える開口が形成され、この傾斜部を覆うようにゲート電極が形成されている。そのため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、動作層内に生じる電界集中が緩和される。また、ＦＰ部を短くしたことにより寄生容量が低減し、十分な利得を得ることができる。
【００５５】
なお、絶縁膜としてＳｉＯ２膜２２をエッチングする際、エッチングに用いられるガスは、上記ＳＦ６の代わりに、ＣＦ４および酸素（Ｏ２）を含む混合ガスであってもよい。ＣＦ４ガスは主にＳｉＯ２膜２２をエッチングし、Ｏ２ガスは主にゲート開口ＰＲ６２をエッチングするので、この二つのガスの混合比を調節することで、傾斜部角度を任意の角度に形成できる。
【００５６】
（第２実施例）
本実施例のＦＥＴは、第１実施例のゲート電極のソース電極側部分を短くしたことを特徴とする。
【００５７】
本実施例のＦＥＴの構成について説明する。
【００５８】
図７は本実施例のＦＥＴの構成を示す断面構造図である。図７に示すように、本実施例のＦＥＴは、第１実施例で示したゲート電極のソース電極側部分が短く、ゲート電極５６のソース電極側の側壁が第２の傾斜部２０ｂ上に形成されている。
【００５９】
本実施例のＦＥＴのゲート電極５６は、第１実施例で示した図２（ｄ）において、ゲート加工ＰＲ６４形成のためのマスク寸法を調整し、ソース電極側の傾斜部上のショットキメタル層５２およびゲート金属層５４をイオンミリングにて除去することで形成される。
【００６０】
本実施例では、ゲート電極のソース電極側部分を短くしたことにより、ソース電極側の不要な寄生容量をなくし、利得を上げることが可能である。
【００６１】
（第３実施例）
本実施例のＦＥＴは、ゲート電極に覆われる絶縁膜のうち、ソース電極側をドレイン電極側に比べて膜厚を厚くしたことを特徴とする。
【００６２】
本実施例のＦＥＴの構成について説明する。
【００６３】
図８は本実施例のＦＥＴの構成を示す断面構造図である。図８に示すように、本実施例のＦＥＴは、ショットキ接合部端からソース電極側の絶縁膜２４がドレイン電極側の絶縁膜２３に比べて膜厚が厚く、ソース電極側の傾斜部角度がより垂直に近い構成である。
【００６４】
本実施例のＦＥＴの製造方法について説明する。なお、第１実施例と同様の工程については、その詳細な説明を省略する。
【００６５】
図９は本実施例のＦＥＴの製造方法を示す断面構造図である。
【００６６】
上述の第１実施例と同様にして、ソースコンタクト層３２およびドレインコンタクト層４２を形成した後、絶縁膜としてＳｉＯ２膜２５を２００ｎｍ形成する。続いて、フォトリソ工程により、ショットキ接合部のソース電極側の端からソース電極形成部側を覆う片側ＰＲ６６を形成し、図９（ａ）に示すように、上記ショットキ接合部および接合部のソース電極側の端からドレイン電極形成部側のＳｉＯ２膜２５をウェットエッチングにより除去する。そして、片側ＰＲ６６を除去した後、絶縁膜としてＳｉＯ２膜２６を２００ｎｍ形成し、第１実施例と同様に、ゲート開口ＰＲ６２を形成する（図９（ｂ））。その後、第１実施例と同様の条件で、ドライエッチングにてＳｉＯ２膜２６をエッチングする（図９（ｃ））。その後、ゲート開口ＰＲ６２を除去し、第１実施例と同様に処理を行う。
【００６７】
図９（ｃ）に示したように、ＳｉＯ２膜の膜厚が、ドレイン電極側ではＳｉＯ２膜２６の２００ｎｍであるのに対して、ソース電極側ではＳｉＯ２膜２５およびＳｉＯ２膜２６の４００ｎｍと厚くなるので、ＳｉＯ２膜２５およびＳｉＯ２膜２６を有する絶縁膜２４の傾斜部角度はソース電極側がより垂直に近くなる。
【００６８】
本実施例では、ショットキ接合部端からソース電極側の絶縁膜の膜厚が従来に比べて厚いため、マスクとの合わせずれで、ゲート加工ＰＲ６４がドレイン電極側にずれても、ゲート加工の際、イオンミリングにより動作層１２が損傷することを防げる。
【００６９】
また、ソース電極側のゲート電極の長さが長くても、絶縁膜の膜厚を従来よりも厚くしているため寄生容量を低減できる。
【００７０】
上述した第１実施例〜第３実施例のＦＥＴについて、ＲＦ入出力特性のグラフを図１０に示す。グラフの横軸は入力電力を示し、縦軸は出力電力を示す。
【００７１】
図１０に示すように、第２実施例および第３実施例のＦＥＴは、第１実施例のＦＥＴよりも０．５ｄＢ程度利得が向上している。
【００７２】
なお、第１実施例〜第３実施例において、絶縁膜２０、２３、２４は、上記ＳｉＯ２膜に限らず、ＳｉＮ膜などの他の絶縁膜であってもよい。絶縁膜２０、２３の成膜膜厚は、上述の場合の２００ｎｍに限らないが、ＦＰの効果を高めるために、３００ｎｍ以下であることが望ましい。
【００７３】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７４】
本発明では、動作層上の絶縁膜に、ドレイン電極側の側壁が動作層上面と垂直な面からドレイン電極側に傾いて形成された傾斜部を備える開口が形成され、この傾斜部を覆うようにゲート電極が形成されている。そのため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、ＦＰによる電界緩和効果が保持される。
【００７５】
また、ゲート電極のソース電極側の側壁が絶縁膜の傾斜部上に形成されるようにすることで、ソース電極側のゲート電極の寄生容量が低減され、利得がより向上する。
【００７６】
さらに、動作層上に形成された絶縁膜のうち、ドレイン電極側の傾斜部上端からドレイン電極側の部位よりも開口のソース電極側の端からソース電極側の部位の膜厚を厚くすることで、ソース電極側の寄生容量が低減され、利得がさらに向上する。
【図面の簡単な説明】
【図１】第１実施例のＦＥＴの一構成例を示す断面構造図である。
【図２】第１実施例のＦＥＴの製造方法の一例を示す断面構造図である。
【図３】ＦＰを有していない、従来のＦＥＴの断面構造図、および電界の強さを示す模式図である。
【図４】第１実施例のＦＥＴの断面構造図、および電界の強さを示す模式図である。
【図５】従来技術と第１実施例のＦＥＴについて、耐圧特性を比較した結果を示すグラフである。
【図６】従来技術と第１実施例のＦＥＴについて、ＲＦ特性を比較した結果を示すグラフである。
【図７】第２実施例のＦＥＴの断面構造図である。
【図８】第３実施例のＦＥＴの断面構造図である。
【図９】第３実施例のＦＥＴの製造方法を示す断面構造図である。
【図１０】第１実施例〜第３実施例のＦＥＴの入出力特性を示すグラフである。
【図１１】従来のＦＰＦＥＴの一構成例を示す断面構造図である。
【符号の説明】
１０ 半導体基板
１２ 動作層
２０、２３、２４、１２０ 絶縁膜
２０ａ、２２ａ 第１の傾斜部
２０ｂ、２２ｂ 第２の傾斜部
２２、２５、２６ ＳｉＯ２膜
３０ ソース電極
３２ ソースコンタクト層
４０ ドレイン電極
４２ ドレインコンタクト層
５０、５６、５８、１５０、１５２ ゲート電極
５２ ショットキメタル層
５４ ゲート金属層
６２ ゲート開口ＰＲ
６４ ゲート加工ＰＲ
６６ 片側ＰＲ
【発明の属する技術分野】
本発明は、ゲート電極に印加する電圧により、ソース電極とドレイン電極間に流れる電流を制御する電界効果型トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
従来、電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のうち、空乏層およびチャネルを生じさせる半導体動作層（以下、単に動作層と称する）にゲート電極を接合させたＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴは、ゲート電極に印加する電圧に対応して、動作層内の空乏層の広がりを変化させることにより、ソース電極とドレイン電極間に流れる電流を制御する。ＭＥＳＦＥＴのうち、特に、ＧａＡｓ等の化合物半導体を動作層とするＦＥＴは、シリコン半導体に比べて電子移動度が数倍大きく、高周波用のＦＥＴとして利用されることが多い。
【０００３】
上記高周波用のＦＥＴでは、ゲート電極とドレイン電極の間の半導体表面において表面空乏層が広がることで、高い周波数の信号に対してゲートが空乏層を制御できなくなるパルス分散が発生し、出力低下や歪の劣化等の問題を引き起こすことがある。一方、高周波用のＦＥＴを高出力化する場合、高電圧動作が有効だが、高電圧動作にはＦＥＴの高い耐圧を必要とする。高い耐圧を得るためにはゲート電極とドレイン電極の間の距離を広げたりする必要があるが、半導体表面の荒れや汚染によって表面空乏層が影響を受けやすくなり、上記パルス分散により高電圧にしても電圧に伴った出力が出ず効率が低下してしまう。これを改善するため、ゲート電極にＦＰ（Ｆｉｅｌｄ−ｍｏｄｕｌａｔｅｄ Ｐｌａｔｅ）を備えたＦＥＴであるＦＰＦＥＴが提案されている（例えば、特許文献１参照）。
【０００４】
図１１は、従来のＦＰＦＥＴの一構成例を示す断面構造図である。図１１に示すように、ゲート電極１５０に備えたＦＰの長さであるＬｆｐを１．０μｍと長くすることで、絶縁膜１２０下の動作層１２に発生する電界集中が緩和され、耐圧が向上する。一方、ＦＰが半導体表面の一部を覆うため、ＦＰにて表面空乏層を制御することが出来、パルス分散の発生が抑制される。このように、ＦＰを備えることで、高耐圧を得つつ、パルス分散を抑制することが可能となる。
【０００５】
【特許文献１】
特開２０００−１００８３１号公報
【０００６】
【発明が解決しようとする課題】
しかし、上述のＦＰＦＥＴは、ＦＰ長が長いため、絶縁膜をＦＰおよび動作層で挟んで形成されてしまう容量（寄生容量）が増加することで、利得が低下するという問題があった。寄生容量を減らすためにＦＰを短くすると、ＦＰによる電界緩和の効果が急激に消滅してしまう。このことから、ＦＰによる電界緩和と利得はトレードオフにあり、利得の要求が厳しいデバイスではＦＰの適用は困難であった。
【０００７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、電界緩和効果を得るとともに、利得を向上させた電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明の電界効果型トランジスタは、半導体動作層上に形成されたソース電極およびドレイン電極と、
前記半導体動作層上の前記ソース電極と前記ドレイン電極間に形成される、前記ドレイン電極側の側壁が前記半導体動作層上面と垂直な面から前記ドレイン電極側に傾いて形成された第１の傾斜部を備えた開口を有する絶縁膜と、
前記開口を介して前記半導体動作層と接合された、少なくとも前記ドレイン電極側の側壁を覆うゲート電極と、
を有する構成である。
【０００９】
本発明では、ゲート電極が第１の傾斜部を覆っているため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、半導体動作層内に生じる電界集中が緩和される。
【００１０】
また、上記本発明の電界効果型トランジスタにおいて、前記半導体動作層上面に対して前記第１の傾斜部の角度が３０〜６０度であることとしてもよい。
【００１１】
本発明では、半導体動作層上面に対して第１の傾斜部の角度が３０度より大きければ、絶縁膜をゲート電極と半導体動作層で挟んで形成されてしまう容量（寄生容量）が大きくなることで発生する、利得の低下をより抑制できる。また、半導体動作層上面に対して第１の傾斜部の角度が６０度より小さければ、ゲート電極への電圧印加時における開口端に集中する電界がよりドレイン電極側に分散し、半導体動作層内に生じる電界集中が十分に緩和される。
【００１２】
また、上記本発明の電界効果型トランジスタにおいて、前記開口は、前記ソース電極側の側壁が前記半導体動作層上面と垂直な面から前記ソース電極側に傾いて形成された第２の傾斜部を備え、
前記ゲート電極の前記ソース電極側の側壁が前記第２の傾斜部上に形成されたこととしてもよい。
【００１３】
本発明では、ゲート電極のソース電極側の側壁が第２の傾斜部上にあるため、ソース電極側のゲート電極の寄生容量が低減される。そのため、利得がより向上する。
【００１４】
さらに、上記本発明の電界効果型トランジスタにおいて、前記開口から前記ソース電極側に形成された前記絶縁膜の一部が前記ゲート電極で覆われ、
前記絶縁膜の一部における最大膜厚が、前記第１の傾斜部の上端から前記ドレイン電極側の前記絶縁膜の膜厚に比べて厚いこととしてもよい。
【００１５】
本発明では、開口からソース電極側の絶縁膜の一部における最大膜厚が第１の傾斜部上端からドレイン電極側の絶縁膜の膜厚より厚いため、ソース電極側の寄生容量が低減される。そのため、利得がさらに向上する。
【００１６】
一方、上記目的を達成するための本発明の電界効果型トランジスタの製造方法は、半導体動作層上のソース電極およびドレイン電極間にゲート電極を有する電界効果型トランジスタの製造方法であって、
前記半導体動作層上の前記ソース電極と前記ドレイン電極間に形成された絶縁膜に、前記ドレイン電極側の側壁が前記半導体動作層上面と垂直な面から前記ドレイン電極側に傾いて形成された傾斜部を備える、前記半導体動作層の一部を露出させるための開口を形成し、
少なくとも前記傾斜部と前記開口の前記半導体動作層上面を覆う前記ゲート電極を形成するものである。
【００１７】
本発明では、半導体動作層上の絶縁膜に、ドレイン電極側の側壁が半導体動作層上面と垂直な面からドレイン電極側に傾いて形成された傾斜部を備える開口を形成し、この傾斜部を覆うようにゲート電極を形成しているため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、半導体動作層内に生じる電界集中が緩和される。
【００１８】
また、上記本発明の電界効果型トランジスタの製造方法において、前記絶縁膜は、
前記傾斜部上端から前記ドレイン電極側の部位よりも前記開口の前記ソース電極側の端から前記ソース電極側の部位の膜厚が厚いこととしてもよい。
【００１９】
本発明では、絶縁膜のうち、開口の傾斜部上端からドレイン電極側の部位よりも開口のソース電極側の端からソース電極側の部位の膜厚が厚いため、ゲート電極形成の際、半導体動作層が損傷を受けるのを十分に防止できる。
【００２０】
また、上記本発明の電界効果型トランジスタの製造方法において、前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜よりも前記フォトレジストのエッチング速度が大きい条件で、かつ前記半導体動作層上面に対して前記傾斜部の角度が６０度よりも小さくなるように前記絶縁膜をエッチングすることで、前記開口を形成することとしてもよい。
【００２１】
本発明では、開口形成の際、絶縁膜よりもフォトレジストのエッチング速度が大きいため、半導体動作層上面に対して傾斜部の角度が４５度より大きく形成され、また、その角度が６０度を越えないようにすることで、ゲート電極への電圧印加時における開口端に集中する電界がよりドレイン電極側に分散し、半導体動作層内に生じる電界集中が十分に緩和される。
【００２２】
また、上記本発明の電界効果型トランジスタの製造方法において、前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜よりも前記フォトレジストのエッチング速度が小さい条件で、かつ前記半導体動作層上面に対して前記傾斜部の角度が３０度よりも大きくなるように前記絶縁膜をエッチングすることで、前記開口を形成することとしてもよい。
【００２３】
本発明では、開口形成の際、絶縁膜よりもフォトレジストのエッチング速度が小さいため、半導体動作層上面に対して傾斜部の角度が４５度よりも小さく形成され、また、その角度が３０度よりも大きくなるようにすることで、ゲート電極による寄生容量の増加を防ぎ、利得の低下をより抑制できる。
【００２４】
さらに、上記本発明の電界効果型トランジスタの製造方法において、前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜と前記フォトレジストのエッチング速度が等しい条件で前記絶縁膜をエッチングすることで、前記開口を形成することとしてもよい。
【００２５】
本発明では、開口形成の際、絶縁膜とフォトレジストのエッチング速度が等しいため、半導体動作層上面に対してドレイン電極側傾斜部の角度が４５度に形成される。そのため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、半導体動作層内に生じる電界集中が十分に緩和される。また、ゲート電極による寄生容量の増加を防ぎ、利得の低下を抑制できる。
【００２６】
【発明の実施の形態】
本発明の電界効果型トランジスタは、ゲート電極が動作層に接合される開口を有する絶縁膜に、ドレイン電極側の側壁が動作層上面と垂直な面からドレイン電極側に傾いて形成された傾斜部を設けたことを特徴とする。
【００２７】
（第１実施例）
本実施例の電界効果型トランジスタ（以下、ＦＥＴと称する）について説明する。
【００２８】
図１は本実施例のＦＥＴの一構成例を示す断面構造図である。
【００２９】
図１に示すように、本実施例のＦＥＴは、ソース電極３０およびドレイン電極４０間の半導体基板１０上に形成された動作層１２表面における幅広の窪み部であるワイドリセス部に、動作層１２上の絶縁膜２０に形成された開口を介して動作層１２にショットキ接合したゲート電極５０が形成されている。絶縁膜２０の開口は、ドレイン電極４０側の側壁が動作層１２上面と垂直な面からドレイン電極４０側に傾いて形成された第１の傾斜部２０ａと、ソース電極３０側の側壁が動作層１２上面と垂直な面からソース電極３０側に傾いて形成された第２の傾斜部２０ｂとを有する構成である。本実施例では、第１の傾斜部２０ａおよび第２の傾斜部２０ｂはゲート電極５０に覆われている。
【００３０】
ゲート電極５０は、第１の傾斜部２０ａ、第２の傾斜部２０ｂ、および開口の動作層１２に接触するショットキメタル層５２と、ショットキメタル層５２上に形成されたゲート金属層５４とを有する構成である。ゲート電極５０のうち、動作層１２に接触しない部位のドレイン電極４０側がＦＰ部となる。なお、本実施例のＦＥＴは、上述したように、ゲート電極５０にＦＰ部を含む構成であるため、一体型ＦＰＦＥＴと称する。
【００３１】
図１に示す絶縁膜２０の膜厚は、第１の傾斜部２０ａおよび第２の傾斜部２０ｂを除いた領域では２００ｎｍであり、第１の傾斜部２０ａおよび第２の傾斜部２０ｂではショットキ接合部に近づくにつれて薄くなっている。
【００３２】
動作層１２上面に対する第１の傾斜部２０ａの角度、および動作層１２上面に対する第２の傾斜部２０ｂの角度である傾斜部角度は、４５度に形成されている。この角度は３０度から６０度の範囲であることが望ましい。傾斜部角度が３０度より小さい場合には、傾斜部の長さが長くなり、傾斜部上に形成されるゲート電極５０の面積が増えることで寄生容量が増加し、利得が低下する。傾斜部角度が６０度より大きい場合には、ＦＰの電界緩和効果が低下するため、ＦＰ長を長くする必要が生じ、角度が３０度より小さい場合と同様に、寄生容量が増加し、利得が低下することになる。
【００３３】
また、図１に示すように、ショットキ接合部端からドレイン電極４０側のゲート電極５０の長さＬｆｐは０．５μｍに形成されている。ショットキ接合部端からソース電極３０側ゲート電極５０の長さが０．５μｍに形成されている。ワイドリセス部の長さのうち、ゲート電極５０と動作層１２とのショットキ接合部の長さであるゲート長Ｌｇを除いたソース電極３０側の長さをＬｇｓｒとし、ドレイン電極４０側の長さをＬｇｄｒとすると、Ｌｇｓｒ＝１．０μｍ、Ｌｇｄｒ＝２．５μｍに形成されている。
【００３４】
なお、Ｌｆｐ、Ｌｇｓｒ、およびＬｇｄｒの寸法は、上記値に限定されない。また、以下では、ゲート電極５０と動作層１２とのショットキ接合部において、Ｌｇと直交する方向の寸法をゲート幅と称する。
【００３５】
次に、上述した構成のＦＥＴの製造方法について説明する。なお、ソース電極３０およびドレイン電極４０の形成、ならびに配線形成等の工程は、従来のＦＥＴ製造方法と同様なため、その詳細な説明を省略する。
【００３６】
図２は本実施例のＦＥＴの製造方法を示す断面構造図である。
【００３７】
図２（ａ）に示すように、半導体基板１０上にＧａＡｓ半導体の動作層１２を成膜し、動作層１２の上にｎ＋ＧａＡｓ半導体のコンタクト層を形成する。コンタクト層にワイドリセス部を形成してソースコンタクト層３２およびドレインコンタクト層４２を形成する。その後、ソースコンタクト層３２、ドレインコンタクト層４２、および動作層１２上に、絶縁膜として酸化膜（ＳｉＯ２膜）２２を形成する。
【００３８】
続いて、周知のフォトリソグラフィ工程（以下、「フォトリソ工程」と称する）により、ＳｉＯ２膜２２の上に、ゲート電極５０を動作層１２に接合するための開口以外のＳｉＯ２膜２２を覆うためのフォトレジスト（ＰＲ）であるゲート開口ＰＲ６２を形成する（図２（ｂ））。なお、このゲート開口ＰＲ６２が、この後のエッチング工程におけるサイドエッチングにより広がることを考慮して、予めマスクパターンの開口を細めに設計したり、露光量を調節したりする必要がある。
【００３９】
その後、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマエッチング装置を用いて、エッチングガスＳＦ６、圧力０．５〜０．９ｍＴｏｒｒ、マイクロ波パワー１００〜１５０Ｗ、ＲＦパワー５〜１０Ｗの条件でＳｉＯ２膜２２をドライエッチングして開口を形成する。このドライエッチングにより、ＳｉＯ２膜２２およびゲート開口ＰＲ６２がサイドエッチングされるため、ＳｉＯ２膜２２のエッチングが進むにつれてゲート開口ＰＲ６２の開口幅が広がり、ＳｉＯ２膜２２開口に断面エッチング形状が斜めの第１の傾斜部２２ａおよび第２の傾斜部２２ｂが形成される（図２（ｃ））。第１の傾斜部２２ａおよび第２の傾斜部２２ｂの傾斜部角度は、ゲート開口ＰＲ６２のサイドエッチング速度、およびＳｉＯ２膜２２のエッチング速度で決定される。ここでは、これらのエッチング速度を同じにしたため、傾斜部角度は４５度になった。
【００４０】
なお、ゲート開口ＰＲ６２に用いられるＰＲの種類、ならびにドライエッチング処理におけるガスの種類、圧力、および温度等の処理条件を最適化し、ゲート開口ＰＲ６２とＳｉＯ２膜２２の選択エッチング特性を変えることにより、傾斜部角度を任意の値に形成できる。ゲート開口ＰＲ６２のサイドエッチング速度とＳｉＯ２膜２２のエッチング速度とを比較して、ゲート開口ＰＲ６２の方が大きければ、傾斜部角度は４５度よりも大きくなる。反対に、ＳｉＯ２膜２２のエッチング速度の方が大きければ、傾斜部角度は４５度よりも小さくなる。
【００４１】
続いて、ゲート開口ＰＲ６２を除去した後、ショットキメタル層５２としてタングステンシリサイド（ＷＳｉ）を形成し、その上にゲート金属層５４として金（Ａｕ）を形成する。そして、フォトリソ工程により、ＦＰを含むゲート電極部を覆うゲート加工ＰＲ６４を形成した後、イオンミリング処理によりゲート電極５０を形成する（図２（ｄ））。なお、ＦＰ部は、図２（ｄ）に示すように、傾斜部２２ｂを覆い、ＳｉＯ２膜２２の平坦部に達する長さに形成している。
【００４２】
その後、従来と同様に、ソースコンタクト層３２およびドレインコンタクト層４２上のＳｉＯ２膜２２に開口を設け、ＡｕＧｅＮｉ金属によるソース電極３０およびドレイン電極４０を形成する。
【００４３】
次に、ゲート電極とドレイン電極間の２端子耐圧特性評価に用いた実験サンプルついて説明する。
【００４４】
図３は、従来技術によるＦＥＴの一構成例を示す断面構造図である。図４は、上述した構成の本実施例の断面構造図である。なお、図３および図４は、ゲート電極形状、および電界強度の様子を説明するための模式図であり、ソース電極およびドレイン電極等の構成を示すことを省略している。
【００４５】
図３に示す実験サンプルＡは、図１０に示した従来のＦＥＴ（以下、「実験サンプルＢ」とする）に比べてＦＰ長の短いゲート電極を有する構成である。図３および図１０に示すように、実験サンプルＡおよびＢは、ゲート電極１５０、１５２と絶縁膜１２０の接触面が動作層１２上面に対してほぼ垂直になっている。
【００４６】
次に、２端子耐圧特性評価の結果について説明する。
【００４７】
図５は、上記３つの実験サンプルについて、２端子耐圧特性を比較した結果を示すグラフである。横軸はゲート電極に印加する電圧値を示し、縦軸はゲート電極とドレイン電極間に流れるゲート電流Ｉｇを示す。耐圧値は、ゲート幅の単位長さあたりの電流値で規定し、Ｉｇが１ｍＡ／ｍｍになるときの電圧値とした。
【００４８】
図５に示すグラフから、耐圧値は、実験サンプルＡのＦＥＴが２８Ｖ程度であるのに対して、本実施例のＦＥＴは３６Ｖであり、実験サンプルＢのＦＥＴは４０Ｖ程度であった。本実施例のＦＥＴにおいても、ＦＰの特徴である耐圧向上効果が認められた。これは、図４に示すように、ゲート電極と絶縁膜との接触面に傾斜部を設けることで、ゲート電極下での電界が緩和されたためと考えられる。
【００４９】
図３および図４に、電界強度を模式的に示す。図３に示すように、実験サンプルＡでは、ショットキ接合部のドレイン電極側端で電界が異常に大きくなって、電界強度の緩和が不十分であると考えられる。これに対して、図４に示すように、本実施例では、電界強度がドレイン電極側に分散し、電界強度の極大部が、図３に比べて小さくなっており、電界強度が十分に緩和されていると考えられる。
【００５０】
次に、上記３つの実験サンプルのＲＦ特性について説明する。
【００５１】
図６は、上記３つの実験サンプルについて、ＲＦ特性を比較した結果を示すグラフである。横軸は入力電力を示し、縦軸は出力電力を示す。評価には、ゲート幅４ｍｍのＦＥＴにて、動作電圧１８Ｖ、周波数１．５ＧＨｚで行った。ＦＥＴの特性を十分に引き出すために、入力側は利得整合、出力側はパワー整合とした。
【００５２】
図６に示すように、入力電力が２０ｄＢｍより大きくなると、実験サンプルＡの出力電力の値が飽和する。これに対して、本実施例および実験サンプルＢのグラフの傾きは緩くなるが出力電力が増加し、実験サンプルＡに比べて、出力電力が１ｄＢ向上していることがわかる。これは、実験サンプルＡに対して、実験サンプルＢおよび本実施例のＦＥＴは、パルス分散の発生が抑制されたためと考えられる。
【００５３】
一方、図６に示すように、入力電力に対して出力電力が線形に変化する領域のうち、入力電力１０ｄＢｍにおける出力電力を比較すると、本実施例が実験サンプルＢに比べて、利得が２ｄＢ向上していることがわかる。ＦＰ長を短くしたことによって寄生容量が低減し、利得が向上した。
【００５４】
上述の結果から、本実施例のＦＥＴは、動作層上の絶縁膜に、ドレイン電極側の側壁が動作層上面と垂直な面からドレイン電極側に傾いて形成された傾斜部を備える開口が形成され、この傾斜部を覆うようにゲート電極が形成されている。そのため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、動作層内に生じる電界集中が緩和される。また、ＦＰ部を短くしたことにより寄生容量が低減し、十分な利得を得ることができる。
【００５５】
なお、絶縁膜としてＳｉＯ２膜２２をエッチングする際、エッチングに用いられるガスは、上記ＳＦ６の代わりに、ＣＦ４および酸素（Ｏ２）を含む混合ガスであってもよい。ＣＦ４ガスは主にＳｉＯ２膜２２をエッチングし、Ｏ２ガスは主にゲート開口ＰＲ６２をエッチングするので、この二つのガスの混合比を調節することで、傾斜部角度を任意の角度に形成できる。
【００５６】
（第２実施例）
本実施例のＦＥＴは、第１実施例のゲート電極のソース電極側部分を短くしたことを特徴とする。
【００５７】
本実施例のＦＥＴの構成について説明する。
【００５８】
図７は本実施例のＦＥＴの構成を示す断面構造図である。図７に示すように、本実施例のＦＥＴは、第１実施例で示したゲート電極のソース電極側部分が短く、ゲート電極５６のソース電極側の側壁が第２の傾斜部２０ｂ上に形成されている。
【００５９】
本実施例のＦＥＴのゲート電極５６は、第１実施例で示した図２（ｄ）において、ゲート加工ＰＲ６４形成のためのマスク寸法を調整し、ソース電極側の傾斜部上のショットキメタル層５２およびゲート金属層５４をイオンミリングにて除去することで形成される。
【００６０】
本実施例では、ゲート電極のソース電極側部分を短くしたことにより、ソース電極側の不要な寄生容量をなくし、利得を上げることが可能である。
【００６１】
（第３実施例）
本実施例のＦＥＴは、ゲート電極に覆われる絶縁膜のうち、ソース電極側をドレイン電極側に比べて膜厚を厚くしたことを特徴とする。
【００６２】
本実施例のＦＥＴの構成について説明する。
【００６３】
図８は本実施例のＦＥＴの構成を示す断面構造図である。図８に示すように、本実施例のＦＥＴは、ショットキ接合部端からソース電極側の絶縁膜２４がドレイン電極側の絶縁膜２３に比べて膜厚が厚く、ソース電極側の傾斜部角度がより垂直に近い構成である。
【００６４】
本実施例のＦＥＴの製造方法について説明する。なお、第１実施例と同様の工程については、その詳細な説明を省略する。
【００６５】
図９は本実施例のＦＥＴの製造方法を示す断面構造図である。
【００６６】
上述の第１実施例と同様にして、ソースコンタクト層３２およびドレインコンタクト層４２を形成した後、絶縁膜としてＳｉＯ２膜２５を２００ｎｍ形成する。続いて、フォトリソ工程により、ショットキ接合部のソース電極側の端からソース電極形成部側を覆う片側ＰＲ６６を形成し、図９（ａ）に示すように、上記ショットキ接合部および接合部のソース電極側の端からドレイン電極形成部側のＳｉＯ２膜２５をウェットエッチングにより除去する。そして、片側ＰＲ６６を除去した後、絶縁膜としてＳｉＯ２膜２６を２００ｎｍ形成し、第１実施例と同様に、ゲート開口ＰＲ６２を形成する（図９（ｂ））。その後、第１実施例と同様の条件で、ドライエッチングにてＳｉＯ２膜２６をエッチングする（図９（ｃ））。その後、ゲート開口ＰＲ６２を除去し、第１実施例と同様に処理を行う。
【００６７】
図９（ｃ）に示したように、ＳｉＯ２膜の膜厚が、ドレイン電極側ではＳｉＯ２膜２６の２００ｎｍであるのに対して、ソース電極側ではＳｉＯ２膜２５およびＳｉＯ２膜２６の４００ｎｍと厚くなるので、ＳｉＯ２膜２５およびＳｉＯ２膜２６を有する絶縁膜２４の傾斜部角度はソース電極側がより垂直に近くなる。
【００６８】
本実施例では、ショットキ接合部端からソース電極側の絶縁膜の膜厚が従来に比べて厚いため、マスクとの合わせずれで、ゲート加工ＰＲ６４がドレイン電極側にずれても、ゲート加工の際、イオンミリングにより動作層１２が損傷することを防げる。
【００６９】
また、ソース電極側のゲート電極の長さが長くても、絶縁膜の膜厚を従来よりも厚くしているため寄生容量を低減できる。
【００７０】
上述した第１実施例〜第３実施例のＦＥＴについて、ＲＦ入出力特性のグラフを図１０に示す。グラフの横軸は入力電力を示し、縦軸は出力電力を示す。
【００７１】
図１０に示すように、第２実施例および第３実施例のＦＥＴは、第１実施例のＦＥＴよりも０．５ｄＢ程度利得が向上している。
【００７２】
なお、第１実施例〜第３実施例において、絶縁膜２０、２３、２４は、上記ＳｉＯ２膜に限らず、ＳｉＮ膜などの他の絶縁膜であってもよい。絶縁膜２０、２３の成膜膜厚は、上述の場合の２００ｎｍに限らないが、ＦＰの効果を高めるために、３００ｎｍ以下であることが望ましい。
【００７３】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７４】
本発明では、動作層上の絶縁膜に、ドレイン電極側の側壁が動作層上面と垂直な面からドレイン電極側に傾いて形成された傾斜部を備える開口が形成され、この傾斜部を覆うようにゲート電極が形成されている。そのため、ゲート電極への電圧印加時における開口端に集中する電界がドレイン電極側に分散し、ＦＰによる電界緩和効果が保持される。
【００７５】
また、ゲート電極のソース電極側の側壁が絶縁膜の傾斜部上に形成されるようにすることで、ソース電極側のゲート電極の寄生容量が低減され、利得がより向上する。
【００７６】
さらに、動作層上に形成された絶縁膜のうち、ドレイン電極側の傾斜部上端からドレイン電極側の部位よりも開口のソース電極側の端からソース電極側の部位の膜厚を厚くすることで、ソース電極側の寄生容量が低減され、利得がさらに向上する。
【図面の簡単な説明】
【図１】第１実施例のＦＥＴの一構成例を示す断面構造図である。
【図２】第１実施例のＦＥＴの製造方法の一例を示す断面構造図である。
【図３】ＦＰを有していない、従来のＦＥＴの断面構造図、および電界の強さを示す模式図である。
【図４】第１実施例のＦＥＴの断面構造図、および電界の強さを示す模式図である。
【図５】従来技術と第１実施例のＦＥＴについて、耐圧特性を比較した結果を示すグラフである。
【図６】従来技術と第１実施例のＦＥＴについて、ＲＦ特性を比較した結果を示すグラフである。
【図７】第２実施例のＦＥＴの断面構造図である。
【図８】第３実施例のＦＥＴの断面構造図である。
【図９】第３実施例のＦＥＴの製造方法を示す断面構造図である。
【図１０】第１実施例〜第３実施例のＦＥＴの入出力特性を示すグラフである。
【図１１】従来のＦＰＦＥＴの一構成例を示す断面構造図である。
【符号の説明】
１０ 半導体基板
１２ 動作層
２０、２３、２４、１２０ 絶縁膜
２０ａ、２２ａ 第１の傾斜部
２０ｂ、２２ｂ 第２の傾斜部
２２、２５、２６ ＳｉＯ２膜
３０ ソース電極
３２ ソースコンタクト層
４０ ドレイン電極
４２ ドレインコンタクト層
５０、５６、５８、１５０、１５２ ゲート電極
５２ ショットキメタル層
５４ ゲート金属層
６２ ゲート開口ＰＲ
６４ ゲート加工ＰＲ
６６ 片側ＰＲ
Claims (9)
- 半導体動作層上に形成されたソース電極およびドレイン電極と、
前記半導体動作層上の前記ソース電極と前記ドレイン電極間に形成される、前記ドレイン電極側の側壁が前記半導体動作層上面と垂直な面から前記ドレイン電極側に傾いて形成された第１の傾斜部を備えた開口を有する絶縁膜と、
前記開口を介して前記半導体動作層と接合された、少なくとも前記ドレイン電極側の側壁を覆うゲート電極と、
を有する電界効果型トランジスタ。 - 前記半導体動作層上面に対して前記第１の傾斜部の角度が３０〜６０度である請求項１記載の電界効果型トランジスタ。
- 前記開口は、前記ソース電極側の側壁が前記半導体動作層上面と垂直な面から前記ソース電極側に傾いて形成された第２の傾斜部を備え、
前記ゲート電極の前記ソース電極側の側壁が前記第２の傾斜部上に形成された請求項１または２記載の電界効果型トランジスタ。 - 前記開口から前記ソース電極側に形成された前記絶縁膜の一部が前記ゲート電極で覆われ、
前記絶縁膜の一部における最大膜厚が、前記第１の傾斜部の上端から前記ドレイン電極側の前記絶縁膜の膜厚に比べて厚い請求項１乃至３のいずれか１項記載の電界効果型トランジスタ。 - 半導体動作層上のソース電極およびドレイン電極間にゲート電極を有する電界効果型トランジスタの製造方法であって、
前記半導体動作層上の前記ソース電極と前記ドレイン電極間に形成された絶縁膜に、前記ドレイン電極側の側壁が前記半導体動作層上面と垂直な面から前記ドレイン電極側に傾いて形成された傾斜部を備える、前記半導体動作層の一部を露出させるための開口を形成し、
少なくとも前記傾斜部と前記開口の前記半導体動作層上面を覆う前記ゲート電極を形成する電界効果型トランジスタの製造方法。 - 前記絶縁膜は、
前記傾斜部上端から前記ドレイン電極側の部位よりも前記開口の前記ソース電極側の端から前記ソース電極側の部位の膜厚が厚い請求項５記載の電界効果型トランジスタの製造方法。 - 前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜よりも前記フォトレジストのエッチング速度が大きい条件で、かつ前記半導体動作層上面に対して前記傾斜部の角度が６０度よりも小さくなるように前記絶縁膜をエッチングすることで、前記開口を形成する請求項５または６記載の電界効果型トランジスタの製造方法。 - 前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜よりも前記フォトレジストのエッチング速度が小さい条件で、かつ前記半導体動作層上面に対して前記傾斜部の角度が３０度よりも大きくなるように前記絶縁膜をエッチングすることで、前記開口を形成する請求項５または６記載の電界効果型トランジスタの製造方法。 - 前記開口を形成するためのフォトレジストを前記絶縁膜上に形成し、
前記絶縁膜と前記フォトレジストのエッチング速度が等しい条件で前記絶縁膜をエッチングすることで、前記開口を形成する請求項５または６記載の電界効果型トランジスタの製造方法。
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|---|---|
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Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516615A (ja) * | 2003-12-17 | 2007-06-21 | ニトロネックス・コーポレーション | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
| JP2007180510A (ja) * | 2005-12-01 | 2007-07-12 | Sharp Corp | 半導体装置 |
| JP2008243848A (ja) * | 2007-03-23 | 2008-10-09 | Sanken Electric Co Ltd | 半導体装置 |
| JP2009004504A (ja) * | 2007-06-20 | 2009-01-08 | Fujitsu Ltd | 化合物半導体装置とその製造方法 |
| JP2010238838A (ja) * | 2009-03-31 | 2010-10-21 | Sanken Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2011114267A (ja) * | 2009-11-30 | 2011-06-09 | Sanken Electric Co Ltd | 半導体装置 |
| JP2012023214A (ja) * | 2010-07-14 | 2012-02-02 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2012094726A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2013503483A (ja) * | 2009-08-28 | 2013-01-31 | トランスフォーム インコーポレーテッド | フィールドプレートを有する半導体デバイス |
| JP2013058774A (ja) * | 2006-01-17 | 2013-03-28 | Cree Inc | 支持されたゲート電極を備えるトランジスタの作製方法およびそれに関連するデバイス |
| US9318593B2 (en) | 2014-07-21 | 2016-04-19 | Transphorm Inc. | Forming enhancement mode III-nitride devices |
| US9536967B2 (en) | 2014-12-16 | 2017-01-03 | Transphorm Inc. | Recessed ohmic contacts in a III-N device |
| US9536966B2 (en) | 2014-12-16 | 2017-01-03 | Transphorm Inc. | Gate structures for III-N devices |
| US9590060B2 (en) | 2013-03-13 | 2017-03-07 | Transphorm Inc. | Enhancement-mode III-nitride devices |
| US10224401B2 (en) | 2016-05-31 | 2019-03-05 | Transphorm Inc. | III-nitride devices including a graded depleting layer |
| US11322599B2 (en) | 2016-01-15 | 2022-05-03 | Transphorm Technology, Inc. | Enhancement mode III-nitride devices having an Al1-xSixO gate insulator |
| US11527629B2 (en) | 2018-04-13 | 2022-12-13 | Mitsubishi Electric Corporation | Field effect transistor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102931238A (zh) * | 2011-08-10 | 2013-02-13 | 美丽微半导体股份有限公司 | 具备肖特基能障的定电流半导体元件 |
| CN105118867B (zh) * | 2015-08-26 | 2018-01-12 | 西安电子科技大学 | 一种具有部分下沉沟道的4H‑SiC金属半导体场效应晶体管的制备方法 |
| DE102017127182A1 (de) * | 2017-11-17 | 2019-05-23 | Forschungsverbund Berlin E.V. | Gate-Struktur und Verfahren zu deren Herstellung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307986B1 (ko) * | 1997-08-28 | 2002-05-09 | 가네꼬 히사시 | 반도체장치의제조방법 |
-
2003
- 2003-02-20 JP JP2003042512A patent/JP2004253620A/ja active Pending
-
2004
- 2004-02-17 US US10/778,199 patent/US20040164374A1/en not_active Abandoned
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516615A (ja) * | 2003-12-17 | 2007-06-21 | ニトロネックス・コーポレーション | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
| JP2007180510A (ja) * | 2005-12-01 | 2007-07-12 | Sharp Corp | 半導体装置 |
| US7928480B2 (en) | 2005-12-01 | 2011-04-19 | Sharp Kabushiki Kaisha | Semiconductor device |
| JP4723463B2 (ja) * | 2005-12-01 | 2011-07-13 | シャープ株式会社 | 半導体装置 |
| JP2013058774A (ja) * | 2006-01-17 | 2013-03-28 | Cree Inc | 支持されたゲート電極を備えるトランジスタの作製方法およびそれに関連するデバイス |
| JP2008243848A (ja) * | 2007-03-23 | 2008-10-09 | Sanken Electric Co Ltd | 半導体装置 |
| JP2009004504A (ja) * | 2007-06-20 | 2009-01-08 | Fujitsu Ltd | 化合物半導体装置とその製造方法 |
| JP2010238838A (ja) * | 2009-03-31 | 2010-10-21 | Sanken Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
| US9831315B2 (en) | 2009-08-28 | 2017-11-28 | Transphorm Inc. | Semiconductor devices with field plates |
| JP2013503483A (ja) * | 2009-08-28 | 2013-01-31 | トランスフォーム インコーポレーテッド | フィールドプレートを有する半導体デバイス |
| US9111961B2 (en) | 2009-08-28 | 2015-08-18 | Transphorm Inc. | Semiconductor devices with field plates |
| US9373699B2 (en) | 2009-08-28 | 2016-06-21 | Transphorm Inc. | Semiconductor devices with field plates |
| JP2011114267A (ja) * | 2009-11-30 | 2011-06-09 | Sanken Electric Co Ltd | 半導体装置 |
| JP2012023214A (ja) * | 2010-07-14 | 2012-02-02 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2012094726A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Ltd | 電界効果トランジスタ及びその製造方法 |
| US10535763B2 (en) | 2013-03-13 | 2020-01-14 | Transphorm Inc. | Enhancement-mode III-nitride devices |
| US10043898B2 (en) | 2013-03-13 | 2018-08-07 | Transphorm Inc. | Enhancement-mode III-nitride devices |
| US9590060B2 (en) | 2013-03-13 | 2017-03-07 | Transphorm Inc. | Enhancement-mode III-nitride devices |
| US9318593B2 (en) | 2014-07-21 | 2016-04-19 | Transphorm Inc. | Forming enhancement mode III-nitride devices |
| US9935190B2 (en) | 2014-07-21 | 2018-04-03 | Transphorm Inc. | Forming enhancement mode III-nitride devices |
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