DE69231356T2 - Nichtflüchtige Speicherzelle und Anordnungsarchitektur - Google Patents

Nichtflüchtige Speicherzelle und Anordnungsarchitektur

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Description

  • Die vorliegende Erfindung betrifft nichtflüchtige Digitalspeicher und insbesondere eine verbesserte Flash-EPROM-Speichertechnologie.
  • Flash-EPROMs sind eine wachsende Klasse nichtflüchtiger integrierter Speicherschaltungen. Diese Flash-EPROMs haben die Fähigkeit, eine Speicherzelle in dem Chip elektrisch zu löschen, zu programmieren oder zu lesen. Die Speicherzeilen in einem Flash-EPROM sind mit Hilfe sogenannter Floating-Gate- bzw. Schwebegate-Transistoren gebildet, bei denen die Daten durch Laden oder Entladen des Schwebegates in einer Zelle gespeichert werden. Das Schwebegate ist ein typischerweise aus Polysilizium gefertigtes leitendes Material, das durch eine dünne Schicht eines Oxids oder eines anderen isolierenden Materials vom Kanal des Transistors isoliert ist und durch eine zweite Schicht eines isolierenden Materials vom Steuergate oder der Wortleitung des Transistors isoliert ist.
  • Der Vorgang des Ladens des Schwebegates wird "Programmier"-Schritt für ein Flash-EPROM genannt. Dies wird durch Einschießen sogenannter heißer Elektronen erreicht, indem er eine große positive Spannung, etwa von 12 Volt, zwischen Gate und Source und eine positive Spannung von beispielsweise 7 Volt zwischen Drain und Source angelegt wird.
  • Der Vorgang der Entladung des Schwebegates wird "Lösch"-Funktion für ein Flash-EPROM genannt. Diese Löschfunktion wird üblicherweise mittels eines F-N-Tunnelmechanismus zwischen dem Schwebegate und der Source- Elektrode des Transistors (Source-Löschen) oder zwischen dem Schwebegate und dem Substrat (Kanal-Löschen) durchgeführt. Beispielsweise wird ein Source-Löschvorgang durch Anlegen einer großen positiven Spannung zwischen Source und Gate bei potentialfreier Drain-Elektrode der jeweiligen Speicherzelle eingeleitet. Diese positive Spannung kann so groß wie 12 Volt sein.
  • Einzelheiten betreffend den Aufbau und die Funktion bekannter Flash- EPROMs können bei Durchsicht der folgenden US-Patente gewonnen werden, die zum Zwecke der Unterrichtung über den Hintergrund der artverwandten Technologie durch Verweis eingeführt werden.
  • Mukherjee et al., US-Patent Nr. 4 698 787, herausgegeben am 6. Oktober 1987;
  • Holler et al., US-Patent Nr. 4 780 423, herausgegeben am 25. Oktober 1988.
  • Eine modernere Technologie betreffend integrierte Flash-EPROM-Schaltungen ist in Woo et al., "A Novel Memory Cell Using Flash Array Contactless EPROM (FACE) Technology", IEDM 1990, veröffentlicht von IEEE, Seiten 91-94, angegeben. Außerdem: Woo et al., "A Poly-Buffered 'FACE' Technology for High Density Memories", 1991 SYMPOSIUM ON VLSI TECHNOLOGY, Seiten 73-74. Eine bekannte "kontaktlose" EPROM- Feldarchitektur ist in Kazerounian et al., "Alternate Metal Virtual Ground EPROM Array Implemented In A 0,8 um Process for Very High Density Applications", veröffentlicht von IEEE 1991, Seiten 11.5.1-11.5.4, beschrieben.
  • Wie durch die Veröffentlichungen von Woo et al. und Kazerounian et al. belegt, wächst das Interesse an Gestaltungen kontaktloser nichtflüchtiger Speicherfelder. Sogenannte kontaktlose Felder beinhalten ein Feld von Speicherzellen, die durch vergrabene Diffusion miteinander verbunden sind, wobei die vergrabene Diffusion lediglich periodisch über Kontakte mit einer metallischen Bitleitung verbunden ist. Frühere Flash-EPROM-Gestaltungen, wie das System von Mukherjee et al., erforderten einen "halben" Metallkontakt für jede Speicherzelle. Weil Metallkontakte eine beträchtliche Fläche auf einer integrierten Schaltung einnehmen, sind sie ein wesentliches Hindernis für die Schaffung hochdichter Speichertechnologien. Wenn das Bauteil kleiner und kleiner wird, wird die Flächenverringerung zudem durch die Metall- über-Kontakt-Abstände benachbarter Drain- und Source-Bitleitungen beschränkt, die zum Zugriff auf die Speicherzellen in dem Feld verwendet werden.
  • EPROM-Felder mit virtueller Masse sind aus der EP-A-0 461 764 und der EP-A-0 422 347 bekannt.
  • Es ist daher wünschenswert, eine Flash-EPROM-Zelle, eine EPROM- Architektur und ein Verfahren zur Herstellung derselben bereitzustellen, das zu einer hochdichten nichtflüchtigen Speicherschaltung führt.
  • Wir werden neuartige Gestaltungen kontaktloser Flash-EPROM-Zellen und -Felder sowie Verfahren zur Herstellung derselben beschreiben, die zu einem dichten, segmentierbaren Flash-EPROM-Chip führen. Die Flash- EPROM-Zelle basiert auf einer einzigartigen Drain-Source-Drain-Konfiguration, bei der die einzelne Source-Diffusion von zwei Spalten von Transistoren gemeinschaftlich genutzt wird. Außerdem wird eine neue Speicherschaltungsarchitektur angegeben, die für die Flash-EPROM-Zellen der vorliegenden Erfindung geeignet ist.
  • Die vorliegende Erfindung sieht eine Speicherschaltung auf einem Halbleitersubstrat gemäß Anspruch 1 vor. Weitere Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    • Kurzbeschreibung der Zeichnungen
  • Fig. 1 ist ein Schaltplan einer erfindungsgemäßen Flash-EPROM- Schaltung.
  • Fig. 2 ist ein schematischer Plan, der das Layout zweier Teilfelder von Flash-EPROM-Zellen gemäß der Erfindung darstellt.
  • Fig. 3 ist eine Ansicht einer erfindungsgemäßen integrierten Flash-EPROM- Schaltung.
  • Fig. 4A bis 4H sind längs einer Wortleitung in der erfindungsgemäßen Flash-EPROM-Schaltung genommene Querschnittsansichten, die ein erstes Herstellungsverfahren und einen ersten Zellentyp darstellen.
  • Fig. 5A bis 5G sind längs einer Wortleitung einer erfindungsgemäßen Speicherzelle eines zweiten Typs genommene Querschnittsansichten, die ein zweites Herstellungsverfahren darstellen.
  • Fig. 6 ist eine Draufsicht auf ein nach dem Verfahren der Fig. 4A bis 4H hergestelltes Flash-EPROM-Teilfeld.
    • Detaillierte Beschreibung
  • Eine detaillierte Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung erfolgt mit Bezug auf die Fig. 1-6. Die Fig. 1-3 geben eine Schaltplanansicht einer erfindungsgemäßen Flash-EPROM- Architektur. Die Fig. 4A-4H, 5A-5G und 6 stellen einen ersten und einen zweiten erfindungsgemäßen Flash-EPROM-Zellentyp sowie Verfahren zur Herstellung derselben dar.
  • Fig. 1 stellt die Drain-Source-Drain-Konfiguration der erfindungsgemäßen Flash-EPROM-Schaltung dar. Die Schaltung umfaßt eine erste lokale Bitleitung 10 und eine zweite lokale Bitleitung 11. Die erste und die zweite lokale Bitleitung 10, 11 sind durch vergrabene Diffusionsleiter realisiert, wie nach stehend beschrieben. Außerdem ist eine durch vergrabene Diffusion realisierte lokale virtuelle bzw. Scheinmasseleitung 12 vorgesehen. Eine Mehrzahl von Floating-Gate-Transistoren mit Gate-Elektroden, Drain-Elektroden und Source-Elektroden sind mit den lokalen Bitleitungen 10, 11 und der lokalen Scheinmasseleitung 12 verbunden. Die Source-Elektroden der mehreren Transistoren sind mit der lokalen Scheinmasseleitung 12 verbunden. Die Drain-Elektroden einer ersten Spalte von Transistoren - allgemein 13 - sind mit der ersten lokalen Bitleitung 10 verbunden; die Drain-Elektroden einer zweiten Spalte von Transistoren - allgemein 14 - sind mit der zweiten lokalen Bitleitung 11 verbunden. Die Gate-Elektroden der Floating-Gate-Transistoren sind mit Wortleitungen WL&sub0; bis WLN verbunden, wobei jede Wortleitung (z. B. WL&sub1;) mit der Gate-Elektrode eines Transistors (zum Beispiel dem Transistor 15) in der ersten Spalte 13 und einem Transistor (z. B. Transistor 16) in der zweiten Spalte 14 verbunden ist. Somit können die Transistoren 15 und 16 als Zwei-Transistor-Zelle mit gemeinsamer Source-Diffusion angesehen werden.
  • Der Vorgang des Ladens des Schwebegates wird Programmierschritt für die Flash-EPROM-Zelle genannt. Dies wird durch Einschießen heißer Elektronen erreicht, indem eine große positive Spannung, etwa von 12 Volt, zwischen der Gate-Elektrode und der Source-Elektrode und eine positive Spannung, etwa von 6 Volt, zwischen der Drain-Elektrode und der Source- Elektrode angelegt wird.
  • Der Vorgang des Entladens des Schwebegates wird Löschschritt für die Flash-EPROM-Zelle genannt. Dies wird durch einen F-N-Tunnelmechanismus zwischen dem Schwebegate und der Source-Elektrode (Source- Löschen) oder zwischen dem Schwebegate und dem Substrat (Kanal- Löschen) erreicht. Das Source-Löschen wird durch Anlegen einer positiven Vorspannung, etwa von 12 Volt oder 8 Volt, an die Source-Elektrode durchgeführt, wobei die Gate-Elektrode an Masse gelegt oder negativ vorgespannt wird, etwa mit -8 Volt. Das Kanal-Löschen wird durch Anlegen einer negati ven Vorspannung an die Gate-Elektrode und/oder einer positiven Vorspannung an das Substrat durchgeführt.
  • Eine strukturierte Leiterschicht, die von der Mehrzahl von Wortleitungen WL&sub0; bis WLN isoliert ist und über diesen liegt, sieht eine erste (17) und eine zweite (18) globale Bitleitung vor, welche jedem Drain-Source-Drain-Block zugeordnet sind, wie in Fig. 1 gezeigt. Die erste globale Bitleitung 17 ist über einen Metall-Diffusion-Kontakt 20 mit der Source-Elektrode eines oberen Blockwähltransistors 19 verbunden. In ähnlicher Weise ist die zweite globale Bitleitung 18 über einen Metall-Diffusion-Kontakt 22 mit der Source-Elektrode eines oberen Blockwähltransistors 21 verbunden. Die Drain-Elektroden der oberen Blockwähltransistoren 19, 21 sind mit der ersten bzw. der zweiten lokalen Bitleitung 10, 11 verbunden. Die Gate-Elektroden der oberen Blockwähltransistoren 19, 21 werden durch ein oberes Blockwählsignal TBSEL auf einer Leitung 23 gesteuert.
  • Die lokale Scheinmasseleitung 12 ist über einen unteren Blockwähltransistor 25 und über eine Leitung 24 mit einem Scheinmasseanschluss verbunden. Die Drain-Elektrode des unteren Blockwähltransistors 25 ist mit der lokalen Scheinmasseleitung 12 verbunden. Die Source-Elektrode des unteren Blockwähltransistors 25 ist mit dem Leiter 24 verbunden. Die Gate-Elektrode des unteren Blockwähltransistors 25 wird über eine Leitung 26 durch ein unteren Blockwählsignal BBSEL gesteuert. Bei dem bevorzugten System ist der Leiter 24 ein vergrabener Diffusionsleiter, der zu einem Metall-Diffusion-Kontakt an einer horizontal gegenüber dem Feld versetzten Stelle verläuft, welcher einen Kontakt mit einem vertikalen Scheinmassemetallbus herstellt.
  • Die globalen Bitleitungen verlaufen vertikal durch das Feld zu einem jeweiligen Spaltentransistor 27, 28, durch den eine ausgewählte globale Bitleitung mit Leseverstärkern und einer Programmierdatenschaltung (nicht gezeigt) verbunden wird. Die Source-Elektrode des Spaltenwähltransistors 27 ist dabei mit der globalen Bitleitung 17 verbunden, die Gate-Elektrode des Spal tenwähltransistors 27 an ein Spaltendekodiersignal Y&sub1; gekoppelt und die Drain-Elektrode des Spaltenwähltransistors 27 mit einem Leiter 29 verbunden.
  • Die in Fig. 1 gezeigten Flash-EPROM-Zellenblöcke werden zu einer Mehrzahl von Teilfeldern konfiguriert, wie in Fig. 2 dargestellt. Fig. 2 stellt zwei Teilfelder in einer größeren integrierten Schaltung dar. Die Teilfelder sind allgemein längs einer gestrichelten Linie 50 geteilt und weisen ein Teilfeld 51A allgemein oberhalb der Linie 50 und ein Teilfeld 51B allgemein unterhalb der Linie 50 auf. Ein erster Block 52 ist längs eines gegebenen Bitleitungspaars (zum Beispiel Bitleitungen 70, 71) spiegelbildlich zu einem zweiten Block 53 angelegt. Wenn man das Bitleitungspaar entlanggeht, sind die Speicherteilfelder umgedreht, derart, daß sie sich Scheinmasseleiter 54A, 54B (vergrabene Diffusion) und Metall-Diffusion-Kontakte 55, 56, 57, 58 teilen. Die Scheinmasseleiter 54A, 54B verlaufen horizontal quer über das Feld über Metall-Diffusion-Kontakte 60A, 60B zu einer vertikalen Scheinmassemetalleitung 59. Die Teilfelder wiederholen sich auf den gegenüberliegenden Seiten der Scheinmassemetalleitung 59, so daß sich benachbarte Teilfelder eine Scheinmassemetalleitung 59 teilen. Die Scheinmassemetallleitung 59 ist über einen von einem Dekodiersignal 4 gesteuerten Scheinmassewähltransistor 79 mit der Feldmasse und einer Hochspannungslöschschaltung verbunden. Der Scheinmassewähltransistor 79 kann dazu verwendet werden, Bereiche des Felds, die sich die Metalleitung 59 teilen, gegenüber Hochspannungslöschungen zu isolieren. Das Teilfeld-Layout erfordert somit zwei Metall-Kontakt-Abstände pro Spalte zweier Transistorzeilen für die globalen Bitleitungen und einen Metall-Kontakt-Abstand pro Teilfeld für die Scheinmassemetalleitung 59.
  • Ferner können sich zwei Teilfelder, wie in Fig. 2 dargestellt, wegen der von den oberen und den unteren Blockwählsignalen TBSELA, TBSELB, BBSELA und BBSELB vorgesehenen zusätzlichen Dekodierung Wortleitungssignale teilen.
  • Bei einem bevorzugten System weist jedes Teilfeld 8 Blöcke auf, die 32 Zwei-Transistorzellen und Wortleitungen tief sind, so daß es insgesamt 16 globale Bitleitungen und 32 Wortleitungen gibt und ein 512-zelliges Teilfeld bereitgestellt wird.
  • Wie man erkennen kann, stellt die erfindungsgemäße Architektur ein sektoriertes Flash-EPROM-Feld bereit. Dies ist vorteilhaft, weil die Source- und Drain-Elektroden der Transistoren in nicht ausgewählten Teilfeldern während eines Lese-, Programmier- oder Löschzyklus von den Strömen und Spannungen auf den Bitleitungen und den Scheinmasseleitunen isoliert sein können. Während eines Lesevorgangs ist die Abtastung daher verbessert, weil Leckströme von nicht ausgewählten Teilfeldern keinen Beitrag zu den Strömen auf den Bitleitungen liefern. Während der Programmier- und Löschvorgänge sind die Hochspannungen der Scheinmasseleitung und der Bitleitungen gegenüber den nicht ausgewählten Blöcken isoliert. Dies erlaubt einen sektorierten Löschvorgang.
  • Es ist zu verstehen, daß die unteren Blockwähltransistoren (zum Beispiel die Transistoren 65A, 65B) bei einer gegebenen Anwendung nicht erforderlich sein müssen. Ferner können sich diese Blockwähltransistoren ein unteres Blockwählsignal mit einem benachbarten Teilfeld teilen, wie unten mit Bezug auf Fig. 6 dargestellt. Alternativ können die unteren Blockwähltransistoren (z. B. 65A, 65B) durch einzelne Trenntransistoren ersetzt werden, die den Scheinmasseanschlüssen 60A, 60B benachbart sind.
  • Fig. 3 ist ein schematisches Blockdiagramm einer erfindungsgemäßen integrierten Flash-EPROM-Schaltung. Das Flash-EPROM umfaßt ein Speicherfeld 100, das so realisiert ist, wie in Fig. 2 gezeigt. Bei dem bevorzugten System ist eine Mehrzahl redundanter Zellen 101 vorgesehen, so daß ausgefallene Zellen im Speicherfeld durch redundante Zellen 101 ersetzt werden können. Zusätzlich weist die Schaltung eine Mehrzahl von Referenzzellen 102 auf, einen Block 103, der Leseverstärker, Programmierdaten schaltungen und Feldmasse- und Löschhochspannungsschaltungen enthält, einen Block 104, der Wortleitungs- und Blockwähldekodierer enthält, sowie einen Block 105, der Spaltendekodierer und Scheinmassedekodierer enthält. Die Referenzzellen sind mit den Leseverstärkern im Block 103 verbunden, um Kanallängenabweichungen und dergleichen Rechnung zu tragen, die während der Herstellung auftreten können und sich in den Spannungen oder Strömen auf den abgetasteten Bitleitungen niederschlagen können. Die Referenzzellen 102 können auch bei der Erzeugung der Programmier- und Löschspannungen verwendet werden. Diese Architektur mit redundanten Zellen wird durch die segmentierte Architektur der Flash-EPROM-Felder ermöglicht, wie sie oben erläutert wurde.
  • Die Wortleitungs- und Blockwähldekodierer 104 und der Spalten- und Scheinmassedekodierer 105 sind nach dem Testen so programmierbar, daß redundante Zellen funktionsunfähige Zellen in dem Speicherfeld 100 ersetzen können.
  • Außerdem weist der Schaltkreis eine Modussteuerschaltung 106 zur Steuerung der Lösch-, Programmier- und Lesevorgänge und der während der verschiedenen Vorgänge verwendeten Scheinmasse-, Drain- und Wortleitungsspannungen auf.
  • Die Flash-EPROM-Zellen und die Verfahren zur Herstellung der in den vorstehend beschriebenen Schaltungen eingesetzten Zellen sind mit Bezug auf die Fig. 4A bis 4H bei einer Ausführungsform und mit Bezug auf die Fig. 5A bis 5G bei einer zweiten Ausführungsform dargestellt. Eine Draufsicht auf einen Teil der integrierten Schaltung ist mit Bezug auf Fig. 6 dargestellt.
  • Ein erster Zellentyp wird so gebildet, wie in den Fig. 4A-4H gezeigt, die die bei der Herstellung der Zelle beteiligten Hauptschritte darstellen.
  • Fig. 4A stellt einen ersten Schritt in dem Prozess dar. Ausgehend von einem p-Siliziumsubstrat 100 zur Bildung einer n-Kanal-Zelle wird ein wohlbekannter LOCOS-Feldoxidationsprozess benutzt, um relativ dicke Feldoxidbereiche 101, 102 aufzuwachsen, die in Richtung orthogonal zum Blatt länglich sind. Ferner wird eine Dünnoxidschicht 103 über den Bereichen außerhalb der Feldoxide 101 und 102 aufgewachsen.
  • Wie in Fig. 4B dargestellt, wird beim nächsten Schritt zwischen den Feldoxiden 101 und 102 eine Fotolackmaske aufgebracht, die längs einer zu den Feldoxidbereichen 101, 102 im wesentlichen parallelen Linie länglich ist. Dies legt Drain-Diffusionsbereiche zwischen dem Feldoxid 101 und der Fotolackmaske 104 und zwischen dem Feldoxid 102 und der Fotolackmaske 104 fest. Wie durch Pfeile schematisch dargestellt, wird ein n-Typ-Dotierungsmittel durch das Dünnoxid 103 hindurch in das Substrat 100 implantiert. Die Drain-Diffusionsbereiche richten sich auf diese Weise selbst zu den Isolierfeldoxiden 101 und 102 aus.
  • Im nächsten Schritt wird die Fotolackmaske 104 entfernt und das Substrat wärmebehandelt, um das n-Typ-Dotierungsmittel zur Bildung lokaler n&spplus;-Bitleitungen 105 und 106 einzutreiben und zu aktivieren. Außerdem wird ein Drain-Oxid 107, 108 über den Diffusionsbitleitungen 105 und 106 aufgewachsen.
  • Fig. 4D stellt einen nächsten Schritt bei der Herstellung der Zelle dar. Speziell wird das Dünnoxid 103 durch Naßätzen entfernt und ein Tunneloxid 110 an dessen Stelle zwischen den Draindiffusionsbitleitungen 105, 106 aufgewachsen. Das Tunneloxid 110 ist bei dem bevorzugten System ungefähr 100 Angström (1Å = 0,1 nm) dick. Das Tunneloxid 110 kann aber dünner als etwa 120 Angström für eine Flash-EPROM-Zelle sein. Dickere Oxide können für nichtflüchtige Zellen, etwa UV-EPROM-Zellen, verwendet werden, die keine Tunnelung für den Löschvorgang nutzen.
  • Die Oxide 107, 108 über den vergrabenen Drain-Diffusionsleitungen 105, 106 sind bei diesem Schritt etwa 1000 Angström dick.
  • Der nächste Schritt, wie er in Fig. 4E gezeigt ist, ist die Aufbringung einer ersten Polysiliziumschicht 111 und eine derartige Dotierung des Polysiliziums, daß es leitend ist. Sodann wird eine Oxid-Nitrid-Oxid-(ONO-) Schicht 112 über der ersten Polysiliziumschicht 111 aufgewachsen, um eine Steuergateisolierung zu bilden. Bei diesem Schritt ist die Polysilizium-1-Schicht ungefähr 1500 Angström dick und die ONO-Schicht ungefähr 250 Angström dick.
  • In Fig. 4F wird ein selbtausrichtender Source-Diffusionsbereich mit Hilfe eines Fotomaskierungsprozesses gebildet. Nach dem Fotomaskierungsprozess werden das Polysilizium 111 und die ONO-Isolierung 112 ätzbehandelt, um die Source-Diffusionsbereiche freizulegen. Das Schwebegate-Polysilizium 111 und die ONO-Schicht 112 werden zudem ätzbehandelt, um die Breite des Schwebegates festzulegen. Eine Seite des ätzbehandelten Polysilizium-1 begrenzt dabei eine Seite des Source-Diffusionsbereichs, die zweite Seite legt die Breite des Schwebegates fest. Bei dieser Ausführungsform liegt die zweite Seite über dem Feldoxidbereich 101 oder 102.
  • Die Source-Diffusionsbereiche werden dann mit n-Typ-Dotierungsmitteln implantiert, um einen n&spplus;/n&supmin;-Doppeldiffusionsbereich zu bilden, der länglich ist und parallel zu den Drain-Diffusionsbereichen 105, 106 liegt. Die verwendeten Dotierungsmittel sind zusammen Phosphor und Arsen, um die Doppeldiffusion zu bilden.
  • Wie in Fig. 4G dargestellt, wird der Fotolack entfernt und das Substrat wärmebehandelt, um die n&spplus;- und n&supmin;-Dotierungsmittel einzutreiben und den Source-Diffusionsbereich 115 zu aktivieren. Außerdem wird ein Source-Oxid 116 aufgewachsen, und es werden Oxide 117 längs der Seiten des Schwe begate-Polysiliziums 111 aufgewachsen, um die Schwebegates von dem später zu bildenden Wortleitungspolysilizium zu isolieren.
  • Fig. 4H stellt einen nächsten Schritt im Herstellungsprozess der Flash- EPROM-Zelle dar. Dieser beinhaltet die Aufbringung der zweiten Polysiliziumschicht 118 und den Einsatz eines Fotomaskierungsprozesses, um die Wortleitungen zu bilden. Bei dem Fotomaskierungsprozess wird die die Wortleitungen bildende Ätzung durch das Schwebegatepolysilizium 111 hindurch fortgesetzt, um die Schwebegates für die jeweiligen Transistoren zu bilden. Die Wortleitung 118 ist ungefähr 4500 Angström dick. Schließlich werden Passivieriungs- und Metallisierungsschichten (nicht gezeigt) über den Zellen aufgebracht.
  • Wie man in Fig. 4H erkennen kann, führt die Zellenstruktur zu einem ersten Transistor zwischen der Drain-Diffusionsleitung 105 und der Source-Diffusionsleitung 115 und zu einem zweiten Transistor zwischen der Drain-Diffusionsleitung 106 und der Source-Diffusionsleitung 115. Die Schwebegates erstrecken sich von der Source-Diffusionsleitung 115 quer über die Drain- Diffusionsleitung 105 und über das Feldoxid 101. Bei einer bevorzugten Ausführungsform sind diese Schwebegateoxide ungefähr 2,4 um lang und 0,8 um breit, während die Breite des Tunneloxids 110 über einem gegebenen Transistor vom Rand des Drain-Oxids 107 zum Rand des Source-Oxids 116 ungefähr 1,2 um beträgt. Die Zusatzfläche über der Draindiffusionsleitung 105 und dem Feldoxid 102 wird genutzt, um das Kopplungsverhältnis durch das Schwebegate auf mehr als etwa 50% zu erhöhen. Weil die ONO- Schicht ungefähr 250 Angström dick ist und das Tunneloxid ungefähr 100 Angström dick ist, muss das Kopplungsverhältnis durch Vergrößerung der Fläche des Schwebegates erhöht werden. Alternativ könnte die ONO-Schicht dünner hergestellt werden, um die für das Schwebegate benötigte Fläche zu verringern.
  • Wie man erkennen kann, wird die Source-Diffusion in einem von der Drain- Diffusion unabhängigen Schritt durchgeführt und mit einer unterschiedlichen Verteilung von Dotierungsmitteln realisiert, um einen graduellen Grenzschichtübergang in einem Kanal der jeweiligen Transistoren zu bilden und die Source-Löschfunktion zu erleichtern. Bei einem Floating-Gate vom Kanal-Löschtyp oder UV-Löschtyp müssen der graduelle Grenzschichtübergang und die Source-Diffusion nicht notwendig sein.
  • Die Fig. 5A-5G illustrieren die Bildung eines zweiten Zellentyps gemäß der vorliegenden Erfindung. Wie in Fig. 5A dargestellt, beinhaltet der erste Schritt das Aufwachsen von Feldoxidbereichen 201, 202, so wie vorstehend mit Bezug auf Fig. 4A beschrieben. Außerdem wird eine Opferoxidschicht aufgewachsen und sodann entfernt, um das Substrat 200 zur Aufwachsung eines dünnen Tunneloxids vorzubereiten. Wie in Fig. 5B dargestellt, wird ein Tunneldünnoxid 203 aufgewachsen, das etwa 100 Angström dick ist. Im nächsten Schritt wird die Polysilizium-1-Schicht aufgebracht und dotiert, und sodann wird eine ungefähr 120 Angström dicke ONO-Schicht 205 aufgewachsen, so daß das Kopplungsverhältnis größer als etwa 50% ist. Für UV- EPROM-Zellen werden dickere Dünnoxid- 203 und ONO-Schichten 205 verwendet.
  • In Fig. 5D wird ein Fotomaskierungsprozess eingesetzt, um Schwebegates und die n&spplus;-Source- und n&spplus;-Draindiffusionsbereiche zu bilden. Dabei werden Fotomaskenschichten 206 und 207 gebildet, um die Schwebegatebereiche zu schützen. Die Polysilizium-1-Schicht 204 und die ONO-Schicht 205 werden weggeätzt, ausgenommen dort, wo sie durch die Masken 206 und 207 geschützt sind, um die Drain-, Source- und Drainbereiche freizulegen. Als nächstes werden die n-Typ-Dotierungsmittel in den freigelegten Bereichen implantiert, wie bei Pfeilen 208 dargestellt. Diese Bereiche sind daher selbstausrichtend zu den Schwebegates und den Feldisolierbereichen.
  • Für ein Flash-EPROM-Feld ist der nächste Schritt in Fig. 5E dargestellt. Gemäß diesem Schritt wird ein Fotomaskierungsprozess eingesetzt, um Masken 210, 211 zu bilden, welche die Drain-Bereiche und die Isolierbereiche überdecken. In diesem Schritt wird ein n&supmin;-Dotierungsmittel implantiert, dargestellt durch Pfeile 212, so daß der Source-Bereich n&spplus;- und n&supmin;-Dotierungsmittel aufweist, um ihn zur Bildung eines graduellen Grenzschichtübergangs vorzubereiten. Die Schritte in Fig. 5E können beispielsweise bei UV- löschbaren EPROM-Zellen weggelassen werden.
  • Wie in Fig. 5F dargestellt, wird das Substrat wärmebehandelt, um die Dotierungsmittel zu aktivieren und die Drain-Diffusionsbereiche 213 und 214 und den Source-Diffusionsbereich 215 zu bilden. Außerdem werden Drain- Oxide 216, 217 und ein Source-Oxid 218 zusammen mit Oxiden, welche die Seiten des Schwebegate-Polysiliziums überdecken, aufgewachsen.
  • Schließlich wird, wie in Fig. 5 G dargestellt, die zweite Polysiliziumschicht 219 aufgebracht und ätzbearbeitet, um die Transistoren zu bilden. Bei dieser Ausführungsform weist das ONO-Sandwich 205 eine Dicke auf, die innerhalb von plus oder minus etwa 20% der Dicke des Tunneloxids liegt, so daß das Kopplungsverhältnis ohne die Notwendigkeit der Verwendung eines sich über die Drain- und Feldisolierbereiche erstreckenden Schwebegates groß genug ist (innerhalb eines Bereichs von etwa 40% bis etwa 60% und vorzugsweise etwa 50%). Schließlich werden Passivierungs- und Metallisierungsschichten (nicht gezeigt) über der Schaltung der Fig. 5G aufgebracht.
  • Wie man in Fig. 5G erkennen kann, weist die Zellenstruktur nach dem zweiten Typ somit einen ersten Transistor zwischen dem vergrabenen Drain-Diffusionsbereich 213 und dem vergrabenen Source-Diffusionsbereich 215 sowie einen zweiten Transistor zwischen dem vergrabenen Drain-Diffusionsbereich 214 und dem vergrabenen Source-Diffusionsbereich 215 auf. Jeder der Transistoren weist ein Schwebegate auf, das mit der ersten Polysiliziumschicht 204 ausgebildet ist. Das Schwebegate ist durch das Tunneloxid 203 vom Kanalbereich des jeweiligen Transistors isoliert und durch eine ONO- Schicht 205 vom Steuergate im Wortleitungspolysilizium isoliert. Die ONO- Schicht 205 weist eine Dicke innerhalb plus oder minus etwa 20% der Dicke des Tunneloxids 203 auf, um ein hinreichend hohes Kopplungsverhältnis für den Flash-EPROM-Betrieb zu gewährleisten. Weil die Dicke der ONO- Schicht 205 bei dem mit Bezug auf die Fig. 5A bis 5G dargestellten Zellentyp hinreichend klein ist, muss die Fläche des Schwebegates nicht ausgedehnt werden, wie es bei dem mit Bezug auf die Fig. 4A bis 4H dargestellten ersten Typ der Zellenstruktur geschah. Ferner sind bei der Struktur, wie sie in Fig. 5 G dargestellt ist, der erste und der zweite Drain-Diffusionsbereich 213, 214 und der Source-Diffusionsbereich 215 selbstausgerichtet zu der durch die erste Polysiliziumschicht 204 und die ONO-Isolierschicht 205 gebildeten Schwebegatestruktur. Dies gewährleistet, daß die Kanallänge der jeweiligen Transistoren im wesentlichen gleich ist.
  • In Fig. 6 ist eine Layout-Ansicht von Teilfeldern der integrierten EPROM- Schaltung für die in Fig. 4H dargestellten EPROM-Zellen gegeben. Es ist zu verstehen, daß das Layout im wesentlichen das gleiche für Zellen ist, die so realisiert sind, wie in Fig. 5G gezeigt ist, mit der Ausnahme der Größe des Schwebegates bei Betrachtung aus der oberen Perspektive. Wie man in Fig. 6 erkennen kann, enthält die integrierte Schaltung eine Mehrzahl länglicher Isolierbereiche 300, 301, 302, die sich vertikal durch das Teilfeld erstrecken. Diese Isolierbereiche entsprechen den Dickoxiden 101 und 102 in Fig. 4H. Diese Feldoxide 300, 301 begrenzen einen isolierten Bereich - allgemein 303 - zwischen sich. Innerhalb des isolierten Bereichs befinden sich eine erste längliche vergrabene Diffusionsleitung 304 und eine zweite längliche vergrabene Diffusionsleitung 305, die den Diffusionsleitungen 105 und 106 der Fig. 4H entsprechen. Zwischen den länglichen vergrabenen Diffusionsleitungen liegt eine längliche Source-Diffusionsleitung 306, die der Diffusionsleitung 115 der Fig. 4H entspricht. Eine Mehrzahl von Wortleitungen 307, 308 ... 309 schneidet den isolierten Bereich, um die Steuergates der Floating-Gate-Transistoren in dem Feld zu bilden. Schwebegates (siehe beispielsweise die Wegschneidung 310) überlagern das Substrat zwischen der jeweiligen Wortleitung im Tunneloxid.
  • Die oberen Blockwähltransistoren sind mit jeder der lokale Bitleitungen bildenden vergrabenen Diffusionsleitungen 304, 305 verbunden. Die Blockwähltransistoren beispielsweise im Bereich 311 weisen eine Drain-Elektrode 312 auf, die mit dem länglichen vergrabenen Diffusionsbereich 304 verbunden ist, sowie eine Source-Elektrode 313, die über einen Metall-Diffusion- Kontakt 314 mit einer Metalleitung (nicht gezeigt) verbunden ist, welche sich parallel zu dem isolierten Bereich 300 über das Teilfeld erstreckt. In ähnlicher Weise ist die zweite vergrabene Diffusionsleitung 305 mit der Drain- Elektrode 315 eines oberen Blockwähltransistors verbunden, dessen Source-Elektrode 316 mit einem Metall-Diffusion-Kontakt 317 und über den Kontakt mit der als globale Bitleitung wirkenden vertikalen Metalleitung (nicht gezeigt) verbunden ist. Die Gate-Elektroden der oberen Blockwähltransistoren sind durch die obere Blockwählwortleitung 318 gebildet, welche sich horizontal über das Feld hinweg erstreckt. Der obere Blockwähltransistor, der die lokale Bitleitung 304 mit dem Metall-Diffusion-Kontakt 314 verbindet, ist durch einen Feldoxidbereich 319 von dem Blockwähltransistor isoliert, der die lokale Bitleitung 305 mit dem Metall-Diffusion-Kontakt 317 verbindet. Auf diese Weise kann jede Spalte von Transistoren unabhängig für Lese- und Programmiervorgänge ausgewählt werden.
  • Die lokale Source-Diffusion 306 ist mit einem unteren Blockwähltransistor verbunden, der eine vergrabene Diffusions-Source-Elektrode 320 und eine vergrabene Diffusions-Drain-Elektrode 321 aufweist. Die vergrabene Diffusions-Drain-Elektrode ist ein länglicher vergrabener Diffusionsleiter, der sich horizontal über das Feld hinweg zu einem Metall-Diffusion-Kontakt 322 erstreckt, welcher wiederum mit der Metalleitung 323 verbunden ist, die dem Feld die Scheinmassespannung zuführt. Die unteren Blockwähltransistoren werden durch die Polysilizium-2-Wählleitung 324 gesteuert. Wie man erkennen kann, teilen sich das in der Figur dargestellte Teilfeld und ein Teilfeld 325 allgemein unterhalb der Figur gemeinsam die Polysilizium-2-Wählleitung 324. Das Teilfeld 325 enthält einen. Blockwähl-Source-Bereich 326, der ebenfalls die vergrabene Diffusions-Drain-Elektrode 321 nutzt, die das Teilfeld mit dem Scheinmassebus verbindet. Somit wird das untere Polysilizium- 2-Blockwählsignal über eine breite Struktur 324 hinweg geliefert, die sich vom Source-Bereich 320 im ersten Teilfeld zum Source-Bereich 326 im zweiten Teilfeld 325 erstreckt. Auf diese Weise wirkt das untere Blockwählsignal im Sinne einer Freigabe der lokalen Scheinmassediffusionen 306 für Teilfelder auf jeder Seite des Drain-Diffusions-Bereichs 321.
  • Selbstverständlich können alternative Ausführungsformen realisiert werden, bei denen das untere Blockwählsignal für jedes Teilfeld individuell gesteuert wird, was gesonderte Blockwählsignal-Wortleitungen 324 für jedes Teilfeld erfordert. Außerdem können die unteren Blockwähltransistoren - einer für jede vergrabene Diffusionsleitung - in einer Weise ähnlich den oberen Blockwähltransistoren realisiert werden. Bei einer weiteren Alternative kann der untere Blockwähltransistor durch einen Leiter ersetzt werden, wobei ein einzelner isolierter Transistor nahe des Metall-Diffusion-Kontakts 322 eine Mehrzahl lokaler Scheinmasse-Bitleitungen steuert.
  • Ein Isolierbereich, beispielsweise der Isolierbereich 301, verläuft periodisch durch den unteren Blockwähl-Source-Bereich 320 und den Drain-Bereich 321, um den unteren Blockwähltransistor in benachbarten Teilfeldern zu isolieren.
  • Wie man erkennen kann, erstreckt sich ein metallischer Scheinmassebus 323 vertikal quer durch die Figur. Er ist mit den unteren Blockwähltransistoren an dem Metall-Diffusion-Kontakt 322 verbunden.
  • Der Isolierbereich 301 trennt Teilfelder auf jeder Seite des Feldoxids 301, indem er die unteren Blockwähltransistoren trennt. Wie in Fig. 6 gezeigt, würde ein Teilfeld somit die vier (beispielsweise) Spalten von Transistoren 350, 351, 352, 353 enthalten, die sich sämtlich einen gemeinsamen unteren Blockwähltransistor allgemein im Bereich 354 teilen. Bevorzugte Systeme können 16 Spalten von Transistoren (8 Blöcke von Zweitransistorzellen) pro Teilfeld enthalten. Die von den Diffusionsbereichen 304, 305 gebildeten Transistoren liegen somit in einem von den Transistoren in den Spalten 350 und 351 gesonderten Teilfeld. Rechts der metallischen Scheinmasseleitung 323 liegende Transistoren würden ebenfalls in einem gesonderten Teilfeld liegen. Wegen der durch das untere Blocksignal auf der Leitung 324 gesteuerten gemeinsam genutzten unteren Blockwähltransistoren werden vier Teilfelder (zwei auf jeder Seite des Metalls 323) ihre Source-Diffusionsbereiche, zum Beispiel 359, mit dem Scheinmassebus 323 in Antwort auf ein Signal auf der Leitung 324 gekoppelt haben. Dies führt zu einem sektorierten Löschen gleichzeitig für vier Teilfelder.
  • Zusammenfassend gibt es einige unterscheidende Merkmale des Designs der vorliegenden Erfindung für nichtflüchtige Speicher. Zunächst wird die Metall-Abstandsbeschränkung benachbarter Drain- und Source-Bitleitungen durch die gemeinsam genutzten Source- (Scheinmasse-) Bitleitungen gelockert, die mit lediglich einer metallischen Source-Leitung verbunden sind, welche parallel zu allen 16, 32 oder mehr metallischen Drain-Kontaktleitungen oder globalen Bitleitungen läuft. Dies erlaubt es, ein sehr dichtes Kernfeld zu erhalten. Zweitens ist das Flash-EPROM-Feld in Teilfelder unterteilt, wobei es durch voll dekodierte Blockwählleitungen angewählt wird. Auf diese Weise wird das Sektorlöschen möglich, und Störungen einer Speicherzelle treten nur dann auf, wenn ihre entsprechenden Teilfelder ausgewählt sind. Dies sollte das Produktverhalten und die Zuverlässigkeit stark verbessern. Drittes ist, was den ersten Zellentyp in den Fig. 4A bis 4G anbelangt, die Source-Seite der Zelle keinen zahlreichen Oxidationszyklen ausgesetzt, so daß der Source-Grenzschichtrand eine hohe Unversehrtheit haben sollte. Insbesondere sollte der Source-Grenzschichtrand nicht an den Effekten der Dotierungsverarmung und der Oxidrandverdickung der mit bekannten Techniken gebildeten Zellen leiden, die umfangreiche Oxidationszyklen nach den Source-Implantationen beinhalten. Aus diesem Grund wir ein besseres Source-Löschverhalten der neuen Zellen erwartet. Zudem kann durch das einzigartige Zellen-Layout, bei dem sich die Schwebegate-Polysiliziumschicht über die Drain- und Feldoxidbereiche erstreckt, ein ziemlich hohes Gate-Kopplungsverhältnis erzielt werden, was die Kopplungsfläche des Steuergates gegenüber dem Schwebegate-Polysilizium deutlich vergrößert.
  • Was das mit Bezug auf die Fig. 5A bis 5G dargestellte zweite Zellen- Design anbelangt, so kann die Drain-Source-Drain-Konfiguration der vorliegenden Erfindung mit einem selbstausrichtenden Prozess für die Drain- und auch die Source-Diffusion erzielt werden, was eine im wesentlichen gleichmäßige Kanallänge für alle Speicherzellentransistoren in dem Feld ergibt.
  • Somit wurden eine neue Flash-EPROM-Zelle und eine neue Feldarchitektur angegeben. Einige Schlüsselmerkmale des neuen Zellendesigns beinhalten:
  • 1. Ein sehr dichtes Kernfeld, das durch einzigartige Zellen-Layouts erhalten wird, wobei zwei benachbarte lokale Drain-Bitleitungen sich eine gemeinsame Source-Bitleitung teilen und lediglich eine metallische Source-Bitleitung parallel zu jedem Teilfeld von Zellen läuft;
  • 2. Sektorlöschen ist nunmehr möglich mit Hilfe der segmentierbaren Architektur der vorliegenden Erfindung;
  • 3. und es kann ein leistungsstarkes und zuverlässiges Flash-Speicherfeld erhalten werden.
  • Es wurde eine n-Kanal-Ausführungsform des Flash-EPROM-Felds erläutert. Ein Fachmann wird erkennen, daß eine äquivalente p-Kanal-Schaltung mit Hilfe von im Stand der Technik bekannten Techniken realisiert werden kann. Die Architektur wurde zudem im Hinblick auf Flash-EPROM-Zellen entworfen. Sie kann an jedes beliebige Speicherschaltungsfeld angepaßt werden.
  • Die Speicherzellen in dem Speicherfeld können so mittels ROM-Technologie, PROM-Technologie, EPROM-Technologie, UV-Lösch-EPROM-Technologie oder anderer EPROM-Technologien gebildet werden. Darüber hinaus wurde das erläuterte Flash-EPROM zum Zwecke von Source-Löschvorgängen ausgebildet. Gewünschtenfalls kann es an Kanal-Löschvorgänge angepaßt werden.
  • Die vorstehende Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung erfolgte zum Zwecke der Darstellung und Erläuterung.

Claims (5)

1. Speicherschaltung auf einem Halbleitersubstrat, umfassend:
- eine Mehrzahl von Teilfeldern (52, 53) mit jeweils einer Mehrzahl von Spalten (13, 14) und einer Mehrzahl von Reihen von Floating-Gate-Speicherzellen, wobei jede Speicherzelle in den Spalten einen jeweiligen ersten Anschluß im Substrat, einen zweiten Anschluß im Substrat und einen Steueranschluß aufweist,
- eine Mehrzahl von Wortleitungen (WL&sub0;-WLN), die mit den Steueranschlüssen der Speicherzellen in jeweiligen Reihen verbunden sind,
- eine strukturierte Leiterschicht, die über der Mehrzahl von Wortleitungen angeordnet und von diesen isoliert ist und eine Mehrzahl von globalen, in einer ersten Richtung angeordneten Bitleitungen (17, 18, 70, 71) bildet,
- eine Mehrzahl von lokalen Bitleitungen (10, 11) im Substrat, die jeweils mit den ersten Anschlüssen der Speicherzellen in einer jeweiligen Spalte innerhalb eines jeweiligen Teilfelds verbunden sind,
- Mittel (19, 20, 21, 22, 23), welche in Antwort auf erste Teilfeldwählsignale (TBSEL) selektiv die lokalen Bitleitungen (10, 11) in einem Teilfeld von Speicherzellen mit den entsprechenden globalen Bitleitungen (17, 18) verbinden,
- eine Mehrzahl von lokalen Scheinmasseleitungen (12) im Substrat, die jeweils mit den zweiten Anschlüssen aller Speicherzellen in einer jeweiligen Spalte und aller Speicherzellen in einer weiteren, benachbarten Spalte innerhalb eines jeweiligen Teilfelds verbunden sind,
- eine Mehrzahl von Scheinmassespeiseleitungen (59, 323), welche in der ersten Richtung in der strukturierten Leiterschicht angeordnet sind und nahe jeweiliger Gruppen von Teilfeldern liegen,
- eine unterhalb der strukturierten Leiterschicht angeordnete Scheinmassespeiseschaltung (25, 65B), welche mit der Mehrzahl von Scheinmassespeiseleitungen (59, 323) und der Mehrzahl von lokalen Scheinmasseleitungen (12) verbunden ist und die Scheinmassespeiseleitungen (59, 323) mit den lokalen Scheinmasseleitungen (12) in einem Teilfeld verbindet, wobei die Scheinmassespeiseschaltung ferner einen Wähltransistor (79) umfaßt, wobei der Wähltransistor (79) einen ersten Anschluß aufweist, der mit mehr als einer der lokalen Scheinmasseleitungen (12) in der entsprechenden Gruppe von Teilfeldern (52, 53) gekoppelt ist, wobei der Wähltransistor (79) einen zweiten Anschluß aufweist, der mit einer Massespeiseleitung verbunden ist, und wobei der Wähltransistor (79) einen Steueranschluß (ZN) aufweist, der mit einem Dekodierer (105) verbunden ist, und
- Spaltenwählschaltungen (27, 28), welche mit den globalen Bitleitungen (17, 18, 70, 71) verbunden sind und einen selektiven Zugriff auf die Spalten der Speicherzellen ermöglichen.
2. Speicherschaltung nach Anspruch 1, bei der der erste Anschluß des Wähltransistors (79) mit allen lokalen Scheinmasseleitungen (12) in einem gegebenen Teilfeld gekoppelt ist.
3. Speicherschaltung nach Anspruch 1, bei der die Scheinmassespeiseschaltung einen mit der entsprechenden Scheinmassespeiseleitung (59) verbundenen, zur ersten Richtung im wesentlichen orthogonalen Leiter (24, 54B) sowie einen Wähltransistor (25, 65B) mit einem ersten Anschluß, der mit einer jeweiligen lokalen Scheinmasseleitung (12) verbunden ist, einem zweiten Anschluß, der mit dem Leiter (24, 54B) verbunden ist, und einem Steueranschluß umfaßt, der an ein zweites Teilfeldwählsignal gekoppelt ist.
4. Speicherschaltung nach Anspruch 1, ferner umfassend:
- eine Mehrzahl redundanter Speicherzellen (101),
- Dekodierer, welche die Wortleitungssignale, Spaltenwählsignale und Teilfeldwählsignale bereitstellen, und
- eine mit den Dekodierern gekoppelte programmierbare Schaltung, um Speicherzellen innerhalb der N Speicherzellenspalten durch redundante Speicherzellen zu ersetzen.
5. Speicherschaltung nach Anspruch 1, bei der die Teilfelder eine Mehrzahl von Paaren von Spalten von Flash-EPROM-Zellen umfassen, wobei jedes Zellenspaltenpaar in einem Teilfeld eine erste und eine zweite vergrabene lokale Diffusionsbitleitung aufweist, die mit Drain-Anschlüssen der ersten bzw. zweiten Zellenspalte in dem Paar verbunden ist, sowie eine vergrabene lokale Diffusionsmasseleitung aufweist, die mit Source-Anschlüssen der ersten und der zweiten Zellenspalte in dem Paar verbunden ist.
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