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HINTERGRUND DER ERFINDUNG
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Die
vorliegende Erfindung betrifft einen Analog/Digital- bzw. A/D-Wandler
eines TAD- bzw. Zeit-Analog/Digital-Typs, welcher einen Spannungspegel
eines analogen Eingangssignals unter Verwendung von lediglich digitalen
Schaltungen zu einem numerischen Wert wandelt.
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Ein
A/D-Wandler eines TAD-Typs, der lediglich digitale Schaltungen aufweist,
ist vorgeschlagen worden. Zum Beispiel offenbart die
JP-H05-259907 einen A/D-Wandler,
bei dem ein Spannungspegel eines analogen Eingangssignals zu numerischen
digitalen Daten gewandelt wird. Dieser Wandler weist eine Pulsverzögerungsschaltung
mit einer Mehrzahl von Verzögerungseinheiten auf. Die Verzögerungseinheiten
empfangen gleichzeitig das analoge Eingangssignal, so dass die Verzögerungseinheiten
abhängig von dem Spannungspegel des analogen Eingangssignals
die gleiche Verzögerungszeit aufweisen. Das heißt,
die Verzögerungszeit wird mit dem Spannungspegel geändert.
Ein Pulssignal geht durch eine Signalleitung, die zu den Verzögerungseinheiten in
Reihe geschaltet ist, während es um die Verzögerungszeit
in jeder Verzögerungseinheit verzögert wird, und
die Anzahl von Verzögerungseinheiten, durch welche das
Pulssignal innerhalb einer vorbestimmten Messzeit geht, wird aus
der Position des Pulssignals in der Pulsverzögerungsschaltung
berechnet. Der Wandler gibt numerische digitale Daten, die der berechneten
Anzahl von Verzögerungseinheiten entsprechen, als A/D-gewandelte
Daten aus.
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Weiterhin
ist es erforderlich, dass ein A/D-Wandler eines TAD-Typs, der A/D-gewandelte Daten
mit einer hohen Auflösung ausgibt, einen Spannungspegel
eines analogen Eingangssignals mit einer hohen Genauigkeit zu digitalen
Daten wandelt. Zum Beispiel offenbart die
JP-2004-7385 einen A/D-Wandler,
bei dem ein Spannungspegel eines analogen Eingangssignals mit einer
Auflösung zu numerischen digitalen Daten gewandelt wird,
die höher als die ist, die der Verzögerungszeit
einer Verzögerungseinheit entspricht, ohne die Verzögerungszeit zu
verkürzen. Das heißt, der Auflösungsfehler
der digitalen Daten wird kleiner als die Änderung des Spannungspegels
in einer Verzögerungszeit festgelegt.
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Ein
schematisches Blockschaltbild eines A/D-Wandlers, der in der
JP-2004-7385 offenbart
ist, ist in
1 gezeigt. Wie es in
1 gezeigt
ist, weist ein A/D-Wandler
101 eine Pulsverzögerungsschaltung
102 mit
M (M ist eine Ganzzahl gleich oder größer als
2) Verzögerungseinheiten, N (N ist eine Ganzzahl von gleich
oder größer 2) Kodierschaltungen
103,
N Verriegelungsschaltungen
109 und eine Addierschaltung
110 auf.
Die Verzögerungseinheiten der Verzögerungsschaltung
102 empfangen
gleichzeitig ein analoges Eingangssignal. Ein Pulssignal geht durch
eine Reihe von Verzögerungseinheiten, während
es in jeder Verzögerungseinheit um eine Verzögerungszeit
Td verzögert wird. Die Verzögerungseinheiten weisen
die gleiche Verzögerungszeit auf und die Verzögerungszeit
Td entspricht dem Spannungspegel des analogen Eingangssignals. Das
Pulssignal, das von der i-ten (i = 1, 2, ..., M) Verzögerungseinheit
ausgegeben wird, wird um die Verzögerungszeit Td zu dem
Pulssignal verzögert, das aus der (i – 1)-ten
Verzögerungseinheit ausgegeben wird.
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N
Abtasttakte CK1, CK2, ..., CKN werden in die
N Kodierschaltungen 103 eingegeben. Jeder Abtasttakt weist
zu jeder Abtastperiode Ts einen Puls auf. Die Phase des Abtasttakts
CKj (j = 1, 2, ..., N) ist um eine Verzögerungszeit Td/N
zu der Phase des Abtasttakts CKj – 1 verschoben. Die j-te
Kodierschaltung 103 verriegelt das Pulssignal PA, das in
jeder Verzögerungseinheit verzögert wird, synchronisiert zu
der ansteigenden oder abfallenden Flanke des Takts CKj zu jeder
Abtastperiode Ts und wandelt M verriegelte Werte des Signals PA
zu numerischen Daten DTj, die aus den M Werten bestehen, die in Reihe
angeordnet sind.
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Ein
Systemtakt CKS wird in die Kodierschaltungen 103, die Verriegelungsschaltung 109 und
die Addierschaltung 110 eingegeben. Der Systemtakt CKS
weist zu jeder Abtastperiode Ts einen Puls aus. Synchronisiert zu
der ansteigenden oder abfallenden Flanke des Systemtakts CKS gibt
die j-te Kodierschaltung 103 die numerischen Daten TDj
aus und verriegelt die j-te Verriegelungsschaltung 109 die
numerischen Daten TDj und gibt die numerischen Daten TDj zu der
Addierschaltung 110 aus. Die Addierschaltung 110 berechnet
die Summe der numerischen Daten TD1 bis TDN als
A/D-gewandelte Daten DT. Die Daten DT entsprechen dem Spannungspegel des
analogen Eingangssignals.
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Ein
schematisches Blockschaltbild der Addierschaltung 110 ist
in 2 gezeigt. Wie es in 2 gezeigt
ist, weist die Addierschaltung 110 eine binäre
Baumstruktur auf, die in P Stufen (P = [log2N]; [X]
zeigt einen Wert an, der durch Erheben eines Bruchs Fx des Werts
X erzielt wird, [X] = X + 1 – Fx, wenn Fx > 0 ist, [X] = X, wenn
Fx = 0 ist) klassifiziert ist. In diesem Stand der Technik ist N
= 2p erfüllt. Auf der k-ten Stufe
(k = 1, 2, P) gibt es N/2k (= 2p-k)
Addiereinheiten. Die Einheiten sind hierarchisch miteinander verbunden.
Jede Addiereinheit der k-ten Stufe weist einen Addierer ADD und
eine Verriegelungsschaltung LT auf. Der Addierer ADD der k-ten Stufe berechnet
eine Summe von zwei Stücken von numerischen Daten, die
von der (k – 1)-Stufe empfangen werden, und die Verriegelungsschaltung
LT verriegelt die Summe als Reaktion auf den Systemtakt CKS und
gibt die Summe als numerische Daten zu einem Addierer ADD der (k
+ 1)-ten Stufe aus. Deshalb werden die A/D-gewandelten Daten DT
letztlich aus der Verriegelungsschaltung LT der p-ten Stufe ausgegeben.
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Deshalb
kann verglichen mit einem Fall, in dem die A/D-gewandelten Daten
lediglich aus den numerischen Daten DT1 auf die gleiche Weise wie
in dem A/D-Wandler erzielt werden, der in der
JP H05-259907 offenbart ist, der
A/D-Wandler
101 den Spannungspegel des analogen Eingangssignals
mit einer höheren Auflösung (das heißt
mit einer höheren Genauigkeit) zu digitalen Daten wandeln.
Der Wandler
101 kann den Spannungspegel eines analogen Signals
mit einer höheren Genauigkeit zu digitalen Daten wandeln,
wenn sich die Anzahl N der Kodierschaltungen
103 erhöht.
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Jedoch
verriegeln die Verriegelungsschaltungen 109 von allen Stufen
numerische Daten als Reaktion auf den gleichen Systemtakt CKS. Deshalb erfordert
es eine Abtastperiode Ts in jeder Stufe, um die Summe der numerischen
Daten zu berechnen. 3 zeigt ein Zeitablaufsdiagramm
von Addierberechnungen, die in der Addierschaltung 110 in
dem Fall von N = 4 und P = 2 durchgeführt werden. Wie es in 3 gezeigt
ist, erfordert es in der Addierschaltung 110 P Abtastperioden
p × Ts, um die A/D-gewandelten Daten DT aus den N digitalen
Daten DT1 bis DTN zu erzielen. Deshalb ist,
wenn die Anzahl N der Kodierschaltungen 103 erhöht
wird, um die Genauigkeit der Berechnung zu erhöhen, die
in dem Wandler 101 durchgeführt wird, die Zeitdauer,
die zum Berechnen in der Addierschaltung 103 erforderlich
ist, erhöht. Das heißt, die Zeitdauer, die erforderlich
ist, um die A/D-gewandelten Daten DT zu erzielen, ist unerwünscht
erhöht.
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Um
ein Nachlaufregeln in einem Fahrzeug mit einer hohen Geschwindigkeit
genau durchzuführen, werden Anwendungsprogramme verwendet,
die das Rückkoppeln von A/D-gewandelten Daten mit einer
hohen Geschwindigkeit erfordern. Jedoch kann der herkömmliche
A/D-Wandler, da ein herkömmlicher A/D-Wandler eine lange
Zeit erfordert, um A/D-gewandelte Daten von einem analogen Signal zu
erzielen, nicht verwendet werden, um die Anwendungsprogramme auszuführen.
Deshalb ist ein A/D-Wandler erforderlich, der digitale Daten mit
einer hohen Geschwindigkeit und mit einer hohen Genauigkeit berechnet.
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KURZFASSUNG DER ERFINDUNG
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, unter Berücksichtigung
der Nachteile im Stand der Technik einen Analog/Digital- bzw. A/D-Wandler
eines TAD- bzw. Zeit-Analog/Digital-Typs zu schaffen, welcher den
Spannungspegel eines analogen Signals mit einer hohen Geschwindigkeit
und mit einer hohen Genauigkeit zu digitalen Daten wandelt.
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Diese
Aufgabe wird mit in den Anspruch 1, 13 und 17 angegebenen Maßnahmen
gelöst.
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Weitere
vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand
der abhängigen Ansprüche.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung wird die Aufgabe durch
Schaffen eines Analog/Digital-Wandlers gelöst, der eine
Pulsverzögerungsschaltung, die M (M ist eine Ganzzahl gleich oder
größer als 2) Verzögerungseinheiten,
eine Datenhalteeinheit und eine Einheit zum Erzeugen von gewandelten
Daten aufweist. Die Pulsverzögerungsschaltung sendet ein
Pulssignal durch die Verzögerungseinheiten, die in Reihe
angeordnet sind, und verzögert das Pulssignal in jeder
Verzögerungseinheit um eine Verzögerungszeit,
die von einem Pegel eines analogen Signals abhängt. Die
Datenhalteeinheit verriegelt das Pulssignal, das in jeder Verzögerungseinheit
verzögert wird, zu N (N ist eine Ganzzahl gleich oder größer
als 2) Abtastzeiten, um jeden von M × N Werten an M × N
Abtastpunkten des Pulssignals als ein Stück von verriegelten
Daten zu erzielen. Die Einheit zum Erzeugen von gewandelten Daten
empfängt die M × N Stücke von verriegelten
Daten aus der Datenhalteeinheit als ein einziges Stück von
kombinierten Daten, die aus den verriegelten Daten bestehen, die
in einer Reihenfolge angeordnet sind, die einer Mittelungsreihenfolge
der M × N Abtastpunkte in dem Pulssignal entspricht, und
wandelt die kombinierten Daten zu numerischen Daten, die einer Position
des Pulssignals in der Pulsverzögerungseinheit entsprechen,
zu einer Zeit als gewandelte digitale Daten, die dem Pegel des analogen
Signals entsprechen.
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Bei
dieser Struktur des Wandlers werden die M × N Stücke
von verriegelten Daten aus dem Pulssignal erzielt, das in jeder
M tatsächlichen Verzögerungseinheiten verzögert
wird, wie wenn die M × N Stücke von Daten von
den M × N Ausgängen von M × N angenommenen
Verzögerungseinheiten verriegelt worden wären,
die auf die Verzögerungszeit festgelegt sind, welche gleich
1/N einer Verzögerungszeit der tatsächlichen Verzögerungseinheiten
ist. Demgemäß kann, obgleich das Pulssignal tatsächlich
in jeder der M Verzögerungseinheiten verzögert wird,
die Pulsposition des Pulssignals mit einer höheren Auflösung
bestimmt werden. Das heißt, der Wandler kann den Wert des
analogen Signals mit einer hohen Genauigkeit zu digitalen Daten
wandeln.
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Weiterhin
kann, obgleich ein herkömmlicher Wandler die M × N
Stücke von verriegelten Daten als N Stücke von
Daten einer Länge von M Bit verarbeitet, um die Summe der
N Stücke von Daten einer Länge von M Bit in P
(N = 2P) Schritten zu berechnen, die P Stufen
entsprechen, im Gegensatz dazu der Wandler gemäß der
vorliegenden Erfindung die M × N Stücke von verriegelten
Daten in einem Stück als kombinierte Daten einer Länge
von M × N Bit behandeln, die aus den M × N Stücken
von verriegelten Daten bestehen, die in einer Reihenfolge angeordnet sind,
die einer Anordnungsreihenfolge der M × N Abtastpunkte
in dem Pulssignal entspricht, und die kombinierten Daten zu einer
Zeit zu numerischen Daten wandeln, die eine Pulsposition des Pulssignals
PA anzeigen. Bei dieser Wandlung erfordert der Wandler keine Addierschaltung,
die in dem herkömmlichen Wandler angeordnet ist, so dass
kein Verriegelungsvorgang zum Halten der Daten um eine vorbestimmte Zeitdauer
durchgeführt wird. Deshalb können die gewandelten
digitalen Daten unmittelbar aus den kombinierten Daten berechnet
werden. Demgemäß kann die Zeitdauer beträchtlich
verkürzt werden, die zum Wandeln eines analogen Eingangssignals
zu digitalen Daten erforderlich ist. Als Ergebnis kann der Wandler
verwendet werden, um Anwendungsprogramme auszuführen, die
das Rückkoppeln von digitalen Daten mit einer hohen Geschwindigkeit
erfordern, so dass ein Nachlaufregeln in einem Fahrzeug mit einer
hohen Geschwindigkeit durchgeführt werden kann.
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Weiterhin
wird die Auflösung oder die Genauigkeit in den gewandelten
digitalen Daten direkt durch die Verzögerungszeit in den
Verzögerungseinheiten bestimmt. Das heißt, wenn
die Verzögerungszeit verkürzt wird, wird die Auflösung
erhöht. Weiterhin wird zukünftig, da Gatterschaltungen
in dem CMOS-Verfahren weiter minimiert werden, die Verzögerungszeit
in der Verzögerungseinheit DT verkürzt werden,
die aus Gatterschaltungen ausgebildet ist. Demgemäß kann
die Auflösung in den gewandelten digitalen Daten zukünftig
erhöht werden, so dass der Wandler den Spannungspegel eines
analogen Signals mit einer höheren Genauigkeit zu digitalen
Daten wandeln kann.
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Die
Einheit zum Erzeugen von gewandelten Daten weist vorzugsweise eine
Pulsauswahleinrichtung und einen Kodierer, der die kombinierten
Daten zu jeder Abtastperiode zu den numerischen Daten wandelt, eine
Verriegelungsschaltung, die die numerischen Daten der Pulsauswahleinrichtung
und des Kodierers zu jeder Abtastdauer verriegelt und die numerischen
Daten ausgibt, die genau eine Abtastperiode zuvor verriegelt worden
sind, und eine Datenberechnungsschaltung auf, die die gewandelten
digitalen Daten aus den numerischen Daten, die in der Verriegelungsschaltung
gehalten werden, und den numerischen Daten erzeugt, die aus der
Pulsauswahleinrichtung und dem Kodierer ausgegeben werden.
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Bei
dieser Struktur der Einheit zum Erzeugen von gewandelten Daten werden
die numerischen Daten zu den gewandelten digitalen Daten normalisiert. Das
heißt, bei dieser Normalisierung werden die gewandelten
digitalen Daten, die einer Bewegung des Pulssignals entsprechen,
aus einer Änderung der Position des Pulssignals in einer
Abtastperiode bestimmt, so dass die gewandelten digitalen Daten
bestimmt werden, die dem Pegel des analogen Signals entsprechen.
Obgleich der herkömmliche Wandler viele Normalisierungseinheiten
zum Normalisieren von N Stücken von numerischen Daten erfordert,
die aus N Stücken von Daten einer Länge von M
Bit abgeleitet werden, erfordert der Wandler gemäß der vorliegenden
Erfindung lediglich eine Normalisierungseinheit zum Normalisieren
der numerischen Daten, die aus den kombinierten Daten abgeleitet werden,
zu den gewandelten digitalen Daten. Demgemäß kann,
obgleich die Anzahl von Daten, die gemäß der vorliegenden
Erfindung erzielt werden, die gleiche wie die in dem herkömmlichen
Wandler ist, der Wandler gemäß der vorliegenden
Erfindung mit einer kleinen Abmessung hergestellt werden.
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Gemäß einem
zweiten Aspekt der vorliegenden Erfindung wird die Aufgabe durch
Schaffen eines Analog/Digital-Wandlers gelöst, der L (L
ist eine Ganzzahl gleich oder größer als 2) Kerneinheiten
und eine Addierschaltung aufweist. Jede Kerneinheit weist die Pulsverzögerungsschaltung,
die Datenhalteeinheit und die Einheit zum Erzeugen von gewandelten
Daten auf die gleiche Weise wie der A/D-Wandler gemäß dem
ersten Aspekt der vorliegenden Erfindung auf. Die Addierschaltung
berechnet eine Summe der Stücke von gewandelten digitalen
Daten, die in den Kerneinheiten erzielt werden, als letztlich gewandelte
digitale Daten, die dem Pegel des analogen Signals entsprechen.
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Bei
dieser Struktur des Wandlers weist der Wandler die Kerneinheiten
auf, die die gleiche Struktur aufweisen, so dass die Struktur des
Wandlers vereinfacht werden kann. Weiterhin ist die Anzahl von Bits
in den letztlich gewandelten digitalen Daten größer
als in den gewandelten digitalen Daten, die in jeder Kerneinheit
erzeugt werden. Demgemäß kann die Pulsposition
des Pulssignals mit einer höheren Auflösung verglichen
mit der Pulsposition bestimmt werden, die von den gewandelten digitalen
Daten von jeder Kerneinheit bestimmt wird. Das heißt, der Wandler
kann den Wert des analogen Signals mit einer höheren Genauigkeit
zu digitalen Daten wandeln.
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Gemäß einem
dritten Aspekt der vorliegenden Erfindung wird die Aufgabe durch
Schaffen eines Analog/Digital-Wandlers gelöst, der eine
Pulsverzögerungsschaltung, M (M ist eine Ganzzahl gleich oder
größer als 2) Verzögerungseinheiten,
N (N ist eine Ganzzahl gleich oder größer als
2) Kodierschaltungen und eine Addierschaltung aufweist. Die Pulsverzögerungsschaltung
sendet ein Pulssignal durch die Verzögerungseinheiten,
die in Reihe angeordnet sind, und verzögert das Pulssignal
in jeder Verzögerungseinheit um eine Verzögerungszeit,
die von einem Pegel eines analogen Signals abhängt. Jede Kodierschaltung
verriegelt M Ausgänge der Verzögerungseinheiten
zu einer von N Abtastzeiten zu jeder Abtastperiode, um M Werte zu
M Abtastpunkten der M Ausgänge als M Stücke von
verriegelten Daten zu halten, und berechnet numerische Daten, die
einer Position des Pulssignals in der Pulsverzögerungsschaltung
entsprechen, aus einem einzelnen Stück von kombinierten
Daten, welche aus den M verriegelten Daten bestehen, die in einer
Reihenfolge angeordnet sind, die einer Anordnungsreihenfolge der
M Abtastpunkte in dem Pulssignal entspricht, zu einer Zeit als gewandelte
digitale Daten, die den Pegel des analogen Signals zu jeder Abtastperiode
entsprechen. Die Addierschaltung berechnet eine Summe der Stücke
von gewandelten digitalen Daten, die in den Kodierschaltungen erzeugt
werden, als letztlich gewandelte digitale Daten, die dem Pegel des
analogen Signals entsprechen, zu jeder Abtastperiode. Die Addierschaltung
weist eine Mehrzahl von Addiereinheiten, die in einer binären
Baumstruktur von P (N = 2P) Stufen derart
angeordnet sind, dass 2P-k (k ist eine Ganzzahl,
die von 1 bis P reicht) Addiereinheiten aus den Addiereinheiten
parallel zueinander auf der k-Stufe angeordnet sind, und eine Addiertakt-Erzeugungsschaltung
auf. Jede der Addiereinheiten, die auf der k-Stufe angeordnet ist,
weist einen Addierer, der eine Summe von zwei Stücken von
gewandelten digitalen Daten berechnet, die von zwei Addiereinheiten
der (k – 1)-Stufe empfangen werden, und eine Verriegelungsschaltung
auf, die die Summe, die in dem Addierer berechnet wird, verriegelt
und die verriegelte Summe als gewandelte digitale Daten zu einem
Addierer der (k – 1)-ten Stufe ausgibt. Die Addiertakt-Erzeugungsschaltung
erzeugt P Addiertakte, die P Verriegelungszeiten zu vorbestimmten
Verzögerungszeitintervallen zu jeder Abtastperiode bestimmen,
derart, dass jedes Verzögerungszeitintervall kürzer
als die Abtastperiode ist, und führt die Addiertakte den
Verriegelungsschaltungen derart zu, dass die Verriegelungsschaltung von
jeder Stufe Verriegelungsvorgänge synchronisiert zu einem
der Addiertakte und derart durchführt, dass die Verriegelungszeit
in der k-ten Stufe um ein Verzögerungszeitintervall später
als die Verriegelungszeit in der (k – 1)-ten Stufe ist.
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Bei
dieser Struktur des Wandlers erzeugt die Addiertakt-Erzeugungsschaltung
P Addiertakte derart, dass die P Addiertakte P Abtastzeiten zu vorbestimmten
Verzögerungszeitintervallen ΔTUD bestimmen,
die kürzer als die Abtastperiode Ts sind, und führen
die Addiereinheiten von jeder Stufe die Verriegelungsvorgänge
synchronisiert zu dem entsprechenden Addiertakt durch. Deshalb führen,
wenn ein Verzögerungszeitintervall ΔTUD kürzer
als die Abtastperiode Ts ist, die nach den Verriegelungsvorgängen in
den Addiereinheiten der (k – 1)-ten Stufe verstreicht,
die Addiereinheiten der k-ten Stufe die Verriegelungsvorgänge
durch. Das heißt, in der Addierschaltung können,
wenn die Stücke von gewandelten digitalen Daten empfangen
werden, die letztlich gewandelten digitalen Daten aus den gewandelten
digitalen Daten in einer Zeitdauer T × ΔTUD erzeugt werden, die gleich P-mal dem Verzögerungszeitintervall ΔTUD ist.
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Im
Gegensatz dazu führen in einem herkömmlichen Wandler,
wenn eine Abtastperiode nach den Verriegelungsvorgängen
in den Addiereinheiten der (k – 1)-ten Stufe verstreicht,
die Addiereinheiten der k-ten Stufe die Verriegelungsvorgänge
durch. Das heißt, die Summe der Stücke von gewandelten digitalen
Daten wird aus den gewandelten digitalen Daten in einer Zeitdauer
P × Ts erzeugt, die gleich P-mal der Abtastperiode Ts ist.
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Demgemäß kann
die Zeitdauer, die für die Berechnungen der Addierschaltung
erforderlich ist, beträchtlich verkürzt werden.
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Weiterhin
berechnet jede Kodierschaltung die numerischen Daten aus kombinierten
Daten, die aus M verriegelten Daten bestehen, die in einer Reihenfolge
angeordnet sind, die einer Anordnungsreihenfolge der M Abtastpunkte
in dem Pulssignal entspricht, zu einer Zeit. Deshalb können
die numerischen Daten unmittelbar aus den M verriegelten Daten erzeugt
werden. Demgemäß kann die Zeitdauer, die erforderlich
ist, um einen analogen Eingangswert zu digitalen Daten zu wandeln, beträchtlich
verkürzt werden. Als Ergebnis kann der Wandler verwendet werden,
um Anwendungsprogramme auszuführen, die das Rückkoppeln
von digitalen Daten mit einer hohen Geschwindigkeit erfordern, so
dass ein Nachlaufregeln in einem Fahrzeug mit einer hohen Geschwindigkeit
durchgeführt werden kann.
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Weiterhin
erzeugt der Wandler die letztlich gewandelten digitalen Daten aus
M × N Stücken von verriegelten Daten. Deshalb
kann der Wandler den Wert des analogen Signals mit einer hohen Genauigkeit
zu digitalen Daten wandeln.
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KURZE BESCHREIBUNG DER ZEICHNUNG
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Die
vorliegende Erfindung wird nachstehend unter Bezugnahme auf die
beiliegende Zeichnung näher erläutert.
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Es
zeigt:
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1 ein
schematisches Blockschaltbild eines A/D-Wandlers im Stand der Technik;
-
2 ein
schematisches Blockschaltbild einer Addierschaltung des in 1 gezeigten
Wandlers;
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3 ein
Zeitablaufsdiagramm von Addierberechnungen, die in der in 2 gezeigten
Addierschaltung durchgeführt werden;
-
4 ein
Blockschaltbild eines A/D-Wandlers eines TAD-Typs gemäß einem
ersten Ausführungsbeispiel der vorliegenden Erfindung;
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5 ein
Zeitablaufsdiagramm von Abtasttakten, die in einer Takterzeugungsschaltung
des in 4 gezeigten Wandlers erzeugt werden;
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6 eine
Ansicht der Struktur einer Datenhalteschaltung des in 4 gezeigten
Wandlers;
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7 eine
erläuternde Ansicht eines Verriegelungszeitpunkts von Pulssignalen,
die aus einer Pulsverzögerungsschaltung des in 4 gezeigten A/D-Wandlers
ausgegeben werden;
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8 eine
erläuternde Ansicht des Verriegelungszeitpunkts von Pulssignalen,
wenn Zeitachsen für die Signale verschoben sind, um Pegeländerungszeiten
der Signale zueinander auszurichten;
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9 ein
Beispiel von binären Ziffern, die in Flipflopschaltungen
in den in 6 gezeigten Halteschaltungen
gehalten werden;
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10 eine
Schaltungsansicht der Struktur eines Kodierers des in 4 gezeigten
A/D-Wandlers;
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11 eine
Schaltungsansicht der Struktur eines Kodierers eines A/D-Wandlers
gemäß einer Ausgestaltung des ersten Ausführungsbeispiels
der vorliegenden Erfindung;
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12 ein
Blockschaltbild eines A/D-Wandlers eines TAD-Typs gemäß einem
zweiten Ausführungsbeispiel der vorliegenden Erfindung;
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13 eine
Ansicht der Struktur einer Datenhalteschaltung des in 12 gezeigten A/D-Wandlers;
-
14 ein
Blockschaltbild eines A/D-Wandlers eines TAD-Typs gemäß einem
dritten Ausführungsbeispiel der vorliegenden Erfindung;
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15A eine Ansicht der Struktur einer ersten Korrekturschaltung
des in 14 gezeigten A/D-Wandlers;
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15B eine Ansicht einer Korrektureinheit der in 15A gezeigten Korrekturschaltung;
-
15C eine Ansicht einer weiteren Korrektureinheit
der in 15A gezeigten Korrekturschaltung;
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15D eine Ansicht einer weiteren Korrektureinheit
der in 15A gezeigten Korrekturschaltung;
-
16A eine Ansicht der Struktur einer zweiten Korrektureinheit
des in 14 gezeigten A/D-Wandlers;
-
16B eine Ansicht einer Korrektureinheit der in 16A gezeigten Korrekturschaltung;
-
16C eine Ansicht einer weiteren Korrektureinheit
der in 16A gezeigten Korrekturschaltung;
-
16D eine Ansicht einer weiteren Korrektureinheit
der in 16A gezeigten Korrekturschaltung;
-
17 ein
Blockschaltbild eines A/D-Wandlers eines TAD-Typs gemäß einem
vierten Ausführungsbeispiel der vorliegenden Erfindung;
-
18 ein
Blockschaltbild einer Addierschaltung des in 17 gezeigten
A/D-Wandlers;
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19 ein
Blockschaltbild einer Addiertakt-Erzeugungsschaltung des in 17 gezeigten A/D-Wandlers;
-
20 ein
Zeitablaufsdiagramm von Addierberechnungen, die in der in 18 gezeigten
Addierschaltung durchgeführt werden;
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21 ein
Blockschaltbild eines A/D-Wandlers eines TAD-Typs gemäß einem
fünften Ausführungsbeispiel der vorliegenden Erfindung;
-
22 eine
Schaltungsansicht der Struktur einer Pulsauswahleinrichtung und
eines Kodierers des in 21 gezeigten A/D-Wandlers;
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23 ein
Blockschaltbild eines A/D-Wandlers eines TAD-Typs gemäß einem
sechsten Ausführungsbeispiel der vorliegenden Erfindung;
-
24 eine
Schaltungsansicht der Struktur einer Pulsauswahleinrichtung und
eines Kodierers des in 23 gezeigten A/D-Wandlers;
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25 ein
Blockschaltbild eines A/D-Wandlers eines TAD-Typs gemäß einem
siebten Ausführungsbeispiel der vorliegenden Erfindung;
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26A zeigt eine Schaltungsansicht eines Gatterpaars
gemäß einer Ausgestaltung der in 10 gezeigten
Schaltung; und
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16B eine Schaltungsansicht eines Gatterpaars gemäß einer
Ausgestaltung der in 11 und 24 gezeigten
Schaltung.
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DETAILLIERTE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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Ausführungsbeispiele
der vorliegenden Erfindung werden nun unter Bezugnahme auf die beiliegenden
Zeichnungen beschrieben, in welcher ähnliche Bezugszeichen ähnliche
Teile, Bauteile oder Elemente durchgängig durch die Beschreibung
bezeichnen, außer es ist anders angegeben.
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ERSTES AUSFÜHRUNGSBEISPIEL
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4 zeigt
ein Blockschaltbild eines A/D-Wandlers gemäß dem
ersten Ausführungsbeispiel der vorliegenden Erfindung.
Wie es in 4 gezeigt ist, weist ein Analog/Digital-
bzw. A/D-Wandler eines Zeit-Analog/Digital- bzw. TAD-Typs eine Pulsverzögerungsschaltung 2 und
eine Kodierschaltung 3 auf. Die Verzögerungsschaltung 2 weist
eine Mehrzahl von Verzögerungseinheiten DU auf, die in
M Stufen (M ist eine Ganzzahl gleich oder größer
als 2) angeordnet sind. Vorzugsweise ist der Wert M gleich der s-ten
Potenz von 2 (M = 2s; s ist eine Ganzzahl). Jede
Verzögerungseinheit DU ist aus einer Reihe von Gatterschaltungen,
wie zum Beispiel geradzahligen Invertern, ausgebildet. Die Verzögerungseinheiten DU
empfangen gleichzeitig ein analoges Eingangssignal (das heißt
ein Spannungssignal) Vin als eine Ansteuerspannung und weisen die
gleiche Verzögerungszeit Td auf, die einem Spannungspegel
des Signals Vin entspricht. Wenn der Pegel des Signals Vin erhöht
wird, wird die Verzögerungszeit Td verkürzt. Ein
Pulssignal PA geht durch eine Signalübertragungsleitung
Ls, auf welcher die Verzögerungseinheiten DU in Reihe angeordnet
sind, so dass der Puls PA in jeder der Verzögerungseinheiten
DU verzögert wird, die in Reihe angeordnet sind. Ausgangssignale D1 bis DM der Verzögerungseinheiten
DU werden zu der Kodierschaltung 3 gesendet. Das Ausgangssignal
Di (i = 1, 2, ... N) der Verzögerungseinheit
DU der i-ten Stufe bezeichnet das Pulssignal, das in den Verzögerungseinheiten
DU der ersten des i-ten Stufen verzögert wird, und jedes
Ausgangssignal Di ist um die Verzögerungszeit
Td von dem Ausgangssignal Di-1 verzögert.
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Die
Kodierschaltung 3 erzeugt A/D-gewandelte Daten (das heißt
gewandelte digitale Daten) DT, die ein Maß einer Bewegung
des Pulssignals PA anzeigen, das durch die Verzögerungseinheiten
DU gesendet wird, aus den Ausgangssignalen Di der
Verzögerungseinheiten DU. Die Bewegung des Pulssignals
hängt von der Verzögerungszeit Td ab. Deshalb wandelt
der Wandler 1 im Wesentlichen den Pegel des Signals Vin
zu A/D-gewandelten Daten DT, die dem Pegel des Signals Vin entsprechen.
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Die
Kodierschaltung 3 weist eine Datenhalteeinheit 41 und
eine Einheit 42 zum Erzeugen von gewandelten Daten auf.
Die Halteeinheit 41 weist eine Takterzeugungsschaltung 4 und
M Datenhalteschaltungen 5 auf, die den jeweiligen Verzögerungseinheiten
DU entsprechen. Die Takterzeugungsschaltung 4 erzeugt N
(N ist eine Ganzzahl kleiner gleich oder größer
als 2) Abtasttakte DK1, DK2, ... DKN aus
einem Referenztakt CKS, der eine Abtastperiode Ds anzeigt, um N
Abtastzeiten zu jeder Abtastperiode s zu bestimmen. Die Abtastperiode
Ds wird länger als die Verzögerungszeit Td festgelegt.
Die N Abtastzeiten sind in Intervallen von einer Einheitszeit ΔT
= Td/N, die gleich einem N-ten der Verzögerungszeit Td
ist, zueinander unterschiedlich. Die i-te Halteschaltung 5 verriegelt
das Ausgangssignal Di der entsprechenden
Verzögerungseinheit DU synchronisiert zu jedem der Abtasttakte
DKj (j = 1, 2, ..., N), um N Stücke von verriegelten Daten
zu jeder Abtastperiode Ds zu halten. Die N verriegelten Daten werden durch
N binäre Ziffern angezeigt, die N Werten zu N Abtastpunkten
des Ausgangssignals Di entsprechen, die
zu N Abtastzeiten der N Abtasttakte DKj verriegelt werden.
-
Die
Erzeugungseinheit 42 weist eine Pulsauswahleinrichtung
und einen Kodierer 6, eine Verriegelungsschaltung 7 und
eine Subtraktionsschaltung 8 auf. Der Kodierer 6 empfängt
M × N Stücke von verriegelten Daten, die M × N
Abtastpunkten aus den Halteschaltungen 5 entsprechen, als
ein einzelnes Stück von kombinierten Daten Q zu jeder Abtastperiode
Ts derart, dass die M × N verriegelten Daten der kombinierten
Daten Q in einer Reihenfolge angeordnet sind, die einer Anordnungsreihenfolge
der M × N Abtastpunkten in dem Pulssignal PA entspricht. Der
Kodierer 6 wandelt die kombinierten Daten Q zu numerischen
Daten, die eine Position (das heißt eine ansteigende Flanke)
des Pulses des Pulssignals PA in der Pulsverzögerungsschaltung 2 anzeigen.
Die Verriegelungsschaltung 7 verriegelt die numerischen Daten
des Kodierers 6 synchronisiert zu dem Abtasttakt CKN der Schaltung 4 zu jeder Abtastperiode
Ts und gibt weiter numerische Daten aus, die unmittelbar vor der
Abtastperiode Ts verriegelt werden. Die Subtraktionsschaltung 8 subtrahiert
die numerischen Daten der Verriegelungsschaltung 7 von
den numerischen Daten des Kodierers 6 zu jeder Abtastperiode Ts,
um A/D-gewandelte Daten DT zu erzielen, die eine Bewegung des Pulses
des Pulssignals PA in einer Abtastperiode Ts anzeigen. Die Bewegung
hängt von der Verzögerungszeit Td ab, so dass
die A/D-gewandelten Daten dem Spannungspegel des analogen Eingangsignals
Vin entsprechen.
-
Hier
im weiteren Verlauf werden die Struktur und die Funktionsweise der
Kodierschaltung 3 im Detail beschrieben.
-
5 zeigt
ein Zeitablaufsdiagramm der Abtasttakte TK1 bis TKN,
die in der Schaltung 4 erzeugt werden. Wie es in 5 gezeigt
ist, weist jeder Abtasttakt TKj eine Puls
zu jeder Abtastperiode Ts auf. Die Phase von jedem Abtasttakt TKj-1 ist um die Einheitszeit ΔT =
Td/N zu der des Abtasttakts TKJ verzögert.
-
Da
die Einheitszeit ΔT in den Abtasttakten TK
j von
der Verzögerungszeit Td der Verzögerungseinheiten
DU abhängt, kann die Schaltung
4 aus dem gleichen
Typ von digitalen Elementen wie den der Verzögerungseinheit
DU derart ausgebildet werden, dass die Schaltung
4 das
analoge Eingangssignal Vin empfängt, um die Verzögerungszeit
Td zu bestimmen, die dem Spannungspegel des Signals Vin entspricht.
Zum Beispiel ist, wenn jede Verzögerungseinheit DU aus
einer Reihe von N Gatterschaltungen ausgebildet ist, um eine Verzögerungszeit Td/N
in jeder Gatterschaltung aufzuweisen, ein Verzögerungsabschnitt
der Schaltung
4 aus dem gleichen Typ von Gatterschaltungen
wie demjenigen der Verzögerungseinheit DU ausgebildet.
In diesem Fall wird der Referenztakt TKS in N – 1 Gatterschaltungen,
die in Reihe angeordnet sind, verzögert, wird der Takt
CKS als der Abtasttakt TK
N verwendet und
werden die Abtasttakte CK1 bis CK
N-1 aus
den N – 1 Gatterschaltungen ausgegeben. Weiterhin ist,
wenn jede Verzögerungseinheit DU aus einem einzelnen Inverter
ausgebildet ist, der eine Verzögerungszeit Td aufweist,
ein Verzögerungsabschnitt der Schaltung
4 zum
Beispiel aus N Invertern ausgebildet, die unterschiedliche Schwellwerte
aufweisen. In diesem Fall sind die Inverter parallel zueinander
angeordnet, um ein Eingangssignal zu empfangen, dessen Pegel allmählich
geändert wird, so dass die Inverter die N Abtasttakte CK
j ausgeben, wenn der Pegel des Eingangssignals
die jeweiligen Schwellwerte erreicht. Dieses Verfahren ist in der
JP-2004-357030 offenbart.
-
Die
i-te Halteschaltung 5 verriegelt das Ausgangssignal Di der entsprechenden Verzögerungseinheit
DU synchronisiert zu jedem der Abtasttakte TKj zu
jeder Abtastperiode Ts, um N Werte von N Abtastpunkten des Ausgangssignals
Di zu N Abtastzeiten, die durch die jeweiligen
Abtasttakte CK1 bis CKN angezeigt werden,
als N Stücke von verriegelten Daten Qi,1 bis
Qi,N zu halten, die aus dem Ausgangssignal
Di abgeleitet werden. Wenn der Wert des
Abtastpunkts hoch ist, hält die Schaltung 5 die
binäre Ziffer von „1" als die verriegelten Daten.
Wenn der Wert des Abtastpunkts niedrig ist, hält die Schaltung 5 die binäre
Ziffer von „0" als die verriegelten Daten. Weiterhin gibt
jede Halteschaltung 5 N Stücke von verriegelten
Daten Qi,1 bis Qi,N zu
jeder Abtastperiode Ts aus. Deshalb hält die i-te Haltschaltung 5 Daten
einer Länge von N Bit, die aus N Stücken von Daten
Qi,1 bis Qi,N bestehen,
und gibt diese zu jeder Abtastperiode Ts aus.
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6 zeigt
eine Ansicht der Struktur von jeder Halteschaltung 5. Wie
es in 6 gezeigt ist, weist die i-te Halteschaltung 5 N
Flipflopschaltungen (das heißt Verriegelungsschaltungen)
Fi1 bis FiN auf, die parallel zueinander
angeordnet sind. Jede Flipflopschaltung Fij verriegelt das Ausgangssignal
Di synchronisiert zu dem Abtasttakt CKj, um einen Wert des Ausgangssignals Di als verriegelte Daten Qi,j zu halten,
und gibt die Daten Qij aus.
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7 zeigt
eine erläuternde Ansicht, die einen Abtastzeitpunkt der
Ausgangssignale Di in den Halteschaltungen 5 zeigt.
In 7 ist die Anzahl N zur Erleichterung einer Erläuterung
auf 4 festgelegt.
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Wie
es in der unteren Hälfte von 7 gezeigt
ist, wird in dem tatsächlichen Betrieb der Verzögerungseinheiten
DU der Pegel des Ausgangssignals Di der
Verzögerungseinheit DU nicht augenblicklich geändert,
so dass ein Punkt, der an einem Mittelwert der hohen und niedrigen
Pegel des Ausgangssignals Di festgelegt
ist, als ein Pegeländerungs-Beurteilungspunkt Pc festgelegt
ist. Wenn ein Signalpegel empfangen wird, der gleich oder größer
als der Pegel des Punkts Pc ist, beurteilt jede Halteschaltung 5, dass
der Signalpegel hoch ist. Wenn ein Signalpegel empfangen wird, der
niedriger als der Pegel des Punkts Pc ist, beurteilt jede Halteschaltung 5,
dass der Signalpegel niedrig ist. Jedes Ausgangssignal Di wird synchronisiert
zu den Abtasttakten CK4, CK3, CK2 und CK1 in dieser Reihenfolge
verriegelt. Deshalb ist die Verriegelungszeit der Ausgangssignale
Di synchronisiert zu dem Abtasttakt CK4
die früheste aus denjenigen, die zu den Abtasttakten CK1
bis CK4 synchronisiert sind, und ist die Verriegelungszeit der Ausgangssignale
Di, die zu dem Abtasttakt CK1 synchronisiert
sind, die späteste.
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In
dem Beispiel, das in 7 gezeigt ist, ist, wenn das
Ausgangssignal D1 synchronisiert zu den Abtasttakten CK1 bis CK4
verriegelt wird, der Puls des Signals PA bereits verstrichen. In
diesem Fall hält die erste Halteschaltung 5 die
verriegelten Daten Q1,1 bis Q1,4 zusammen,
die auf den Durchgangspegel (das heißt einem hohen Pegel
von „1") festgelegt sind. Bezüglich des Ausgangssignals
D2 hält die zweite Halteschaltung 5 die verriegelten
Daten Q2,1, Q2,2 und
Q2,3, die auf den Durchgangspegel festgelegt sind,
und hält die verriegelten Daten Q2,4,
die auf den Nichtdurchgangspegel (das heißt einem niedrigen Pegel
von „0") festgelegt sind, der anzeigt, dass das Ausgangssignal
D2 noch nicht durchgegangen ist. Bezüglich den Ausgangssignalen
D3 und D4 halten die dritten und vierten Halteschatlungen 5 die
verriegelten Daten Q3,1 bis Q3,4 und
Q4,1 bis Q4,4 zusammen, die
auf den Nichtdurchgangspegel festgelegt sind.
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Die
Datenhalteeinheit 41 gibt die 4 × 4 Stücke
von verriegelten Daten Q1,1, Q1,2,
Q1,3, Q1,4, Q2,1, Q2,2, Q2,3, Q2,4, Q3,1, Q3,2, Q3,3, Q3,4, Q4,1, Q4,2, Q4,3, Q4,4 aus, die
in einer besonderen Reihenfolge angeordnet sind, und der Kodierer 6 empfängt
die verriegelten Daten, die in der besonderen Reihenfolge angeordnet
sind, als ein Stück von kombinierten Daten Q. Die Anordnungsreihenfolge
der verriegelten Daten in den kombinierten Daten Q stimmt mit der
besonderen Reihenfolge der verriegelten Daten überein,
die aus der Einheit 41 ausgegeben werden. In dem allgemeinen
Fall der Anzahlen M und N gibt die Datenhalteeinheit 41 die
M × N Stücke von verriegelten Daten Q1,1,
..., Q1,N, Q2,1,
..., QM,N, aus, die in der besonderen Reihenfolge
angeordnet sind, und empfängt der Kodierer 6 die
verriegelten Daten in einem Stück als ein Stück
von kombinierten Daten Q einer Länge von M × N
Bit, welche aus den M × N Stücken von verriegelten
Daten bestehen, die in der besonderen Reihenfolge angeordnet sind.
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Der
Kodierer 6 wandelt die kombinierten Daten Q zu numerischen
Daten zu einer Zeit. Die numerischen Daten zeigen eine Pulsposition
des Pulssignals PA an, wie es später im Detail beschrieben
wird.
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Die
Anordnungsreihenfolge der verriegelten Daten Qij wird
im Detail unter Bezugnahme auf 7 und 8 beschrieben. 8 zeigt
eine erläuternde Ansicht, die einen Verriegelungszeitpunkt
der Ausgangssignale Di in den Halteschaltungen 5 zeigt, wenn
Zeitachsen für die Ausgangssignale Di verschoben
sind, um die Pegeländerungszeiten der Ausgangssignale Di zueinander auszurichten.
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Wie
es in 7 gezeigt ist, ist eine Pegeländerungszeit
des Ausgangssignals Di+1 um die Verzögerungszeit
Td später als die des Ausgangssignals Di und
ist die Verzögerungszeit Td von der frühesten Verriegelungszeit
des Abtasttakts CKN zu der spätesten
Verriegelungszeit des Abtasttakts CKN um
die Einheitszeit ΔT = Td/N länger als eine Zeitdauer
Td × (N – 1)/N. Die M × N Abtastpunkte
der unterschiedlichen Ausgangssignale Di sind
im Wesentlichen auf dem Pulssignal PA angeordnet, das durch die
Signalübertragungsleitung Ls gesendet wird.
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Wie
es in 8 gezeigt ist, ist notwendiger Weise, wenn der
Abtastpunkt, der den verriegelten Daten Qi+1,1 entspricht,
der hohe Pegel ist, der Abtastpunkt, der den verriegelten Daten
Qi,4 (die Daten Qi,N darstellen)
entspricht, notwendiger Weise der hohe Pegel. Im Gegensatz dazu
ist notwendiger Weise, wenn der Abtastpunkt, der den Daten Qi,4 entspricht, der niedrige Pegel ist, der
Abtastpunkt, der den Daten Qi+1,1 entspricht,
der niedrige Pegel. Deshalb empfängt der Kodierer 6 in
dem allgemeinen Fall der Anzahlen M und N die M × N Stücke
von verriegelten Daten Qi,j der Einheit 41 als
die kombinierten Daten Q derart, dass die M × N Stücke
von verriegelten Daten Qi,j, die den M × N
Abtastpunkten entsprechen, in den kombinierten Daten Q in einer
Reihenfolge angeordnet sind, die einer Anordnungsreihenfolge der
M × N Abtastpunkte in dem gleichen Pulssignal PA entspricht,
die durch die Signalübertragungsleitung Ls gesendet werden.
In diesem Ausführungsbeispiel der vorliegenden Erfindung
sind die verriegelten Daten Qi,j angeordnet,
um die Daten Q1,1 an die Position des obersten
Bits der kombinierten Daten Q zu bringen. Das heißt, die
M × N Stücke von verriegelten Daten Qi,j sind
in den kombinierten Daten Q in einer Reihenfolge angeordnet, in
welcher die verriegelten Daten eine Pegeländerung des Pulssignals
PA erfassen, das durch die Signalübertragungsleitung Ls
gesendet wird.
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Wenn
die M × N Abtastpunkte angeordnet sind, um den Punkt Pc
des Pulssignals PA zu kreuzen, bestehen die kombinierten Daten Q
aus einer Gruppe einer oberen binären Ziffer (von oberen
binären Ziffern) „1" und einer Gruppe einer unteren
binären Ziffer (von unteren binären Ziffern) „0",
die durch eine Bitgrenze unterteilt sind.
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Ein
Beispiel der kombinierten Daten Q, die auf der Grundlage des Beispiels
erzielt werden, das in 7 gezeigt ist, wird nachstehend
unter Bezugnahme auf 9 beschrieben. 9 zeigt
ein Beispiel von verriegelten Daten Q, die in den Flipflopschaltungen
Fij der Halteschaltungen 5 gehalten werden. In 9 ist
zur Vereinfachung einer Erläuterung M = 4 und N = 4 festgelegt.
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Wie
es in 9 gezeigt ist, hält jede der Flipflopschaltungen
Fij der Einheiten 41 eine Ziffer „1" oder „0"
und erzielt der Kodierer 6 eine Folge von Bits „1111
1110 0000 0000", die aus Q1,1, Q1,2, ..., Q1,4, Q2,1, ..., Q2,4, Q3,1, ..., Q3,4, Q4,1, ... und Q4,4 bestehen,
die in dieser Reihenfolge als ein Stück von kombinierten Daten
Q angeordnet sind. Wenn die binären Ziffern in den kombinierten
Daten Q mindestens eine Ziffer „0" und eine Ziffer „1"
enthalten, weisen die kombinierten Daten Q notwendiger Weise eine
Bitgrenze „0" und „1" auf. In den kombinierten
Daten Q sind die Ziffern, die an den Positionen angeordnet sind,
die höher als die Bitgrenze sind, zusammen auf „1"
gesetzt, und sind die Ziffern, die an den Positionen angeordnet sind,
die niedriger als die Bitgrenze sind, zusammen auf „0"
gesetzt. Deshalb entspricht die Bitgrenze der kombinierten Daten
Q der Pulsposition des Pulssignals PA.
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Hier
im weiteren Verlauf werden die M × N Stücke von
verriegelten Daten Qi,j der kombinierten Daten
Q jeweils durch binäre Ziffern (Bits) Q0,
Q1, Q2, ... und
QMN-1 ausgedrückt. Das erste oder
obere Bit Q0, das an der Spitze der kombinierten
Daten Q angeordnet ist, bezeichnet die verriegelten Daten Q1,1 und das letzte Bit QMN-1 , das an dem Unteren der kombinierten Daten
Q angeordnet ist, bezeichnet die verriegelten Daten QM,N.
-
10 zeigt
eine Schaltungsansicht, die die Struktur des Kodierers 6 zeigt.
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Wie
es in 10 gezeigt ist, weist der Kodierer 6 eine
Pulsauswahleinrichtung (das heißt eine Grenzenbestimmungseinheit) 6a,
welche eine Position des Pulses des Pulssignals PA aus Positionen
des Signals PA durch Bestimmen einer Position der Bitgrenze in den
kombinierten Daten Q auswählt, und einen Kodierer (das
heißt eine Einheit zum Erzeugen von numerischen Daten) 6b auf,
welcher die ausgewählte Position des Pulses zu numerischen
Daten kodiert, die der Position der Pulsflanke des Signals PA entsprechen.
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Die
Pulsauswahleinrichtung 6a weist M × N – 1
Exklusiv-ODER-Schaltungen XOR, welche gleichzeitig Exklusiv-ODER-Verknüpfungen
für M × N Komponenten der kombinierten Daten Q
durchführen, einen ersten Inverter NOT, welcher das obere
Bit Q0 der kombinierten Daten Q als erstes
Positionsausgangssignal Pk (k = 0) zu einem
invertierten Ausgangssignal invertiert, und M × N – 1
zweite Inverter NOT auf. Die k-te Schaltung XOR empfängt
Werte der Bits Qk-1 und Qk (k
= 1, 2, ..., M × N – 1), die in den kombinierten
Daten Q aneinander angrenzen und gibt ein Ergebnis einer Exklusiv-ODER-Verknüpfung für
die Werte der Bits Qk-1 und Qk als
ein nicht invertiertes Ausgangssignal aus. Jeder zweite Inverter NOT
invertiert das nicht invertierte Ausgangssignal der entsprechenden
Schaltung XOR zu einem invertierten Ausgangssignal. Die Kombination
des invertierten Ausgangssignals und des nicht invertierten Ausgangssignals,
die der k-ten Schaltung XOR entsprechen, wird als ein Positionsausgangssignal
Pk (k = 1, 2, ..., M × N – 2)
bezeichnet und das invertierte Ausgangssignal der (M × N – 1)-ten
Schaltung XOR wird als ein Positionsausgangssignal Pk (k
= M × N – 1) bezeichnet. Deshalb gibt die Pulsauswahleinrichtung 6a die
Positionsausgangssignale Pk (k = 0, 1, ..., M × N – 1)
aus.
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Wenn
der Wert des oberen Bits Q0 der kombinierten
Daten Q auf den Nichtdurchgangspegel (das heißt den niedrigen
Pegel) festgelegt ist, wird das Positionsausgangssignal Po aktiv
(das heißt der hohe Pegel). Wenn der Wert des oberen Bits
Q0 der kombinierten Daten Q auf den Durchgangspegel (das
heißt den hohen Pegel) festgelegt ist, wird das Positionsausgangssignal
Po nicht aktiv (das heißt der niedrige Pegel). Wenn Werte
der Bits Qk-1 und Qk, die
aneinander angrenzen, zueinander unterschiedlich sind, wird das
nicht invertierende Ausgangssignal des Positionsausgangssignals
Pk (k = 1, 2, ..., M × N – 1)
aktiv (das heißt der hohe Pegel) und wird das invertierte
Ausgangssignal des Positionsausgangssignals Pk nicht
aktiv (das heißt der niedrige Pegel). Wenn Werte der Bits
Qk-1 und Qk, die
aneinander angrenzen, zueinander gleich sind, wird das nicht invertierte
Ausgangssignal des Positionsausgangssignals Pk (k
= 1, 2, ..., M × N – 1) nicht aktiv (das heißt
der niedrige Pegel) und wird das invertierte Ausgangssignal des
Positionsausgangssignals Pk aktiv (das heißt
der hohe Pegel).
-
Der
Kodierer 6b weist eine Mehrzahl von Ausgangsleitungen L0
auf, deren Anzahl gleich P (P = [log2(M × N)];
[X] zeigt einen Wert an, der durch Erheben eines Bruchs Fx des Werts
X erzielt wird, [X] = X + 1 – Fx, wenn Fx > 0 ist, [X] = X, wenn
Fx = 0 ist) und M × N Schaltnetze SCk (k
= 0, 1, ..., M × N – 1) auf, die die Positionsausgangssignale
Pk empfangen. In diesem Ausführungsbeispiel
der vorliegenden Erfindung ist die Anzahl P gleich log2(M × N).
Die p-te (p = 0, 1, ..., p – 1) Ausgangsleitung L0 entspricht
der (p + 1)-ten Bitposition in einer Bitfolge der numerischen Daten
und zeigt einen Wert von 2p an, wenn sie
auf den hohen Pegel festgelegt ist.
-
Das
Schaltnetz SC0 weist P erste Transistoren
(das heißt erste Schaltelemente) auf, die mit den p Ausgangsleitungen
L0 verbunden sind. Das Schaltnetz SCM×N-1 weist
P zweite Transistoren (das heißt zweite Schaltelemente)
auf, die mit den P Ausgangsleitungen L0 verbunden sind. Jeder erste
Transistor ist zum Beispiel aus einem n-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistor
bzw. -MOSFET ausgebildet. Jeder zweite Transistor ist zum Beispiel
aus einem p-Kanal-MOSFET ausgebildet. Wenn der Dezimalwert k (k
= 1, 2, ..., M × N – 2), der durch eine Bitfolge
in binärischer Nummerierung ausgedrückt ist, ein
Bit (Bits) von „1" an einer besonderen Bitposition (an
besonderen Bitpositionen) der Folge aufweist, weist das Schaltnetz
SCk einen zweiten Transistor (zweite Transistoren),
die mit einer besonderen Ausgangsleitung (besonderen Ausgangsleitungen)
LO verbunden sind, die der besonderen Bitposition (besonderen Bitpositionen)
entsprechen, und einen ersten Transistor (erste Transistoren) auf, die
mit der anderen Ausgangsleitung (den anderen Ausgangsleitungen)
LO verbunden sind. Zum Beispiel weist das Schaltnetz SC13 (der
Wert 13 ist durch eine Bitfolge „1101" ausgedrückt)
drei zweite Transistoren auf, die mit der nullten Ausgangsleitung
LO, die einen Wert von 20 anzeigt, der zweiten
Ausgangsleitung LO, die einen Wert von 22 anzeigt,
und der dritten Ausgangsleitung LO verbunden sind, die einen Wert
von 23 anzeigt.
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Das
Gate von jedem ersten Transistor ist mit dem Ausgang des ersten
Inverters NOT oder dem Ausgang einer Schaltung XOR verbunden, um
das Positionsausgangssignal P0 oder das
nicht invertierte Ausgangssignal des Positionsausgangssignals Pk (k = 1, 2, ..., M × N – 2)
zu empfangen. Die Source von jedem ersten Transistor ist an Masse
gelegt und der Drain von jedem ersten Transistor ist mit einer Ausgangsleitung
LO verbunden. Wenn das Gate von jedem ersten Transistor ein Signal
eines niedrigen Pegels empfängt, ist der Transistor geschlossen.
Wenn das Gate von jedem ersten Transistor ein Signal eines hohen
Pegels empfängt, ist der Transistor geöffnet,
um die entsprechende Ausgangsleitung L0 auf den niedrigen Pegel
zu setzen. Das Gate von dem zweiten Transistor ist mit dem Ausgang
des zweiten Inverters NOT verbunden, um das Positionsausgangssignal
PMN-1 oder das invertierte Ausgangssignal
des Positionsausgangssignals Pk (k = 1,
2, ..., M × N – 2) zu empfangen. Die Source von
jedem zweiten Transistor ist mit einem Anschluss einer hohen Spannung
verbunden und der Drain von jedem zweiten Transistor ist mit einer
Ausgangsleitung L0 verbunden. Wenn das Gate von jedem zweiten Transistor
ein Signal eines hohen Pegels empfängt, ist der Transistor
geschlossen. Wenn das Gate von jedem zweiten Transistor ein Signal
eines niedrigen Pegels empfängt, ist der Transistor geöffnet,
um die entsprechende Ausgangsleitung L0 auf den hohen Pegel zu setzen.
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Bei
dieser Struktur des Kodierers 6 ist, wenn der Puls des
Pulssignals PA noch nicht durch irgendeine Verzögerungseinheit
Du gegangen ist, das obere Bit Q0 der kombinierten
Daten Q notwendiger Weise auf den niedrigen Pegel gesetzt und ist
das invertierte Ausgangssignal des ersten Inverters NOT auf den
hohen Pegel gesetzt. In diesem Fall sind alle Transistoren des Schaltnetzes
SC0 geöffnet, um alle Ausgangsleitungen
L0 auf den niedrigen Pegel zu setzen. Deshalb gibt der Kodierer 6 einen
Wert, der auf 0 gesetzt ist, als numerische Daten aus, die der Pulsposition
des Signals PA entsprechen.
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Wenn
der Puls des Pulssignals PA durch mindestens eine Verzögerungseinheit
DU gegangen ist, um die Bitgrenze der kombinierten Daten Q zwischen
Bits Qk-1 und Qk anzuordnen,
die auf unterschiedliche Werte gesetzt sind, geben die anderen Schaltungen
XOR als die k-te Schaltung XOR Signale eines niedrigen Pegels aus,
und geben die zweiten Inverter NOT, die derartigen Schaltungen XOR
entsprechen, Signale eines hohen Pegels aus. Deshalb sind die anderen
Transistoren der Schaltnetze als das Schaltnetz SCk geschlossen,
um Ausgangsleitungen LO, die mit den Transistoren verbunden sind, auf
eine hohe Impedanz zu setzen. Im Gegensatz dazu gibt die k-te Schaltung
XOR, die die Bits Qk-1 und Qk empfängt,
ein Signal eines hohen Pegels aus und gibt der zweite Inverter NOT,
der dieser Schaltung XOR entspricht, ein Signal eines niedrigen
Pegels aus. Deshalb wird der zweite Transistor (werden die zweiten
Transistoren) des Schaltnetzes SCk geöffnet,
um eine besondere Ausgangsleitung (besondere Ausgangsleitungen)
LO, die mit dem zweiten Transistor (den zweiten Transistoren) der
Schaltung SCk verbunden sind, auf den hohen
Pegel zu setzen, und sind der erste Transistor (die ersten Transistoren)
des Schaltnetzes SCk geöffnet,
um die andere Ausgangsleitung (die anderen Ausgangsleitungen) LO
auf den niedrigen Pegel zu setzen.
-
Da
die besonderen Ausgangsleitungen LO, die auf den hohen Pegel gesetzt
sind, den Dezimalwert k anzeigen, der durch die Bitfolge (das heißt eine
Folge von Bits DTEN <P-1>,
DTEN<P-2>,- -, DTEN<1>, DTEN<0>) in binärer
Nummerierung ausgedrückt ist, gibt der Kodierer 6 numerische
Daten einer Länge von P Bit aus, die den Dezimalwert k
anzeigen. Weiterhin zeigt die Bitgrenze zwischen den Bits Qk-1 und Qk der kombinierten
Daten Q an, dass der Puls des Pulssignals PA zwischen zwei angrenzenden
Abtastpunkten des Pulssignals PA angeordnet ist, die den Bits Qk-1 und Qk entsprechen.
Deshalb gibt der Kodierer 6 numerische Daten aus, die die
Pulsposition des Signals PA anzeigen.
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Wenn
zwei Werte des Pulssignals PA, die den Bits Qk-1 und
Qk entsprechen, die auf unterschiedliche
Werte gesetzt sind, durch die i-te Halteschaltung 5 synchronisiert
zu zwei Abtasttakten CKj – 1 und CKj verriegelt
sind, wird es sichergestellt, dass der Puls des Signals PA zwischen
den Verzögerungseinheiten DU der i-ten und (i + 1)-ten
Stufen zu einer Zeit zwischen Abtastzeiten der Abtasttakte CKj-1 und CKj angeordnet
ist. Im Gegensatz dazu wird es, wenn die i-ten und (i + 1)-ten Halteschaltungen 5 jeweilige
Werte des Pulssignals PA, die den Bits Qk-1 und
Qk entsprechen, synchronisiert zu zwei Abtasttakten
CK1 und CkN verriegeln, sichergestellt,
dass der Puls des Signals PA genau in der Verzögerungseinheit
DU der (i + 1)-ten Stufe zu einer Zeit zwischen der Abtastzeit des
Abtasttakts CK1 und der Abtastzeit des Abtasttakts CKN der
nächsten Abtastperiode verzögert wird. Deshalb
wird die Pulsposition des Signals PA mit einer Auflösung
bestimmt, die der Einheitszeit Td/N entspricht.
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Wenn
das untere Bit QMN-1 der kombinierten Daten
Q auf den Durchgangspegel gesetzt ist, werden alle Bits der kombinierten
Daten Q auf den hohen Pegel gesetzt. Das heißt, der Puls
des Pulssignals PA ist bereits von den Verzögerungseinheiten
Du weggegangen. Deshalb erfasst keine Halteschaltung 5 einen
Puls des Pulssignals PA. In diesem Fall werden alle Transistoren
geschlossen, um alle Ausgangsleitungen L0 auf eine hohe Impedanz
zu setzen, so dass der Kodierer 6 keine numerischen Daten
ausgibt.
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Die
Verriegelungsschaltung 7 verriegelt die numerischen Daten
des Kodierers 6 synchronisiert zu dem Abtasttakt CKN der Schaltung 4 zu jeder Abtastperiode
Ts und gibt andere numerische Daten aus, die unmittelbar vor der
Abtastperiode Ts verriegelt worden sind, und die Subtraktionsschaltung 8 subtrahiert
die numerischen Daten der Verriegelungsschaltung 7 von
den numerischen Daten des Kodierers 6, um einen subtrahierten
Wert als A/D-gewandelte Daten DT zu erzielen.
-
Da
die A/D-gewandelten Daten DT eine Differenz zwischen der Pulsposition
des Pulssignals PA zu der Messzeit und der Pulsposition des Pulssignals A
zu einer Zeit um die Abtastperiode Ts früher als die Messzeit
anzeigen, bezeichnen die A/D-gewandelten Daten DT numerische Daten,
die einem Maß einer Bewegung des Pulssignals PA während
einer Abtastperiode Ts entsprechen. Da die Verzögerungszeit
Td mit dem Spannungspegel des analogen Eingangssignals Vin geändert
wird, wird das Maß einer Bewegung des Pulssignals PA mit
dem Pegel des analogen Eingangssignals Vin geändert. Dieses
Maß einer Bewegung ist an einer Auflösung bestimmt,
die der Einheitszeit Td/N entspricht. Deshalb gibt die Kodierschaltung 3 die
A/D-gewandelten Daten DT aus, die dem Spannungspegel des analogen
Eingangssignals Vin entsprechen, so dass der Wandler 1 den Spannungspegel
des analogen Eingangssignals Vin zu einem numerischen Wert wandeln
kann.
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Wie
es zuvor beschrieben worden ist, weist in dem Wandler 1 gemäß diesem
Ausführungsbeispiel der vorliegenden Erfindung jede der
Verzögerungseinheiten DU die Verzögerungszeit
Td auf, die sich mit dem Spannungspegel des analogen Eingangssignals
Vin ändert, und wird das Pulssignal PA in den Verzögerungseinheiten
DU der Verzögerungsschaltung 2 um die Verzögerungszeit
Td eines nach dem anderen verzögert. Die Datenhalteeinheit 41 verriegelt
die Ausgangssignale D1 bis DN der Verzögerungseinheit
DU synchronisiert zu jedem der Abtasttakte CK1 bis
zu CKN zu jeder Abtastperiode Ts, um M × N
Stücke von verriegelten Daten Q1 bis
QM,N, die M × N Werten entsprechen,
an M × N Abtastpunkten der Ausgangssignale D1 bis DM zu halten. Die Abtastpunkte der Ausgangssignale
D1 bis DM entsprechen Abtastpunkten des
Pulssignals PA. Der Kodierer 6 empfängt die M × N
Stücke von verriegelten Daten Q1,1,
bis QM,N in einem Stück als ein
Stück von kombinierten Daten Q einer Länge von
(M × N) Bit, die in einer Reihenfolge angeordnet sind,
die einer Anordnungsreihenfolge der Abtastpunkte entspricht, die
in dem Pulssignal PA angeordnet sind, zu jeder Abtastperiode Ts.
Der Kodierer 6 wandelt die kombinierten Daten Q zu numerischen
Daten, die eine Pulsposition des Pulssignals PA anzeigen, zu einer Zeit
zu jeder Abtastperiode Ts. Die Subtraktionsschaltung 8 berechnet
A/D-gewandelte Daten DT, die eine Bewegung des Pulses des Pulssignals
PA anzeigen, aus den numerischen Daten, die derzeit berechnet werden,
und den numerischen Daten, die unmittelbar eine Abtastperiode Ts
zuvor berechnet werden. Die Bewegung hängt von der Verzögerungszeit Td
ab, so dass die A/D-gewandelten Daten DT dem Spannungspegel des
analogen Eingangssignals Vin entsprechen.
-
Deshalb
werden in diesem Ausführungsbeispiel der vorliegenden Erfindung
die M × N Stücke von verriegelten Daten Q1,1D bis QM,N, die
M × N Werten an M × N Abtastpunkten des Pulssignals
PA entsprechen, aus M Ausgangssignalen von M Verzögerungseinheiten
DU erzielt, wie wenn die M × N Stücke von M × N
Ausgängen von M × N Verzögerungseinheiten
DU verriegelt worden wären, die die Verzögerungszeit
Td/N aufweisen.
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Demgemäß kann,
obgleich das Pulssignal PA tatsächlich in jeder von M Verzögerungseinheiten DU
verzögert wird, die die Verzögerungszeit Td aufweist,
die Pulsposition des Pulssignals PA mit einer Auflösung
bestimmt werden, die der Einheitszeit ΔT = Td/N entspricht,
die kürzer als die Verzögerungszeit Td ist. Das
heißt, der Wandler 1 kann den Spannungspegel des
analogen Signals Vin mit einer hohen Genauigkeit zu digitalen Daten
wandeln.
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Weiterhin
verarbeitet der herkömmliche Wandler 101, der
in 1 gezeigt ist, die M × N Stücke
von Daten als N Stücke von Daten einer Länge von
M Bit getrennt, die synchronisiert zu den jeweiligen Abtasttakten
Ck1 bis CKN erzielt
werden, um die Summe der N Stücke von Daten einer Länge
von M Bit in P (N = 2P) Schritten zu berechnen,
die den P Stufen entsprechen. Im Gegensatz dazu behandelt der Wandler 1 gemäß diesem
Ausführungsbeispiel der vorliegenden Erfindung die M × N
Stücke von verriegelten Daten Q1^,1 bis
QM,N, die in einer Reihenfolge angeordnet
sind, die einer Anordnungsreihenfolge von M × N Abtastpunkten
in dem Pulssignal PA entsprechen, als einzelne kombinierte Daten
einer Länge von M × N Bit in einem Stück
und wandelt die kombinierten Daten Q zu numerischen Daten, die eine Pulsposition
des Pulssignals PA anzeigen, zu einer Zeit. Bei dieser Wandlung
erfordert der Wandler 1 keinerlei Addierschaltung, wie
zum Beispiel der Addierschaltung 110, die in dem herkömmlichen
Wandler 101 angeordnet ist, so dass kein Verriegelungsvorgang
für Haltedaten um die vorbestimmte Zeitdauer durchgeführt
wird. Deshalb können die A/D-gewandelten Daten DT unmittelbar
aus den kombinierten Daten Q, die synchronisiert zu den Abtasttakten
auf der Grundlage des Referenztakt CKS erzielt werden, vor der nächsten
Referenzzeit CKS erzielt werden. Demgemäß kann
die Zeitdauer, die erforderlich ist, um einen analogen Eingangswert
zu digitalen Daten zu wandeln, beträchtlich verkürzt werden.
Als Ergebnis kann der A/D-Wandler verwendet werden, um Anwendungsprogramme,
die das Rückkoppeln von A/D-gewandelten Daten erfordern, mit
einer hohen Geschwindigkeit auszuführen, so dass ein Nachlaufregeln
in einem Fahrzeug mit einer hohen Geschwindigkeit durchgeführt
werden kann.
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Weiterhin
weist der Wandler 1 eine Normalisierungseinheit auf, die
aus der Verriegelungsschaltung 7 und der Subtraktionsschaltung 8 besteht,
um die numerischen Daten zu normalisieren. Das heißt, obgleich
die Bewegung des Pulssignals PA von dem Spannungspegel des analogen
Signals Vin abhängt, wird das Maß dieser Bewegung
in dem Pulssignal P/A in dieser Normalisierung bestimmt. Obgleich
der herkömmliche Wandler 101 viele Normalisierungseinheiten
(zum Beispiel Verriegelungsschaltungen 109) aufweist, erfordert
der Wandler 1 lediglich eine Normalisierungseinheit. Demgemäß kann,
obgleich die Anzahl von Daten, die zu jeder Abtastperiode in diesem
Ausführungsbeispiel der vorliegenden Erfindung erzielt
wird, die gleiche wie die in dem herkömmlichen Wandler 101 ist,
der Wandler 1 mit einer kleinen Abmessung hergestellt werden.
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Weiterhin
wird die Auflösung oder die Genauigkeit der A/D-gewandelten
Daten DT direkt durch die Verzögerungszeit Td in den Verzögerungseinheiten
Du bestimmt. Das heißt, wenn die Verzögerungszeit
Td verkürzt wird, wird die Auflösung erhöht. Weiterhin
wird zukünftig, da die Gatterschaltung weiterhin genau
in dem CMOS-Verfahren ausgebildet wird, die Verzögerungszeit
in der Verzögerungseinheit TD, die aus Gatterschaltungen
ausgebildet ist, verkürzt werden. Demgemäß wird
die Auflösung der A/D-gewandelten Daten DT erhöht
werden, so dass der Wandler 1 zukünftig den Spannungspegel
des analogen Signals Vin mit einer höheren Genauigkeit zu
digitalen Daten wandeln kann.
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AUSGESTALTUNGEN
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In
diesem Ausführungsbeispiel der vorliegenden Erfindung verzögert
jede Verzögerungseinheit DU lediglich das Pulssignal PA
um die Verzögerungszeit Td. Jedoch kann jede Verzögerungseinheit DU
aus einem Inverter ausgebildet sein, um das Signal PA zu invertieren
und zu verzögern. In diesem Fall weist, wenn die Abtastpunkte,
die den M × N Stücken von verriegelten Daten Qi,j der Halteschaltungen 5 entsprechen,
den Pegeländerungspunkt Pc des Pulssignals PA kreuzen,
die kombinierten Daten Q eine Bitgrenze zwischen Bits von „0"
oder zwischen Bits von „1" auf. In den anderen Bits der
kombinierten Daten Q sind die Ziffern „0" und „1"
abwechselnd angeordnet. Deshalb entspricht die Position der Bitgrenze
der Pulsposition des Pulssignals PA.
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11 zeigt
eine Schaltungsansicht der Struktur eines Kodierers eines A/D-Wandlers
gemäß einer Ausgestaltung des ersten Ausführungsbeispiels
der vorliegenden Erfindung.
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Um
diese Bitgrenze zu bestimmen, die zwischen Ziffern „0"
oder zwischen Ziffern „1" angeordnet ist, weist, wie es
in 11 gezeigt ist, der Kodierer 6 des A/D-Wandlers
eine Pulsauswahleinrichtung 61a und den Kodierer 6b auf.
Diese Pulsauswahleinrichtung 61a weist M × N – 1
negierte Exklusiv-ODER-Schaltungen XNOR und M × N – 1
Inverter NT auf, die den Schaltungen XNOR entsprechen. Die k-te
Schaltung XNOR empfängt Werte der Bits Qk-1 und
Qk (k = 1, 1, ..., M × N – 1),
die in den kombinierten Daten Q aneinander angrenzen, und gibt ein
Ergebnis einer negierten Exklusiv-ODER-Verknüpfung für
Werte der Bits Qk-1 und Qk als
ein nicht invertiertes Ausgangssignal aus. Jeder Inverter NOT invertiert das
nicht invertierte Ausgangssignal der entsprechenden Schaltung XNOR
zu einem invertierten Ausgangssignal. Ein Wert des ersten Bit Q0 in den kombinierten Daten Q wird als ein
Positionsausgangssignal Po bezeichnet. Die Kombination des invertierten Ausgangssignals
und des nicht invertierten Ausgangssignals, das der k-ten Schaltung
XNOR entspricht, wird als ein Positionsausgangssignal Pk (k
= 1, 2, ..., M × N – 2) bezeichnet. Das invertierte
Ausgangssignal der (M × N – 1)-ten Schaltung XOR
wird als ein Positionsausgangssignal Pk (k
= M × N – 1) bezeichnet. Deshalb gibt die Pulsauswahleinrichtung 61a die
Positionsausgangssignale Pk (k = 0, 1, ...,
M × N – 1) aus.
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Bei
dieser Struktur der Pulsauswahleinrichtung 61a ist, wenn
der Puls des Pulssignals PA noch nicht durch irgendeine Verzögerungseinheit
DU gegangen ist, das obere Bit Q0 der kombinierten
Daten Q notwendiger Weise auf den hohen Pegel gesetzt. In diesem
Fall sind alle Transistoren des Schaltnetzes SC0 geöffnet,
um alle Ausgangsleitungen L0 auf den niedrigen Pegel zu setzen.
Deshalb gibt der Kodierer 6 einen Wert, der zu null gesetzt
ist, als numerische Daten aus, die der Pulsposition des Signals
PA entsprechen.
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Wenn
der Puls des Pulssignals PA durch mindestens eine Verzögerungseinheit
DU gegangen ist, um die Bitgrenze der kombinierten Daten Q zwischen
den Bits Qk-1 und Qk anzuordnen,
geben die anderen Schaltungen XNOR als die k-te Schaltung XNOR Signale
eines niedrigen Pegels aus und geben die zweiten Inverter NOT, die
derartigen Schaltungen XNOR entsprechen, Signale eines hohen Pegels
aus. Deshalb werden die anderen Transistoren der Schaltnetze als
das Schaltnetz SCk geschlossen. Im Gegensatz
dazu gibt die k-te Schaltung XNOR ein Signal eines hohen Pegels
aus, und gibt der zweite Inverter NOT, der dieser Schaltung XNOR
entspricht, ein Signal eines niedrigen Pegels aus. Deshalb ist der
zweite Transistor (sind die zweiten Transistoren) des Schaltnetzes
SCk geöffnet, um eine besondere Ausgangsleitung
(besondere Ausgangsleitungen) LO, die mit dem zweiten Transistor
(den zweiten Transistoren) der Schaltung SCk verbunden
ist, auf den hohen Pegel zu setzen, und ist der erste Transistor
(sind die ersten Transistoren) des Schaltnetzes SCk geöffnet,
um die andere Ausgangsleitung (die anderen Ausgangsleitungen) LO
auf den niedrigen Pegel zu setzen. Deshalb gibt der Kodierer 6 numerische
Daten aus, die die Pulsposition des Signals PA anzeigen.
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Weiterhin
sind in diesem Ausführungsbeispiel der vorliegenden Erfindung,
wie es in 5 gezeigt ist, die Abtastzeiten,
die durch die Abtasttakte CKj zu jeder Abtastperiode
Ts bestimmt werden, zueinander in gleichen Intervallen der Einheitszeit
Td/N unterschiedlich. Jedoch können die Abtastzeiten, die durch
die Abtasttakte CKj zu jeder Abtastperiode
Ts bestimmt werden, in Intervallen gesetzt werden, die unter der
Bedingung zueinander unterschiedlich sind, dass eine Differenz zwischen
der letzten Abtastzeit des Abtasttakts CK1 und
der frühesten Abtastzeit des Abtasttakts CKN kürzer
als die Verzögerungszeit Td ist. Weiterhin können
die Abtastzeiten, die durch die Abtasttakte CKj zu
jeder Abtastperiode Ts bestimmt werden, derart gesetzt werden, dass
eine Differenz der letzten Abtastzeit des Abtasttakts CK1 und der
frühesten Abtastzeit des Abtasttakts CKN gleich oder
länger als die Verzögerungszeit Td ist. In diesem
Fall werden die M × N Stücke von verriegelten Daten
Qi,j, die in dem Kodierer 6 in
einer Reihenfolge angeordnet sind, die einer Anordnungsreihenfolge der
M × N Abtastpunkte in dem Pulssignal PA entspricht, die
durch die Signalübertragungsleitung Ls gesendet werden,
von der Reihenfolge von Bits Q1,1, Q1,2, ..., Q1,N, Q2,1, Q2,2, ..., QM,N oder der Reihenfolge, die zu der Bitreihenfolge
invertiert ist, unterschieden.
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Weiterhin
weist in diesem Ausführungsbeispiel der vorliegenden Erfindung
der Wandler 1 die Verriegelungsschaltung 7 und
die Subtraktionsschaltung 8 auf, um die numerischen Daten
zu dem A/D-gewandelten Daten DT zu normalisieren. Jedoch kann, da
die numerischen Daten, die eine Pulsposition des Pulssignals PA
anzeigen, dem Pegel des analogen Eingangssignals Vin entsprechen,
der Wandler die numerischen Daten als die A/D-gewandelten Daten
DT ohne Verwendung irgendeiner Schaltung 7 oder 8 ausgeben.
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ZWEITES AUSFÜHRUNGSBEISPIEL
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12 zeigt
ein Blockschaltbild eines A/D-Wandlers gemäß dem
zweiten Ausführungsbeispiel der vorliegenden Erfindung.
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Wie
es in 12 gezeigt ist, weist ein A/D-Wandler 10 eines
TAD-Typs die Pulsverzögerungsschaltung 2 und eine
Kodierschaltung 30 zum Erzeugen von A/D-gewandelten Daten
DT auf, die ein Maß einer Bewegung des Pulssignals PA anzeigen.
Die Kodierschaltung 30 weist eine Datenhalteeinheit 41 und
die Erzeugungseinheit 42 auf. Die Halteeinheit 43 weist
M Datenhalteschaltungen 50 auf, die den jeweiligen Verzögerungseinheiten
DU entsprechen, um die Ausgangssignale Di der
Schaltung 2 zu verriegeln und die M × N Stücke
von verriegelten Daten zu halten.
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13 zeigt
eine Ansicht, die die Struktur von jeder Halteschaltung 50 des
Wandlers 10 zeigt.
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Wie
es in 13 gezeigt ist, weist jede Halteschaltung 50 N
Verzögerungselemente DL1 bis DLN und
die N Flipflopschaltungen (das heißt Verriegelungsschaltungen)
Fi1 bis FiN auf, die den jeweiligen Verzögerungselementen
DL1 bis DLN entsprechen. Jedes Verzögerungselement
DLj (j = 1, 2, ..., N) verzögert
das Ausgangssignal Di der entsprechenden
Verzögerungseinheit DU um eine multiplizierte Einheitszeit ΔTnj (ΔTnj =
j × ΔT), die gleich einem j-fachen der Einheitszeit ΔT
ist. Das heißt, das Ausgangssignal Di wird
in den Elementen DL1 bis DLN derart
zu verzögerten Ausgangssignalen verzögert, dass
die Phasen der N verzögerten Ausgangssignale um Intervalle
unterschiedlich sind, die gleich zu denjenigen der Abtastzeiten
sind. Jede Flipflopschaltung Fij verzögert das Ausgangssignal
des entsprechenden Verzögerungselements DLj synchronisiert
zu der Referenzzeit CKs zu jeder Abtastperiode Ts, um einen Wert
des Ausgangssignals zu einer Abtastzeit, die durch den Referenztakt
CKS angezeigt wird, als verriegelte Daten Qi,j,
zu erzielen, und gibt die verriegelten Daten Qi,j aus.
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Die
N Verzögerungselemente DL
j sind
aus jeweils N Invertern ausgebildet, die unterschiedliche Schwellwerte
aufweisen. Zum Beispiel empfängt jeder Inverter ein Zerhackersignal,
dessen Pegel zu jeder Abtastperiode Ts allmählich erhöht
und verringert wird, und gibt der Inverter, der das Ausgangssignal
D
i empfängt, das Ausgangssignal
D
i aus, wenn der Pegel des Zerhackersignals
die jeweiligen Schwellwerte erreicht. Deshalb können die
Verzögerungselemente DL
j die N
verzögerten Ausgangssignale erzeugen, die um die jeweiligen
multiplizierten Einheitszeiten ΔTn
j verzögert
sind. Dieses Verfahren ist in der
JP-2004-357030 offenbart.
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In
diesem Ausführungsbeispiel der vorliegenden Erfindung verriegelt
die Halteeinheit 43 die Ausgangssignale Di der
Verzögerungsschaltung 2 zu N Verriegelungszeiten
nicht, die durch die Abtasttakte CKj angezeigt
werden, sondern verriegelt jedes Ausgangssignal Di der
Verzögerungsschaltung 2 zu N Verriegelungszeiten
durch Verzögern von N Eingangssignalen, die aus dem Ausgangssignal
Di abgeleitet werden und in den N Flipflopschaltungen
Fij empfangen werden, um N multiplizierte Einheitszeiten. Deshalb
gibt die Halteeinheit 43 M × N Stücke von
verriegelten Daten Qi,j zu jeder Abtastperiode
Ts auf die gleiche Weise wie die Halteeinheit 41 ohne Verwendung
der Takterzeugungsschaltung 4 aus.
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In
diesem Ausführungsbeispiel der vorliegenden Erfindung weist
die Halteschaltung 50 N Verzögerungsschaltungen
auf. Jedoch kann die Flipflopschaltung Fi1 direkt das Ausgangssignal
Di der entsprechenden Verzögerungseinheit
DU synchronisiert zu dem Referenztakt CKS ohne Verwendung des Verzögerungselements
DL1 verriegeln. In diesem Fall verzögert jedes Verzögerungselement
DLn (n = 2, ..., N) das Ausgangssignal Di um eine multiplizierte Einheitszeit ΔTn
(ΔTn = (n – 1) × ΔT), die gleich
den (n – 1)-fachen der Einheitszeit ΔT ist.
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Demgemäß kann
der Wandler 10 den Pegel des Signals Vin mit einer hohen
Genauigkeit und mit einer hohen Geschwindigkeit auf die gleiche
Weise wie der Wandler 1, der in 4 gezeigt
ist, zu A/D-gewandelten Daten DT wandeln, die den Pegel des Signals
Vin anzeigen.
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DRITTES AUSFÜHRUNGSBEISPIEL
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Es
gibt einen Fall, in dem ein Bitfehler in den verriegelten Daten
auftritt, die von den Halteschaltungen 5 zugeführt
werden. In diesem Fall weisen die kombinierten Daten Q, die aus
den verriegelten Daten bestehen, unerwünscht eine Mehrzahl
von Bitgrenzen auf. Weiterhin tritt ein Bitfehler manchmal in einer
Reihe von Bits der kombinierten Daten Q auf. In diesem Ausführungsbeispiel
der vorliegenden Erfindung werden auch dann, wenn ein Bitfehler
in den verriegelten Daten derart auftritt, dass die verriegelten
Daten Q eine Mehrzahl von Bitgrenzen aufweist, die verriegelten
Daten zweckmäßig korrigiert, um ein Stück
von korrigierten Daten Qc auszubilden, die lediglich eine Bitgrenze
aufweisen.
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14 zeigt
ein Blockschaltbild eines A/D-Wandlers gemäß dem
dritten Ausführungsbeispiel der vorliegenden Erfindung.
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Wie
es in 14 gezeigt ist, weist ein A/D-Wandler 11 eines
TAD-Typs die Pulsverzögerungsschaltung 2 und eine
Kodierschaltung 31 zum Erzeugen von A/D-gewandelten Daten
DT auf, die ein Maß einer Bewegung des Pulssignals PA anzeigen.
Die Kodierschaltung 31 weist die Datenhalteeinheit 41 und
eine Einheit 44 zum Erzeugen von gewandelten Daten auf.
Die Erzeugungseinheit 44 weist ein Schaltung 19 zum
Korrigieren von kombinierten Daten zum Empfangen der verriegelten
Daten von den Halteschaltungen 5 als die kombinierten Daten
Q und Korrigieren der kombinierten Daten Q zu einem Stück
von korrigierten Daten S, den Kodierer 6 zum Erzeugen von
numerischen Daten aus den korrigierten Daten S, die Verriegelungsschaltung 7 und
die Subtraktionsschaltung 8 auf. Die korrigierten Daten
S werden in dem Kodierer 6 verarbeitet. Die Korrekturschaltung 9 weist
eine erste Korrekturschaltung 9a zum Korrigieren der kombinierten
Daten Q zu einem Stück von ersten korrigierten Daten R
und eine zweite Korrekturschaltung 9b zum Korrigieren der ersten
korrigierten Daten R zu den korrigierten Daten S auf.
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15A zeigt eine Ansicht der Struktur der ersten
Korrekturschaltung 9a des Wandlers 11. 15B zeigt eine Ansicht einer Korrektureinheit
der Schaltung 9a jedes der ersten und zweiten Bits Q0 und Q1 der kombinierten
Daten Q, 15C zeigt eine Ansicht einer
Korrektureinheit der Schaltung 9a für jedes der
mittleren Bits Qk (k = 2, ..., M × N – 3)
der kombinierten Daten Q und 15D zeigt
eine Ansicht einer Korrektureinheit der Schaltung 9a für
jedes der letzten zwei Bits QMN-2 und QMN-1 der kombinierten Daten Q.
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Wie
es in 15A gezeigt ist, weist die Schaltung 9a zwei
logische Undier- bzw. ODER-Schaltungen OR1, die in 15B gezeigt sind, M × N – 4
Paare von zweiten logischen Undier- bzw. ODER-Schaltungen OR2 und
erste logische Multiplizier- bzw. UND-Schaltungen AND1, die in 15C gezeigt sind, und zwei zweite logische Multiplizier-UND-Schaltungen
AND2 auf, die in 15D gezeigt sind. Jeder erste
ODER-Schaltung OR1 führt die logische Undierung für
ein bestimmtes Bit Qk (k = 0, 1), das zu überprüfen
ist, und ein Referenzbit Qk+2 aus, das von
dem Bit Qk um zwei Bitpositionen zu der hinteren
Seite des bestimmten Bits Qk entfernt angeordnet
ist, und gibt ein Ergebnis der logischen Undierung als ein erstes
Korrekturbit Rk aus. Jede zweite ODER-Schaltung
OR2 führt die logische Undierung für zwei Referenzbits
Qk-2 und Qk+2 (k
= 2, ..., M × N – 3) aus, die um zwei Bitpositionen
zu den jeweiligen Seiten des bestimmten Bits Qk entfernt
von einem bestimmten Bit Qk angeordnet sind,
und gibt ein Ergebnis der logischen Undierung aus. Jede erste UND-Schaltung
AND1 führt die logische Multiplikation für ein
bestimmtes Bit Qk (k = 2, ... M × N – 3)
und des Ausgangssignals der entsprechenden zweiten Schaltung OR
aus und gibt ein Ergebnis der logischen Multiplikation als ein erstes
Korrekturbit Rk aus. Jede zweite UND-Schaltung
AND2 führt die logische Multiplikation für ein
bestimmtes Bit Qk (k = M × N – 2,
M × N – 1) und ein Referenzbit Qk-2 aus,
das um zwei Bitpositionen zu der vorderen Seite des Bits Qk von dem Bit Qk entfernt
angeordnet ist, und gibt ein Ergebnis der logischen Multiplikation
für die empfangenen Bits als ein erstes Korrekturbit Rk aus.
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Bei
dieser Struktur der ersten Korrekturschaltung 9a wird jedes
der bestimmten Bits Qk (k = 0, ..., M × N – 1)
bezüglich des Referenzbits (der Referenzbits) in der entsprechenden
Korrektureinheit überprüft und als ein Korrekturbit
Rk ausgegeben. Genauer gesagt ist, wenn
jedes bestimmte Bit Qk (k = 2, ..., M × N – 3)
auf den Nichtdurchgangspegel (das heißt den niedrigen Pegel)
gesetzt ist, das Korrekturbit Rk notwendiger
Weise auf den gleichen Pegel (das heißt den niedrigen Pegel)
wie den des Bits Qk gesetzt. Weiterhin ist,
wenn jedes bestimmte Bit Qk (k = 2, ...,
M × N – 3) und mindestens eines der Referenzbits
Qk-2 und Qk+2 zusammen
auf den Durchgangspegel (das heißt den hohen Pegel) gesetzt sind,
das Korrekturbit Rk auf den gleichen Pegel
(das heißt den hohen Pegel) wie den des Bits Qk gesetzt. Im
Gegensatz dazu ist, wenn jedes bestimmte Bit Qk (k
= 2, ..., M × N – 3) auf den Durchgangspegel (das heißt
den hohen Pegel) unter der Bedingung gesetzt ist, dass die Referenzbits
Qk-2 und Qk+2 zusammen auf
den Nichtdurchgangspegel (das heißt den niedrigen Pegel)
gesetzt sind, das Korrekturbit Rk auf den Nichtdurchgangspegel
(das heißt denn niedrigen Pegel) gesetzt, der sich von
dem des Bits Qk unterscheidet. Das heißt,
lediglich in dem Fall, in dem die Referenzbits Qk-2 und
Qk+2 zusammen auf den Nichtdurchgangspegel
(das heißt den niedrigen Pegel) gesetzt sind, wird das
bestimmte Bit Qk, das auf den Durchgangspegel
gesetzt ist, zu dem Nichtdurchgangspegel korrigiert.
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Weiterhin
wird lediglich dann, wenn das Bit Qk(k =
0, 1) auf den Nichtdurchgangspegel (das heißt den niedrigen
Pegel) unter der Bedingung gesetzt ist, dass das Referenzbit Qk+2 auf den Durchgangspegel (das heißt
den hohen Pegel) gesetzt ist, das Korrekturbit Rk auf
den Durchgangspegel (das heißt den hohen Pegel) gesetzt,
der zu dem des Bits Qk unterschiedlich ist.
In einem anderen Fall wird das Korrekturbit Rk auf
den gleichen Pegel wie den des Bits Qk gesetzt.
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Weiterhin
ist lediglich dann, wenn das bestimmte Bit Qk (k
= M × N – 2, M × N – 1) auf
den Durchgangspegel gesetzt (das heißt auf den hohen Pegel)
unter der Bedingung gesetzt ist, dass das Referenzbit Qk-2 auf
den Nichtdurchgangspegel (das heißt den niedrigen Pegel)
gesetzt ist, das Korrekturbit Rk auf den
Nichtdurchgangspegel (das heißt den niedrigen Pegel) gesetzt,
der zu dem des Bits Qk unterschiedlich ist.
In einem weiteren Fall ist das Korrekturbit Rk auf
den gleichen Pegel wie den des Bits Qk gesetzt.
Demgemäß werden die Bits Rk (k
= 0, ..., M × N – 1) eines Stücks von
ersten Korrekturdaten erzielt.
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16A zeigt eine Ansicht einer Struktur einer zweiten
Korrekturschaltung 9b des Wandlers 11. 16B zeigt eine Ansicht einer Korrektureinheit
der Schaltung 9b für jedes des ersten Bits R0 der kombinierten Daten Q, 16C zeigt eine Ansicht einer Korrektureinheit
der Schaltung 9b für jedes der mittleren Bits
Qk (k = 1, ..., M × N – 2)
der kombinierten Daten Q und 16D zeigt
eine Ansicht der Korrektureinheit der Schaltung 9b für
das letzte Bit RMN-1 der kombinierten Daten
Q.
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Wie
es in 16A bis 16B gezeigt
ist, weist die Schaltung 9b eine dritte logische Undier- bzw.
ODER-Schaltung OR3, welche die logische Undierung für ein
bestimmtes Bit Rk(k=0), das zu überprüfen
ist, und ein Referenzbit Rk+1 ausführt,
das an das Bit Rk auf der hinteren Seite
des Bits Rk angrenzt, und gibt ein Ergebnis
der logischen Undierung als ein zweites Korrekturbit Sk aus,
M × N – 2 vierte logische Undier- bzw. ODER-Schaltungen
OR4, von denen jede die logische Undierung für Referenzbits
Rk-1 und Rk+1 (k
= 1, ..., M × N – 2) ausführt, die an
ein bestimmtes Bit Rk an den jeweiligen
Seiten des Bits Rk angrenzen und ein Ergebnis
der logischen Undierung ausgeben, M × N – 2 dritte
logische Multiplizier- bzw. UND-Schaltungen AND3, die den jeweiligen
Schaltungen OR4 entsprechen, von denen jede die logische Multiplikation
für ein bestimmtes Bit Rk (k =
1, ..., M × N – 2) und das Ausgangssignal der
entsprechenden Schaltung OR4 ausführt und ein Ergebnis
der logischen Multiplikation als ein zweites Korrekturbit Sk ausgibt, und eine vierte logische Multiplizier-
bzw. UND-Schaltung AND4 aus, welche die logische Multiplikation
für ein bestimmtes Bit Rk (k =
M × N – 1) und ein Referenzbit Rk-1 ausführt,
das auf der vorderen Seite des Bits Rk an
das Bit Rk angrenzt, und ein Ergebnis der
logischen Multiplikation als ein zweites Korrekturbit Rk ausgibt.
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Bei
dieser Struktur der zweiten Korrekturschaltung 9b wird
jedes der Bits Rk (k = 0, ..., M × N – 1)
in den ersten Korrekturdaten bezüglich des Referenzbits
(der Referenzbits) in der entsprechenden Korrektureinheit überprüft
und als ein zweites Korrekturbit Sk ausgegeben.
Genauer gesagt wird, wenn jedes bestimmte Bit Rk (k
= 1, ..., M × N – 2) auf den Nichtdurchgangspegel
(das heißt den niedrigen Pegel) gesetzt ist, das Korrekturbit
Sk notwendiger Weise auf den gleichen Pegel
(das heißt den niedrigen Pegel) wie den des Bits Rk gesetzt. Weiterhin wird, wenn jedes bestimmte
Bit Rk (k = 1, ..., M × N – 2)
gesetzt ist und mindestens eines der Referenzbits Qk-1 und
Qk+1 zusammen auf den Durchgangspegel das heißt
den hohen Pegel) gesetzt sind, das Korrekturbits Sk auf
den gleichen Pegel (das heißt den hohen Pegel) wie den
des Bits Rk gesetzt. Im Gegensatz dazu wird,
wenn jedes bestimmte Bit Rk (k = 1, ...,
M × N – 2) auf den Durchgangspegel (das heißt
den hohen Pegel) unter der Bedingung gesetzt ist, dass die Referenzbits
Qk-1 und Qk+1 zusammen
auf den Nichtdurchgangspegel (das heißt den niedrigen Pegel)
gesetzt sind, das Korrekturbit Sk auf den
Nichtdurchgangspegel (das heißt den niedrigen Pegel) gesetzt, der
zu dem des Bits Rk unterschiedlich ist.
Das heißt, lediglich in dem Fall, in dem die Referenzbits
Qk-1 und Qk+1 zusammen
auf den Nichtdurchgangspegel (das heißt den niedrigen Pegel)
gesetzt sind, wird das bestimmte Bit Sk,
das auf den Durchgangspegel gesetzt ist, zu dem Nichtdurchgangspegel
korrigiert.
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Weiterhin
wird lediglich dann, wenn das Bit Rk (k
= 0) auf den Nichtdurchgangspegel (das heißt den niedrigen
Pegel) unter der Bedingung gesetzt ist, dass das Referenzbit Rk+1 auf den Durchgangspegel (das heißt
den hohen Pegel) gesetzt ist, das Korrekturbit Sk auf
den Durchgangspegel (das heißt den hohen Pegel) gesetzt,
der zu dem des Bits Rk unterschiedlich ist.
In einem weiteren Fall wird das Korrekturbit Sk auf
den gleichen Pegel wie den des Bits Rk gesetzt.
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Weiterhin
wird lediglich dann, wenn das bestimmte Bit Rk (k
= M × N – 1) auf den Durchgangspegel (das heißt
den hohen Pegel) unter der Bedingung gesetzt ist, dass das Referenzbit
Rk-1 auf den Nichtdurchgangspegel (das heißt
den niedrigen Pegel) gesetzt ist, das Korrekturbit Sk auf
den Nichtdurchgangspegel (das heißt den niedrigen Pegel)
gesetzt, der zu dem des Bits Rk unterschiedlich
ist. In dem anderen Fall wird das Korrekturbit Sk auf
den gleichen Pegel wie den des Bits Rk gesetzt.
Deshalb werden die Bits Sk (k = 0, ...,
M × N – 1) eines Stücks von zweiten Korrekturdaten
erzielt.
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In
dieser Korrekturschaltung 9 werden die kombinierten Daten
Q, die zum Beispiel eine Bitfolge von „- -1110111000- -"
aufweisen, zu den ersten Korrekturdaten von Rk,
die eine Bitfolge von „- -1110101000- -" aufweisen, in
der ersten Korrekturschaltung 9a korrigiert und zu den
zweiten Korrekturdaten von Sk, die eine
Bitfolge von „- -1110000000- -" aufweisen, in der zweiten
Korrekturschaltung 9b korrigiert. Das heißt, alle
Bits von „1", die auftreten, nachdem das erste Bit, das
zu „0" gesetzt ist, werden zusammen zu der binären
Ziffer „0" korrigiert.
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Genauer
gesagt werden, wenn eines der Bits Q0 und
Q1, die zusammen zu „1" zu korrigieren
sind, fehlerhaft auf „0" gesetzt ist, um die kombinierten
Daten Q auszubilden, die eine Bitfolge von „10- -" oder „01-
-" aufweisen, die Bitfolgen von „10- -" und „01
- -" jeweils zu „1X- -" (X bezeichnet „1" oder „0")
und „X1- -" in der Schaltung 9a korrigiert und
werden die Bitfolgen von „X- -" und „X1- -" zusammen
in der Schaltung 9b zu „11- -" korrigiert. Wenn
zwei Bits Q0 und Q1,
die zusammen richtig auf „1" zu setzen sind, fehlerhaft
sind und der Reihe nach zusammen auf „0" gesetzt werden,
um die kombinierten Daten Q auszubilden, die eine Bitfolge von „001-
-" aufweisen, wird die Bitfolge von „001- -" in der Schaltung 9a zu „101- -"
korrigiert und wird die Bitfolge von „101- -" in der Schaltung 9b zu „111-
-" korrigiert. Wenn eines der Bits QMN-2 und
QMN-1, die zusammen richtig auf „0"
gesetzt sind, fehlerhaft auf „1" gesetzt ist, um die kombinierten
Daten Q auszubilden, die eine Bitfolge von „- -10" oder „-
-01" aufweisen, werden die Bitfolgen von „- -10" und „-
-01" jeweils zu „- -X0" und „- -0X" in der Schaltung 9a korrigiert
und werden die Bitfolgen von „- -X0" und „- -0X"
zusammen in der Schaltung 9b zu „- -00" korrigiert.
Wenn die Bits QMN-2 und QMN-1,
die zusammen richtig auf „0" gesetzt sind, fehlerhaft und der
Reihe nach zusammen auf „1" gesetzt sind, um die kombinierten
Daten Q auszubilden, die eine Bitfolge von „- -011" aufweisen,
wird die Bitfolge von „- -011" in der Schaltung 9a zu „-
-010" korrigiert und wird die Bitfolge von „- -010" in
der Schaltung 9b zu „- -000" korrigiert. Wenn
ein Bit Qk (k = 2, ..., M × N – 3),
das richtig auf „0" gesetzt ist, fehlerhaft auf „1"
gesetzt ist, um die kombinierten Daten Q auszubilden, die eine Bitfolge
von „-0101-" aufweisen, wird die Bitfolge von „010-"
in der Schaltung 9a zu „-0X0-" korrigiert und
wird die Bitfolge von „0X0-" in der Schaltung 9b zu „-000-"
korrigiert. Wenn zwei Bits Qk und Qk+1 (k = 4, ..., M × N – 3)
oder drei Bits Qk, Qk+1 und
Qk+2, die zusammen richtig auf „0"
gesetzt sind, fehlerhaft und der Reihe nach zusammen auf „1"
gesetzt sind, um die kombinierten Daten Q auszubilden, die eine
Bitfolge von „- -01100-" oder „- -01110-" aufweisen,
werden die Bitfolgen von „- -01100-" und „- -0110-"
jeweils zu „- -0X000-" und „- -01010-"in der Schaltung 9a korrigiert
und werden die Bitfolgen von „- -0X000-" und „-
-01010-" zusammen in der Schaltung 9b zu „- -00000-"
korrigiert.
-
Demgemäß können
auch dann, wenn es einen Bitfehler in den kombinierten Daten Q derart
gibt, dass die kombinierten Daten Q eine Mehrzahl von Bitgrenzen
aufweisen, die kombinierten Daten Q zu einem Stück von
korrigierten Daten Qc korrigiert werden, das lediglich eine Bitgrenze
aufweist. Deshalb kann die Korrekturschaltung 9 verhindern,
dass der Kodierer 6 numerische Daten erzeugt, die nicht
einer Pulsposition des Pulssignals PA entsprechen.
-
In
diesem Ausführungsbeispiel der vorliegenden Erfindung weist
die Korrekturschaltung 9 zwei Schaltungen 9a und 9b auf.
Jedoch kann die Korrekturschaltung 9a, wenn ein Bitfehler
lediglich selten in einer Reihe von Bits der kombinierten Daten Q
auftritt, lediglich die Schaltung 9b ohne Verwendung der
Schaltung 9a aufweisen. In diesem Fall werden, wenn eines
der Bits Q0 und Q1,
die zusammen richtig auf „1" gesetzt sind, fehlerhaft auf „0"
gesetzt ist, die Bitfolgen „10- -„ und „01-
-„ in den kombinierten Daten Q zusammen in der Schaltung 9b zu „11-
-„ korrigiert. Wenn eines der Bits QMN-2 und
QMN-1, die zusammen richtig auf „0"
gesetzt sind, fehlerhaft auf „1" gesetzt sind, werden die
Bitfolgen von „- -10" und „- -01" in den kombinierten
Daten Q zusammen in der Schaltung 9b zu „- -00"
korrigiert. Wenn ein Bit Qk (k = 2, ...
M × N – 3), das richtig auf „0" gesetzt sind,
fehlerhaft auf „1" gesetzt ist, wird die Bitfolge von „-010-"
in den kombinierten Daten Q in der Schaltung 9b zu „-000-"
korrigiert.
-
Weiterhin
empfängt in diesem Ausführungsbeispiel der vorliegenden
Erfindung die Korrekturschaltung 9 die verriegelten Daten
aus den Halteschaltungen 5 als die kombinierten Daten Q.
Jedoch kann die Korrekturschaltung 9 die verriegelten Daten von
den Halteschaltungen 50, die in 12 gezeigt sind,
als die kombinierten Daten Q empfangen.
-
VIERTES AUSFÜHRUNGSBEISPIEL
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17 zeigt
ein Blockschaltbild eines A/D-Wandlers gemäß dem
vierten Ausführungsbeispiel der vorliegenden Erfindung.
Wie es in 17 gezeigt ist, weist ein A/D-Wandler 12 eines
TAD-Typs die Pulsverzögerungsschaltung 2, die
Takterzeugungsschaltung 4, N Kodierschaltungen 32,
welche die jeweiligen Abtasttakte CK1, CK2, ..., CKN von der Schaltung 4 empfangen
und von denen jedes die Ausgangssignale D1 bis DM der
Schaltung 2 synchronisiert zu dem entsprechenden Abtasttakt
CKj verriegelt, um M verriegelte Daten zu
erzielen, die M Werten von M Abtastpunkten der Ausgangssignale D1 bis
DM entsprechen, und die M verriegelten Daten
zu normalisierten numerischen Daten DTj (j
= 1, 2, ..., N) wandelt, N Verriegelungsschaltungen 90,
von denen jede die numerischen Daten entsprechenden Kodierschaltungen 32 synchronisiert
zu dem Referenztakt CKS verriegelt und die die numerischen Daten
DTj ausgeben, eine Addiertakt-Erzeugungsschaltung 92, welche
P (P = [log2(N)]; [X] zeigt einen Wert an,
der durch Erheben eines Bruchs Fx des Werts X erzielt wird, [X]
= X + 1 – Fx, wenn Fx > 0
ist, [X] = X, wenn Fx = 0 ist) Addiertakte CKDk (k
= 1, 2, ..., P) aus dem Referenztakt CKS erzeugt, und eine Addierschaltung 91 auf,
welche eine Summe der M × N Stücke von normalisierten
numerischen Daten DT1 bis DTN der Verriegelungsschaltungen 90 unter
Verwendung der Addiertakte CKDk der Schaltung 92 berechnet
und ein Ergebnis der Summe als A/D-gewandelte Daten DT ausgibt.
Die Daten DT zeigen eine Bewegung des Pulssignals PA an, die dem
Pegel des Signals Vin entspricht. In diesem Ausführungsbeispiel
der vorliegenden Erfindung ist N = 2P erfüllt.
-
Deshalb
ist der Wandler 12 dazu ausgelegt, die Ausgangssignale
D1 bis DM der Schaltung 2 zu jeder
der M unterschiedlichen Abtastzeiten in Intervallen der Einheitszeit ΔT
= TD/N synchronisiert zu den Abtasttakten CK1 bis CKN zu
verriegeln, um M Stücke von verriegelten Daten, die M Werten
von M Abtastpunkten der Ausgangssignale D1 bis DM entsprechen,
die zu jeder Abtastzeit verriegelt sind, zu numerischen Daten zu
wandeln, und eine Summe der N Stücke von numerischen Daten
als A/D-gewandelte Daten DT zu berechnen. Die A/D-gewandelten Daten DT
werden mit einer Auflösung bestimmt, die der Einheitszeit ΔT
entspricht.
-
Die
j-te Kodierschaltung 32 weist eine Datenhalteschaltung 51,
die gleichzeitig die Ausgangssignale D1 bis DM der
Schaltung 2 zu der Abtastzeit des Abtasttakts CKj zu jeder Abtastperiode Ts verriegelt, um
M Stücke von verriegelten Daten zu halten, die M Werten
von M Abtastpunkten der Ausgangssignale D1 bis DM entsprechen,
die zu der Abtastzeit verriegelt sind, und eine Pulsauswahleinrichtung
und einen Kodierer 60 auf, die die M Stücke von
verriegelten Daten, welche in einer Reihenfolge angeordnet sind, die
einer Anordnungsreihenfolge der M Abtastpunkte entspricht, die in
dem Pulssignal Pa angeordnet sind, zu numerischen Daten wandeln,
die einer Position des Pulses des Pulssignals PA in der Verzögerungsschaltung 2 entsprechen,
eine Verriegelungsschaltung 70, die die numerischen Daten
des Kodierers 60 synchronisiert zu dem Referenztakt CKS
zu jeder Abtastperiode Ts verriegelt und andere numerische Daten
ausgibt, die unmittelbar vor der Abtastperiode Ts verriegelt worden
sind, und eine Subtraktionsschaltung 80 auf, die die numerischen
Daten, die aus der Verriegelungsschaltung 70 ausgegeben
worden sind, von den numerischen Daten des Kodierers 60 zu
jeder Abtastperiode TS subtrahiert, um normalisierte numerische
Daten DTj zu erzielen, die einer Bewegung
des Pulses des Pulssignals PA entsprechen.
-
Obgleich
die Anzahl von Bits in den Daten, die in jedem des Kodierers 60,
der Verriegelungsschaltung 70 und der Subtraktionsschaltung 80 verarbeitet
werden, zu denen unterschiedlich ist, die in dem Kodierer 6,
der Verriegelungsschaltung 7 oder der Subtraktionsschaltung 8 verarbeitet
werden, sind der Kodierer 60, die Verriegelungsschaltung 70 bzw. die
Subtraktionsschaltung 80 auf die gleiche Weise wie der
Kodierer 6, die Verriegelungsschaltung 7 und die
Subtraktionsschaltung 8 aufgebaut. Das heißt, die
Vorgänge in dem Kodierer 60, der Verriegelungsschaltung 70 und
der Subtraktionsschaltung 80 sind im Wesentlichen die gleichen
wie diejenigen in dem Kodierer 6, der Verriegelungsschaltung 7 bzw.
der Subtraktionsschaltung 8.
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18 zeigt
ein Blockschaltbild der Addierschaltung 91. Wie es in 18 gezeigt
ist, weist die Addierschaltung 91 eine Mehrzahl von Addiereinheiten
AU auf, von denen die Anzahl gleich einer Summe von 2P-1,
2P-2 und 20 ist.
Die Addiereinheiten AU sind miteinander verbunden, um eine P-stufige
binäre Baumstruktur auszubilden. In jeder k-ten Stufe (k =
1, 2, ..., P) gibt es 2p-k Addiereinheiten
Au, die parallel zueinander angeordnet sind. Jede Addiereinheit AU
der k-ten Stufe weist einen Addierer ADD und eine Verriegelungsschaltung
LT auf. Der Addierer ADD empfängt zwei Stücke
von numerischen Daten und berechnet eine Summe der empfangenen Daten. Synchronisiert
zu dem Takt CKDk des k-ten Addierers verriegelt
die Verriegelungsschaltung LT die Summe, die aus dem entsprechenden
Addierer ADD ausgegeben wird, und gibt die Summe zu dem entsprechenden
Addierer ADD der (k – 1)-ten Stufe aus. In der ersten Stufe
empfängt der m-te (m = 1, 2, ..., N/2) Addierer ADD die
normalisierten numerischen Daten DT2m-1 bis
DT2m, um eine Summe der Daten DT2m-1 bis DT2m zu
berechnen.
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In
jedem Addierer ADD sind NADD Gatterschaltungen
in Reihe angeordnet, so dass jeder Addierer ADD eine Berechnungsverzögerungszeit
Tc erfordert, um eine Summe zu berechnen. Die Berechnungsverzögerungszeit
Tc ist im Wesentlichen gleich einer Zeitdauer, die ein Signal erfordert,
um durch einen kritischen Pfad zu gehen, der durch die Reihen von
NADD Gatterschaltungen ausgebildet ist. Deshalb
wird die Verriegelungszeit, die durch den Addierertakt CKDk angezeigt wird, als um die Berechnungsverzögerungszeit
Tc oder mehr später als die Verriegelungszeit gesetzt,
die durch den Addiertakt CKDk-1 angezeigt
wird.
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19 zeigt
ein Blockschaltbild der Addiertakt-Erzeugungsschaltung 92.
Wie es in 19 gezeigt ist, weist die Schaltung 92 P
Addiertakt-Verzögerungseinheiten DC auf, die in P Stufen
in Reihe angeordnet sind. Der Referenzabtasttakt CKS wird zuerst
in die Verzögerungseinheit DC der ersten Stufe eingegeben,
wird in jeder Verzögerungseinheit DC verzögert
und wird aus jeder Verzögerungseinheit DC ausgegeben. Ein
Signal, das aus der Verzögerungseinheit DC der k-ten Stufe
(k = 1, 2, ..., P) ausgegeben wird, wird als der Addiertakt CKDk gesetzt. Jede Verzögerungseinheit
DC ist aus einer Reihe von Gatterschaltungen G ausgebildet, deren
Anzahl um einen vorbestimmten Wert, der von 1 bis 5 reicht, größer
als NADD ist. Eine Verzögerungszeit
von jeder Gatterschaltung G ist im Wesentlichen gleich der des Addierers
ADD der Addiererschaltung 91. Deshalb wird die Verriegelungszeit,
die durch den Addiertakt CKDk angezeigt
wird, um eine vorbestimmte Zeitdauer, die länger als die
Berechnungsverzögerungszeit Tc ist, länger als
die Verriegelungszeit gesetzt, die durch den Addiertakt CKDk-1 angezeigt wird.
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20 zeigt
ein Zeitablaufsdiagramm von Addierberechnungen, die in der Addierschaltung 91 in
dem Fall von N = 4 und P = 2 durchgeführt werden. Wie es
in 20 gezeigt ist, weist jeder Addiertakt CKDk zu jeder Abtastperiode Ts einen Puls auf
und ist die Verriegelungszeit, die durch den Addiertakt CKDk angezeigt wird, auf eine Zeit von der ansteigenden Flanke
des Pulses zu jeder Abtastperiode Ts festgelegt. Die ansteigende
Flanke des Addiertakt CKDk wird um eine
Einheitsverzögerungszeit ΔTUD,
die länger als die Berechnungsverzögerungszeit
Tc und kürzer als die Abtastperiode Ts ist, später
als die ansteigende Flanke des Addiertakts CKDk-1 gesetzt.
Die ansteigende Flanke des Addiertakts CKD1 wird um die Einheitsverzögerungszeit ΔTUD länger als die ansteigende Flanke
des Referenzabtasttakts CKS gesetzt.
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Die
Addierer ADD der ersten Stufe empfangen die Daten DT1 bis DT4 synchronisiert
zu dem Referenzabtasttakt CKS und berechnen eine Summe der Daten
DT1 und DT2 und eine Summe der Daten DT3 und DT4 innerhalb der Berechnungsverzögerungszeit
Tc vor der Verriegelungszeit, die durch den Addiertakt CKD1 angezeigt
wird. Synchronisiert zu der ansteigenden Flanke des Addiertakts
CKD1 verriegeln die Verriegelungsschaltungen LT der ersten Stufe
die jeweiligen Summen und geben die verriegelten Summen zu dem Addierer
ADD der zweiten Stufe aus. Diese verriegelten Summen werden in den Verriegelungsschaltungen
LT gehalten, bis die Schaltungen LT nächste Summen verriegeln.
Der Addierer ADD der zweiten Stufe berechnet eine Summe der Daten
DT1 bis DT4 innerhalb der Berechnungsverzögerungszeit Tc
vor der Verriegelungszeit, die durch die Addiertaktzeit ΔTUD angezeigt wird, welche so kurz wie möglich
und kürzer als die Abtastperiode Ts gesetzt ist, wobei
eine Addierberechnungszeit, die in der Schaltung 91 erforderlich
ist, verglichen mit der im Stand der Technik beträchtlich
verkürzt werden kann. Deshalb kann, obgleich der A/D-Wandler 12 die
Addierschaltung 91 aufweist, die in der binären Baumstruktur
aufgebaut ist, um die A/D-gewandelten Daten DT mit einer höheren
Auflösung (das heißt mit einer höheren
Genauigkeit) auf die gleiche Weise wie im Stand der Technik zu erzielen,
der Wandler 12 verwendet werden, um Anwendungsprogramme,
die das Rückkoppeln von A/D-gewandelten Daten mit einer
hohen Geschwindigkeit erfordern, auszuführen, und ein Nachlaufregeln
in einem Fahrzeug kann mit einer hohen Geschwindigkeit durchgeführt
werden.
-
In
diesem Ausführungsbeispiel der vorliegenden Erfindung werden
die Verriegelungszeiten, die durch die Addiertakte CKDk angezeigt
werden, auf gleiche Intervalle der Einheitsverzögerungszeit ΔTUD gesetzt. Jedoch können die Verriegelungszeiten,
die durch die Addiertakte CKDk angezeigt
werden, unter der Bedingung auf unterschiedliche Intervalle gesetzt
werden, dass jedes Intervall als die Berechnungsverzögerungszeit
Tc und kürzer als die Abtastperiode Ts ist.
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FÜNFTES AUSFÜHRUNGSBEISPIEL
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21 zeigt
ein Blockschaltbild eines A/D-Wandlers gemäß dem
fünften Ausführungsbeispiel der vorliegenden Erfindung.
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Wie
es in 21 gezeigt ist, weist ein A/D-Wandler 13 eines
TAD-Typs eine Pulsverzögerungsschaltung 20, einen
Zirkulationsanfallzähler 25 und eine Kodierschaltung 33 auf.
Die Schaltung 20 weist M (M ist eine Ganzzahl, die gleich
oder größer als 2 ist, in diesem Ausführungsbeispiel
ist M = 25) Verzögerungseinheiten
DU (DU1 bis DU32) auf, die in einer Ringform angeordnet sind, um
wiederholt das Pulssignal PA zirkulieren zu lassen, während
das Signal PA in jeder Verzögerungseinheit DU verzögert wird.
Vorzugsweise ist der Wert M gleich der s-ten Potenz von 2 (M = 2s; s ist eine Ganzzahl). Der Zähler 25 inkrementiert
einen gezählten Wert um eins zu jeder Zeit, zu der der
Pegel eines Signals, das von der Schaltung 20 empfangen
wird, von dem niedrigen Pegel zu dem hohen Pegel geändert
wird. Der gezählte Wert wird zu Beginn auf null gesetzt.
-
Die
Verzögerungseinheiten DU empfangen gleichzeitig ein analoges
Eingangssignal (das heißt ein Spannungssignal) Vin als
eine Ansteuerspannung und weisen die gleiche Verzögerungszeit
Td auf, die einem Spannungspegel des Signals Vin entspricht. Wenn
der Pegel des Signals Vin erhöht wird, wird die Verzögerungszeit
Td verkürzt. Das Pulssignal PA geht durch eine Signalübertragungsleitung
Ls, auf welcher die Verzögerungseinheiten DU in einer Ringform
angeordnet sind.
-
Die
Schaltung 20 weist zwei negierte UND-Gatter DU1 und DU32
und eine gerade Anzahl von Invertern DU2 bis DU31, die in einer
Ringform angeordnet sind, als die Verzögerungseinheiten
DU auf. Das negierte UND-Gatter DU1 empfängt das Pulssignal
PA und ein Ausgangssignal des negierten UND-Gatters DU32 und gibt
ein Ergebnis der negierten UND-Verknüpfung zu dem Inverter
DU2 aus. Die Inverter DU2 bis DU31 sind in dieser Reihenfolge in Reihe
angeordnet. Das negierte UND-Gatter DU32 empfängt Ausgangssignale
der Inverter DU18 und DU31.
-
Bei
dieser Struktur der Schaltung 20 ist, wenn kein Puls des
Pulssignals in der Schaltung 20 vorhanden ist (das heißt
wenn der Pegel des Signals PA niedrig ist), das Signal, das in dem
Zähler 25 empfangen wird, auf den hohen Pegel
gesetzt.
-
Wenn
das Signal PA zu dem hohen Pegel geändert wird, zirkuliert
eine Hauptpulsflanke durch das Gatter DU1, die Inverter DU2 bis
DU31 und das Gatter DU2 in dieser Reihenfolge und zirkuliert eine Rücksetzpulsflanke
durch das Gatter DU1, die Inverter DU2 bis DU18 und das Gatter DU2
in dieser Reihenfolge. Die Hauptpulsflanke bewirkt, dass jedes der
Gatter DU1 und der Inverter DU3, DU5, ..., DU31 der ungeradzahligen
Stufen das Ausgangssignal von dem hohen Pegel zu dem niedrigen Pegel ändert
und bewirkt, dass jeder der Inverter DU2, DU4, ..., DU30 und des
Gatters DU32 der geradzahligen Stufen das Ausgangssignal von dem
niedrigen Pegel zu dem hohen Pegel ändert. Die Rücksetzpulsflanke
bewirkt, dass jedes der Gatter und der Inverter der ungeradzahligen
Stufen das Ausgangssignal von dem niedrigen Pegel zu dem hohen Pegel ändert
und bewirkt, dass jeder der Inverter und des Gatters der geradzahligen
Stufen das Ausgangssignal von dem hohen Pegel zu dem niedrigen Pegel ändert.
-
Deshalb
kann der Zähler 25 eine Zirkulationsanzahl des
Pulses SA zählen, der wiederholt in der Schaltung 20 zirkuliert
wird.
-
Die
Struktur und die Funktionsweise der Schaltung
20 und des
Zählers
25 sind im Detail in der
JP-H06-216721 beschrieben. Deshalb
werden weitere Beschreibungen der Schaltung
20 und des
Zählers
25 weggelassen.
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Die
Kodierschaltung 33 erzeugt A/D-gewandelte Daten DT aus
Ausgangssignalen D1 bis DN der Verzögerungseinheiten
DU und einem Ausgangssignal des Zählers 25. Die
Kodierschaltung 33 weist die Takterzeugungsschaltung 4,
die Datenhalteschaltungen 5, die den jeweiligen Verzögerungseinheiten
DU entsprechen, eine Verriegelungsschaltung 25, die die Zirkulationsanzahl
des Zählers 25 synchronisiert zu dem Abtasttakt
CKN der Schaltung 4 verriegelt,
eine Pulsauswahleinrichtung und einen Kodierer 63, die Verriegelungsschaltung,
die die kombinierten Daten verriegelt, und die Subtrahierschaltung 8 auf.
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Der
Kodierer 63 empfängt die M × N Stücke von
verriegelten Daten aus den Schaltungen 5 als das einzige
Stück von kombinierten Daten Q in einem Stück
auf die gleiche Weise wie in dem Kodierer 6, der in 4 gezeigt
ist, wandelt die kombinierten Daten Q zu numerischen Daten, die
eine Pulsposition des Signals PA anzeigen, zu einer Zeit, und erzeugt gemischte
Daten, die eine Bewegung des Pulssignals PA anzeigen, aus der Zirkulationsanzahl
und den numerischen Daten. Die gemischten Daten werden durch Anordnen
von binären Daten der Zirkulationsanzahl an höheren
Bitpositionen der gemischten Daten und durch Anordnen der numerischen
Daten an niedrigeren Bitpositionen der gemischten Daten erzielt.
-
Deshalb
kann der Wandler 13 die Daten DT ausgeben, die dem Pegel
des analogen Signals Vin entsprechen.
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Die
Struktur und die Funktionsweise der Pulsauswahleinrichtung und des
Kodierers 63 werden unter Bezugnahme auf 22 beschrieben. 22 zeigt
eine Schaltungsansicht, die die Struktur des Kodierers 63 zeigt.
-
Wie
es in 22 gezeigt ist, weist der Kodierer 63 eine
Pulsauswahleinrichtung 63a und den Kodierer 6b auf.
Um eine Position der Bitgrenze in den kombinierten Daten Q (die
Bits Q0 bis QMN-1 aufweisen)
zu bestimmen, die aus den Ausgangssignalen D1 bis DN der
Verzögerungseinheit 20 abgeleitet werden, weist
die Pulsauswahleinrichtung 63a M × N erste Inverter 63b,
die die jeweiligen Bits Q0 bis QMN-1 invertieren, eine erste UND-Schaltung 63c,
M × N/2 – 1 zweite UND-Schaltungen 63d,
M × N/2 – 1 dritte UND-Schaltungen 63e,
eine vierte UND-Schaltung 63f, M × N/2 – 1
zweite Inverter 63g, die den jeweiligen UND-Schaltungen 63d entsprechen,
M × N/2 – 1 dritte Inverter 70, die den
jeweiligen UND-Schaltungen 63e entsprechen, und einen vierten
Inverter 71 auf.
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Die
UND-Schaltung 63c empfängt die Bits QMN-1 und
Q0 und gibt ein Ergebnis der UND-Verknüpfung
für die empfangenen Bits als das erste Positionsausgangssignal
P0 zu dem Kodierer 63 aus. Jede UND-Schaltung 63d empfängt
die Bits Q2k-2 und Q2k-1 (k
= 1 bis M × N/2 – 1), die von den entsprechenden Invertern 63b invertiert
werden, und gibt ein Ergebnis der UND-Verknüpfung für
die empfangenen Bits als ein nicht invertiertes Ausgangssignal des
Positionsausgangssignals P2k-1 zu dem Kodierer 6b aus.
Jeder Inverter 63g, der der UND-Schaltung 63d entspricht, der
die Bits Q2k-2 und Q2k-1 empfängt,
invertiert das Ausgangssignal der UND-Schaltung 63d und
gibt das invertierte Ergebnis als ein invertiertes Ausgangssignal
des Positionsausgangssignals P2k-1 aus. Jede
UND-Schaltung 63e empfängt die Bits Q2k-1 und Q2k (k = 1 bis M × N/2 – 1)
und gibt ein Ergebnis der UND-Verknüpfung der empfangenen
Bits als ein nicht invertiertes Ausgangssignal des Positionsausgangssignals
P2k zu dem Kodierer 6b aus. Jeder
Inverter 70, der der UND-Schaltung 63e entspricht,
der die Bits Q2k-1 und Q2k empfängt,
wandelt das Ausgangssignal der UND-Schaltung 63e und gibt
das invertierte Ergebnis als ein invertiertes Ausgangssignal des
Positionsausgangssignals P2k aus. Die UND-Schaltung
empfängt die Bits QMN-2 und QMN-1, die von den entsprechenden Invertern 63b invertiert worden
sind, und gibt ein Ergebnis der UND-Verknüpfung für
die empfangenen Bits aus. Der Inverter 71 invertiert das
Ausgangssignal der UND-Schaltung 63f und gibt das invertierte
Ergebnis als das Positionsausgangssignal PMN-1 zu
dem Kodierer 6b aus.
-
Deshalb
gibt der Kodierer 6b numerische Daten aus, die die Pulsposition
des Signals PA in der Verzögerungsschaltung 20 anzeigen.
-
Die
Pulsauswahleinrichtung und der Kodierer 63 erzeugen gemischte
Daten, welche Daten der Zirkulationsanzahl an höheren Bitpositionen
und das Ausgangssignal (das heißt die numerischen Daten, die
eine Pulsposition des Signals PA anzeigen) des Kodierers 6b an
unteren Bitpositionen aufweisen. Deshalb entsprechen A/D-gewandelte
Daten DT, die in der Schaltung 8 erzeugt werden, dem Pegel
des analogen Eingangssignals Vin, das in der Schaltung 20 empfangen
wird.
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Da
der Wandler 13 die Pulsverzögerungsschaltung 20 und
den Zähler 25 aufweist, kann die Anzahl von Verzögerungseinheiten
DU beträchtlich verringert werden, während die
A/D-gewandelten Daten DT mit einer höheren Genauigkeit
auf die gleiche Weise wie in dem Wandler 1 berechnet werden, der
in 4 gezeigt ist. Weiterhin kann, da die Anzahl von
Verzögerungseinheiten DU verringert ist, die Anzahl von
Datenhalteschaltungen 5 beträchtlich verringert
werden. Demgemäß kann der A/D-Wandler verkleinert
werden.
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In
diesem Ausführungsbeispiel der vorliegenden Erfindung kann,
da der Wert M gleich der s-ten Potenz von 2 ist, die Zirkulationsanzahl,
die in dem Zähler 25 gezählt wird, als
obere Bits der gemischten Daten verwendet werden, die aus dem Kodierer 63 ausgegeben
werden. Jedoch ist es, wenn sich der Wert M von der s-ten Potenz
von 2 unterscheidet, erforderlich, dass der Kodierer 63 die
Zirkulationsanzahl gemäß der Anzahl M einstellt
und gemischte Daten erzeugt, welche Daten der eingestellten Zirkulationsanzahl
an höheren Bitpositionen und das Ausgangssignal des Kodierers 6b an
niedrigeren Bitpositionen aufweisen.
-
Weiterhin
können in diesem Ausführungsbeispiel der vorliegenden
Erfindung die Halteschaltungen 50, die in 12 gezeigt
sind, anstelle der Halteschaltungen 5 in dem Wandler angeordnet
sein, oder kann die Korrekturschaltung 9, die in 14 gezeigt
ist, zusätzlich in dem Wandler angeordnet sein. Weiterhin
kann der Wandler, der in 17 gezeigt ist,
die Verzögerungsschaltung 20, den Zähler 25 und die
Verriegelungsschaltung 55 anstelle der Verzögerungsschaltung 2 aufweisen,
während die Kodierer 60 die Kodierer ersetzen,
die die gemischten Daten erzeugen.
-
Zum
Beispiel wird, wenn die Korrekturschaltung 9 für
den Wandler 13 angewendet wird, eine Korrektureinheit der
ersten Korrekturschaltung 9a für jedes bestimmte
Bit Qk (k = 0, 1) zu einer anderen Korrektureinheit
abgeändert, die in 15C gezeigt ist,
um das Bit Qk gemäß den
Referenzbits QMN-2+k und Qk+2 zu
korrigieren, und eine Korrektureinheit der ersten Korrekturschaltung 9a für
jedes bestimmte Bit Qk (k = M × N – 2,
M × N – 1) wird zu einer anderen Korrektureinheit
abgeändert, die in 15C gezeigt ist,
um das Bit Qk gemäß den
Referenzbits Qk-2 und Qk+2-MN zu
korrigieren. Weiterhin ist eine Korrektureinheit der zweiten Korrekturschaltung 9b für
das bestimmte Bit Q0 zu einer anderen Korrektureinheit
abgeändert, die in 15C gezeigt
ist, um das Bit Q0 gemäß den
Referenzbits QMN-1 und Q2 zu
korrigieren, und ist eine Korrektureinheit der zweiten Korrekturschaltung 9b für
das bestimmte Bit QMN-1 zu einer anderen
Korrektureinheit abgeändert, die in 15C gezeigt
ist, um das Bit QMN-1 gemäß den
Referenzbits QMN-2 und Q0 zu
korrigieren.
-
SECHSTES AUSFÜHRUNGSBEISPIEL
-
In
dem fünften Ausführungsbeispiel der vorliegenden
Erfindung weist die Verzögerungsschaltung 20 die
geradzahligen Verzögerungseinheiten DU auf. Jedoch kann
eine Verzögerungsschaltung ungeradzahlige Verzögerungseinheiten
DU aufweisen.
-
23 zeigt
ein Blockschaltbild eines A/D-Wandlers gemäß dem
sechsten Ausführungsbeispiel der vorliegenden Erfindung.
-
Wie
es in 23 gezeigt ist, weist ein A/D-Wandler 14 eines
TAD-Typs eine Pulsverzögerungsschaltung 21, einen
Zirkulationsanzahlzähler 25A und eine Kodierschaltung 34 auf.
Die Schaltung 21 weist M (M ist eine ungerade Anzahl gleich
oder größer als 3) Verzögerungseinheiten
DU auf, die in einer Ringform angeordnet sind, um das Pulssignal PA
wiederholt zirkulieren zu lassen, während das Signal PA
in jeder Verzögerungseinheit DU verzögert wird.
Der Zähler 25A inkrementiert einen mittleren gezählten
Wert um eins zu jeder Zeit, zu der sich der Pegel eines Signals ändert,
das von der Schaltung 21 empfangen wird. Der gezählte
Wert ist zu Beginn auf null gesetzt. Die Kodierschaltung 34 erzeugt
A/D-gewandelte Daten DT aus Ausgangssignalen D1 bis DM der
Verzögerungseinheiten DU und einem Ausgangssignal des Zählers 25A.
-
Die
Verzögerungseinheiten DU der Verzögerungsschaltung 21 empfangen
gleichzeitig ein analoges Eingangssignal (das heißt ein
Spannungssignal) Vin als eine Ansteuerspannung und weisen die gleiche
Verzögerungszeit Td auf, die einem Spannungspegel des Signals
Vin entspricht. Da der Pegel des Signals Vin erhöht wird,
wird die Verzögerungszeit Td verkürzt. Das Pulssignal
PA geht durch eine Signalübertragungsleitung Ls, auf welcher
die Verzögerungseinheiten DU in einer Ringform angeordnet sind.
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Die
Schaltung 21 weist ein negiertes UND-Gatter der ersten
Stufe und eine Mehrzahl von Invertern, die in Reihe angeordnet sind,
als die Verzögerungseinheiten DU auf. Das negierte UND-Gatter
DU empfängt das Pulssignal PA und ein Ausgangssignal des
Inverters der letzten (das heißt M-ten) Stufe und gibt
ein Ergebnis einer logischen Multiplikation aus. Dieses Ergebnis
wird in jedem der Invertierer DU invertiert. Wenn kein Puls des
Pulssignals in der Schaltung 21 vorhanden ist (das heißt wenn
das Signal PA, das auf den niedrigen Pegel gesetzt ist, in das UND-Gatter
DU eingegeben wird), wird ein Ausgangsanschluss (das heißt
ein Eingangsanschluss des negierten UND-Gatters DU) des Inverters
DU der letzten Stufe auf den hohen Pegel gesetzt. Wenn das Signal
PA zu einer Startzeit T0 zu dem hohen Pegel geändert wird,
wird der Ausgangspegel des negierten UND-Gatters DU geändert.
Als Reaktion auf diese Änderung des negierten UND-Gatters
DU wird der Ausgangspegel des letzten Inverters DU geändert.
Als Reaktion auf dies Änderung des letzten Inverters DU
wird der Ausgangspegel jedes negierten UND-Gatters Du geändert.
Das heißt, zu jeder Zeit, zu der eine Zirkulationszeitdauer gleich
M × Td nach der Startzeit T0 verstrichen ist, wird der
Ausgangspegel des letzten Inverters DU geändert. Deshalb
zeigt der Zähler 25A eine Zirkulationsanzahl des
Pulses SA an, der wiederholt in der Schaltung 20 zirkuliert
wird.
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Die
Kodierschaltung 34 weist die Takterzeugungsschaltung 4,
die Datenhalteschaltungen 5, die den jeweiligen Verzögerungseinheiten
DU entsprechen, die Verriegelungsschaltung 55, die die
Zirkulationsanzahl des Zählers 25A synchronisiert
zu dem Abtasttakt CKN der Schaltung 4 verriegelt,
eine Pulsauswahleinrichtung und einen Kodierer 64, die
Verriegelungsschaltung 7, die die kombinierten Daten verriegelt,
die in dem Kodierer 64 erzeugt werden, und die Subtraktionsschaltung 8 auf.
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Der
Kodierer 64 empfängt die M × N Stücke von
verriegelten Daten aus den Schaltungen 5 als das einzige
Stück von kombinierten Daten Q in einem Stück
auf die gleiche Weise wie in dem Kodierer 6, der in 4 gezeigt
ist, wandelt die kombinierten Daten Q zu numerischen Daten, die
eine Pulsposition des Signals PA anzeigen, zu einer Zeit, und erzeugt gemischte
Daten aus Daten der Zirkulationsanzahl und der numerischen Daten.
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Bei
diesem Erzeugen der gemischten Daten weist, da die Anzahl von Verzögerungseinheiten
DU ungeradzahlig ist und zu einem Wert 2s (s
ist eine Ganzzahl) unterschiedlich ist, eine binäre Anzahl,
die aus Daten der Zirkulationsanzahl, die an höheren Bitpositionen
angeordnet sind, und den numerischen Daten erzielt wird, die an
niedrigeren Bitpositionen angeordnet sind, keine Bewegung des Pulssignals PA
auf. Deshalb ist es erforderlich, die Zirkulationsanzahl einzustellen,
die in dem Zähler 25A gezählt wird. Der
Kodierer 64 weist eine Einstelleinheit 65 auf und
die Zirkulationsanzahl wird auf eine eingestellte Zirkulationsanzahl
in der Einstellungseinheit 65 eingestellt. Der Kodierer 64 erzeugt
die gemischten Daten, die eine Bewegung des Pulssignals PA anzeigen,
aus der eingestellten Zirkulationsanzahl an höheren Bitpositionen
und den numerischen Daten an niedrigeren Bitpositionen.
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Deshalb
kann der Wandler 14 die Daten DT ausgeben, die dem Pegel
des analogen Signals Vin entsprechen.
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Die
Struktur und Funktionsweise der Pulsauswahleinrichtung und des Kodierers 64 werden
unter Bezugnahme auf 24 beschrieben. 24 zeigt
eine Schaltungsansicht, die die Struktur des Kodierers 64 zeigt.
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Wie
es in 24 gezeigt ist, weist der Kodierer 64 eine
Pulsauswahleinrichtung 64a und den Kodierer 6b auf.
Um eine Position der Bitgrenze in den kombinierten Daten Q (die
Bits Q0 bis QMN-1)
zu bestimmen, die aus den Ausgangssignalen D1 bis DM der
Verzögerungseinheit 21 abgeleitet werden, weist auf
die gleiche Weise wie in der Pulsauswahleinrichtung 61a,
die in 11 gezeigt ist, die Pulsauswahleinrichtung 64a M × N – 1
negierte Exklusiv-ODER-Schaltungen XNOR, von denen jede zwei Bits
Qk-1 und Qk (k =
1, 2, ..., M × N – 1) empfängt, und M × N – 1
Inverter NOT auf, die den Schaltungen XNOR entsprechen, um M × N – 1
Positionsausgangssignale Pk zu dem Kodierer 6b auszugeben. Weiterhin
weist, das das Pulssignal PA wiederholt in der Schaltung 21 zirkuliert
wird, die Pulsauswahleinrichtung 64a eine negierte Exklusiv-ODER-Schaltung XNOR
auf, die Werte der Bits Q0 und QMN-1 empfängt und ein Ergebnis einer
Exklusiv-NOR-Verknüpfung für Werte der empfangenen
Bits und ein nicht invertiertes Ausgangssignal eines Positionsausgangssignals
Po zu dem Kodierer 6b ausgibt.
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Deshalb
kann der Kodierer 6b die numerischen Daten ausgeben, die
eine Pulsposition des Signals PA in der Verzögerungsschaltung 21 anzeigen.
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Da
der Wandler 14 die Pulsverzögerungseinheit 21 und
den Zähler 25A aufweist, kann die Anzahl von Verzögerungseinheiten
DU beträchtlich verringert werden, während die
A/D-gewandelten Daten DT mit einer hohen Genauigkeit auf die gleiche
Weise wie in dem Wandler 1 erzeugt werden, der in 4 gezeigt
ist. Weiterhin kann, da die Anzahl von Verzögerungseinheiten
DU verringert ist, die Anzahl von Datenhalteschaltungen 5 beträchtlich
verringert werden. Demgemäß kann der A/D-Wandler
verkleinert werden.
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SIEBTES AUSFÜHRUNGSBEISPIEL
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25 zeigt
ein Blockschaltbild eines A/D-Wandlers gemäß dem
siebten Ausführungsbeispiel der vorliegenden Erfindung.
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Wie
es in 25 gezeigt ist, weist ein A/D-Wandler 15 eines
TAD-Typs N (N ist eine Ganzzahl gleich oder größer
als 2) Kerneinheiten 23, die parallel zu einander angeordnet
sind, die Addiertakt-Erzeugungsschaltung 92 und die Addierschaltung 91 auf.
Jede Kernschaltung 23 weist die Pulsverzögerungsschaltung 2 und
die Kodierschaltung 3 auf, die die gleiche Struktur wie
diejenige, die in 4 gezeigt ist, gemäß dem
ersten Ausführungsbeispiel aufweisen. Die Schaltungen 91 und 92 weisen
die gleiche Struktur wie diejenige, die in 17 gezeigt
ist, gemäß dem vierten Ausführungsbeispiel der
vorliegenden Erfindung auf. Die Kerneinheit 23 der j-ten
Stufe (j = 1, 2, ..., N) wandelt den Spannungspegel des analogen
Signals Vin zu A/D-gewandelten Daten DTj, die dem Spannungspegel
entsprechen.
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Die
Gruppe von Abtastzeiten, die durch die Abtasttakte CK1 bis
CKN1 (N ist eine Ganzzahl gleich oder größer
als 2) in der Schaltung 4 von jeder Kerneinheit 23 bestimmt
wird, ist derjenigen in den anderen Kerneinheiten 23 unterschiedlich.
Alternativ ist die Beziehung zwischen der Verzögerungszeit
Td und dem Pegel des Signals Vin in der Verzögerungsschaltung 2 von
jeder Kerneinheit 23 zu derjenigen in den anderen Kerneinheiten 23 unterschiedlich.
Deshalb ist ein Wert der Verzögerungszeit Td in jeder Kerneinheit 23 zu
Werten der Verzögerungszeiten Td in den anderen Kerneinheiten 23 unterschiedlich. Deshalb
sind die A/D-gewandelten Daten DTj von jeder Kerneinheit 23 zu
denjenigen in den anderen Kerneinheiten 23 unterschiedlich.
Die Addierschaltung 91 erzeugt endgültige A/D-gewandelte
Daten DT auf die gleiche Weise wie in dem vierten Ausführungsbeispiel
der vorliegenden Erfindung, das in 17 gezeigt
ist.
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Der
Wandler 15 weist die Kerneinheiten 23 auf, die
die gleiche Struktur aufweisen. Deshalb kann die Struktur des Wandlers 15 vereinfacht
werden. Weiterhin ist die Anzahl von Bits in den endgültigen A/D-gewandelten
Daten DT größer als von den A/D-gewandelten Daten
DTj in jeder Kerneinheit 23. Deshalb kann, verglichen mit
der Pulsposition, die von den A/D-gewandelten Daten DTj bestimmt
wird, der Wandler 15 die Pulsposition des Pulssignals PA mit
einer höheren Auflösung bestimmen. Demgemäß kann
der Wandler 15 verglichen mit dem Wandler 1, der
in 4 gezeigt ist, A/D-gewandelte Daten mit einer
höheren Genauigkeit erzielen.
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In
diesem Ausführungsbeispiel der vorliegenden Erfindung weist
jede Kerneinheit den Wandler 4 auf. Jedoch können
die Kerneinheiten den Wandler 10, 11, 12 bzw. 13 aufweisen.
Weiterhin kann der Wandler 4 von jeder Kerneinheit zu dem Wandler
von einer anderen Kerneinheit unterschiedlich sein.
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Diese
Ausführungsbeispiele der vorliegenden Erfindung sollten
nicht als die vorliegende Erfindung hinsichtlich Strukturen von
derartigen Ausführungsbeispielen beschränkend
erachtet werden und die Struktur der vorliegenden Erfindung kann
mit der im Stand der Technik kombiniert werden.
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Zum
Beispiel weist die Pulsauswahleinrichtung 6a, die in 10 gezeigt
ist, eine Mehrzahl von Paaren von Exklusiv-ODER-Schaltungen XNOR
und einem Inverter NOT auf. Jedoch kann, wie es in 26A gezeigt ist, jedes Paar von Gattern XOR und
NOT durch ein Paar eines Inverters NOT und einer negierten UND-Schaltung
NAND ersetzt werden. Weiterhin weist jede Pulsauswahleinrichtung 61a und 64a,
die in 11 und 24 gezeigt
ist, eine Mehrzahl von Paaren einen negierten Exklusiv-ODER-Schaltung
XNOR und eines Inverters NOT auf. Jedoch kann, wie es in 26b gezeigt ist, jedes Paar von Gattern XNOR und
NOT durch ein Paar eines Inverters NOT und einer negierten UND-Schaltung
NAND ersetzt werden.
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Ein
zuvor beschriebener erfindungsgemäßer A/D-Wandler
weist eine Reihe von M Verzögerungseinheiten auf, durch
welche ein Pulssignal gesendet wird, während es in jeder
Verzögerungseinheit um eine Verzögerungszeit abhängig
von einem Pegel eines analogen Signals verzögert wird.
Eine Einheit des Wandlers verriegelt das Pulssignal, das aus jeder
Verzögerungseinheit ausgegeben wird, zu N Abtastzeiten,
um M × N verriegelte Daten zu erzielen. Eine andere Einheit
des Wandlers empfängt die M × N Stücke
von verriegelten Daten als ein Stück von kombinierten Daten,
die aus den verriegelten Daten bestehen, die in einer Reihenfolge
angeordnet sind, die einer Anordnungsreihenfolge von M × N
Abtastpunkten in dem Pulssignal entspricht, wandelt die kombinierten
Daten zu numerischen Daten, die einer Position des Pulssignals in
den Verzögerungseinheiten entsprechen, zu einer Zeit, und
erzeugt gewandelte digitale Daten, die dem Pegel des analogen Signals
entsprechen, aus den numerischen Daten.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - JP 05-259907 [0002, 0008]
- - JP 2004-7385 [0003, 0004]
- - JP 2004-357030 [0070, 0116]
- - JP 06-216721 [0155]