JP5412392B2 - Ａ／ｄ変換回路及び固体撮像装置 - Google Patents

Ａ／ｄ変換回路及び固体撮像装置 Download PDF

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Description

本発明は、入力されたアナログの電圧信号を二進数のデジタル信号に変換するアナログ・デジタル（本明細書では、「A/D」とする）変換回路、及びこのA/D変換回路を有する固体撮像装置に関する。
従来、デジタルカメラ、デジタルビデオカメラや内視鏡などにおいて、入射光を電気信号に変換する光電変換装置が使用されている。また、デジタルカメラ、デジタルビデオカメラや内視鏡などの小型化、低消費電力化が進んでおり、それに伴って光電変換装置の小型化、低消費電力化が必要となっている。光電変換装置の小型化、低消費電力化への対応として、デジタル回路で構成したA/D変換器を内蔵した光電変換装置が提案されている（例えば、特許文献１参照）。
図17は、従来の光電変換装置の概略構成を示している。図17に示した光電変換装置は、入射光量に応じた画素信号を出力する光電変換素子を有する画素を2次元のアレイ状に配列した画素ブロック90と、この画素ブロック90の画素から出力される画素信号をアナログ・デジタル変換するA/D変換器91とを具備する複数のアレイブロック（サブアレイ）B1，B2，・・・が2次元（図17では、4行5列）に配置されている。
また、図18は、図17の各アレイブロック（サブアレイ）に具備されているA/D変換器91の回路構成の一例を示している。図18に示すA/D変換器91において、遅延回路911は、それぞれが各種ゲート回路からなる複数の遅延ユニット（例えば、NANDゲートと複数のINVゲートや複数のBUFF回路）をリング状に接続した構成を有する。遅延回路911内の各遅延ユニットには、アナログ・デジタル変換の対象となる入力信号（電圧）が、遅延ユニットの駆動電圧として供給される。また、遅延回路911内の各遅延ユニットには、基準電圧が供給されている。
図18に示したA/D変換器91において、例えば、遅延回路911の基準電圧をGNDとし、入力パルス信号φPLに“High”レベルの信号を入力すると、入力パルス信号φPLが、入力信号と基準電圧（GND）との電圧差に応じた遅延時間を与えられて順次、各遅延ユニットを通過し、遅延回路911内を周回する。また、入力パルス信号φPLを“Low”レベルにすることによって、入力パルス信号φPLの遅延回路911内の周回が停止する。
入力パルス信号φPLが遅延回路911内を周回しているとき、所定時間内に入力パルス信号φPLが通過する遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、入力信号と基準電圧（GND）との電圧差によって決まる。ラッチ回路9121は、遅延回路911内の各遅延ユニットから出力される信号をラッチする。エンコーダ回路9122は、ラッチ回路9121が保持した信号に基づいて、パルス信号φPLが遅延ユニットを通過した段数を検出する。
カウンタ回路9120は、入力パルス信号φPLが遅延回路911内を周回した回数を計数する。加算器9123は、カウンタ回路9120から出力される値を上位ビットデータ（例えば、a-ビット）とし、エンコーダ回路9122から出力される値を下位ビットデータ（例えば、b-ビット）とする a+bビットのデジタルデータを出力する。加算器9123の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。図17に示した光電変換装置においては、画素ブロック90から出力される画素信号をA/D変換器91の入力信号とすることにより、入射光量に応じたデジタル値が出力される。
特開２００６−２８７８７９号公報
従来技術では、図18に示したエンコーダ回路9122の具体的な回路構成については記載されていないが、ラッチ回路9121が保持している信号の数（すなわち遅延回路911内の遅延ユニットの数）に応じた数のビットを表す為の回路を用意し、ラッチ回路9121が保持している信号の論理状態に応じて各ビットの値を0又は1とすることによりエンコードを行う組み合わせ回路であると考えられる。この為、ラッチ回路9121が保持している信号の数と同数の入力回路をエンコーダ回路9122内に設ける必要がある。しかし、このような回路構成では、エンコーダ回路9122の回路規模が増大し、A/D変換器91が大型化する可能性がある。
本発明は、上述した課題に鑑みてなされたものであって、小型化を実現したA/D変換回路及び固体撮像装置を提供することを目的とする。
本発明は、上記の課題を解決する為になされたもので、第１のパルス入力端子、パルス出力端子、及びアナログ信号入力端子、を有する複数の遅延素子を有し、前記複数の遅延素子の各々の前記第１のパルス入力端子は前記複数の遅延素子の対応する１つの前記パルス出力端子に接続され、前記第１のパルス入力端子に入力されたパルス出力信号を、前記アナログ信号入力端子に入力されたアナログ信号に応じて遅延させて前記パルス出力端子から出力し、前記複数の遅延素子のいずれか１つは外部からパルス信号が入力される第２のパルス入力端子を有する遅延回路と、前記複数の遅延素子のうちの連続する２つからのパルス出力信号を順に比較し、前記２つのパルス出力信号の間で状態が異なるときに状態変化検出信号を出力する状態変化検出回路と、前記状態変化検出回路に前記パルス出力信号を出力した遅延素子に応じた状態を有するエンコード信号が入力され、前記状態変化検出信号が入力された場合に前記エンコード信号をラッチするエンコード信号ラッチ回路と、を有することを特徴とするA/D変換回路である。
また、本発明のA/D変換回路は、前記連続する２つの遅延素子からのパルス出力信号のうちの一方をラッチし、前記状態変化検出回路に出力する第１のパルス信号ラッチ回路をさらに有することを特徴とする。
また、本発明のA/D変換回路は、前記連続する２つの遅延素子からのパルス出力信号のうちの他方をラッチし、前記状態変化検出回路に出力する第２のパルス信号ラッチ回路をさらに有することを特徴とする。
また、本発明のA/D変換回路において、前記状態変化検出回路は、前記連続する２つの遅延素子を含む連続する３つの遅延素子からのパルス出力信号を順に比較することを特徴とする。
また、本発明は、光電変換素子を有し、行列状に配置された複数の画素を有する画素部と、前記複数の画素のうち同一の列に配置された画素から出力されたアナログ信号が前記アナログ信号入力端子に入力される、上記のA/D変換回路と、を有することを特徴とする固体撮像装置である。
本発明によれば、状態変化検出回路が、複数の遅延素子のうちの連続する２つからのパルス出力信号を順に比較し、２つのパルス出力信号の間で状態が異なるときに状態変化検出信号を出力し、状態変化検出信号が入力された場合にエンコード信号ラッチ回路がエンコード信号をラッチすることによって、遅延素子の数と同数の入力回路を設けることなくエンコードすることが可能となる。この為、A/D変換回路、及びそのA/D変換回路を搭載した固体撮像装置を小型化することができる。
本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。 本発明の第1の実施形態に係るA/D変換器の構成を示すブロック図である。 本発明の第1の実施形態に係る遅延素子の構成を示す回路図である。 本発明の第1の実施形態に係る状態変化検出回路の動作を規定した真理値表の内容を示す参考図である。 本発明の第1の実施形態に係る状態変化検出回路47に信号を出力した遅延素子の段数とエンコード信号の関係を記したテーブルの内容を示す参考図である。 本発明の第1の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 本発明の第1の実施形態に係るA/D変換器の動作を示すタイミングチャートである。 本発明の第1の実施形態に係る遅延素子の出力信号を示す参考図である。 本発明の第2の実施形態に係るA/D変換器の構成を示すブロック図である。 本発明の第2の実施形態に係るA/D変換器の動作を示すタイミングチャートである。 本発明の第3の実施形態に係るA/D変換器の構成を示すブロック図である。 本発明の第3の実施形態に係るA/D変換器の動作を示すタイミングチャートである。 本発明の第4の実施形態に係るA/D変換器の構成を示すブロック図である。 本発明の第4の実施形態に係る状態変化検出回路の動作を規定した真理値表の内容を示す参考図である。 本発明の第4の実施形態に係るA/D変換器の動作を示すタイミングチャートである。 本発明の第4の実施形態に係る遅延素子の出力信号を示す参考図である。 従来の光電変換装置の概略構成を示すブロック図である。 従来の光電変換装置が有するA/D変換器の回路構成を示すブロック図である。
以下、図面を参照し、本発明の実施形態を説明する。
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る固体撮像装置の構成を示している。図1に示す固体撮像装置は、画素1を有する画素アレイ2と、垂直走査回路3と、A/D変換器4（ADC1, ADC2, ADC3, ADC4）と、上位ビットラッチ回路5（HBLAT1, HBLAT2, HBLAT3, HBLAT4）と、制御信号出力回路6と、水平走査回路7とから構成される。
画素アレイ2は、少なくとも光電変換素子を有し、入射光量に応じた画素信号φPIX1を出力する画素1（P11, P12, P13, P14, P21, P22, P23, P24, P31, P32, P33, P34, P41, P42, P43, P44）が2次元（図示例では4行4列）に配置された構成を有する。垂直走査回路3は画素アレイ2の行選択を行う。
A/D変換器4は、画素アレイ2の画素列毎に配置され、画素1から読み出された画素信号φPIX1をアナログ・デジタル変換する。画素列毎のA/D変換器4をADC1, ADC2, ADC3, ADC4とする。
上位ビットラッチ回路5はA/D変換器4のA/D変換結果のうち上位ビット信号を保持する。画素列毎の上位ビットラッチ回路5をHBLAT1, HBLAT2, HBLAT3, HBLAT4とする。
制御信号出力回路6は、A/D変換器4と上位ビットラッチ回路5を制御する信号を出力する。水平走査回路7は、A/D変換器4と上位ビットラッチ回路5を制御し、A/D変換器4と上位ビットラッチ回路5が保持する二進数デジタル信号を列毎に出力させる。
図2はA/D変換器4の構成を示している。図2では一列分のA/D変換器4（ADC1）の構成が示されているが、他のA/D変換器4（ADC2, ADC3, ADC4）の構成も同様である。A/D変換器4は、遅延回路42と、カウンタ回路43と、ラッチ回路45と、パルス信号ラッチ回路46と、状態変化検出回路47と、エンコード信号ラッチ回路48とで構成されている。
遅延回路42は、遅延時間が電源電圧によって変化する複数の遅延素子DU[1]〜DU[8]をリング状に配置した構成を有する。遅延素子DU[1]〜DU[8]は、パルスが入力されるパルス入力端子と、パルスを出力するパルス出力端子と、電源端子とを有する。パルス入力端子は前段の遅延素子のパルス出力端子に接続され、パルス出力端子は後段の遅延素子のパルス入力端子に接続されている。遅延素子DU[8]のパルス出力端子は遅延素子DU[1]のパルス出力端子に接続されており、遅延素子DU[1]〜DU[8]はリング状に接続されている。遅延素子DU[1]〜DU[8]は、パルス入力端子に入力されたパルスを遅延させてパルス出力端子から出力する。また、遅延素子DU[1]は、スタートパルスφSTRDL1が入力される第2のパルス入力端子を有する。画素アレイ2から出力された画素信号φPIX1が遅延素子DU[1]〜DU[8]の電源端子に接続されており、遅延回路42は、画素信号φPIX1の大きさに応じた周波数を有するクロック信号φORDL1を出力する。
カウンタ回路43は、遅延回路42が出力するクロック信号φORDL1をカウントし、出力制御信号φDOCNT1に応じてカウント値φOCNT1を上位ビットラッチ回路5へ出力する。ラッチ回路45は、ラッチ制御信号φLATRDL1に応じて各遅延素子DU[1]〜DU[8]の出力信号を保持し、出力制御信号φDORDL1[n]（n=1, 2, ・・・, 8）に応じて、保持しているn段目の遅延素子DU[n]の出力信号を信号転送線44に出力する。
パルス信号ラッチ回路46は、ラッチ回路45が出力する遅延素子DU[1]〜DU[8]の出力信号を保持する。状態変化検出回路47は、信号転送線44に出力されている信号とパルス信号ラッチ回路46の出力信号とを比較することで、n段目の遅延素子DU[n]の出力信号とn+1段目の遅延素子[n+1]の出力信号との間の状態変化を検出する。エンコード信号ラッチ回路48は、状態変化検出回路47に信号を出力した遅延素子DU[1]〜DU[8]の段数に応じたエンコード信号φENC1[1:3]を受け、状態変化検出回路47の出力信号φODET1に応じてエンコード信号φENC1[1:3]を保持する。
なお、遅延素子DU[1]〜DU[8]の構成は下記の3通りに分けられる。第一に、NOT回路411を直列に接続して構成される（図3a参照）遅延素子（DU[1]とDU[2]を除くDU[3]〜DU[8]）、第二に、NAND回路412、NOT回路411の順に直列に接続して構成される（図3b参照）遅延素子（DU[1]）、第三に、NOT回路411、NAND回路412の順に直列に接続して構成される（図3c参照）遅延素子（DU[2]）である。また、遅延回路42を発振させる為に、DU[7]の出力信号をDU[2]の一方の入力端子にフィードバックしている。
なお、状態変化検出回路47は、図4に示す真理値表に基づいて状態変化を検出する。また、状態変化検出回路47に信号を出力した遅延素子DU[1]〜DU[8]とエンコード信号φECN1[1:3]の関係を記したテーブルを図5に示す。
次に、本実施形態よる固体撮像装置の動作を、図6に示すタイミングチャートを用いて説明する。A/D変換器4(ADC1, ADC2, ADC3, ADC4)の動作については、A/D変換器4(ADC1)についてのみ説明し、他のA/D変換器4（ADC2, ADC3, ADC4）の動作については、A/D変換器4(ADC1)と同じである為、説明を省略する。なお、A/D変換器4を制御する信号（φENCNT1、φRSCNT1、φLATRDL1、φSTRDL1、φDORDL1[1:8]、φLATTEMP1、φENC1[1:3]、φDOCNT1）、及び上位ビットラッチ回路5を制御する信号（φLATCNT1）は制御信号出力回路6から出力される。
まず、タイミングT1で、画素選択信号φV1とカウンタリセット信号φRSCNT1がHighになる。これによって、画素選択信号φV1で制御される1行目の画素1（P11, P12, P13, P14）が選択され、画素1（P11, P12, P13, P14）の画素信号φPIX1(P11, P12, P13, P14)がA/D変換器4へそれぞれ出力される。また、カウンタ回路43が保持するカウント値φOCNT1がリセットされる。この時、他の画素選択信号φV2, φV3, φV4はLowを維持している。その後、カウンタリセット信号φRSCNT1がLowになることで、カウンタ回路43がリセット動作を終了する。
続いて、タイミングT2でスタートパルスφSTRDL1とカウントイネーブル信号φENCNT1がHighになる。これによって、遅延回路42が画素信号φPIX1(P11)に応じた周波数を有するクロック信号φORDL1を出力すると共に、カウンタ回路43がクロック信号φORDL1の立上りのカウント動作を開始する。なお、カウンタ回路43がクロック信号φORDL1の立下りのカウント動作を行うように変更してもよい。
続いて、タイミングT3でラッチ制御信号φLATRDL1がHighになり、タイミングT4でラッチ制御信号φLATRDL1とカウントイネーブル信号φENCNT1がLowになる。これによって、ラッチ回路45がタイミングT4で各遅延素子DU[1]〜DU[8]からの出力信号を保持するのと同時に、カウンタ回路43がクロック信号φORDL1のカウント動作を終了する。
続いて、タイミングT5でスタートパルスφSTRDL1がLowになると、遅延回路42がクロック信号φORDL1の出力を終了する。続いて、タイミングT6で画素選択信号φV1がLowになることで、1行目の画素1が非選択状態となる。タイミングT6以降はエンコード＆信号転送期間となる。
次に、エンコード＆信号転送期間に係る動作について、図7に示すタイミングチャートを用いて説明する。なお、ラッチ回路45が保持している各遅延素子DU[1]〜DU[8]の出力信号が、図8に示す値であったと仮定して説明を行う。
まず、タイミングT11で、出力制御信号φDORDL1[8]とラッチ信号φLATTEMP1がHighになるのと同時に、エンコード信号φENC[1:3]が0(10)になる。なお、n(10)は10進数でnを表す。これによって、ラッチ回路45が保持している8段目の遅延素子DU[8]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路46が遅延素子DU[8]の出力信号を取り込む。その後、ラッチ信号φLATTEMP1がLowになることで、パルス信号ラッチ回路46が遅延素子DU[8]の出力信号を保持する。
続いて、タイミングT12で出力制御信号φDORDL1[8]がLowになるのと同時に、出力制御信号φDORDL1[1]がHighになる。これによって、1段目の遅延素子DU[1]の出力信号が信号転送線44に出力される。この時、状態変化検出回路47の入力端子A、Bには、それぞれ1段目の遅延素子DU[1]の出力信号、8段目の遅延素子DU[8]の出力信号が入力される。図7に示すように、遅延素子DU[1]の出力信号と遅延素子DU[8]の出力信号はLowであるので、状態変化検出回路47はLowを出力する。
続いて、タイミングT13で、ラッチ信号φLATTEMP1がHighになる。これによって、パルス信号ラッチ回路46が遅延素子DU[1]の出力信号を取り込む。その後、ラッチ信号φLATTEMP1がLowになることで、パルス信号ラッチ回路46が遅延素子DU[1]の出力信号を保持する。この時、状態変化検出回路47の入力端子A、Bには、同じ信号が入力されているので、状態変化検出回路47はLowを出力する。
続いて、タイミングT14で出力制御信号φDORDL1[1]がLow、出力制御信号φDORDL1[2]がHighになるのと同時に、エンコード信号φENC[1:3]が1(10)になる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線44に出力される。この時、状態変化検出回路47の入力端子A、Bには、それぞれ2段目の遅延素子DU[2]の出力信号、1段目の遅延素子DU[1]の出力信号が入力される。この時、状態変化検出回路47はHighを出力する。その為、エンコード信号ラッチ回路48がエンコード信号φENC1[1:3]=1(10)を取り込む。
続いて、タイミングT15で、ラッチ信号φLATTEMP1がHighになる。これによって、パルス信号ラッチ回路46が遅延素子DU[2]の出力信号を取り込む。その後、ラッチ信号φLATTEMP1がLowになることで、パルス信号ラッチ回路46が遅延素子DU[2]の出力信号を保持する。この時、状態変化検出回路47の入力端子A、Bには、同じ信号が入力されているので、状態変化検出回路47はLowを出力する。その為、エンコード信号ラッチ回路48はエンコード信号φENC1[1:3]=1(10)を保持する。
これ以降、同様にタイミングT16までn段目の遅延素子DU[n]の出力信号と、n+1段目の遅延素子DU[n+1]の出力信号との比較を順次行う。この時、状態変化検出回路47が状態変化を検出することは無いので、エンコード信号ラッチ回路48は、エンコード信号φENC1[1:3]=1(10)を保持したままである。
続いて、タイミングT17で、出力制御信号φDOCNT1と、ラッチ制御信号φLATCNT1がHighになる。これによって、カウンタ回路43がカウント値φOCNT1を出力するのと同時に、上位ビットラッチ回路5がカウンタ回路43の出力信号を取り込む。その後、ラッチ制御信号φLATCNT1がLowになることで、上位ビットラッチ回路5がカウンタ回路43の出力信号を保持する。上記の動作により、エンコード＆信号転送期間に係る動作が終了する。
次に、タイミングT7以降の動作について図6のタイミングチャートを用いて説明する。タイミングT7で、列選択信号φH1がHighになると、A/D変換器4（ADC1）と上位ビットラッチ回路5（HBLAT1）が保持している画素信号φPIX1(P11)のA/D変換結果が出力される。その後、タイミングT8、タイミングT9、タイミングT10、タイミングT11で、順次、列選択信号φH2、φH3、φH4の切換えが行われることで1行目の読み出し動作が完了する。
続いて、タイミングT12で、行選択信号φV2がHighになる。これによって、2行目の画素1(P21, P22, P23, P24)が選択される。その後、1行目の場合と同様の動作を行うことで、2行目の画素信号の読出し動作が完了する。3行目、4行目についても、1行目、2行目の場合と同様の動作を行うことで、全画素の読出し動作が完了する。
上記の動作により、連続する2つの遅延素子のうち前段側の遅延素子の出力信号がLow、後段側の遅延素子の出力信号がHighである場合に状態変化検出回路47が状態変化を検出し、そのタイミングでエンコード信号ラッチ回路48がエンコード信号を保持する。状態変化検出回路47が検出した状態変化は、遅延回路42内を周回するクロック信号φORDL1のパルスの位置に対応しているので、このパルスの位置に応じたエンコード信号がエンコード信号ラッチ回路48によって保持されることになる。これによって、画素列毎に遅延素子の数と同数の入力回路を設けることなくエンコードを行うことができる。従って、本実施形態によれば、A/D変換器の小型化を実現することができる。また、カラムA/D方式の固体撮像装置は特にカラムピッチが狭く、回路面積を小さくする必要がある為、本実施形態のA/D変換器を固体撮像装置に搭載することによって、より大きな効果を得ることができる。
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図9は、本実施形態に係るA/D変換器4の構成を示している。本実施形態に係るA/D変換器4は、第1の実施形態に係るA/D変換器4に対して、パルス信号ラッチ回路49が設けられている点が異なる。パルス信号ラッチ回路49は、出力端子Oが状態変化検出回路47の入力端子Aに接続されており、ラッチ信号φLATTEMP2に応じて、ラッチ回路45が出力する遅延素子の出力信号を保持する。なお、その他の構成については、第1の実施形態に係る固体撮像装置と同じである為、説明を省略する。
次に、本実施形態に係る固体撮像装置の動作を、図10に示すタイミングチャートを用いて説明する。なお、エンコード＆信号転送期間に係る動作以外は、第1の実施形態と同じである為、説明を省略する。A/D変換器4を制御する信号（φDORDL1[1:8]、φLATTEMP1、φLATTEMP2、φENC1[1:3]、φDOCNT1）、及び上位ビットラッチ回路5を制御する信号（φLATCNT1）は制御信号出力回路6から出力される。
まず、タイミングT21で、出力制御信号φDORDL1[8]とラッチ信号φLATTEMP1がHighになる。これによって、ラッチ回路45が保持している8段目の遅延素子DU[8]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路46が遅延素子DU[8]の出力信号を取り込む。その後、ラッチ信号φLATTEMP1がLowになることで、パルス信号ラッチ回路46が遅延素子DU[8]の出力信号を保持する。
続いて、タイミングT22で出力制御信号φDORDL1[8]がLowになり、出力制御信号φDORDL1[1]とラッチ信号φLATTEMP2がHighになるのと同時に、エンコード信号φENC[1:3]が0(10)になる。これによって、1段目の遅延素子DU[1]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路49が遅延素子DU[1]の出力信号を取り込む。この時、状態変化検出回路47の入力端子A、Bには、それぞれ1段目の遅延素子DU[1]の出力信号、8段目の遅延素子DU[8]の出力信号が入力される。その為、状態変化検出回路47はLowを出力する。その後、ラッチ信号φLATTEMP2がLowになることで、パルス信号ラッチ回路49が遅延素子DU[1]の出力信号を保持する。
続いて、タイミングT23でラッチ信号φLATTEMP1がHighになる。これによって、パルス信号ラッチ回路46が遅延素子DU[1]の出力信号を取り込む。この時、状態変化検出回路47の入力端子A、Bには、同じ出力信号が入力されているので、状態変化検出回路はLowを出力する。
続いて、タイミングT24で、出力制御信号φDORDL1[2]とラッチ信号φLATTEMP2がHighになるのと同時に、エンコード信号φENC[1:3]が1(10)になる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路49が遅延素子DU[2]の出力信号を取り込む。この時、状態変化検出回路47の入力端子A、Bには、それぞれ2段目の遅延素子DU[2]の出力信号、1段目の遅延素子DU[1]の出力信号が入力される。その為、状態変化検出回路47はHighを出力する。この時、エンコード信号ラッチ回路48がエンコード信号φENC[1:3]=1(10)を取り込む。その後、ラッチ信号φLATTEMP2がLowになることで、パルス信号ラッチ回路49が遅延素子DU[2]の出力信号を保持する。
続いて、タイミングT25でラッチ信号φLATTEMP1がHighになる。これによって、パルス信号ラッチ回路46が遅延素子DU[2]の出力信号を取り込む。この時、状態変化検出回路47の入力端子A、Bには、同じ出力信号が入力されるので、状態変化検出回路47はLowを出力する。その為、エンコード信号ラッチ回路48はエンコード信号φENC[1:3]=1(10)を保持する。
これ以降、同様にタイミングT26までn段目の遅延素子DU[n]の出力信号と、n+1段目の遅延素子DU[n+1]の出力信号を順次比較する。この時、状態変化検出回路47が状態変化を検出することは無いので、エンコード信号ラッチ回路48は、1(10)を保持したままである。
続いて、タイミングT27で、出力制御信号φDOCNT1と、ラッチ制御信号φLATCNT1がHighになる。これによって、カウンタ回路43がカウント値を出力するのと同時に、上位ビットラッチ回路5がカウンタ回路43の出力信号を取り込む。その後、ラッチ制御信号φLATCNT1がLowになることで、上位ビットラッチ回路5がカウンタ回路43の出力信号を保持する。上記の動作により、エンコード＆信号転送期間に係る動作が終了する。
上記の動作により、第1の実施形態と同様に、画素列毎に遅延素子の数と同数の入力回路を設けることなくエンコードを行うことができる。従って、本実施形態によれば、A/D変換器の小型化を実現することができる。また、本実施形態のA/D変換器を固体撮像装置に搭載することによって、より大きな効果を得ることができる。
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図11は、本実施形態に係るA/D変換器4の構成を示している。本実施形態に係るA/D変換器4は、第1の実施形態に係るA/D変換器4に対して、出力制御信号φDORDL1[n]の値に応じてn段目の遅延素子DU[n]の出力信号を信号転送線44aに出力すると共に、出力制御信号φDORDL2[n]の値に応じてn段目の遅延素子DU[n]の出力信号を信号転送線44bに出力するラッチ回路45aが設けられている点が異なる。また、パルス信号ラッチ回路46が設けられておらず、状態変化検出回路47の入力端子Aに信号転送線44aが接続され、且つ、入力端子Bに信号転送線44bが接続されている点が更に異なる。なお、その他の構成については、第1の実施形態に係る固体撮像装置と同じである為、説明を省略する。
次に、本実施形態に係る固体撮像装置の動作を、図12に示すタイミングチャートを用いて説明する。なお、エンコード＆信号転送期間に係る動作以外は、第1の実施形態と同じである為、説明を省略する。A/D変換器4を制御する信号（φDORDL1[1:8]、φDORDL2[1:8]、φENC1[1:3]、φDOCNT1）、及び上位ビットラッチ回路5を制御する信号（φLATCNT1）は制御信号出力回路6から出力される。
まず、タイミングT31で、出力制御信号φDORDL1[1]と出力制御信号φDORDL2[8]がHighになる。これによって、ラッチ回路45aが保持した1段目の遅延素子DU[1]の出力信号が信号転送線44aに出力されると共に、8段目の遅延素子DU[8]の出力信号が信号転送線44bに出力される。この時、状態変化検出回路47の入力端子A、Bには、それぞれ1段目の遅延素子DU[1]の出力信号、8段目の遅延素子DU[8]の出力信号が入力される。その為、状態変化検出回路47はLowを出力する。その後、エンコード信号φENC[1:3]が0(10)になる。
続いて、タイミングT32で、出力制御信号φDORDL1[2]と出力制御信号φDORDL2[1]がHighになる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線44aに出力されると共に、1段目の遅延素子DU[1]の出力信号が信号転送線44bに出力される。この時、状態変化検出回路47の入力端子A、Bには、それぞれ2段目の遅延素子DU[2]の出力信号、1段目の遅延素子DU[1]の出力信号が入力される。その為、状態変化検出回路47はHighを出力する。その後、エンコード信号φENC[1:3]が1(10)になる。これによって、エンコード信号ラッチ回路48がエンコード信号φENC[1:3]=1(10)を取り込む。
続いて、タイミングT33で、出力制御信号φDORDL1[3]と出力制御信号φDORDL2[2]がHighになる。これによって、3段目の遅延素子DU[3]の出力信号が信号転送線44aに出力されると共に、2段目の遅延素子DU[2]の出力信号が信号転送線44bに出力される。この時、状態変化検出回路47の入力端子A、Bには、それぞれ3段目の遅延素子DU[3]の出力信号、2段目の遅延素子DU[2]の出力信号が入力される。その為、状態変化検出回路47はLowを出力する。この時、エンコード信号ラッチ回路48はエンコード信号φENC[1:3]=1(10)を保持している。
これ以降、同様にタイミングT34までn段目の遅延素子DU[n]の出力信号と、n+1段目の遅延素子DU[n+1]の出力信号を順次比較する。この時、状態変化検出回路47が状態変化を検出することは無いので、エンコード信号ラッチ回路48は、1(10)を保持したままである。
続いて、タイミングT35で、出力制御信号φDOCNT1と、ラッチ制御信号φLATCNT1がHighになる。これによって、カウンタ回路43がカウント値を出力するのと同時に、上位ビットラッチ回路5がカウンタ回路43の出力信号を取り込む。その後、ラッチ制御信号φLATCNT1がLowになることで、上位ビットラッチ回路5がカウンタ回路43の出力信号を保持する。上記の動作により、エンコード＆信号転送期間に係る動作を終了する。
上記の動作により、第1の実施形態と同様に、画素列毎に遅延素子の数と同数の入力回路を設けることなくエンコードを行うことができる。更に、第1の実施形態と比較すると、パルス信号ラッチ回路46を設けていない為、より小型化することができ、エンコード＆信号転送期間を短縮することもできる。従って、本実施形態によれば、より小型化すると共に、高速なエンコードが可能なA/D変換器を実現することができる。また、本実施形態のA/D変換器を固体撮像装置に搭載することによって、より大きな効果を得ることができる。
（第4の実施形態）
次に、本発明の第4の実施形態を説明する。図13は、本実施形態に係るA/D変換器4の構成を示している。本実施形態に係るA/D変換器4は、第2の実施形態に係るA/D変換器4に対して、n段目の遅延素子DU[n]の出力信号とn+1段目の遅延素子DU[n+1]の出力信号の間の状態変化を検出するにあたり、これらの出力信号に加えてn+2段目の遅延素子DU[n+2]の出力信号の値を用いる状態変化検出回路47aが設けられている点が異なる。なお、状態変化検出回路47aの入力端子A、B、Cには、それぞれ信号転送線44、パルス信号ラッチ回路49の出力端子O、パルス信号ラッチ回路46の出力端子Oが接続されている。状態変化検出回路47aは、図14に示す真理値表に基づいて状態変化を検出する。
次に、本実施形態に係る固体撮像装置の動作を、図15に示すタイミングチャートを用いて説明する。なお、エンコード＆信号転送期間に係る動作以外は、第1の実施形態と同じである為、説明を省略する。A/D変換器4を制御する信号（φDORDL1[1:8]、φLATTEMP1、φLATTEMP2、φENC1[1:3]、φDOCNT1）、及び上位ビットラッチ回路5を制御する信号（φLATCNT1）は制御信号出力回路6から出力される。
なお、ラッチ回路45が保持した遅延素子DU[1]〜DU[8]の出力信号は、遅延素子DU[1]〜DU[8]の出力信号や制御信号のジッタにより、図16に示すように状態変化位置が2箇所以上ある値であったと仮定して説明する。図16において、遅延素子DU[8]の出力信号がHighとなっているのはジッタの影響であるものとする。
まず、タイミングT41で、出力制御信号φDORDL1[8]とラッチ信号φLATTEMP1がHighになる。これによって、ラッチ回路45が保持している8段目の遅延素子DU[8]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路46が遅延素子DU[8]の出力信号を取り込む。その後、ラッチ信号φLATTEMP1がLowになることで、パルス信号ラッチ回路46が遅延素子DU[8]の出力信号を保持する。
続いて、タイミングT42で、出力制御信号φDORDL1[8]がLowになり、出力制御信号φDORDL1[1]とラッチ制御信号φLATTEMP2がHighになるのと同時にエンコード信号φENC[1:3]が0(10)になる。これによって、1段目の遅延素子DU[1]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路49が遅延素子DU[1]の出力信号を取り込む。その後、ラッチ信号φLATTEMP2がLowになることで、パルス信号ラッチ回路49が遅延素子DU[1]の出力信号を保持する。
続いて、タイミングT43で、出力制御信号φDORDL1[1]がLowになるのと同時に、出力制御信号φDORDL1[2]がHighになる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線44に出力される。この時、状態変化検出回路47aの入力端子A、B、Cには、それぞれ2段目の遅延素子DU[2]の出力信号、1段目の遅延素子DU[1]の出力信号、8段目の遅延素子DU[8]の出力信号が入力される。その為、状態変化検出回路47aはLowを出力する。
続いて、タイミングT44で、出力制御信号φDORDL1[1]とラッチ信号φLATTEMP1がHighになる。これによって、1段目の遅延素子DU[1]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路46が遅延素子DU[1]の出力信号を取り込む。その後、ラッチ信号φLATTEMP1がLowになることで、パルス信号ラッチ回路46が遅延素子DU[1]の出力信号を保持する。
続いて、タイミングT45で、出力制御信号φDORDL1[1]がLowになるのと同時に、出力制御信号φDORDL1[2]とラッチ信号φLATTEMP2がHighになる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路49が遅延素子DU[2]の出力信号を取り込む。その後、ラッチ信号φLATTEMP2がLowになることで、パルス信号ラッチ回路49が遅延素子DU[2]の出力信号を保持する。
続いて、タイミングT46で、出力制御信号φDORDL1[2]がLowになり、出力制御信号φDORDL1[3]がHighになるのと同時に、エンコード信号φENC[1:3]が1(10)になる。これによって、3段目の遅延素子DU[3]の出力信号が信号転送線44に出力される。この時、状態変化検出回路47aの入力端子A、B、Cには、それぞれ3段目の遅延素子DU[3]の出力信号、2段目の遅延素子DU[2]の出力信号、1段目の遅延素子DU[1]の出力信号が入力される。その為、状態変化検出回路47aはHighを出力する。この時、エンコード信号ラッチ回路48がエンコード信号φENC[1:3]=1(10)を取り込む。
続いて、タイミングT47で、出力制御信号φDORDL1[2]とラッチ信号φLATTEMP1がHighになる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線44に出力されると共に、パルス信号ラッチ回路46が遅延素子DU[2]の出力信号を取り込む。この時、状態変化検出回路47aの入力端子A、B、Cには、それぞれ、3段目の遅延素子DU[3]の出力信号、2段目の遅延素子DU[2]の出力信号、2段目の遅延素子DU[2]の出力信号が入力される。その為、状態変化検出回路47aはLowを出力する。この時、エンコード信号ラッチ回路48はエンコード信号φENC[1:3]=1(10)を保持している。
これ以降、同様にタイミングT48までn段目の遅延素子DU[n]の出力信号とn+1段目の遅延素子DU[n+1]の出力信号とn+2段目の遅延素子DU[n+2]出力信号とを順次比較する。
上記の動作により、連続する3つの遅延素子の出力信号の状態変化を検出することで、第1の実施形態と同様に、画素列毎に遅延素子の数と同数の入力回路を設けることなくエンコードを行うことができる。更に、ジッタの影響で遅延素子DU[1}〜DU[8]の出力信号の状態変化箇所が2箇所ある場合でも精度良くエンコードを行うことができる。従って、本実施形態によれば、より小型化すると共に、精度の良いエンコードが可能なA/D変換器を実現することができる。また、本実施形態のA/D変換器を固体撮像装置に搭載することによって、より大きな効果を得ることができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述したA/D変換器の適用先は固体撮像装置に限るものではなく、A/D変換器を搭載する他の装置においても回路面積を小さくする効果がある。また、第1の実施形態等において、状態変化検出回路47等の動作を規定する真理値表（図4等）は上記に限るものではなく、遅延素子の出力信号を信号転送線44等に出力する順番等の変更に伴い適宜変更することが可能である。
1・・・画素、2・・・画素アレイ、3・・・垂直走査回路、4・・・A/D変換器、5・・・上位ビットラッチ回路、6・・・制御信号出力回路、7・・・水平走査回路、42・・・遅延回路、43・・・カウンタ回路、45，45a・・・ラッチ回路、46，49・・・パルス信号ラッチ回路、47，47a・・・状態変化検出回路、48・・・エンコード信号ラッチ回路

Claims (5)

  1. 第１のパルス入力端子、パルス出力端子、及びアナログ信号入力端子、を有する複数の遅延素子を有し、前記複数の遅延素子の各々の前記第１のパルス入力端子は前記複数の遅延素子の対応する１つの前記パルス出力端子に接続され、前記第１のパルス入力端子に入力されたパルス出力信号を、前記アナログ信号入力端子に入力されたアナログ信号に応じて遅延させて前記パルス出力端子から出力し、前記複数の遅延素子のいずれか１つは外部からパルス信号が入力される第２のパルス入力端子を有する遅延回路と、
    前記複数の遅延素子のうちの連続する２つからのパルス出力信号を順に比較し、前記２つのパルス出力信号の間で状態が異なるときに状態変化検出信号を出力する状態変化検出回路と、
    前記状態変化検出回路に前記パルス出力信号を出力した遅延素子に応じた状態を有するエンコード信号が入力され、前記状態変化検出信号が入力された場合に前記エンコード信号をラッチするエンコード信号ラッチ回路と、
    を有することを特徴とするA/D変換回路。
  2. 前記連続する２つの遅延素子からのパルス出力信号のうちの一方をラッチし、前記状態変化検出回路に出力する第１のパルス信号ラッチ回路をさらに有することを特徴とする、請求項１に係るA/D変換回路。
  3. 前記連続する２つの遅延素子からのパルス出力信号のうちの他方をラッチし、前記状態変化検出回路に出力する第２のパルス信号ラッチ回路をさらに有することを特徴とする、請求項２に係るA/D変換回路。
  4. 前記状態変化検出回路は、前記連続する２つの遅延素子を含む連続する３つの遅延素子からのパルス出力信号を順に比較することを特徴とする、請求項１に係るA/D変換回路。
  5. 光電変換素子を有し、行列状に配置された複数の画素を有する画素部と、
    前記複数の画素のうち同一の列に配置された画素から出力されたアナログ信号が前記アナログ信号入力端子に入力される、請求項１に係るA/D変換回路と、
    を有することを特徴とする固体撮像装置。
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