DE2503152A1

DE2503152A1 - Schaltungsanordnung zur erkennung von durch bauteilausfall verursachten fehlern in der multipliziereinheit eines datenverarbeitungssystems

Info

Publication number: DE2503152A1
Application number: DE19752503152
Authority: DE
Inventors: Joseph Ward Parr; Kwang Yue Sih
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-01-31
Filing date: 1975-01-27
Publication date: 1975-08-07
Also published as: JPS50110243A; GB1443307A; US3873820A; FR2260139A1; JPS5633735B2; FR2260139B1

Description

Böb3ingen, den 22. Januar 1975

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: WA 972 010

Schaltungsanordnung zur Erkennung von durch Bauteilausfall verursachten Fehlern in der Multipliziereinheit eines Datenverärbeitungssystems. ' ^^

Zahlreiche Anwendungen von digitalen Rechnern fordern nicht nur eine sehr schnelle, sondern auch eine hochgradig zuverlässige Maschine. Die Industrie hat die Zuverlässigkeit der Bauteile enorm verbessert. Da jedoch vollständig zuverlässige Bauteile immer noch nicht entwickelt wurden, bilden verbesserte Fehlererkennungsverfahren eine praktische Alternative. Eine schwache Stelle der Computer bei Rechenfehlern ist dieMultiplikationseinheit.

Die Multiplikation erfolgt in digitalen Rechnern im allgemeinen nach einem Algorithmus, der die wiederholte Addition verwendet. Die zur praktischen Durchführung ,des Multiplikationsalgorithmus durch wiederholte Addition erforderliche Schaltung ist komplex und die MuItiplikationsoperation kann zahlreiche Stationen in dieser Schaltung erfordern, wodurch die Wahrscheinlichkeit eines Rechenfehlers durch Ausfall von Bauteilen zunimmt. Die überwachung der Multiplikation zur Erkennung von Rechenfehlern aufgrund von Bauteilausfällen erwies sich als sehr erwünscht.

Um Fehler in der Multiplikationseinheit digitaler Rechner zu er/· mitteln, wurden oft Restwertverfahren angewandt. Diese sind in dem US-Patent 3 I67 645 genauer beschrieben. - ■

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Ein bekanntes Verfahren zur Erkennung von Fehlern in der Multiplikationseinheit eines Digitalrechners sucht das Restwertverfahren vorteilhaft zu nutzen durch eine Gesamtrestwertprüfung z.B. Modulo 3. Ein vorhergesagter Rest für das Produkt wird durch folgende Schritte erzeugt:

a) Erzeugung der Restwerte des Multiplikators und des Multiplikanden,

b) Multiplikation der Restwerte miteinander

c) Erzeugung des Restwertes ihres Produktes.

Der Restwert des Produktes der Restwerte des Multiplikators und des Multiplikanden, d.h. der vorhergesagte Restwert, wird dann verglichen mit dem Restwert des tatsächlichen Produktes nach Ausführung der Multiplikation, um festzustellen, ob ein Maschinenfehler während der Multiplikation aufgetreten ist.

Die Erzeugung des Endproduktes kann jedoch viele Iterationen derselben Schleife des Multiplikationsalgorithmus erfordern und die Gesamt restwertprüfung.kann nicht jeden einzelnen Maschinenfehler entdecken. Wenn z.B. ein Fehler in der Schleife zu mehreren Fehlern im Endprodukt führt oder die Fehler einen Restwert von Null erzeugen, d.h. der vorhergesagte und erzeugte Restwert übereinstimmen, wird der Fehler durch die gesamte Restwertprüfung nicht entdeckt.

Eine Möglichkeit zur Verminderung der unentdeckten einzelnen Maschinenfehler in der Multiplikationseinheit besteht darin, eine Restwertprüfung nach jeder Iteration der Multiplikationsschleife durchzuführen. Wenn der Multiplikationsalgorithmus den Multiplikanden entsprechend einem Bit des Multiplikators während jeder Iteration verarbeitet, kann der vorhergesagte Restwert des Teilprodukt es wie folgt bestimmt werden:

a) Erzeugung des Restwertes des vorhergehenden Teilproduktes und des Restwertes des laufenden Addenden, d.h. des Multiplikanden gemäß dem laufenden Multiplikatorbit,

b) die Restwerte zusammen

c) Erzeugung des Restwertes ihrer Summe.

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Der Restwert der Summe des vorhergehenden Teilproduktes und des laufenden Addenden wird dann mit dem Restwert des tatsächlichen laufenden Teilproduktes nach Ausführung der laufenden Iteration verglichen, um festzustellen, ob ein Maschinenfehler während der laufenden Iteration aufgetreten ist.

Das obige Verfahren zur Erkennung von Maschinenfehlfunktionen in der Multiplikationseinheit eines Digitalrechners mit dem iterativen Additionsalgorithmus arbeitet solange gut, wie dieser iterative Additionsalgorithmus pro Iteration nur ein Multiplikatorbit verarbeitet. Weil jedoch immer größere Arbeitsgeschwindigkeiten gebraucht werden, wurden Multiplikationsalgorithmen mit iterativer Addition entwickelt, die mehrere Multiplikatorbits während jeder Iteration verarbeiten. Ein solcher Algorithmus ist beschrieben in der US Patentschrift Nr. 3 515 3^4, Der γοη Goldschmidt gezeigte Multiplikator kann 6x Multiplikatorbits pro Iteration verarbeiten, wobei χ = 1, 2, 3₉ ···» π ist. Die Multiplikatorbits werden so decodiert, daß χ Multiplikatorbits gleich einem decodierten Bit sind und der Multiplikand wird in einer Reihe von Übertragsaddierern mit drei Eingängen entsprechend dem decodierten Bit verschoben. Da der ÜA drei Eingangssignale braucht und jeder Eingang bestimmt ist durch die χ Multiplikatorbits (ein decodiertes Bit), werden 6x Multiplikatorbits bei jeder Iteration durch die ÜA in der Multiplikationseinheit verarbeitet.

Diese Art der Multiplikationseinheit kann mit Hilfe der oben erwähnten Gesamtrestprüfung auf Fehler überprüft werden, da der Multiplikator und der Multiplikand vor der Ausführung der Multiplikationsoperation zur Verfügung stehen. Wie bereits.gesagt wurde, kann die Gesamtrestprüfung jedoch nicht alle Einzelfehler entdecken. Die Teilprodukte können jedoch durch bekannte Restver-

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fahren nicht auf Fehler überprüft werden, die auf Maschinenaus- | fälle während jeder Iteration der Multiplikationsschleife zurück-! zuführen sind, weil der Rest der decodierten Multiplikatorbits nicht den bekannten Regeln für die Restwertbestimmung folgt.

Die Aufgabe der Erfindung besteht daher darin, eine Schaltungsanordnung zur Erkennung von durch Bauteilausfall verursachten Feh-)· lern in der Multipliziereinheit eines digitalen Datenverarbeitungssystems anzugeben, die eine Multiplikation durch wiederholte Additionen ausführt und bei der die Vielfachen bestimmt werden durch Decodieren einer Reihe von Multiplikatorbits während jeder Iteration, ohne daß durch diese Schaltungsanordnung die Leistung der Multipliziereinheit herabgesetzt wird.

Diese Aufgabe wird gelöst mit Hilfe einer Schaltungsanordnung der eben genannten Art, die gekennzeichnet ist durch

a) eine Vorrichtung zur Vorhersage eines Restwertes, die mit dem Eingang der Multipliziereinheit verbunden ist zur Erzeugung eines vorhergesagten Restwertes für das während der laufenden Iteration erhaltenen Teilprodukt auf der Basis des Restwertes des Multiplikanden, der decodierten Multiplikatorbits für die laufende Iteration und des vorhergesagten Restwertes für die vorhergehende Iteration·

b) einen Restwertgenerator, der mit den Ausgängen der Multipliziereinheit verbunden ist zur Bestimmung des tatsächlichen Restwertes des in der laufenden Iteration erzeugten Teilproduktes und

c) eine Vergleichsvorrichtung, die an die Vorrichtung zur Vorhersage eines Restwertes und an den Restwertgenerator angeschlossen ist und die bei Ungleichheit ihrer Eingangssignale ein Fehlersignal liefert.

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Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigt;

Fig. 1 in einem Blockschaltbild ein Prüfgerät, das mit j einer Multiplikationseinheit verbunden ist, die

6 Bits pro Iteration verarbeitet,

Fig. 2 in einem Blockschaltbild den Vielfachrestwertgenerator zur Erzeugung des vorhergesagten Rest-. wertes,

Fig. 3 die zur Implementierung des Vielfachrestwertgenerators der Fig. 2 notwendigen Verknüpfungsschaltungen,

, Fig. 4 mögliche Kombinationen der decodierten Multiplikatorbits und der entsprechenden Verschiebungen und/oder Vorzeichenänderungen des MuItχι plikanden (MD), die in dem MuItiplikationsgerät ! vorgenommen werden, an welches das Prüfgerät an-. geschlossen ist, ·

j Fig. 5 die Bestimmung des Vielfach-Restwertes durch das Prüfgerät entsprechend den durch das Multiplika

tionsgerät ausgeführten Multiplikandenverschiebungen.

Das Ausführungsbeispiel der Erfindung wird in Verbindung mit einer Multiplikationseinheit beschrieben, die im wesentlichen ähnlich aufgebaut ist wie die Multiplikationseinheit> die in der US-Patentschrift Nr. 3 515 344 beschrieben ist. Fig. 1 zeigt in eine: Blockschaltbild die Restwertvorhersageexnheit 200, den echten Restwertgenerator 400 und den Restwertvergleicher 300 in Verbindung mit der Multiplikationseinheit 100. Der einfächeren Beschrei' bung halber ist die Multiplikationseinheit 100 in ihrer einfachsten Form gezeigt, wo sechs Bits des Multiplikators während jeder

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iteration durch den Addierer verarbeitet werden. Eine genaue Bejschreibung der Operation der Multiplikationseinheit 100 findet sich in der vorher erwähnten US-Patentschrift, da hier nur eine Arbeitsbeschreibung geegeben wird.

Die Multiplikationseinheit 100 in Fig. 1 enthält eine Operanden-Eingabeeinrichtung 20, einen Übertragungsaddierer 21, eine Addierschleife 22 für Überträge und einen nicht dargestellten parallel arbeitenden Addierer für durchgehende Überträge. Die Operanden-Eingabeeinrichtung 20 enthält eine Multiplikandenquelle 30 und eine Multiplikatorquelle 31, eine Multiplikator-Auswahleinheit 31A, einen Iterationszähler 31B, einen Multiplikator-Decodierer 32 und Multiplikanden-Torschaltungen .24. Die Multiplikanden-Torscchaltungen 24 bestehen aus mehreren Torschaltungen, wodurch mehrere binäre BitOperanden durch die Elemente zum Eingang der Übertrags-Addierschaltung 21 übertragen werden können. Mit der Multiplikator-Auswahleinheit 31A werden die Multiplikatorbits abgetastet und der Multiplikator-Decodierer 32 während jeder Iteration erregt. Der Iterationszähler 3IB erregt die Multiplikator-Auswahleinheit 31A nach der Systemtaktierüng zur Initiierung der Abtastung der in der Multiplikatorquelle 31 durch die Multiplikator-Auswahleinheit 31A gespeicherten Multiplikatorbits. Bei jeder Iteration werden sieben Bits des. Multiplikators untersucht und zur Erregung des Multiplikator-Decodierers 32 benutzt. Bei der ersten Iteration kann die Multiplikator-Auswahleinheit 31A die ersten sieben Bits des Multiplikators an den Decodierer 32 von der Multiplikatorquelle 31 übertragen. Von da an leitet die Multiplikator-Auswahleinheit 31A nachfolgende Gruppen von sieben Multiplikatorbits an den Decodierer 32 so überlappend, daß nur sechs neue Bit3 in den Decodierer 32 gebracht werden. Bei jeder Iteration der Multiplikationsoperation erzeugt der Multiplikator-Decodierer 32 Signale, durch die der Multiplikand (MD) von der Multiplikandenquelle 30 den Torschaltungen 24 zugeführt und um einen entsprechenden Betrag verschoben und/oder negativ gemacht wird,

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!um das Vielfache des MD zu reflektieren, das durch diejenigen

iMultiplikatorbits vorgeschrieben wurde, die zur Erzeugung der Vielfachen des MD am Eingang der Übertragsaddierschaltung untersucht wurden, die in Fig. 1 mit Ml bis M3 bezeichnet sind. Wie in (der vorher erwähnten bekannten Multipliziereinheit müssen die Viel-

jfachen Ml bis M3 einige Vorzeichenerweiterungsbits aufgrund einer (Charakteristik der Addier-Schleife enthalten. Zwei Vorzeiehenerweiiterungsbits werden in dem hier beschriebenen Ausführungsbeispiel benötigt. Die Gruppe der mit Ml bis M3 bezeichneten Signalleitungen ist das Vielfache des MD, dargestellt als Operandeneingangssignale, für die Übertragsaddierschaltung 21 zur Erzeugung einer endgültigen Ausgabe, die das Produkt des MD und der untersuchten Multiplikatorbits darstellt. Die Multiplikatorbits werden durch den Multiplikator-Decodierer 32 in überlappenden Gruppen von drei Bits untersucht, um den richtigen Verschiebungsbetrag und das Vorzeichen des MD zu bestimmen, die durch die Torschaltungen 24 zu leiten sind. Auf diese Weise wird das werthohe Multiplikatorbit jeder Iteration das wertniedere Bit für die folgende Iteration und sechs Bits des Multiplikators werden während jeder Operation zurückgezogen. Eine Zusammenfassung der Decodiertechnik der Multiplikationseinheit ist in Tabelle 1 der Fig. 4 gegeben.

Die Restwert-Vorhersageeinheit 200 des Fehlerprüfgerätes der vorliegenden Erfindung arbeitet in Verbindung mit der Eingabeeinrichtung 20 der Multiplikationseinheit, wie sie in Fig. 1 dargestellt ist, und erzeugt eine" Restwertvorhersage für das während jeder Iteration durch die Multiplikationseinheit 100 erzeugte Teilprodukt. Die Restwert-Vorhersageeinheit 200 enthält einen MuItiplijkanden-Restwertgenerator 210, dessen Eingang mit der Multiplikandenquelle 30 verbunden ist, einen Generator 2^0 für das Restwertvielfache, der Eingangssignale vom Multiplikanden-Restwertgenerator 210 und dem Multiplikator-Decodierer 32 empfängt, einen Rest-Wert-Akkumulator 220 für Teilprodukte, der eine Rüekkopplungsverjbindung aufweist und mit den Eingängen des Generators 2¹JO für das fceatwertvielfache und dem Puffer 230 verbunden ist und ein Eingangs

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!signal von dem Akkumulator das Restwert vielfache empfängt.

Per Multiplikanden-Restwertgenerator 210 erzeugt den Rest z.B. Modulo 3 des MD in konventioneller Restwerttechnik. Die vorliegende Erfindung arbeitet natürlich genausogut mit jedem anderen Moduloisystem, Modulo 3 wurde nur zur Beschreibung des Ausführungsbeispie-; Ies gewählt.

Fig. 2 zeigt in einem genaueren Blockschaltbild den Gernerator fü Restwertvielfache. Er empfängt in seiner Punktion Eingangssignale von dem Multiplikanden-Restwertgenerator 210 und dem Multiplikador-Decodierer 32 und erzeugt einen vorhergesagten Restwert für die Vielfachen Ml bis M3 basierend auf den empfangenen Eingangssignalen. Der Restwertgenerator 240 für die Teilprodukte entaält eine Restwertberichtigungsschaltung 250 und einen Generator 260 für Restwertvielfache. Die Restwertberichtigungsschaltung iat die Aufgabe, den Rest für einen negativen MD zu berichtigen, so daß das System nur mit positiven Resten arbeitet. Beim Betrieb mit Modulo 3 Restwerten kann natürlich 3 zu'jedem Rest addiert werden, ohne daß das Ergebnis verändert wird, da die Addition der 3 zu einem Rest gleich ist der Addition einer Null. Ein negativer Rest kann daher in sein positives Äquivalent Modulo 3 umgewandelt werden durch Addition einer 3. Da negative Zahlen in Form des Zweierkomplementes in der Multiplikationseinheit dargestellt sind, braucht nur der Rest des negativen MD um 2- berichtigt zu werden, um das positive Äquivalent Modulo 3 zu erhalten. Die Restwertberichtigung 250 berichtigt daher logisch den Rest des negativen MD nach den Multiplikanden-Restwertspalten in Tabelle 2 der Fig. 5.

[Unter weiterem Bezug auf Fig. 2 und Tabelle 2 in Fig. 5 wird gelzeigt, daß der Generator für Restwertvielfache 260 den korrigierten MD-Restwert von der Restwertberichtigungsschaltung 250 über die Eingangsleitungen 261 und die Decodierinformation für die !Vielfachen Ml bis M3 vom MuItiplikator-Decodierer 32 über die !Eingangsleitungen 262 empfängt. Der Generator für Restwertviel-

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fache 260 kombiniert den berichtigten MD Restwert und die Decodier-Information hinsichtlich der Vielfachen zur Bestimmung des Restwer-· tes der Vielfachen Ml bis M3 nach der Tabelle 2 in Fig. 5. ^;

Fig. 3 zeigt eine genaue Verwirklichung des Restwertgenerators :24O für die Teilprodukte. Während das Ausführungsbeispiel mit UND-Gliedern und ODER-Gliedern dargestellt ist, können diese Funktionen natürlich auch in einer anderen Form wie z.B. durch NOR-Glieder verwirklicht werden, ohne vom Rahmen der Erfindung abzuweichen.

Wie aus Fig. 1 zu entnehmen ist umfassen die Eingangsleitungen den !zu Restwertgenerator 240 für die Teilprodukte drei vom Multiplikator-Decodierer 32 ausgehende Satz-Leitungen, je einen Satz für die !Vielfachen Ml bis M3. Entsprechend enthält der Generator 240 drei Sätze von Leitungen von der Restwertberichtigungsschaltung 25O und dem Generator 260 für Restwertvielfache. Die erzeugten Restwerte, R_M1 bis R_MM-z für die Vielfachen Ml bis M3 werden zum Akkumulator '220 weitergeleitet. Der Restwert-Akkumulator 220 addiert die Restiwerte Modulo 3 von R_M1 bis R_M~ zu dem vorhergesagten Restwert der vorhergehenden Iteration, um den vorhergesagten Restwert für die laufende Iteration zu bestimmen. Dieser vorhergesagte Restwert jwird dann im Puffer 230 bis zum Abschluß der laufenden Iteration iin der Multiplikationseinheit und zur Erzeugung des Restwertes des !laufenden Teilproduktes verzögert.

!Gleichzeitig mit der Erzeugung des vorhergesagten .Restwertes ,durch die Restwertvorhersageeinheit 200 führt die Multiplikations-

einheit 100 die laufende Iteration aus, um das laufende Teilprodukt zu bestimmen. Die Übertragsaddiersehaltung 21, bestehend aus dem Übertragsaddierer 40 (ÜA-A) empfängt an ihrem Eingang Gruppen von Signalleitungen, die alle Bits der Vielfachen Ml bis M3 darstellen, die die Multiplikanden-Torschaltungen 24 durchlaufen haben. Der Ausgang der Übertragsaddierschaltung besteht aus zwei Gruppen von Signalleitungen, die die Summe und den Übertrag der Vielfachen Ml und M3 darstellen; Die Anzahl der übertragsaddie rer in der Übertragsaddierschaltung wird.bestimmt durch die Anzahl

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der während jeder Iteration zurückzuziehenden Multiplikatorbits. ^!Im Ausführungsbeispiel der hier gezeigten Multiplikationseinheit _: werden sechs Multiplikatorbits während jeder Iteration zurückgezogen und da zwei Multiplikatorbits zu einem Bit decodiert werden,, ;braucht man eineübertragsaddierschaltung mit drei Eingängen um

sechs Bits zurückzuziehen. Die Anzahl von ÜA's, die in der Übertragsaddierschaltung benötigt werden, kann mit N-2 dargestellt \ werden, wobei -N die Anzahl von Eingängen zur Übertragsaddierschal-! tung ist.

Die Addierschleife 22 umfaßt eine erste und zweite Stufe von ÜA's, wobei die erste Stufe der Addierschleife gebildet wird von dem Übertragsaddierer 50 mit der Bezeichnung ÜA-B. Die zweite oder Endstufe der Addierschleife 22 wird gebildet vom Übertragsaddierer 52 mit der Bezeichnung ÜA-C. Die Addierschleife 22 empfängt aufeinanderfolgende Ausgangswerte der Übertragsaddierschaltung 21 gleichzeitig, während zwei Gruppen von Ausgangssignalleitungen durch den ÜA-C erzeugt werden. Zusätzlich zu den Ausgangswerfcen der Übertragsaddierschaltung 21 empfängt die Addierschleife 22 auch das Rückkopplungssignal von dem Übertragsausgang der ÜA-C und eine sog. HEISSE EINS für das Vielfache Ml am Eingang des ÜA-B. Die Funktion der HEISSEN EINS besteht in der Umwandlung eines negativen MD in Zweierkompiementform, wie sie für das Decodierschema nach Tabelle 1 in Fig. 4 gebraucht wird. Sobald die decodierten Multiplikandenbits 100, 101 oder 110 sind, muß der negative MD in den ÜA-A 40 des übertragsaddierers 21 durch die Multiplikanden-Torschaltungen 24 verschoben j werden. Die Subtraktion durch Umwandlung des Subtrahenden in seine Zweierkomplementform und Addition der Zahlen ist eine ebenso , bekannte Technik wie die Umwandlung in das Zweierkomplement, in dem man zuerst in das Einerkomplement umwandelt, d.h., die Um-

kehr ung der Bits vornimmt, und dann eine Eins zur niedrigsten Stelf-Ie der Zahl addiert. Mit dieser Technik wird der MD in den nega- ! tiven MD umgewandelt, sobald der Multiplikator-Decodierer 32 die Verschiebung des negativen MD in den Übertragsaddierer 21 verlangt und die HEISSE EINS das binäre Einerbit ist, welches zur

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!niedrigsten Stelle addiert werden muß, um sie in die Zweierkomple-!

'mentform umzuwandeln. Die HEISSE EINS ist ein binäres Nullbit, so-'

bald der Decodierer 32 veranlaßt, daß ein positiver MD oder Null i in den Übertragsaddierer 21 geschoben wird. Die Summe aus der Addierschleife 22 wird zum Eingang des ÜA-C der zweiten Stufe rück- \gekoppelt. Da die Ausgangssignale des ÜA-C zur selben Zeit erzeugt

jwerden, zu der der ÜA-B seine Eingangssignale empfängt, muß in der jSummenrückkopplungsschleife eine gewisse Verzögerung vorgesehen Jwerden, um die Weiterleitungszeit durch den ÜA-B so zu kompensieren, daß der ÜA-C die Ausgangssignale vom ÜA-B und die Rückkopplungssumme gleichzeitig empfängt. Der Puffer 51 hat für die nötige Verzögerung zu sorgen. Der ÜA-C empfängt an seinem Eingang auch die HEISSE EINS für das Vielfache M2.

Die durch den ÜA-C erzeugten Ausgangssignale sind die Summe und der übertrag für eine Iteration durch die Multiplikationseinheit. Da sechs Bits des Multiplikators bei jeder Iteration zurückgezogen werden, müssen die Ausgangswerte des ÜA-C am Ende einer jeden Operation um sechs Bits in Richtung der niederen Werte verschoben werden, um die nächsten sechs Bits des durch die Multiplikator-Auswahleinheit 31A abgetastete Multiplikators aufzunehmen. Es wurde schon vorher gesagt, daß sieben Bits des Multiplikators bei der ersten Iteration ausgewählt werden und sieben Bits bei den nachfolgenden Iterationen durch eine überläppungsteehnik. Das siebente oder werthöchste Bit jeder Iteration wird als das wertniedjrigste Bit für die nachfolgende Iteration wiedergewählt, weil der !Decodierer die Bits in überlappenden drei-Bit-Gruppen untersucht. (Sieben Bits sind erforderlich, um drei überlappende Gruppen von j je drei Bits zu bilden, z.B. 101$100. Die Zahlen 011100 werden ;während der Iteration zurückgezogen und 1 ist das wertniedere Bit für die nächste Iteration. Dementsprechend werden sechs Bits der I Ausgangssignale der Übertragsaddierschleife,am Ende einer jeden !iteration nach rechts verschoben und an den Addierer für übertragsf bits 71 angelegt, der die Summe der angelegten Bits zu errechnen und einen übertrag durch jede folgende Reihe von Übertragsbits weiterzuleiten hat, um festzustellen, ob durch die Endgruppe von Übertragsbits, die an den Addierer für Übertragsbits jl^geleitet WA 972 010 . ~

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wurde, am Ende der letzten Iteration durch die Addierschleife 22 ein übertrag erzeugt wird. Die im Addierer 71 addierten Bits bilden die wertniederen Bits des Produktes der Multiplikationsoperation und werden im übertrags-Summenregister ¹JIk nach jeder Itera-I tion-gespeichert, solange die letzte Iteration durch die Addierschleife 22 noch aussteht. Die HEISSE EINS für das Vielfache M3 wird ebenso in den Addierer 71 hineinaddiert. Die ODER-Schaltungen 90 und die ODER-Schaltungen 91 leiten die Summen und Überträge vom ÜA-C zum Restgenerator 400 nach jeder Iteration und leiten die Ausgangswerte der Addierschleife zusammen mit dem Übertrag des Addierers 71 nach der letzten Iteration zum Addierer für durchf gehende Überträge zur Erzeugung des werthohen Teiles des Endproduktes. Dann wird der Inhalt des Übertragssummenregisters 7IA in den wertniederen Teil des Produktregisters geleitet über die ODER-Glieder 90.

Der Restwertgenerator 400 erzeugt zusammen mit den AusgangsSignalen der Addierschleife 22 und den AusgangsSignalen des Addierers für Übertragsbits 71 den Rest des Teilproduktes während jeder Iteration. Ein Generator 410 für den Restwert der Übertragssumme ist mit dem Summenausgang des Addierers für Übertragsbits 71 verbunden und erzeugt den Restwert der 6 Summenbits und der 6 Übertragsbits vom ÜA-C, die im Addierer 71 während jeder Iteration akkumuliert werden und ein Restwertgenerator 430 für Summe und übertrag des ÜA-A ist mit den ODER-Gliedern 90 und 91 so verbunden, daß der Restwert des Ausgangswertes des ÜA-C einer jeden Iteration erzeugt wird. Die Vorzeichenerweiterungsbits am ÜA-C-Ausgang müssen ebenfalls dem Generator 43O zugeleitet werden. Die Restwertgeneratoren für die Übertragssumme und die ÜA-C-Ausgangssignale sind konventionelle Generatoren, wie sie schon beschrieben wurden. Der Ausgang des Generators 410 ist mit dem Akkumulator 420 verbunden, wo die Äusgangswerte zum vorhergehenden Restwert der Übertragssumme addiert wird. Die Restwerte der Übertragssummen müssen gesammelt werden, da die Übertragssummen miteinander und dann nach der letzten Iteration mit dem Ergebnis des Addierers für durchgehende Überträge verkettet sind. Das Endglied im Restwertgenerator 400

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ist der Restwertaddierer 440. Der Restwertaddierer 440 empfängt an seinem Eingang die Ausgangssignale des Akkumulators 420, die den akkumulierten Restwert der Übertragssummen während der vorhergehenden Iteration darstellen, des Restwertgenerators 430 für Summe und übertrag des ÜA-A, die den Restwert der laufenden Iteration darstellen und die Übertragssignale des Übertragsaddierers J71 für die vorhergehende Iteration. Bei der ersten Iteration sind jdie Aus gangs signale vom Akkumulator 42.0 und vom Addierer Jl Null, j JDer Restwertaddierer kombiniert diese Eingänge plus "2^U zur Erzeugung des Restwertes. Die "2" wird $m Addierer 440 addiert, um

jeine Besonderheit der ÜA-Initialisierung zu kompensieren, durch die einer der Ausgänge immer negativ ist. Die "2" wird, wie oben gesagt, addiert, um den negativen Restwert in einen positiven jRestwert umzuwandeln.

I "

jDie Ausgangssignale der Restwert-Vorhersageeinheit 200 und des Restwertgenerators 400 werden durch den Restwertvergleicher 300 empfangen, in dem der Restwertvergleicher 310 die beiden Signale auf digitale Äquivalenz vergleicht und ein Fehlersignal erzeugt, " jwenn das Ergebnis des Vergleiches ungleich ist. Das so erzeugte Pelersignal kann zur Anzeige dafür benutzt werden, daß während der Multiplikationsoperation ein Fehler aufgetreten ist.

Im Normalbetrieb werden der Multiplikand und der Multiplikator, deren Produkt zu bestimmen ist, in die Multiplikandenquelle 30 und die Multiplikatorquelle 31 der Multiplikationseinheit 100 geladen. Wenn einer der beiden negativ ist, wird er in Zweierkomplementform dargestellt. Die erste Iteration wird eingeleitet durch den Iterationszähler 3IE und die Multiplikator-Auswahleinheit 3IA fragt die ersten 7 Bitstellen der Multiplikatorqueile :30 ab und überträgt die Bits in den Multiplikator-Decodierer 32. Der Multiplikator-Decodierer 32 decodiert die Multiplikatorbits, die darin in überlappenden Gruppen von drei Bits behalten werden,-jund leitet den Multiplikanden in die Multiplikanden-Torschaltun- " gen 24, um die Vielfachen Ml bis M3 zu bestimmen. Im einzelnen

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-IM-

jheißt das, wenn die ersten 7 Bits des Multiplikators iOlllQO lauten, dann werden die Vielfachen Ml bis M3 wie folgt bestimmt:

M 2

1011100
M3 Ml

In Pig. 4 ist für Ml=IOO der Negative MD direkt in den ÜA-A 40 des Übertragsaddierers 21 zu laden. Die Umkehrung (das Einerkomplement) des Multiplikanden wird daher durch die Ml Position der Torschaltungen 24 geleitet. Für M2=111 ist in den ÜA-A 40 Null zu laden. Eine Null wird dementsprechend' durch die M2 Position der Torschaltungen 24 geleitet. Für M3=101 ist ein negativer MD in den ÜA-A 40 um eine Bitposition nacn rechts verschoben zu laden und dementsprechend wird die Umkehrung des MD durch.die Position M3 der Torschaltungen 24 um eine Bitposition nach rechts verschoben zugeleitet. Die Anfangsbitposition des Vielfachen M2 liegt am Eingang des ÜA-A um zwei Positionen links von der Anfangsbitposition des Vielfachen Ml. Ähnlich liegt die Anfangsbitposition des Vielfachen M3 zwei Bitpositionen links von der Anfangsbitposition des Vielfachen M2.

Der in Fig. 1 gezeigte Multiplikand-Restwertgenerator 210 bestimmt den Restwert und das Vorzeichen der Multiplikandenquelle 30. Diese werden dann an den Eingängen des Generators für Restwertvielfache 240 zusammen mit der Decodierinformation vom Multiplikator-Decodierer 32 empfangen. Der Restwert des Multiplikanden wird durch die Schaltung 250 zur Restwertberichtigung des Generators 240 für Restwertvielfache in Fig. 3 auf den Eingangsleitungen 251 empfangen und das Vorzeichen des .MD wird an den Eingangsleitungen 252 empfangen. Die Restwertberichtigungsschaltung 250 berichtigt den Restwert des MD so, daß er immer positiv erscheint. Nimmt man z.B. einen Restwert MD= 2 an, dann kombiniert die Restwertberichtigungsschaltung 250 die Eingangssignale des negativen MD und des MD Restwertes gleich 2 und erzeugt einen positiven Rest von 1, der äquivalent ist der Addition 2 Modulo 3 zum Rest-

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!wert einer negativen Zahl in Zweierkomplementform.

Die Decodierinformation vom Multiplikator-Decodierer 32 wird an den Eingangsleitungen 262 des Generators 260 für Restwertvielfache empfangen, der ein Teil des Generators für Restviertvielfache 240 ist. Der Restwertgenerator 260 kombiniert das Ausgangssignal ides Decodierers mit dem berichtigten MD Restwert zur Bestimmung des Restwertes der Vielfachen Ml bis M3· In^rden obigen Beispielen, !wo die Decodiererbits für Ml=IOO (Lade-MD direkt in ÜA-A) und der berichtigte MD Restwert gleich 1 waren, ist daher der Restwert von Ml=2. In ähnlicher Weise zeigt die Tabelle 2 der Fig. 5 einen Restwert von 2 für einen Operanden, wo der Restwert des negativen MD=2 und das Aus gangs sign al des das Laden von -MD direkt in den ÜA-A erfordern. Die Restwerte von M2 und M3 werden in ähnlicher Weise bestimmt durch den Generator 240 für Restwertvielfaehe.

Der Restwert-Akkumulator für Teilprodukte 220 empfängt die Kestwerte für die Vielfachen Ml bis M3 an seinem Eingang und kombi-. niert diese mit dem vorhergesagten Restwert für die vorhergehende Iteration, um den vorhergesagten Restwert für die laufende Iteration zu bestimmen. Für die erste Iteration ist der früher ?orhergesagte Restwert Null. Wenn der Akkumulator 220 sein Ausgangssignal in den Puffer 230 schiebt, wird danach das Ausgangssignal ebenfalls auf den Akkumulator 220 rückgekoppelt, wo es. zu den drei Restwertvielfachen für die nächste Iteration addiert wird.

Gleichzeitig mit der Erzeugung des vorhergesagten Restwertes erzeugt die Multiplikationseinheit 100 das Teilprodukt für die laufende Iteration. Entsprechend wird der die Vielfachen Ml bis M3 darstellende Inhalt der Torsehaltungen 24 in den ÜA-A'40 wie oben bestimmt verschoben. Der üA-40 addiert Ml bis M3 zusammen gap. Erzeugung einer Summe und eines Übertrages an seinem Ausgang. Der ÜA 50 empfängt an seinem Eingang die Ausgangssignale des ÜÄ HO₉ !den rückgekoppelten übertrag des ÜA 52 und eine HEISSE EINS für Ml. In obigem Beispiel war Ml negativ und wurde in den ÜA 40 als Einerkomplement geladen, daher ist die HEISSE EINS für Mi eine bΙ972 010

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näre Eins, die in die äußerste rechte übertragssteile des ÜA 50 geladen wird. Das rückgekoppelte Eingangssignal für den ÜA 50 für ' die erste Iteration ist Null. Der ÜA 50 erzeugt an seinem Ausgang : eine Summe und einen übertrag, die die Summe aus der Summe und dem übertrag vom ÜA 40 und dem rückgekoppelten übertrag vom ÜA 52 | darstellt. Die Ausgangssignale des ÜA 50 sind die Eingangssignale für den ÜA 52 zusammen mit dem Summen-Ausgangssignal des ÜA 52, das im Puffer 51 verzögert wurde, und die HEISSE EINS für das Viel fache M2, welches im obigen Beispiel Null ist. Der ÜA 52 addiert seine Eingangssignale zur Erzeugung einer Summe und eines Übertrags· Die Ausgangssignale des ÜA 52 werden um 6 Bits nach rechts verschoben in den Addierer für Übertragsbits 71 gegeben, um Platz zu schaffen für die sechs Multiplikatorbits, die in der nächsten Iteration zu berücksichtigen sind.

Gleichzeitig mit dem Verschieben der sechs Summen- und der sechs Übertragsbits als Ausgangssignale des ÜA 52 in den Addierer 71 wird der Restwertgenerator 400 betätigt zur Bestimmung des Restwertes des Teilproduktes, das am Ausgang des ÜA 52 erzeugt wird. Die ODER-Glieder 90 und 91 werden betätigt, um die nichtverschobenen Ausgangsbits des ÜA 52 einschließlich der Vorzeichenerweiterungsbita in den Restwertgenerator 430 für Summe und übertrag des ÜA-A zu leiten. Der Restwertgenerator 430 erzeugt den Restwert der Summe und des Übertrages vom ÜA 52 und leitet diesen Restwert in den Restwertaddierer 440 weiter. Der Restwertaddierer 440 empfängt an seinem Eingang die Ausgangssignale vom Restwertgenerator 430, die übertrags-Ausgangssignale des Addierers 71 für Übertragsbits und die Ausgangssignale des Akkumulators 420 für den Restwert der übertragesumme und addiert zu diesen Eingängen plus "2" zur Erzeugung des Restwertes für das laufende Teilprodukt. Wie vorher gesagt wurde, kompensiert die "2" die ÜA Initialisierung. Die Ausgangssignale des Akkumulators für den Restwert der übertragssumme, die in den Restwertaddierer weitergeleitet werden, stellen die Ausgangssignale der vorhergehenden Iteration dar, da die Ausgangssignale des Restwertgenerators 43Ο aus den nicht

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j verschobenen Ausgangssignalen des ÜA-C 52 erzeugt werden. Bei der ersten. Iteration sind diese beiden Ausgangssignale daher Null.

Der Restwertvergleicher 310 empfängt an seinem Eingang die Aus- |gangssignale des Restwertaddierers 440 und des Puffers 230, die die tatsächlichen und die vorhergesagten Restwerte für die laufende Iteration darstellen. Der Restwertvergleicher 310 vergleicht seine Eingangssignale digital, um festzustellen, ob ein Masehinenfehler einen Fehler in der Multiplikationseinheit während der betreffenden Iteration auslöste. Wenn ein Fehler aufgetreten ist, sind die Vergleichsergebnis.se verschieden und es wird ein Fehlersignal erzeugt.

Gleichzeitig mit dem Weiterleiten der Ausgangssignale des ÜA-52 des Restwertgenerators 430 für Summe und übertrag des ÜA-Ä durch die ODER-Glieder 90 und 91 werden sechs Summenbits und sechs Übertragsbits des Teilproduktes vom ÜA 52 in den Addierer 71 verschoben. Der Addierer 71 empfängt diese Bits an seinen Eingängen zusammen mit seinem eigenen rückgekoppelten Übertragsbit und der HEISSEN EINS für M3 und addiert sie zur Erzeugung eines Summen- und Übertragsausgangssignales. Das Summenausgangssignal des Addierers 71 wird in das Summenregister 71A verschoben, wo es mit den Summen aus vorhergehenden Iterationen verkettet wird. Das Summenaus gangs si gnal des Addierers 71 wird ebenfalls durch den Generator 410 abgefragt, der den Restwert der Summe bestimmt. Die Ausgabe des Generators 410 wird weitergeleitet zum Akkumulator 420, wo sie zum akkumulierten Restwert der Übertragssummen für vorhergehende Iterationen addiert wird. Die Ausgabe des Akkumulators 420 wird' in den Restwertaddierer 440 weitergeleitet, wo sie zum Teilproduktrestwert für die nächste Iteration addiert wird. Die Übertragsausgabe des Addierers 71 wird direkt in den Restwertaddierer 440 geleitet, da es sich nur um ein Einerbitsignal handelt, und wird jauch zu dem Teilproduktrestwert für die nächste Iteration addiert..

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Nach der letzten Iteration durch die Addierschleife 22 werden die Ausgangssignale des ÜA 52 durch die ODER-Glieder 90 und 91 an den Addierer für durchgehende Überträge zusammen mit der HEIS-SEN EINS für das Vielfache M3 für die letzte Iteration und dem übertrag des Addierers 71 geleitet. Diese Eingangswerte werden zu den werthöchsten Zahlen des Endproduktes kombiniert. Die Ausgangssignale des Summenregisters 7IA werden dann über die ODER-Glieder 90 zur Bildung der wertniedrigsten Zahlen des Endproduktes in den Addierer für durchgehende Überträge geleitet.

In der obigen Beschreibung wurde eine Fehlerprüfschaltung gezeigt, die so aufgebaut ist, daß sie feststellt, wenn ein Maschinenfehler auftritt während jeder Iteration, die von einer mit iterativer Addition arbeitenden Multiplikationseinheit bei der Ausführung einer Multiplikation durchgeführt wird, worin zwei Bits des Multiplikators zu einem decodierten Bit decodiert werden, um die richtigen Verschiebungen und das Vorzeichen des Multiplikanden in einen Addierer für die Übertragssumme mit drei Eingängen zu bestimmen. Die Prüfschaltung führt ihre Aufgabe parallel mit der eigentlichen Multiplikationsoperation aus, ohne daß der Wirkungsgrad der Multiplikationseinheit dadurch heruntergesetzt wird.

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Claims

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PATENTANSPRÜCHE

Schaltungsanordnung zur Erkennung von durch Bauteilausfall verursachten Fehlern in der Multipliziereinheit eines digitalen Datenverarbeitungssystems, die eine Multiplikation durch wiederholte Addition ausführt und bei der die Vielfachen bestimmt werden durch Decodieren einer Reihe von Multiplikatorbits während jeder Iteration, gekennzeichnet durch

a) eine Vorrichtung (200 Fig. 1) zur Vorhersage eines Restwertes, die mit dem Multiplikanden-Eingang der Multipliziereinheit verbunden ist zur Erzeugung eines vorhergesagten Restwertes für das während der laufenden Iteration erhaltene Teilprodukt auf der Basis des Restwertes

des Multiplikanden, der decodierten Multiplikatorbits für die laufende Iteration und des vorhergesagten Restwertes für die vorhergehende Iteration₉

b) einen Restwertgenerator (40O)₉ der mit den Ausgängen, der Multipliziereinheit verbunden ist sur Bestimmung des in der laufenden Iteration erzeugten Teilproduktes land

c) eine Vergleichsvorrichtung (300) /die an die Vorrichtung zur Vorhersage einea Restwertes und an den Reätwertgenerator angeschlossen ist und die bei Ungleichheit ihrer Eingangssignale ein Fehlersignal liefert.

Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung zur Vorhersage eines Restwertes eine erste Vorrichtung (210) zur Bestimmung des Restwertes des Multiplikanden und eine zweite, mit der ersten verbundene Vorrichtung (240) zur Bestimmung der Restwerte der laufenden Vielfachen für die Multipliziereinheit und einen an die zweite Vorrichtung angeschlossenen Akkumulator (220) zur Kombination der laufenden Restwerte mit dem vor-

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- 20 hergesagten Restwertes enthält.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Vorrichtung (240) zur Bestimmung des Restwertes enthält

a) eine Vorrichtung (250$ Fig. 2) zur Korrektur des Restwertes des Multiplikanden in einen positiven Restwert und

b) eine mit der Vorrichtung zur Korrektur des Restwertes des Multiplikanden verbundene Vorrichtung (260) zur Erzeugung der Restwerte der laufenden Vielfachen für die Multipliziereinheit aufgrund des korrigierten MuItiplikanden-Restwertes und der decodierten Multiplikatorbits für die laufende Iteration.

. Schaltunganordnung nach Anspruch 2, .dadurch gekennzeichnet, daß die Vorrichtung zur Vorhersage des Restwertes einen an den Akkumulator und an die Vergleichsvorrichtung angeschlossenen Puffer (230) enthält zur Verzögerung des vorhergesagten laufenden Restwertes bis der tatsächliche laufende Restwert erzeugt ist.

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