DE19983213B4

DE19983213B4 - Detektorvorrichtung zum Erfassen abnormaler Takte

Info

Publication number: DE19983213B4
Application number: DE19983213T
Authority: DE
Inventors: Takayuki Tsuzuki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-05-13
Filing date: 1999-05-10
Publication date: 2006-02-09
Anticipated expiration: 2019-05-11
Also published as: KR20010043557A; KR100363816B1; US6333646B1; JP3827947B2; DE19983213T1; WO1999059051A1

Abstract

Detektorvorrichtung zum Erfassen abnormaler Takte, welche ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) empfängt und eine Abnormalität im ersten Taktsignal (CLK1) und/oder im zweiten Taktsignal (CLK2) erfasst, wobei die Detektorvorrichtung umfasst:
eine erste Schaltung (11) zum Empfangen des ersten Taktsignal (CLK1) und Ausgeben eines ersten frequenzbezogenen Taktsignals (CLK1A);
eine zweite Schaltung (14) zum Empfangen des ersten Taktsignals (CLK1) und Ausgeben eines ersten Rücksetzsignals (CLK1B);
eine dritte Schaltung (13) zum Empfangen des zweiten Taktsignals (CLK2) und Ausgeben eines zweiten frequenzbezogenen Taktsignals (CLK2B);
eine vierte Schaltung (12) zum Empfangen des zweiten Taktsignals (CLK2) und Ausgeben eines zweiten Rücksetzsignals (CLK2A);
eine erste Taktvergleichsschaltung (15; 31) zum Empfangen des ersten frequenz-bezogenen Taktsignals (CLK1A) und des zweiten Rücksetzsignals (CLK2A) und zum Zählen der Anzahl von Impulsen des ersten frequenz-bezogenen Taktsignals (CLK1A) auf der Grundlage eines Zustandes des zweiten Rücksetzsignals (CLK2A);
eine zweite Taktvergleichsschaltung (16; 32) zum Empfangen...

Description

Die Erfindung betrifft eine Detektorvorrichtung zum Erfassen abnormaler Takte, welche ein erstes Taktsignal und ein zweites Taktsignal empfängt und eine Abnormalität im ersten Taktsignal und/oder im zweiten Taktsignal erfasst.

Ein Detektor für einen abnormalen Takt ist zum Beispiel in der Druckschrift JP 4-306 930 A offenbart. Dort wird jedoch ausschließlich ein Taktsignal gezählt und ein anderes Taktsignal als Rückstellsignal benutzt. Im einzelnen wir dieser bekannte Detektor nachfolgend anhand von 16 der beigefügten Zeichnungen näher beschrieben.

Da in dem in 16 gezeigten herkömmlichen Detektor für einen abnormalen Takt ein abnormaler Takt erfasst wird, werden Takte CK₁ und CK₂ mit verschiedenem Taktverhältnis oder einer unterschiedlichen Frequenz in eine Frequenzteiler 100 bzw. einen Frequenzteiler 101 eingegeben. Die Frequenz der eingegebenen Takte CK₁ und CK₂ unterscheiden sich jeweils durch Frequenzteilungsverhältnisse M₁ und M₂ in dem Frequenzteiler 100 und dem Frequenzteiler 101. Der Takt CK₁, dessen Frequenz in dem Frequenzteiler 100 geteilt wurde, wird von dem Frequenzteiler 100 als ein Takt CK₄ mit einer Frequenz f₄ ausgegeben. Der Takt CK2, dessen Frequenz in dem Frequenzteiler 101 geteilt wurde, wird von dem Frequenzteiler 101 als ein Takt CK₃ mit einer Frequenz f₃ ausgegeben. Der Takt CK₃ wird in einen Zeitgenerator 102 eingegeben. Hierbei sind die Frequenzteilungsverhältnisse M₁ und M₂ beliebige natürliche Zahlen, die eine Beziehung 2·f₄≥f₃ erfüllen.

Der Takt CK₄, der von dem Frequenzteiler 100 ausgegeben wird, wird in Zähler 103 bzw. 104 als Eingangsdaten eingegeben. Der Takt CK₃, der dem Zeitsteuerungsgenerator 102 eingegeben wird, wird von dem Zeitsteuerungsgenerator 102 als ein Rücksetzimpuls CK₅ ausgegeben und der ausgegebene Rücksetzimpuls CK₃ wird ferner den Zählern 103 bzw. 104 des Rücksetzimpulses eingegeben.

Der Zähler 103 zählt während eines Impulsintervalls des Rücksetzimpulses CK₅ ansteigende Flanken des Impulses des Taktes CK₄, welche eingegebene Daten sind, und die Anzahl der gezählten Impulse S_up wird ausgegeben. Der Zähler 104 zählt während eines Impulsintervalls des Rücksetzimpulses CK₅ abfallende Flanken des Impulses des Taktes CK₄, die eingegebene Daten sind, und die Anzahl der gezählten Impulse S_down wird ausgegeben.

Die Impulsanzahl S_up bzw. S_down die jeweils von den Zählern 103 und 104 ausgegeben werden, werden einem Addierer 105 eingegeben. In dem Addierer 105 wird die Impulsanzahl S_up zu der Impulsanzahl S_down addiert und die Anzahl einer Zustandsänderung während eines Impulsintervalls des Taktes CK₄ des Rücksetzimpulses CK₅, d.h. ein Additionswert N₁, der die Anzahl von ansteigenden und abfallenden Impulsflanken des Impulses ist, wird ausgegeben.

Der Additionswert N₁ von dem Ausgang des Addierers 105 wird einem Vergleicher 106 als Eingangsdaten B und einem Vergleicher 107 als Eingangsdaten A eingegeben. Ein Referenzwert N₂ wird ferner dem Vergleicher 107 als Eingangsdaten B eingegeben und die Eingangsdaten A werden mit den Eingangsdaten B verglichen, um zu beurteilen, ob eine Beziehung A<B erfüllt ist. Das heißt, der Vergleicher 107 beurteilt, ob eine Beziehung von N₁<N₂ erfüllt ist und wenn die Beziehung von N₁<N₂ erfüllt ist, dann wird ein Fehlersignal E₂ von dem Vergleicher 107 ausgegeben.

Dabei ist der Referenzwert N₂ eine beliebige natürliche Zahl, die eine Beziehung von N₂·f₃≤2·f₄<(N₂+1)·f₃ erfüllt. N₂+1 wird dem Komparator 106 als Eingangsdaten A eingegeben und wie bei dem Vergleicher 107 werden die Eingangsdaten A mit den Daten B verglichen, um zu beurteilen, ob eine Beziehung von A<B erfüllt ist. Das heißt, der Vergleicher 106 beurteilt, ob eine Beziehung von N₁>N₂+1 erfüllt ist. Wenn die Beziehung N₁>N₂+1 erfüllt ist, wird ein Fehlersignal E₁ von dem Vergleicher 106 ausgegeben.

Da das Impulsintervall des Rücksetzimpulses CK₅ durch die Frequenz f₃ des Takts CK₃ bestimmt wird, wird eine Beziehung von N₁≤N₂+1 bezüglich des Referenzwerts N₂ eingerichtet, der die Beziehung N₂·f₃≤2·f₄<(N₂+1)·f₃ in dem Takt CK₄ (Frequenz f₄) und dem Rücksetzimpuls CK₅ (Frequenz f₃), die jeweils den Zählern 103 und 104 eingegeben werden, erfüllt. Wenn eine Beziehung N₁>N₂+1 in dem Vergleicher 106 erfüllt ist, bedeutet dies deshalb, dass die Frequenz von f₄ des CK₄ höher als ihre ursprüngliche Frequenz ist oder die Frequenz f₃ des CK₃ niedriger als ihre ursprüngliche Frequenz ist und ein Fehlersignal E₁ wird von dem Vergleicher 106 ausgegeben.

Wenn eine Beziehung N₁<N₂ in dem Vergleicher 107 erfüllt ist, bedeutet dies, dass die Frequenz f₄ des CK₄ niedriger als dessen ursprüngliche Frequenz ist oder die Frequenz f₃ des CK₃ höher als dessen ursprüngliche Frequenz ist und Fehlersignale E₂ werden von dem Vergleicher 107 ausgegeben.

Die Fehlersignale E₁ und E₂, die jeweils von den Vergleichern 106 und 107 ausgegeben werden, werden einer Beurteilungseinrichtung 108 zusammen mit einem Zeitsteuerungsimpuls TP, der von dem Zeitsteuerungsgenerator 102 ausgegeben wird, eingegeben und ein Fehlerflag (eine Fehlermarke) EF, die einen abnormalen Takt CK₁ oder CK₂ andeutet, wird von der Beurteilungseinrichtung 108 ausgegeben.

Wie voranstehend erläutert, werden gemäß der herkömmlichen Erfassungsvorrichtung für einen abnormalen Takt Frequenzen von zwei verschiedenen Takten, die erfasst werden sollen, geteilt, die ansteigenden und abfallenden Flanken der Takte, die von den zwei Zählern geteilt werden, werden gezählt, die gezählten Ergebnisse werden von dem Addierer addiert und das Additionsergebnis und der Referenzwert werden von dem Vergleicher miteinander verglichen, um dadurch einen abnormalen Takt zu erfassen.

In dem herkömmlichen Detektor für einen abnormalen Takt werden jedoch der Addierer, der Vergleicher zum Berechnen der gezählten Werte von dem Zähler und der Zeitsteuerungsgenerator zum Erzeugen des Rücksetzimpulses und des Zeitsteuerungsimpulses benötigt, was den Schaltungsaufbau des Detektors kompliziert macht. Insbesondere ist es bei dem oben beschriebenen Detektor für einen abnormalen Takt nicht möglich, einen von zwei Takten, die erfasst werden sollen, zu spezifizieren und dieser Schaltungsaufbau kann auch eine abnormale Bedingung von drei oder mehreren Takten nicht erfassen.

Die JP 9-292 928 A offenbart einen Detektor für abnormale Takte, bei welchem mit einem Zähler ein zweiter Takt gezählt, wobei ein erster Takt als Rückstellsignal dient; mit einem weiteren Zähler wird ein erster Takt gezählt, während der zweite Takt als Rückstellsignal dient. Die dort verwendeten Zähler geben jedoch kein aufeinen abnormalen Takt hinweisendes Fehlersignal aus, wenn die gezählte Anzahl von Impulsen eines ersten frequenz-bezogenen Taktsignals einen vorbestimmten Wert überschreitet oder wenn die Frequenz eines zweiten Rücksetzsignals unter einen vorbestimmten Wert fällt. Auch diese bekannte Vorrichtung ist somit nur begrenzt einsetzbar.

Der Erfindung liegt die Aufgabe zugrunde, eine Detektorvorrichtung zum Erfassen abnormaler Takte zu schaffen, welche bei einem vergleichsweise einfachen Aufbau weitgehend vielseitig einsetzbar ist.

Vorzugsweise soll diese Vorrichtung auch eine abnormale Bedingung von drei oder mehreren verschiedenen Takten mit einem einfachen Schaltungsaufbau erfassen können.

Erfindungsgemäß wird diese Aufgabe mit einer Detektorvorrichtung nach dem Patentanspruch 1 oder 4 gelöst.

Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 und 3.

Ein Detektor für einen abnormalen Takt der vorliegenden Erfindung zum Erfassen einer Abnormalität einer Frequenz eines ersten und eines zweiten Taktsignals, die als Eingangssignale verwendet werden, umfasst: eine erste Frequenzteilerschaltung zum Teilen der Frequenz des ersten Taktsignals, um ein erstes Frequenzteilungstaktsignal auszugeben, eine zweite Frequenzteilerschaltung zum Teilen einer Frequenz des ersten Taktsignals zum Ausgeben eines ersten Rücksetzsignals, eine dritte Frequenzteilerschaltung zum Teilen einer Frequenz des zweiten Taktsignals zum Ausgeben eines zweiten Frequenzteilungstaktsignals, eine vierte Frequenzteilerschaltung zum Teilen einer Frequenz des zweiten Taktsignals zum Ausgeben eines zweiten Rücksetzsignals, eine erste Taktvergleichsschaltung, der das erste Frequenzteilungstaktsignal und das zweite Rücksetzsignal eingegeben wird, die die Anzahl von Impulsen des ersten Frequenzteilungs-Taktsignals auf Grundlage eines Zustands des zweiten Rücksetzsignals zählt, und die ein erstes Fehlersignal ausgibt, das einen abnormalen Taktzustand anzeigt, wenn die gezählte Anzahl von Impulsen einen vorgegebenen Wert überschreitet; und eine zweite Taktvergleichsschaltung, der das Frequenzteilungstaktsignal und das erste Rücksetzsignal eingegeben wird, die die Anzahl von Impulsen des zweiten Frequenzteilungstaktsignals auf Grundlage eines Zustands des ersten Rücksetzsignals zählt, und die ein zweites Fehlersignal ausgibt, welches einen abnormalen Taktzustand anzeigt, wenn die gezählte Anzahl von Impulsen einen vorgegebenen Wert überschreitet.

Gemäß der vorliegenden Erfindung ist es möglich, einen höheren Zustand mit einer Frequenz, die höher als eine ursprüngliche normale Frequenz ist, einen niedrigen Zustand mit einer Frequenz, die niedriger als eine ursprüngliche normale Frequenz ist, und einen gestoppten Zustand der zwei zu erfassenden Takte nur mit dem Taktvergleicher und der Frequenzteilerschaltung zu erfassen, ohne dass eine komplizierte Schaltung benötigt wird, wie im Vergleich mit dem herkömmlichen Detektor für einen abnormalen Takt.

Bei einem Detektor für einen abnormalen Takt der nächsten Erfindung umfasst jede der ersten und zweiten Vergleichsschaltungen ein Inverter-Gatter zum Invertieren eines Zustands des ersten oder zweiten Rücksetzsignals, ein erstes Schieberegister mit wenigstens zweistufigen Flip-Flops, dem das erste oder das zweite Frequenzteilungstaktsignal als ein Takteingang eingegeben wird, dem das erste oder zweite Rücksetzsignal als ein Rücksetzeingang eingegeben wird, und das ein erstes Ausgangssignal ausgibt, ein zweites Schieberegister, dem das erste oder zweite Frequenzteilungstaktsignal als ein Takteingang eingegeben wird, dem das erste oder zweite Rücksetzsignal, invertiert durch das Inverter-Gatter, als ein Rücksetzeingang eingegeben wird, und das ein zweites Ausgangssignal ausgibt, und ein ODER-Gatter zum Ausführen einer logischen ODER Berechnung der ersten und zweiten Ausgangssignale, um das erste oder zweite Fehlersignal auszugeben.

Gemäß dieser Erfindung umfasst der Taktvergleicher nur ein Schieberegister, ein Inverter-Gatter und ein ODER-Gatter und ein abnormaler Takt wird unter Verwendung einer Verschiebung von Daten in dem Schieberegister beurteilt. Deshalb kann die Beurteilung eines abnormalen Takts mit einem einfachen Aufbau durchgeführt werden, ohne dass eine spezielle Vergleichsbetreiberschaltung verwendet wird.

Gemäß einem Detektor für einen abnormalen Takt der nächsten Erfindung ist in den ersten und zweiten Schieberegistern ein Dateneingang des ersten Flip-Flops auf einem "H" Pegel festgelegt.

Gemäß dieser Erfindung ist der Dateneingang, der in dem Schieberegister verwendet wird, auf einem "H" Pegel festgelegt und die Verschiebung von Daten wird verwendet, wodurch ein abnormaler Takt beurteilt wird. Deshalb kann die Beurteilung eines abnormalen Takts mit einem einfachen Aufbau durchgeführt werden, ohne ein spezielles Datensignal zu benötigen, welches für das Schieberegister erforderlich ist.

Ein Detektor für einen abnormalen Takt der nächsten Erfindung umfasst wenigstens drei Taktsignale, so viele Detektoren für abnormale Takte wie die Anzahl von Kombinationen, mit denen die wenigstens Dreitaktsignale verglichen werden können, und eine Beurteilungsschaltung für abnormale Takte zum Ausgeben von Taktbeurteilungssignalen, die einen abnormalen Takt anzeigen, wenn jedes Taktsignal zu wenigstens drei Taktsignalen abnormal ist, auf Grundlage eines Fehlersignals, welches von jedem der Detektor für einen abnormalen Takt ausgegeben wird.

Gemäß dieser Erfindung ist es möglich, einen höheren Zustand mit einer Frequenz, die höher als eine ursprüngliche normale Frequenz ist, einen niedrigen Zustand mit einer Frequenz, die niedriger als eine normale Frequenz ist, und einen gestoppten Zustand, der drei oder mehr zu erfassenden Takte zu erfassen und zu spezifizieren, welcher der drei oder mehreren Takte abnormal ist.

Bevorzugte Ausführungsformen der Erfindung sind im folgenden anhand von 1 bis 15 der Zeichnungen näher beschrieben.
In den Zeichnungen zeigen:
1 ein Blockschaltbild einer Detektorvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
2 ein Blockschaltbild, welches einen inneren Aufbau eines in 1 gezeigten Taktvergleichers zeigt;
3 ein weiteres Blockdiagramm der Detektorvorrichtung gemäß der ersten Ausführungsform der Erfindung;
4 ein Blockschaltbild, das den inneren Aufbau eines in 3 gezeigten Taktvergleichers zeigt;
5 ein Zeitablaufdiagramm, das den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
6 ein weiteres Zeitablaufdiagramm, das den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
7 ein weiteres Zeitablaufdiagramm, das den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
8 ein weiteres Zeitablaufdiagramm, das den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
9 ein weiteres Zeitablaufdiagramm, das den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
10 ein weiteres Zeitablaufdiagramm, das den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
11 ein weiteres Zeitablaufdiagramm, das den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
12 ein weiteres Zeitablaufdiagramm, welches den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
13 ein weiteres Zeitablaufdiagramm, das den Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt zeigt;
14 ein Blockschaltbild einer Detektorvorrichtung gemäß einer zweiten Ausführungsform der Erfindung;
15 ein Schaltbild, das einen inneren Aufbau eines in 14 gezeigten Taktvergleichers zeigt; und
16 ein Blockschaltbild eines herkömmlichen Detektors für einen abnormalen Takt.
Ausführungsformen einer Detektorvorrichtung gemäß der vorliegenden Erfindung werden anhand der Zeichnungen näher beschrieben.
1 ist ein Blockschaltbild eines Detektors für einen abnormalen Takt in einer ersten Ausführungsform der Erfindung. Wie in 1 gezeigt, wird ein Takt CLK1 und ein Takt CLK2 für eine Informationsverarbeitungsvorrichtung verwendet und sie weisen unterschiedliche Tastverhältnisse der Oszillationsfrequenz auf. Ein abnormaler Takt der Takte CLK1 und CLK2 wird von dem Detektor für einen abnormalen Takt erfasst.
Wie in 1 gezeigt, wird der Takt CLK1 in Frequenzteilerschaltungen 11 und 14 eingegeben. Der Takt CLK2 wird Frequenzteilerschaltungen 12 und 13 eingegeben. Die Frequenzteilerschaltungen 11, 12, 13 und 14 sind Frequenzschaltungen zum Teilen von Frequenzen von Eingangstakten durch ein Frequenzteilungsverhältnis N₁, N₂, N₃ und N₄. Eine Frequenz des Takts CLK1, der der Frequenzteilerschaltung 11 eingegeben wird, wird durch das Frequenzteilungsverhältnis N₁ geteilt und als ein Takt CLK1A ausgegeben.
Eine Frequenz des Takts CLK2, der der Frequenzteilerschaltung 12 eingegeben wird, wird durch das Frequenzteilungsverhältnis N₂ geteilt und als ein Takt CLK2A ausgegeben. Eine Frequenz des Takts CLK2, der der Frequenzteilerschaltung 13 eingegeben wird, wird durch das Frequenzteilungsverhältnis N₃ geteilt und als ein Takt CLK2B ausgegeben. Die Frequenz des Takts CLK1, der in der Frequenzteilerschaltung 14 eingegeben wird, wird durch das Frequenzteilungsverhältnis N₄ geteilt und als ein Takt CLK1B ausgegeben.
Der Takt CLK1A, der von der Frequenzteilerschaltung 11 ausgegeben wird, und der Takt CLK2A, der von der Frequenzteilerschaltung 12 ausgegeben wird, werden einem Taktvergleicher (Taktvergleichsschaltung) 15 als CLK Eingang und RST Eingang eingegeben. Der Taktvergleicher 15 aktiviert einen ERR Ausgang und gibt ein Fehlersignal ERR1 aus, wenn eine Frequenz des Takts CLK1A höher als ein bestimmter Beurteilungswert wird, d.h. wenn der Takt CLK1 höher als seine ursprüngliche Frequenz wird, oder wenn eine Frequenz des Takts CLK2A kleiner als ein bestimmter Beurteilungswert wird, d.h. wenn der Takt CLK2 niedriger als seine ursprüngliche Frequenz wird.
Der Takt CLK2B, der von der Frequenzteilerschaltung 13 ausgegeben wird, und der Takt CLK1B, der von der Frequenzteilerschaltung 14 ausgegeben wird, werden einem Taktvergleicher (Taktvergleichsschaltung) 16 als ein CLK Eingang und ein RST Eingang eingegeben. Der Taktvergleicher 16 aktiviert einen ERR Ausgang und gibt ein Fehlersignal ERR2 aus, wenn eine Frequenz des Takts CLK2B höher als ein bestimmter Beurteilungswert wird, d.h. wenn der Takt CLK2 höher als seine ursprüngliche Frequenz wird, oder wenn eine Frequenz des Takts CLK1B niedriger als ein bestimmter Beurteilungswert wird, d.h. wenn der Takt CLK1 niedriger als seine ursprüngliche Frequenz wird.
2 ist ein Diagramm, das einen inneren Aufbau des in 1 gezeigten Taktvergleichers 15 zeigt. Der innere Aufbau des in 1 gezeigten Vergleichers 16 ist der gleiche wie derjenige des in 2 gezeigten Taktvergleichers 15.
Wie in 2 gezeigt, umfasst der Taktvergleicher 15 ein N-stufiges Schieberegister 21 und ein M-stufiges Schieberegister 22, ein Inverter-Gatter 23 und ein ODER-Gatter 24. Ein Signal, welches als der CLK Eingang eingegeben wird (in diesem Fall der Takt CLK1A), wird dem Schieberegister 21 und dem Schieberegister 22 als Takteingang eingegeben. Ein Signal, welches als ein RST Eingang eingegeben wird (in diesem Fall ein Takt CLK2A) wird dem Schieberegister 21 als ein Rücksetzeingang eingegeben und wird in das Schieberegister 22 über das Inverter-Gatter 23 als ein Rücksetzeingang eingegeben.
Ein Signal mit einem hohen logischen Pegel (nachstehend ein "H" Pegel) wird immer dem Schieberegister 21 als Eingangsdaten eingegeben. Das heißt, ein D Eingang eines ersten Flip-Flops FA₁ ist ein "H" Pegel. In die R Eingänge der N Flip-Flops FA₁ bis FA_N werden Eingangssignale eingegeben, die bezüglich der Signale, die in die RST Eingänge als Rücksetzeingänge eingegeben werden, invertiert sind. Somit werden die Flip-Flops FA₁ bis FA_N zurückgesetzt, wenn ein Signaleingang in den RST Eingang auf einem niedrigen logischen Pegel (nachstehend "L" Pegel) ist und ein Q Setzeingang auf einem "L" Pegel ist.
Das heißt, so lange in den Flip-Flops FA₁ bis FA_N der Signaleingang an dem RST Eingang auf einem "H" Pegel ist, sind die Eingangsdaten an ("H" Pegel) durch den CLK Eingang synchronisiert und werden sequentiell in den D Eingang des Flip-Flops eingegeben und ein Q Ausgang des N-ten Flip-Flops FA_N wird als ein Ausgangssignal SE1 des Schieberegisters 21 ausgegeben.
In diesem Fall wird für eine Zeitperiode, in der der Takt CLK2A, der dem RST Eingang eingegeben wird, auf einem "H" Pegel gehalten wird, die ansteigende Flanke des Takts CLK1A, der dem CRK Eingang eingegeben wird, N mal erzeugt und das Ausgangssignal SE1 des Schieberegisters 21 zeigt einen "H" Pegel.
Das Schieberegister 22 weist den gleichen Aufbau wie derjenige des Schieberegisters 21 auf, mit dem Unterschied, dass eine Anzahl M von Flip-Flops FB₁ bis FB_M anstelle der Anzahl N von Flip-Flops FA₁ bis FA_N verwendet werden. Jedoch ist der Pegel eines Signaleingangs an dem RST Eingang in dem Inverter-Gatter 23 invertiert und wird ferner an dem R Eingang invertiert. Somit werden die Flip-Flops FB₁ bis FB_M zurückgesetzt, wenn der Signaleingang an dem RST Eingang auf einem "H" Pegel liegt, und gesetzt, bei jedem Q Ausgang auf einen "L" Pegel.
Das heißt, so lange wie in den Flip-Flops FB₁ bis FB_M der Signaleingang an dem RST Eingang auf einem "L" Pegel liegt, sind die Eingangsdaten ("H" Pegel) durch den CLK Eingang synchronisiert und werden dem D Eingang des Flip-Flops sequentiell eingegeben und ein Q Ausgang des M-ten Flip-Flops FB_M wird als ein Ausgangssignal SE2 des Schieberegisters 22 ausgegeben.
In diesem Fall wird für eine Zeitperiode, in der der Takt CLK2A, der dem RST Eingang eingegeben wird, auf einem "L" Pegel gehalten, die ansteigende Flanke des Takts CLK1A, die dem CLK Eingang eingegeben wird, M-mal erzeugt und das Ausgangssignal SE2 des Schieberegisters 22 zeigt einen "H" Pegel.
Die Ausgangssignale SE1 und SE2, die jeweils in den Schieberegistern 21 und 22 ausgegeben werden, werden einem ODER-Gatter 24 eingegeben. In dem ODER-Gatter 24 wird eine logische ODER Verknüpfung der Ausgangssignale SE1 und SE2 berechnet und ein Fehlersignal ERR wird ausgegeben.
Hierbei ist es erforderlich, die Frequenzteilungsverhältnisse N₁, N₂, N₃ und N₄, die in 1 gezeigt sind, und die Anzahl N und die Anzahl M von Schieberegistern in den Taktvergleichern 15 und 16 vorher als natürliche Zahlen zu setzen, während die Frequenzen des Takts CLK1 und des Takts CLK2, das Tastverhältnis, die Frequenzgenauigkeit und die Genauigkeit für die Erfassung eines abnormalen Takts berücksichtigt werden, so dass das ERR Signal des Taktvergleichers, welches zu den normalen Takten (CLK1, CLK2) ausgegeben wird, nicht aktiviert wird, d.h. nicht auf einen "H" Pegel geht.
Zum Beispiel wird in dem Schieberegister 21 des Taktvergleichers 15 die Anzahl N so eingestellt, dass der Takt CLK2A kleiner als die Anzahl von ansteigenden Flanken des Takts CLK1A für eine Zeitperiode, in der ein "H" Pegel bezüglich der normalen Takte CLK1A und CLK2A gehalten wird, wird.
Wenn ferner die Anzahl N und die Anzahl M der Schieberegister 21 und 22 Eins ist, wird das ERR Signal, welches in jedem Taktvergleicher ausgegeben wird, aktiviert, d.h. geht auf einen "H" Pegel, da die Takte CLK1 und CLK2, die erfasst werden sollen, allgemein asynchron sind, selbst wenn die Takte CLK1 und CLK2 normal sind. Deshalb ist es erforderlich, die Anzahl N und die Anzahl M auf zwei oder größer jeweils einzustellen.
Die Anzahl N und die Anzahl M, die in den Taktvergleichern 15 und 16 verwendet wird, muss nicht die gleiche zueinander sein und ihr Design kann in geeigneter Weise geändert sein.
Bezüglich des Takts CLK1A und des Takts CLK2A, die dem Taktvergleicher 15 eingegeben werden, wird deshalb das Fehlersignal ERR1, welches von dem Taktvergleicher 15 ausgegeben wird, aktiviert, d.h. zeigt einen "H" Pegel, wenn die folgenden zwei Bedingungen erfüllt sind, und es wird erfasst, dass einer der Takte CLK1 oder CLK2 abnormal ist.
Bedingung 1:
Die Frequenz des Takts CLK1 wird höher als seine ursprüngliche normale Frequenz für eine Zeitperiode, in der der Takt CLK2A auf einem "H" Pegel gehalten wird, und die ansteigenden Flanken des Takts CLK1A treten N-mal oder öfter (eine Erfassung in dem Schieberegister 21) auf, oder eine Frequenz des Takts CLK1 wird höher als seine ursprüngliche normale Frequenz für eine Zeitperiode, in der der Takt CLK2A auf einem "L" Pegel gehalten wird, und die ansteigenden Flanken des Takts CLK1A treten M-mal oder öfter (Erfassung in dem Schieberegister 22) auf.
Bedingung 2:
Die Frequenz des Takts CLK2 wird kleiner als seine ursprüngliche normale Frequenz (einschließlich eines Falls, bei dem die Oszillation des Takts CLK2 auf einem "H" Pegel oder einem "L" Pegel stoppt), die ansteigende Flanke des Takts CLK1A tritt N-mal oder öfter (Erfassung in dem Schieberegister 21) für eine Zeitperiode, in der der Takt CLK2A auf einem "H" Pegel gehalten wird, die länger als ihre ursprüngliche Länge wurde, auf, oder die Frequenz des Takts CLK2 wird niedriger als seine ursprüngliche normale Frequenz und die ansteigende Flanke des Takts CLK1A tritt M-mal für eine Zeitperiode auf, in der der Takt CLK2A auf einem "L" Pegel gehalten wird, der länger als seine ursprüngliche Länge wurde (Erfassung im Schieberegister 22).
Bezüglich des Takts CLK2B und des Takts CLK1B, die in den Taktvergleicher 16 eingegeben werden, wird das Fehlersignal ERR2, das von dem Taktvergleicher 16 ausgegeben wird, aktiviert, d.h. zeigt einen "H" Pegel, wenn die folgenden zwei Bedingungen erfüllt sind, und es wird erfasst, dass einer der Takte CLK1 und CLK2 abnormal ist.
Bedingung 1:
Die Frequenz des Takts CLK2 wird höher als seine ursprüngliche normale Frequenz für eine Zeitperiode, in der der Takt CLK1B auf einem "H" Pegel gehalten wird, und die ansteigenden Flanken des Takts CLK1B treten N-mal oder öfter (Erfassung in dem Schieberegister 21) auf, oder die Frequenz des Takts CLK2 wird höher als seine ursprüngliche normale Frequenz für eine Zeitperiode, in der der Takt CLK1B auf einem "L" Pegel gehalten wird, und die ansteigenden Flanken des Takts CLK2B treten M-mal oder öfter (Erfassung in dem Schieberegister 22) auf.
Bedingung 2:
Die Frequenz des Takts CLK1 wird niedriger als seine ursprüngliche normale Frequenz (einschließlich eines Falls, bei dem die Oszillation des Takts CLK1 auf einem "H" Pegel oder einem "L" Pegel stoppt), die ansteigende Flanke des Takts CLK2B tritt N-mal oder öfter (Erfassung in dem Schieberegister 21) für eine Zeitperiode auf, in der der Takt CLK1B auf einem "H" Pegel gehalten wird, der länger als seine ursprüngliche Länge wurde, oder die Frequenz des Takts CLK1 wird niedriger als seine ursprüngliche normale Frequenz und die ansteigende Flanken des Takts CLK2B treten M-mal für eine Zeitperiode auf, in der der Takt CLK1B auf einem "L" Pegel gehalten wird, der länger als seine ursprüngliche Länge wurde (Erfassung im Schieberegister 22).
Es sei zum Beispiel angenommen, dass der Takt CLK1 10 MHz (Tastverhältnis 50%) ist, der Takt CLK2 40 MHz (Tastverhältnis ist 50%) ist, ein Frequenzteilungsverhältnis N₁ in der Frequenzteilerschaltung 11 1 ist, ein Frequenzteilungsverhältnis N₂ in der Frequenzteilerschaltung 12 4 ist, ein Frequenzteilungsverhältnis N3 in der Frequenzteilerschaltung 13 4 ist, ein Frequenzteilungsverhältnis N4 in der Frequenzteilerschaltung 14 1 ist und die Anzahl von Schieberegistern in jedem Taktvergleicher 15 und 16 2 (N=2, M=2) ist. Der Takt CLK1 und der Takt CLK2 sind asynchron zueinander. Um das Verständnis der Erfindung zu vereinfachen, sei angenommen, dass sowohl die Aufbauzeit als auch die Haltezeit des Flip-Flops, das in dem Schieberegister verwendet wird, 0-en sind.
3 ist ein Blockdiagramm des Detektors für einen abnormalen Takt in den obigen Bedingungen. 3 unterscheidet sich von der 1 darin, dass beide Frequenzteilungsverhältnisse der Frequenzteilerschaltung 11 und der Frequenzteilerschaltung 14 1 sind und somit werden Beschreibungen der Frequenzteilerschaltung 11 und der Frequenzteilerschaltung 14 weggelassen, und der Takt CLK1 (10 MHz) wird, wie er ist, dem CLK Eingang eines Taktvergleichers (Taktvergleichsschaltung) 31 und dem RST Eingang eines Taktvergleichers (Taktvergleichsschaltung) 32 eingegeben. Die Frequenz des Takts CLK2 (40 MHz) wird von einem Frequenzteilungsverhältnis 4 in beiden Frequenzteilerschaltungen 12 und 13 geteilt und die geteilten Frequenzen werden dem RST Eingang des Taktvergleichers 31 und dem CRK Eingang des Taktvergleichers 32 als der Takt CLK2A (10 MHz, Tastverhältnis von 50%) und der Takt CLK2B (10 MHz, Tastverhältnis von 50%) eingegeben.
4 ist ein Diagramm, welches einen internen Aufbau des in 3 gezeigten Taktvergleichers 31 zeigt. Der innere Aufbau des in 3 gezeigten Taktvergleichers 32 ist der gleiche wie derjenige des in 3 gezeigten Taktvergleichers 31 und unterscheidet sich von der 2 darin, dass Schieberegister 41 und 42 verwendet werden, in denen sowohl die Anzahl N als auch die Anzahl M auf 2 gesetzt ist.
Wenn in dem in 4 gezeigten Taktvergleicher die ansteigenden Flanken des Takts, der in CLK eingegeben wird, zweimal oder öfter während einer Periode gezählt wurde, wenn ein Signal, welches dem RST Eingang eingegeben wird, auf einem "H" Pegel oder einem "L" Pegel gehalten wird, wird deshalb das Fehlersignal ERR auf einen "H" Pegel gesetzt.
Ein Betrieb des in 3 gezeigten Detektors für einen abnormalen Takt wird hier erläutert. 5 bis 13 sind Zeitablaufdiagramme der Takte CLK1, CLK2, CLK2A, CLK2B und der Fehlersignale ERR1 und ERR2.
Zunächst ist 5 ein Zeitablaufdiagramm, bei dem beide Takte CLK1 und CLK2 normal sind. In 5 wird die ansteigende Flanke des Takts CLK1 für eine Periode, in der der Takt CLK2A auf einem "H" Pegel gehalten wird (Erfassung in dem Schieberegister 41 des Taktvergleichers 31) nicht zweimal oder öfter gezählt. Die ansteigende Flanke des Takts CLK1 wird ebenfalls für eine Zeitperiode, in der der Takt CLK2A auf einem "L" Pegel gehalten wird (Erfassung im Schieberegister 42 des Taktvergleichers 31) nicht zweimal oder öfters gezählt.
Die ansteigende Flanke des Takts CLK2B wird für eine Zeitperiode, in der der Takt CLK1 auf einem "H" Pegel gehalten wird (Erfassung im Schieberegister 42 des Taktvergleichers 32) nicht zweimal oder öfters gezählt. Die ansteigende Flanke des Takts CLK2B wird ebenfalls für eine Zeitperiode, in der der Takt CLK1 auf einem "L" Pegel gehalten wird (Erfassung im Schieberegister 42) des Taktvergleichers 32) nicht zweimal oder öfters gezählt.
Somit zeigen die Ausgangssignale SE1 bzw. SE2, die von den Schieberegistern 41 und 42 in den Taktvergleichern 31 und 32 ausgegeben werden, beide einen "L" Pegel und somit zeigen auch die Fehlersignale ERR1 und ERR2 beide einen "L" Pegel durch ein ODER-Gatter 44 und somit wird nicht beurteilt, dass die Takte CLK1 und CLK2 abnormal sind.
6 ist ein Zeitablaufdiagramm, wenn der Takt CLK2 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist. In 6 wird die ansteigende Flanke des Takts CLK2 für eine Zeitperiode, in der der Takt CLK2 auf einem "H" Pegel gehalten wird (Erfassung in dem Schieberegister 41 des Taktvergleichers 31) nicht zweimal oder öfter gezählt. Die ansteigende Flanke des Takts CLK1 wird ebenfalls für eine Zeitperiode, in der der Takt CLK2A auf einem "L" Pegel gehalten wird, nicht zweimal oder öfter gezählt (Erfassung in dem Schieberegister 42 des Taktvergleichers 31).
Jedoch wird die ansteigende Flanke des Takts CLK2B für eine Zeitperiode, in der der Takt CLK1 auf einem "H" Pegel gehalten wird (Erfassung im Schieberegister 41 des Taktvergleichers 32) zweimal oder öfters gezählt und auch die ansteigende Flanke des Takts CLK2B wird zweimal oder öfters für eine Zeitperiode gezählt, in der der Takt CLK1 auf einem "L" Pegel gehalten wird (Erfassung im Schieberegister 42 des Taktvergleichers 32).
Deshalb zeigen die Ausgangssignale SE1 bzw. SE2, die von den Schieberegistern 41 und 42 in dem Taktvergleicher 31 ausgegeben werden, beide einen "L" Pegel, ein "L" Pegel wird für das Fehlersignal ERR1 durch das ODER-Gatter 44 angezeigt, die Ausgangssignale SE1 bzw. SE2, die von den Schieberegistern 41 und 42 in dem Taktvergleicher 32 ausgegeben werden, zeigen beide einen "H" Pegel, und ein "H" Pegel wird für das Fehlersignal ERR2 durch das ODER-Gatter 44 angezeigt.
Das heißt, es wird beurteilt, dass der Takt CLK2 abnormal ist. Wie in dem Zeitablaufdiagramm des Fehlersignals ERR2 in 6 gezeigt, wird der "H" Pegel-Zustand des Fehlersignals ERR2 aufrechterhalten, bis sich der Pegel des Takts CRK1 ändert, d.h. bis die nächste abfallende oder ansteigende Flanke erzeugt wird. Der Impuls des Fehlersignals ERR2, der diesen "H" Pegel anzeigt, wird wiederholt erzeugt, bis der Takt CLK2 auf seine normale Bedingung zurückgebracht ist.
7 ist ein Zeitablaufdiagramm, wenn der Takt CLK2 eine niedrigere Frequenz als seine ursprüngliche Frequenz aufweist. In 7 wird die ansteigende Flanke des Takts CLK2B für eine Zeitperiode, in der der Takt CLK1 auf einem "H" Pegel gehalten wird, nicht zweimal oder öfter gezählt (Erfassung im Schieberegister 41 des Taktvergleichers 32). Die ansteigende Flanke des Takts CLK2B wird für eine Zeitperiode, in der der Takt CLK1 auf einen "L" Pegel gehalten wird, nicht zweimal oder öfter gezählt (Erfassung im Schieberegister 42 des Taktvergleichers 31).
Jedoch wird die ansteigende Flanke des Takt CLK1 für eine Zeitperiode, in der der Takt CLK2A auf einem "H" Pegel gehalten wird, zweimal oder öfter gezählt (Erfassung im Schieberegister 41 des Taktvergleichers 31) und auch die ansteigende Flanke des Takts CLK1 wird für eine Zeitperiode, in der der Takt CLK2A auf einem "L" Pegel gehalten wird, zweimal oder öfters gezählt (Erfassung im Schieberegister 42 des Taktvergleichers 31).
Deshalb zeigen die Ausgangssignale SE1 bzw. SE2, die von den Schieberegistern 41 und 42 in dem Taktvergleicher 32 ausgegeben werden, beide einen "L" Pegel, ein "L" Pegel wird für das Fehlersignal ERR2 durch das ODER Gatter 44 angezeigt, die Ausgangssignale SE1 bzw. SE2, die von den Schieberegistern 41 und 42 in dem Taktvergleicher 31 ausgegeben werden, zeigen beide einen "H" Pegel, und ein "H" Pegel wird für das Fehlersignal ERR1 durch das ODER Gatter 44 angezeigt.
Das heißt, es wird beurteilt, dass der Takt CLK2 abnormal ist. Wie in dem Zeitablaufdiagramm des Fehlersignals ERR1 in 7 gezeigt, wird der "H" Pegel-Zustand des Fehlersignals ERR1 aufrechterhalten, bis sich der Pegel des Takts CLK2A ändert, d.h. bis die nächste abfallende oder ansteigende Flanke erzeugt wird. Der Impuls des Fehlersignals ERR2, der diesen "H" Pegel anzeigt, wird wiederholt erzeugt, bis der Takt CLK2 auf seine normale Bedingung zurückgebracht wird.
8 ist ein Zeitablaufdiagramm, wenn der Takt CLK1 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist. Dieser Fall kann in der gleichen Weise wie ein Fall betrachtet werden, bei dem der in 7 gezeigte Takt CLK2 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist.
Wie in dem Zeitablaufdiagramm des Fehlersignals ERR1 in 8 gezeigt, wird der "H" Pegel-Zustand des Fehlersignals ERR1 aufrechterhalten, bis sich der Pegel des Takts CLK2A ändert, d.h. bis die nächste abfallende oder ansteigende Flanke erzeugt wird. Der Impuls des Fehlersignals ERR2, der diesen "H" Pegel anzeigt, wird wiederholt erzeugt, bis der Takt CLK1 auf seine normale Bedingung zurückgebracht wird.
9 ist ein Zeitablaufdiagramm, wenn der Takt CLK1 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist. Dieser Fall kann in der gleichen Weise wie ein Fall betrachtet werden, bei dem der in 6 gezeigte Takt CLK2 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist.
Obwohl das Fehlersignal ERR1 einen "L" Pegel zeigt, zeigt das Fehlersignal ERR2 deshalb einen "H" Pegel. Das heißt, es wird beurteilt, dass der Takt CLK1 abnormal ist. Wie in dem Zeitablaufdiagramm des Fehlersignals ERR2 in 9 gezeigt, wird der "H" Pegel-Zustand des Fehlersignals ERR2 aufrechterhalten, bis der Pegel CLK1 geändert wird, d.h. bis die nächste abfallende oder ansteigende Flanke erzeugt wird. Der Impuls des Fehlersignals ERR2, der diesen "H" Pegel anzeigt, wird wiederholt erzeugt, bis der Takt CLK1 auf seine normale Bedingung zurückgebracht wird.
10 ist ein Zeitablaufdiagramm, wenn der Takt CLK1 an einem "H" Pegel gestoppt wird und 11 ist ein Zeitablaufdiagramm, wenn der Takt CLK1 an einem "L" Pegel gestoppt wird. Dieser Fall kann in der gleichen Weise wie ein Fall betrachtet werden, bei dem der in 6 gezeigte Takt CLK2 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist.
Obwohl das Fehlersignal ERR1 einen "L" Pegel zeigt, zeigt das Fehlersignal ERR2 deshalb einen "H" Pegel. Das heißt, es wird beurteilt, dass der Takt CLK1 abnormal ist.
Der "H" Pegel-Zustand des Fehlersignals ERR2 wird aufrechterhalten, bis der Takt CLK1 auf seine normale Bedingung zurückgebracht wird.
12 ist ein Zeitablaufdiagramm, wenn der Takt CLK2 an einem "H" Pegel angehalten hat, und 13 ist ein Zeitablaufdiagramm, wenn der Takt CLK2 an einem "L" Pegel angehalten hat. Dieser Fall kann in der gleichen Weise wie ein Fall betrachtet werden, bei dem der in 7 gezeigte CLK2 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist.
Obwohl das Fehlersignal ERR2 einen "L" Pegel zeigt, zeigt deshalb das Fehlersignal ERR1 einen "H" Pegel. Das heißt, es wird beurteilt, dass der Takt CLK2 abnormal ist. Der "H" Pegel-Zustand des Fehlersignals ERR1 wird aufrechterhalten, bis der Takt CLK2 auf seine normale Bedingung zurückgebracht wird.
Wie voranstehend erläutert ist es gemäß dem Detektor für eine abnormalen Takt der ersten Ausführungsform möglich, einen höheren Zustand mit einer Frequenz, die höher als eine normale Frequenz ist, einen niedrigeren Zustand mit eine Frequenz, die niedriger als eine ursprüngliche normale Frequenz ist, und einen gestoppten Zustand der zwei Takte, die erfasst werden sollen, mit nur dem Taktvergleicher mit einem Widerstand und einem Logikgatter und der Frequenzteilerschaltung zu erfassen, ohne dass im Vergleich mit dem herkömmlichen Detektor für einen abnormalen Takt eine komplizierte Schaltung benötigt wird.
Da ferner der Taktvergleicher der ersten Ausführungsform den abnormalen Takt auf Grundlage der Aufrechterhaltungsperiode des "H" Pegels oder des "L" Pegels des Takts erfasst, ist es möglich, den abnormalen Takt selbst dann zu erfassen, wenn der Takt sein ursprüngliches normales Tastverhältnis nicht aufweist.
14 ist eine Blockdiagramm einer Erfassungsvorrichtung für einen abnormalen Takt in einer zweiten Ausführungsform der Erfindung. Die Erfassungsvorrichtung für einen abnormalen Takt der in 14 gezeigten zweiten Ausführungsform verwendet wenigstens drei Detektoren für abnormale Takte der ersten Ausführungsform, wodurch genau beurteilt wird, welcher Takt abnormal ist. Hier wird der Detektor für einen abnormalen Takt der voranstehend beschriebenen ersten Ausführungsform als ein Abnormaltakt-Erfassungsabschnitt (ein Erfassungsabschnitt für einen abnormalen Takt) bezeichnet.
14 zeigt eine Erfassungsvorrichtung für einen abnormalen Takt, wenn eine abnormale Bedingung bezüglich einer Anzahl m von Takten erfasst wird. Zunächst werden die Takte CLK1 und CLK2 in einen Abnormaltakt-Erfassungsabschnitt 301 eingegeben. Wie in der ersten Ausführungsform erläutert werden abnormale Bedingungen der Takte CLK1 und CLK2, die in den Abnormaltakt-Erfassungsabschnitt 301 eingegeben werden, erfasst und Fehlersignale ERR0 und ERR1 werden von dem Abnormaltakt-Erfassungsabschnitt 301 ausgegeben.
In ähnlicher Weise werden die Takte CLK1 und CLK3 in einen Abnormaltakt-Erfassungsabschnitt 301 eingegeben und die Takte CLK2 und CLK3 werden einem Abnormaltakt-Erfassungsabschnitt 303 eingegeben. Fehlersignale ERR2 und ERR3 und Fehlersignale ERR4 und ERR5 werden von dem Abnormaltakt-Erfassungsabschnitt 302 und 303 ausgegeben. Bezüglich der drei Take CLK1, CLK2 und CLK3 können deshalb zwei Fehlersignale für jede Kombination von sämtlichen möglichen Kombinationen (CLK1, CLK2(, (CLK1, CLK3) und (CLK2, CLK3), die miteinander verglichen werden, erhalten werden.
Wenn ein (nicht gezeigt) vierter Takt CLK4 als ein zu erfassendes Objekt hinzugefügt wird, wird dieser Takt zu der Dreierkombination hinzugefügt und es ist erforderlich, insgesamt sechs Abnormaltakt-Erfassungsabschnitte jeweils für den Takt CLK4 selbst und die Takte CLK1 bis CLK4 zu erstellen. Wen sämtliche Kombinationen, die miteinander verglichen werden sollen, berücksichtigt werden sollen, dann werden deshalb eine Anzahl m!/2 *(M-2)! von Abnormaltakt-Erfassungsabschnitten für eine Anzahl m von Takten benötigt.
Es ist erforderlich, den m-ten Takt CLKm mit einer Anzahl (m+1) von Takten CLK1 bis CLK(m+1) zu vergleichen, aber 14 zeigt von diesen nur die Abnormaltakt-Erfassungsabschnitte 304 und 305 zum Erfassen von abnormalen Bedingungen des i-ten Takts CLKi, des j-ten Takts CLKj und des Takts CLKm. Dabei ist m eine natürliche Zahl, die gleich oder größer wie 3 ist, und i und j sind natürliche Zahlen, die {i≠j und 1≤i<m und 1≤j<m} erfüllen.
Deshalb werden in 14 Fehlersignale ERR(n-3) und ERR(n-2) von dem Abnormaltakt-Erfassungsabschnitt 304 an die Takte CLK und CLKi, die dem Abnormaltakt-Erfassungsabschnitt 304 eingegeben werden, ausgegeben und Fehlersignale ERR(n-1) und ERR(n) werden von dem Abnormaltakt-Erfassungsabschnitt 305 den Takten CLKm und CLKj, die dem Abnormaltakt-Erfassungsabschnitt 305 eingegeben werden, ausgegeben. Dabei ist n eine natürliche Zahl, die gleich oder größer als 2·(2m-3) ist.
Fehlersignale ERR0 bis ERR(n), die in jedem der Abnormaltakt-Erfassungsabschnitte ausgegeben werden, werden einer Abnormaltakt-Beurteilungsschaltung 306 eingegeben. In der Abnormaltakt-Beurteilungsschaltung 306 wird auf Grundlage der eingegebenen Fehlersignale ERR0 bis ERR(n) beurteilt, welcher Takt abnormal ist. Obwohl Signalleitungen zum Senden der Fehlersignal ERR0 bis ERR(n) als eine Signalleitung dargestellt und mit der Abnormaltakt-Beurteilungsschaltung 306 zur Vereinfachung verbunden sind, sind sämtliche Signalleitungen der Fehlersignale ERR0 bis ERR(n) tatsächlich mit der Abnormaltakt-Beurteilungsschaltung 306 verbunden.
15 ist ein Diagramm, das einen inneren Aufbau der Abnormaltakt-Beurteilungsschaltung 306 zeigt. In 15 ist das Fehlersignal ERR0 ein Signal, welches anzeigt, dass der Takt CLK1 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist oder der Takt CLK2 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist, wie in der ersten Ausführungsform erläutert. In ähnlicher Weise ist das Fehlersignal ERR1 ein Signal, das anzeigt, dass der Takt CLK2 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist oder der Takt CLK1 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist und das Fehlersignal ERR2 ist ein Signal, welches anzeigt, dass der Takt CLK3 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist, oder der Takt CLK1 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist.
Ferner ist das Fehlersignal ERR3 ein Signal, welches anzeigt, dass der Takt CLK1 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist, oder der Takt CLK3 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist. Das Fehlersignal ERR4 ist ein Signal, welches anzeigt, dass der Takt CLK2 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist, oder der Takt CLK3 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist.
Ferner ist das Fehlersignal ERR5 ein Signal, welches anzeigt, dass der Takt CLK3 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist, oder der Takt CLK2 eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist. Das Fehlersignal ERR(n-3) ist ein Signal, welches anzeigt, dass der Takt CLKm eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist, oder der Takt CLKi eine Frequenz aufweist, die niedriger als seine ursprüngliche normale Frequenz ist.
Ferner ist das Fehlersignal ERR(n-2) ein Signal, welches anzeigt, dass der Takt CLKi eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist, oder der Takt CLKm eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist. Das Fehlersignal ERR(n-1) ist ein Signal, das anzeigt, dass der Takt CLKj eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist, oder der Takt CLKm eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist. Das Fehlersignal ERR(n) ist ein Signal, welches anzeigt, dass der Takt CLKm eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist, oder der Takt CLKj eine niedrigere Frequenz als seine ursprüngliche normale Frequenz aufweist.
Die Fehlersignale ERR0 und ERR3 werden einem UND-Gatter 401 eingegeben und einer logischen Multiplikation unterzogen und ein Gattersignal CLK1UP wird ausgegeben. Das Gattersignal CLK1UP ist ein Signal, das anzeigt, dass der Takt CLK1 eine höhere Frequenz als seine ursprüngliche normale Frequenz aufweist. Das heißt, da die Fehlersignale ERR0 und ERR3 einen "H" Pegel zeigen, wenn der Takt CLK1 höher als seine ursprüngliche normale Frequenz ist, bedeutet dies, dass dann, wenn das Gattersignal CLK1UP einen "H" Pegel zeigt, der Takt CLK1 in der Frequenz höher als seine ursprüngliche normale Frequenz ist.
Die Fehlersignale ERR1 und ERR2 werden dem UND-Gatter 402 eingegeben und einer logischen Multiplikation ausgesetzt und ein Gattersignal CLK1DOWN wird ausgegeben. Das Gattersignal CLK1DOWN ist ein Signal, welches anzeigt, dass der Takt CLK1 in der Frequenz niedriger als seine ursprüngliche normale Frequenz ist. Das heißt, da die Fehlersignale ERR1 und ERR2 einen "H" Pegel zeigen, wenn der Takt CLK1 kleiner als seine ursprüngliche normale Frequenz ist, bedeutet dies, dass dann, wenn das Gattersignal CLK1DOWN einen "H" Pegel zeigt, das Taktsignal CLK1 in der Frequenz niedriger als seine ursprüngliche normale Frequenz ist.
Die Fehlersignale ERR1 und ERR4 werden einem UND-Gatter 403 eingegeben und einer logischen Multiplikation ausgesetzt und ein Gattersignal CLK2UP wird ausgegeben. Das Gattersignal CLK2UP ist ein Signal, welches anzeigt, dass der Takt CLK2 in der Frequenz höher als seine ursprüngliche normale Frequenz ist. Das heißt, da die Fehlersignale ERR1 und ERR4 einen "H" Pegel zeigen, wenn der Takt CLK2 höher als seine ursprüngliche normale Frequenz ist, bedeutet dies, dass dann, wenn das Gattersignal CLK2UP einen "H" Pegel zeigt, der Takt CLK2 in der Frequenz höher als seine ursprüngliche normale Frequenz ist.
Die Fehlersignale ERR0 und ERR5 werden einem UND-Gatter 404 eingegeben und einer logischen Multiplikation ausgesetzt und ein Gattersignal CLK2DOWN wird ausgegeben. Das Gattersignal CLK2DOWN ist ein Signal, welches anzeigt, dass der Takt CLK2 in der Frequenz niedriger als seine ursprüngliche normale Frequenz ist. Das heißt, da die Fehlersignale ERR0 und ERR5 einen "H" Pegel aufweisen, wenn der Takt CLK2 kleiner als seine ursprüngliche normale Frequenz ist, bedeutet dies, dass dann, wenn das Gattersignal CLK2DOWN einen "H" Pegel zeigt, der Takt CLK2 in der Frequenz niedriger als seine ursprüngliche normale Frequenz ist.
Die Fehlersignale ERR2 und ERR5 werden einem UND-Gatter 405 eingegeben und einer logischen Multiplikation ausgesetzt und ein Gattersignal CLK3UP wird ausgegeben. Das Gattersignal CLK3UP ist ein Signal, welches anzeigt, dass der Takt CLK3 in der Frequenz höher als seine ursprüngliche normale Frequenz ist. Das heißt, das die Fehlersignale ERR2 und ERR5 einen "H" Pegel zeigen, wenn der Takt CLK3 höher als seine ursprüngliche normale Frequenz ist, bedeutet dies, dass dann, wenn das Gattersignal CLK3UP einen "H" Pegel aufweist, der Takt CLK3 in der Frequenz höher als seine ursprüngliche normale Frequenz ist.
Die Fehlersignale ERR3 und ERR4 werden einem UND-Gatter 406 eingegeben und einer logischen Multiplikation ausgesetzt und ein Gattersignal CLK3DOWN wird ausgegeben. Das Gattersignal CLK3DOWN ist ein Signal, welches anzeigt, dass der Takt CLK3 in der Frequenz niedriger als seine ursprüngliche normale Frequenz ist. Das heißt, da die Fehlersignale ERR3 und ERR4 einen "H" Pegel zeigen, wenn der Takt CLK3 niedriger als seine ursprüngliche normale Frequenz ist, bedeutet dies, dass dann, wenn das Gattersignal CLK3DOWN einen "H" Pegel aufzeigt, der Takt CLK3 in der Frequenz niedriger als seine ursprüngliche normale Frequenz ist.
Die Fehlersignale ERR(n-3) und ERR(n) werden einem UND-Gatter 407 eingegeben und einer logischen Multiplikation ausgesetzt und ein Gattersignal CLKmUP wird ausgegeben. Das Gattersignal CLKmUP ist ein Signal, das anzeigt, dass der Takt CLKm in der Frequenz höher als seine ursprüngliche normale Frequenz ist. Das heißt, da die Fehlersignale ERR(n-3) und ERR(n) einen "H" Pegel aufweisen, wenn der Takt CLKm höher als seine ursprüngliche normale Frequenz ist, bedeutet dies, dass dann, wenn das Gattersignal CLKmUP einen "H" Pegel aufweist, der Takt CLKm in der Frequenz höher als seine ursprüngliche normale Frequenz ist.
Die Fehlersignale ERR(n-2) und ERR(n-1) werden einem UND-Gatter 408 eingegeben und einer logischen Multiplikation ausgesetzt und ein Gattersignal CLKmDOWN wird ausgegeben. Das Gattersignal CLKmDOWN ist ein Signal, welches anzeigt, dass der Takt CLKm in der Frequenz niedriger als seine ursprüngliche normale Frequenz ist. Das heißt, da die Fehlersignale ERR(n-2) und ERR(n-1) einen "H" Pegel zeigen, wenn der Takt CLKm niedriger als seine ursprüngliche normale Frequenz ist, bedeutet dies, dass dann, wenn das Gattersignal CLKmDOWN einen "H" Pegel zeigt, der Takt CLKm in der Frequenz niedriger als seine ursprüngliche normale Frequenz ist.
Danach werden Gattersignal CLK1UP und CLK1DOWN in ein ODER-Gatter 409 eingegeben und einer logischen Multiplikation ausgesetzt und ein Taktbeurteilungssignal CLKERR1 wird ausgegeben. Das Taktbeurteilungssignal CLKERR1 ist ein Signal, welches anzeigt, dass der Takt CLK1 abnormal ist. Das heißt, wenn irgendeines der Gattersignale CLK1UP und CLK1DOWN einen "H" Pegel zeigt, dann zeigt das Taktbeurteilungssignal CLKERR1 einen "H" Pegel, um anzuzeigen, dass der Takt CLK1 abnormal ist.
Gattersignale CLK2UP und CLK2DOWN werden in ein ODER-Gatter 410 eingegeben und einer logischen Multiplikation unterzogen und ein Taktbeurteilungssignal CLKERR2 wird ausgegeben. Das Taktbeurteilungssignal CLKERR2 ist ein Signal, welches anzeigt, dass der Takt CLK2 abnormal ist. Das heißt, wenn eines der Gattersignale CLK2UP und CLK2DOWN einen "H" Pegel zeigt, zeigt das Taktbeurteilungssignal CLKERR2 einen "H" Pegel, um anzuzeigen, dass der Takt CLK2 abnormal ist.
Gattersignale CLK3UP und CLK3DOWN werden in ein ODER-Gatter 411 eingegeben und einer logischen Multiplikation ausgesetzt und ein Taktbeurteilungssignal CLKERR3 wird ausgegeben. Das Taktbeurteilungssignal CLKERR3 ist ein Signal, welches anzeigt, dass der Takt CLK3 abnormal ist. Das heißt, wenn eines der Gattersignale CLK3UP und CLK3DOWN einen "H" Pegel zeigt, zeigt das Taktbeurteilungssignal CLKERR3 einen "H" Pegel, um anzuzeigen, dass der Takt CLK3 abnormal ist.
Gattersignale CLKmUP und CLKmDOWN werden einem ODER-Gatter 412 eingegeben und einer logischen Multiplikation unterzogen, und ein Taktbeurteilungssignal CLKERRm wird ausgegeben. Das Taktbeurteilungssignal CLKERRm ist ein Signal, welches anzeigt, dass der Takt CLKm abnormal ist. Das heißt, wenn eines der Taktsignale CLKmUP und CLKmDOWN einen "H" Pegel zeigt, zeigt das Taktbeurteilungssignal CLKERRm einen "H" Pegel, um anzuzeigen, dass der Takt CLKm abnormal ist.
Wie voranstehend beschrieben, gibt die Beurteilungsschaltung 306 für einen abnormalen Takt die Taktbeurteilungssignale CLKERR1 bis CLKERRm aus, die eine abnormale Bedingung jedes der Takte CLK1 bis CLKm jeweils anzeigen, und zwar auf Grundlage der Fehlersignale ERR0 bis ERR(n), die von den Taktdetektoren ausgegeben werden, und können einen abnormalen Takt durch Untersuchen des Pegels der ausgegebenen Taktbeurteilungssignale CLKERR1 bis CLKERRm spezifizieren.
Deshalb ist es gemäß der Erfassungsvorrichtung für abnormale Takte der zweiten Ausführungsform möglich, einen höheren Zustand mit einer Frequenz, die höher als eine ursprüngliche normale Frequenz ist, einen niedrigen Zustand mit einer Frequenz, die niedriger als eine ursprüngliche normale Frequenz ist, und einen gestoppten Zustand der drei oder mehreren Takte, die erfasst werden sollen, zu erfassen und zu spezifizieren, welcher der drei oder mehreren Takte abnormal ist.
Da ferner der Taktvergleicher der zweiten Ausführungsform den abnormalen Takt auf Grundlage der Aufrechterhaltungsperiode des "H" Pegels oder des "L" Pegels des Takts wie der Taktvergleicher der ersten Ausführungsform erfasst, ist es möglich, den abnormalen Takt selbst dann zu erfassen, wenn der Takt sein ursprüngliches normales Tastverhältnis nicht aufweist.
Wie voranstehend erläutert, ist es gemäß einem Detektor für abnormale Takte der Erfindung möglich, einen höheren Zustand mit einer Frequenz, die höher als eine ursprüngliche normale Frequenz ist, einen niedrigeren Zustand mit einer Frequenz, die niedriger als eine ursprüngliche normale Frequenz ist, und einen gestoppten Zustand der zwei zu erfassenden Takte zu erfassen, ohne dass im Vergleich mit dem herkömmlichen Detektor für abnormale Takte eine komplizierte Schaltung benötigt wird.
Gemäß einem nächsten Detektor für einen abnormalen Takt der Erfindung umfasst der Taktvergleicher nur ein Schieberegister, ein Inverter-Gatter und ein ODER-Gatter und ein abnormaler Takt wird unter Verwendung einer Verschiebung von Daten in dem Schieberegister beurteilt. Deshalb kann die Beurteilung eines abnormalen Takts mit einem einfachen Aufbau durchgeführt werden, ohne dass eine spezielle Vergleichsbetreiberschaltung verwendet wird.
Gemäß einem nächsten Detektor für einen abnormalen Takt der Erfindung ist der Dateneingang, der in dem Schieberegister verwendet wird, auf einen "H" Pegel festgelegt und die Verschiebung von Daten wird verwendet, wodurch ein abnormaler Takt beurteilt wird. Deshalb kann die Beurteilung des abnormalen Takts mit einem einfachen Aufbau durchgeführt werden, ohne dass ein spezielles Datensignal, welches für das Schieberegister erforderlich ist, benötigt wird.
Gemäß einer nächsten Erfassungsvorrichtung für abnormale Takte der Erfindung ist es möglich, einen höheren Zustand mit einer Frequenz, die höher als eine ursprüngliche normale Frequenz ist, einen niedrigeren Zustand mit einer Frequenz, die niedriger als eine ursprüngliche normale Frequenz ist, und einen gestoppten Zustand der drei oder mehreren zu erfassenden Takte zu erfassen und zu spezifizieren, welcher der drei oder mehreren Takte abnormal ist.
GEWERBLICHE ANWENDBARKEIT
Wie voranstehend beschrieben, sind der Detektor für abnormale Takte und die Erfassungsvorrichtung für abnormale Takte geeignet, um einen Halt (ein Stoppen) oder eine abnormale Oszillation eines Takts in einer Informationsverarbeitungsvorrichtung zu erfassen.

Claims

Detektorvorrichtung zum Erfassen abnormaler Takte, welche ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) empfängt und eine Abnormalität im ersten Taktsignal (CLK1) und/oder im zweiten Taktsignal (CLK2) erfasst, wobei die Detektorvorrichtung umfasst: eine erste Schaltung (11) zum Empfangen des ersten Taktsignal (CLK1) und Ausgeben eines ersten frequenzbezogenen Taktsignals (CLK1A); eine zweite Schaltung (14) zum Empfangen des ersten Taktsignals (CLK1) und Ausgeben eines ersten Rücksetzsignals (CLK1B); eine dritte Schaltung (13) zum Empfangen des zweiten Taktsignals (CLK2) und Ausgeben eines zweiten frequenzbezogenen Taktsignals (CLK2B); eine vierte Schaltung (12) zum Empfangen des zweiten Taktsignals (CLK2) und Ausgeben eines zweiten Rücksetzsignals (CLK2A); eine erste Taktvergleichsschaltung (15; 31) zum Empfangen des ersten frequenz-bezogenen Taktsignals (CLK1A) und des zweiten Rücksetzsignals (CLK2A) und zum Zählen der Anzahl von Impulsen des ersten frequenz-bezogenen Taktsignals (CLK1A) auf der Grundlage eines Zustandes des zweiten Rücksetzsignals (CLK2A); eine zweite Taktvergleichsschaltung (16; 32) zum Empfangen des zweiten frequenz-bezogenen Taktsignals (CLK2B) und des ersten Rücksetzsignals (CLK1B) und zum Zählen der Anzahl von Impulsen des zweiten frequenzbezogenen Taktsignals (CLK2B) auf der Grundlage eines Zustandes des ersten Rücksetzsignals (CLK1B); wobei: beide Schaltungen eines Schaltungspaares aus der ersten bis vierten Schaltung (11, 12, 13, 14), welche beide entweder das erste Taktsignal (CKL1) oder das zweite Taktsignal (CKL2) empfangen, jeweils eine Frequenzteilerschaltung enthalten; die erste Taktvergleichsschaltung (15; 31) ein erstes, auf einen abnormalen Takt hinweisendes Fehlersignal (ERR1) ausgibt, wenn die gezählte Anzahl von Impulsen des ersten frequenz-bezogenen Taktsignals (CLK1A) einen vorbestimmten Wert überschreitet oder wenn die Frequenz des zweiten Rücksetzsignals (CLK2A) unter einen vorbestimmten Wert fällt; und die zweite Taktvergleichsschaltung (16; 32) ein zweites, auf einen abnormalen Takt hinweisendes Fehlersignal (ERR2) ausgibt, wenn die gezählte Anzahl von Impulsen des zweiten frequenz-bezogenen Taktsignals (CLK2B) einen vorbestimmten Wert überschreitet oder wenn die Frequenz des ersten Rücksetzsignals (CLK1B) unter einen vorbestimmten Wert fällt.
Detektorvorrichtung nach Anspruch 1, bei welcher die erste Taktvergleichsschaltung (15; 31) und die zweite Taktvergleichsschaltung (16; 32) jeweils umfassen: eine Inverterschaltung (23; 43), welche den Zustand des ersten Rücksetzsignals (CLK1B) oder des zweiten Rücksetzsignals (CLK2A) invertiert; ein erstes Schieberegister (21; 41) mit wenigstens zweistufigen Flip-Flops, welche – das erste frequenz-bezogene Taktsignal (CLK1A) oder das zweite frequenz-bezogene Taktsignal (CLK2B) als ein Takteingangssignal empfangen, – das erste Rücksetzsignal (CLK1B) oder das zweite Rücksetzsignal (CLK2A) als Rücksetzeingangssignal empfangen, und – ein erstes Ausgangssignal ((SE1) ausgeben; ein zweites Schieberegister (22; 42) mit wenigstens zweistufigen Flip-Flops, welche – das erste frequenz-bezogene Taktsignal (CLK1A) oder das zweite frequenz-bezogene Taktsignal (CLK2B) als ein Takteingangssignal empfangen, – das erste Rücksetzsignal (CLK1B) oder das zweite Rücksetzsignal (CLK2A) nach Invertierung durch die Inverterschaltung (23; 43) als Rücksetzeingangssignal empfangen, und – ein zweites Ausgangssignal ((SE2) ausgeben; und ein ODER-Gatter (24; 44) zum Empfangen des ersten Ausgangssignals (SE1) des ersten Schieberegisters (21; 41) und des zweiten Ausgangssignals (SE2) des zweiten Schieberegisters (22; 42) zum Ausgeben des ersten Fehlersignals (ERR1) oder Ausgeben des zweiten Fehlersignals (ERR2).
Detektorvorrichtung nach Anspruch 2, bei welcher das erste Schieberegister (21; 41) und das zweite Schieberegister (22; 42) den logischen Wert von Daten, die am ersten Flip-Flop eingegeben werden, auf den Wert "H" fixiert.
Detektorvorrichtung zum Erfassen abnormaler Takte, welche wenigstens drei Taktsignale (CLK1, ..., CLKm) mit wenigstens einem ersten Taktsignal (CLK1), einem zweiten Taktsignal (CLK2) und einem dritten Taktsignal (CLK3) empfängt und eine Abnormalität in der Frequenz von einem der wenigstens drei Taktsignale erfasst, wobei die Detektorvorrichtung umfasst: eine Anzahl von abnormale Takte erfassenden Detektoren (301 bis 305), welche der Anzahl der Kombinationen entspricht, die zum Vergleichen der wenigstens drei Taktsignale (CLK1, ..., CLKm) möglich sind; und eine Beurteilungseinrichtung (306) für abnormale Takte, welche Taktbeurteilungssignale (CLKERR) entsprechend den wenigstens drei Taktsignalen (CLK1, ..., CLKm) ausgibt, wobei diese Taktbeurteilungssignale für abnormale Takte kennzeichnend sind, wenn jedes Taktsignal zu den wenigstens drei Taktsignalen abnormal ist auf der Grundlage eines Fehlersignals, das von jedem der abnormale Takte erfassenden Detektoren (301 bis 305) ausgegeben wird; wobei als Detektoren (301 bis 305) für beliebige zwei Taktsignale aus den wenigstens drei Taktsignalen (CLK1, ..., CLKm) jeweils eine abnormale Takte erfassende Detektorvorrichtung nach einem der Ansprüche 1 bis 3 vorgesehen ist.