-
Die
vorliegende Erfindung betrifft einen Perioden-Digital-Umsetzer.
-
Die
Herstellung von hoch auflösenden
Taktschaltungen unter Verwendung von inkrementalen Verzögerungsleitungen
ist bekannt. Zum Beispiel wird in US-A-5.903.176-A eine Schaltung
unter Verwendung von acht inkrementalen Verzögerungsleitungen und eines
Schieberegisters zum Messen eines Zeitintervalls zwischen den Vorder-
bzw. Anstiegsflanken von zwei Steuerimpulsen mit einer Auflösung offenbart,
die dem Sechzehnfachen der Taktfrequenz entspricht. In US-A-6.246.737-A
wird eine Vorrichtung offenbart zum Messen der Intervalle zwischen
Signalflanken, unter Verwendung einer angezapften Verzögerungsleitung,
die durch eine Reihe von Logikgattern gebildet wird. Ein Taktsignal
und ein Ausgangssignal von jedem Gatter bilden eine Reihe von phasenverteilten
periodischen Taktsignalen, die einer Anfangszeitmesseinheit und
einer Anhaltezeitmesseinheit zugeführt werden. Die Anfangs- und Anhaltezeitmesseinheiten
messen einen Zeitraum in Taktzyklen und Teilzyklen zwischen einem
Scharfschaltungssignal und einem Startsignal und entsprechend dem
Scharfschaltungssignal und einem Stoppsignal, und wobei der durch
die Startausgangsdaten dargestellte Zeitraum von dem Zeitraum subtrahiert
wird, der durch die Stoppausgangsdaten dargestellt wird, um ein
Intervall zwischen den Start- und Stoppsignalen in Zyklen und Teilzyklen
des Taktsignals zu bestimmen.
-
Allerdings
offenbart keine dieser dem Stand der Technik entsprechenden Referenzen
ein Verfahren zum Messen unmittelbar aufeinander folgender Zeiträume in Zyklen
und Teilzyklen einer Taktperiode.
-
In
dem Artikel „Low-power
time-to-digital and digital-to-time converters for novel implementations
of telecommunication building blocks" von T. Rahkonen et al., des International
Symposium on Circuits and Systems (ISCAS), Communication and Visual
Signal Processing (CVSP), London, 30. Mai–2. Juni 1994, IEEE, USA, Band
3, 30. Mai 1994, Seiten 141–144,
wird in den Abbildungen der 1 und 2 ein
derartiges Verfahren offenbart, unter Verwendung eines Perioden-Digital-Umsetzer,
mit einer Takteinrichtung zum Erzeugen eines Taktsignals; mit einer
Verzögerungseinrichtung,
die mit der Takteinrichtung zum Empfangen des Taktsignals und zum
Erzeugen einer Mehrzahl kumulativ inkremental verzögerter Taktsignale
für jeden
Zyklus des Taktsignals verbunden ist; mit einer Isolatoreinrichtung,
die mit der Verzögerungseinrichtung
zum Empfangen der verzögerten
Taktsignale, dem Isolieren eines Merkmals der inkremental verzögerten Taktsignale
und zur Ausgabe eines Signals verbunden ist, das anzeigt, welches
der inkremental verzögerten
Signale zuletzt das Merkmal aufwies, wobei eine Anzahl von Teilzyklen
des von der Isolatoreinrichtung empfangenen Taktsignals angezeigt
wird; mit einer Zähleinrichtung,
die mit der Isolatoreinrichtung zum selektiven Zählen einer ersten Anzahl von
Zyklen und Teilzyklen des von der Isolatoreinrichtung empfangenen
Taktsignals verbunden ist; einer ersten Verriegelungseinrichtung,
die mit der Zähleinrichtung
zum Verriegeln eines ersten Wertes verbunden ist, der der ersten
Anzahl von Zyklen und Teilzyklen entspricht, die von der Zähleinrichtung
empfangen werden, und zur Ausgabe eines ersten Ausgabewertes, der
dies darstellt; mit einer zweiten Verriegelungseinrichtung, die
mit dem Ausgang der ersten Verriegelungseinrichtung verbunden ist,
um einen zweiten Wert zu verriegeln, der der Anzahl der vorher empfangenen
Teilzyklen durch die erste Verriegelungseinrichtung verbunden ist
und zur Ausgabe eines zweiten Ausgabewert, der dies darstellt; mit
einer Freigabeeinrichtung zur Freigabe der ersten und zweiten Verriegelungseinrichtungen
zum entsprechenden Verriegeln des Ausgabewertes der Zähleinrichtung
und der ersten Verriegelungseinrichtung am Ende jedes entsprechenden
Zeitraum; und mit einer Recheneinrichtung, die mit der ersten Verriegelungseinrichtung
und der zweiten Verriegelungseinrichtung verbunden ist, um die Differenz
zwischen dem ersten Ausgabewert und dem zweiten Ausgabewert zu ermitteln,
um Differenzwerte auszugeben, welche die aufeinander folgenden Zeiträume darstellen.
-
Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, den vorstehend
genannten Nachteil gemäß dem Stand
der Technik zumindest teilweise zu beseitigen.
-
Vorgesehen
ist gemäß der vorliegenden
Erfindung ein Perioden-Digital-Umsetzer, mit: einer Takteinrichtung
zum Erzeugen eines Taktsignals; einer Verzögerungseinrichtung, die mit
der Takteinrichtung zum Empfangen des Taktsignals und zum Erzeugen
einer Mehrzahl kumulativ inkremental verzögerter Taktsignale für jeden
Zyklus des Taktsignals verbunden ist; einer Isolatoreinrichtung,
die mit der Verzögerungseinrichtung zum
Empfangen der verzögerten
Taktsignale, dem Isolieren eines Merkmals der inkremental verzögerten Taktsignale
und zur Ausgabe eines Signals verbunden ist, das anzeigt, welches
der inkremental verzögerten
Signale zuletzt das Merkmal aufwies, wobei eine Anzahl von Teilzyklen
des von der Isolatoreinrichtung empfangenen Taktsignals angezeigt
wird; einer ersten Zähleinrichtung,
die mit der Isolatoreinrichtung zum selektiven Zählen einer ersten Anzahl von
Zyklen und Teilzyklen des von der Isolatoreinrichtung empfangenen
Taktsignals verbunden ist; einer ersten Verriegelungseinrichtung,
die mit der ersten Zähleinrichtung
zum Verriegeln eines ersten Wertes verbunden ist, der der ersten
Anzahl von Zyklen und Teilzyklen entspricht, die von der ersten
Zähleinrichtung
empfangen werden, und zur Ausgabe eines ersten Ausgabewertes, der
dies darstellt; einer zweiten Zähleinrichtung,
die mit der Isolatoreinrichtung zum selektiven Zählen einer zweiten Anzahl von
Zyklen und Teilzyklen des von der Isolatoreinrichtung empfangenen
Taktsignals verbunden ist; einer zweiten Verriegelungseinrichtung,
die mit der zweiten Zähleinrichtung
zur Verriegelung eines zweiten Wertes verbunden ist, der der zweiten
Anzahl von Zyklen und Teilzyklen entspricht, die von der zweiten
Zähleinrichtung
empfangen werden, und zur Ausgabe eines zweiten Ausgabewert, der
dies darstellt; einer Freigabeeinrichtung zur selektiven Freigabe
der ersten Zähleinrichtung
und der zweiten Zähleinrichtung
für zu
messende aufeinander folgende Zeiträume und zum selektiven Verriegeln
der ersten und zweiten Verriegelungseinrichtung am Ende der entsprechenden
abwechselnden aufeinander folgenden Zeiträume; einer Recheneinrichtung,
die mit der ersten Verriegelungseinrichtung und der zweiten Verriegelungseinrichtung
verbunden ist, um die Differenz zwischen dem ersten Ausgabewert
und dem zweiten Ausgabewert zu ermitteln, um Differenzwerte auszugeben, welche
die entsprechenden aufeinander folgenden Zeiträume darstellen.
-
In
geeigneter Weise umfasst die Verzögerungseinrichtung eine Mehrzahl
paralleler Verzögerungsleitungen.
-
Vorzugsweise
ist ein durch jede Verzögerungsleitung
eingeführte
inkrementale Verzögerung
ein Produkt des Kehrwertes einer Summe der Mehrzahl von Verzögerungsleitungen
und einer Periode der Taktquelle.
-
In
vorteilhafter Weise umfasst die Isolatoreinrichtung eine Einrichtung
zum Isolieren der vorderen Impulsflanke der inkremental verzögerten Taktsignale.
-
Vorzugsweise
umfasst die erste Zähleinrichtung
einen ersten Zähler
zum Zählen
ganzer Zyklen des Taktsignals und einen ersten Prioritätscodierer
zum Zählen
von Teilzyklen des Taktsignals.
-
Vorzugsweise
umfasst die zweite Zähleinrichtung
einen zweiten Zähler
zum Zählen
ganzer Zyklen des Taktsignals und einen zweiten Prioritätscodierer
zum Zählen
von Teilzyklen des Taktsignals.
-
In
geeigneter Weise umfasst die Schalteinrichtung eine Flipflop-Einrichtung.
-
In
vorteilhafter Weise umfasst die Recheneinrichtung eine Multiplexer/Subtraktionseinrichtung
und eine Multiplexer-Einrichtung.
-
Alternativ
umfasst die Recheneinrichtung eine erste Multiplexer-Einrichtung
und eine zweite Multiplexer-Einrichtung, die beide Ausgänge zu einer
Rechen-/Logikeinheit aufweisen.
-
Die
vorliegende Erfindung wird nachstehend beispielhaft in Bezug auf
die beigefügten
Zeichnungen beschrieben. In den Zeichnungen zeigen:
-
1 ein
Blockdiagramm eines Perioden-Digital-Umsetzers gemäß der vorliegenden
Erfindung, wobei die Datenflussverbindungen dargestellt sind;
-
2 ein
Blockdiagramm des Perioden-Digital-Umsetzers aus 1,
wobei Steuerverbindungen dargestellt sind;
-
3 eine
Prinzipskizze des Isolators des Perioden-Digital-Umsetzers aus den
Abbildungen der 1 und 2; und
-
4 ein
Blockdiagramm der Multiplexer/Subtraktionseinrichtung 13 des
Perioden-Digital-Umsetzers aus
den Abbildungen der 1 und 2.
-
In
den Abbildungen der Zeichnungen sind die gleichen Teile mit den
gleichen Bezugsziffern bezeichnet.
-
In
Bezug auf die Abbildung aus
1 ist eine
Taktquelle
1 parallel mit 32 programmierbaren Verzögerungsleitungen
2 verbunden.
Die Taktquelle kann einen Quarz- bzw.
Kristalloszillator oder einen Multivibrator oder jeden anderen periodischen
Oszillator mit hoher Genauigkeit darstellen. Die Verzögerung P
DELAY(n) der n-ten der32 Verzögerungsleitungen
ist durch die folgende Gleichung gegeben:
wobei P
CLK die
Periode der Taktquelle
1 ist, und wobei N
DELAY die
Anzahl der Verzögerungsleitungen
darstellt. In dem vorliegenden Beispiel sind zwar 32 Verzögerungsleitungen
dargestellt, wobei hiermit jedoch festgestellt wird, dass auch eine
andere Anzahl von Verzögerungsleitungen
verwendet werden kann, abhängig
von der Anzahl der Teilzyklen der Taktquelle, die zum Messen eines
Zeitintervalls verwendet werden. Obwohl parallele Verzögerungsleitungen
beschrieben werden, ist es offensichtlich, dass auch andere Anordnungen
für die
Erzeugung inkrementaler Verzögerungen
eingesetzt werden können,
wobei zum Beispiel eine angezapfte Verzögerungsleitung verwendet werden
kann.
-
Die
Ausgänge
der 32 Verzögerungsleitungen 2 sind
parallel mit einem Isolator 3 verbunden, wobei eine entsprechende
Prinzipskizze in der Abbildung aus 3 dargestellt
ist. Die Isolatorschaltung 3 umfasst eine Reihe von 32
EXOR-Gattern 41, die parallel miteinander verbunden sind
und eine Reihe von 32 AND-Gattern 42, die parallel zueinander
geschaltet sind. Ein erster Eingang 411 jedes EXOR-Gatters
ist mit einem Ausgang einer entsprechenden Verzögerungsleitung der Reihe von
32 Verzögerungsleitungen
verbunden, und ein zweiter Eingang 412 jedes EXOR-Gatters
ist mit einem Ausgang einer nächst
folgenden, angrenzenden Leitung der Reihe von 32 Verzögerungsleitungen
verbunden, mit der Ausnahme, dass der zweite Eingang 412' des 32. EXOR-Gatters
mit einem Ausgang der 1. der Reihe von 32 Verzögerungsleitungen verbunden
ist. Ein erster Eingang 421 jedes der AND-Gatter 42 ist
mit einem Ausgang 413 eines entsprechenden EXOR-Gatters verbunden,
und ein zweiter Eingang 422 jedes AND-Gatters 42 ist
mit dem Ausgang der entsprechenden Verzögerungsleitung verbunden. Jedes
der AND-Gatter 42 weist einen Ausgang 423 auf.
-
Ein
32-Bit-Ausgang des Isolators 3 ist parallel mit einem Eingang
eines ersten 32-Leitungs-Prioritätscodierers 4 und
eines zweiten 32-Leitungs-Prioritätscodierers 7 verbunden.
Ein Ein- Bit-Ausgang
des Isolators 3 ist parallel mit einem ersten Zähler 5 und
einem zweiten Zähler 8 verbunden.
-
Ein
Fünf-Bit-Ausgang
des ersten 32-Leitungs-Prioritätscodierers 4 und
ein 12-Bit-Ausgang des ersten Zählers 5 sind
mit entsprechenden Eingängen
eines ersten Latch bzw. einer ersten Verriegelungseinrichtung 11 verbunden.
Ein Fünf-Bit-Ausgang
des zweiten 32-Leitungs-Prioritätscodiereres 7 und
ein 12-Bit-Ausgang des zweiten Zählers 8 sind
mit entsprechenden Eingängen
einer zweiten Verriegelungseinrichtung (Latch) 12 verbunden.
-
Ein
erster 8-Bit-Ausgang der ersten Verriegelungseinrichtung 11 ist
mit einem ersten Eingang einer Multiplexer/Subtraktionseinrichtung 13 verbunden,
und ein zweiter 9-Bit-Ausgang der ersten Verriegelungseinrichtung 11 ist
mit einem ersten Eingang eines Multiplexers 14 verbunden.
Ein erster 8-Bit-Ausgang der zweiten Verriegelungseinrichtung 12 ist
mit einem zweiten Eingang der Multiplexer/Subtraktionseinrichtung 13 verbunden,
und ein zweiter 9-Bit-Ausgang
von der zweiten Verriegelungseinrichtung 12 ist mit einem
zweiten Eingang des Multiplexers 14 verbunden. Es existiert
eine digitale 8-Bit-Ausgabe der wertniedrigsten Bits (LSB) von der
Multiplexer/Subtraktionseinrichtung 13 und eine digitale
9-Bit-Ausgabe der werthöchsten
Bits (MSB) von dem Multiplexer 14. Die kombinierte Ausgabe
bildet somit ein 17-Bit-Element.
-
Die
Abbildung aus 4 zeigt ein Blockdiagramm der
Multiplexer/Subtraktionseinrichtung 13 aus den Abbildungen
der 1 und 2. Diese Einheit ist erforderlich
für die
Subtraktion der ersten asynchronen/fehlerbehafteten Messungen von
folgenden Messungen. Ein 8-Bit-Ausgang
der ersten Verriegelungseinrichtung (Latch) 11 ist parallel
mit einem ersten Eingang eines ersten Multiplexers 20 und
einem zweiten Eingang eines zweiten Multiplexers 21 verbunden,
und ein 8-Bit-Ausgang der zweiten Verriegelungseinrichtung 12 ist
parallel mit einem zweiten Eingang des ersten Multiplexers 20 und
einem ersten Eingang des zweiten Multiplexers 21 verbunden.
Es gibt digitale 8-Bit-Ausgaben aus dem ersten Multiplexer 20 und
entsprechend dem zweiten Multiplexer 21 an eine Rechen-/Logikeinheit 22,
und eine digitale 8-Bit-Ausgabe des Perioden-Digital-Umsetzers von
der Rechen-/Logikeinheit.
-
Die
Latches bzw. Verriegelungseinrichtungen und die Rechen-/Logikeinheit
sind alle 9-Bit-Vorrichtungen,
von denen einige Übertragsausgaben
aufweisen. Die Übertragsausgabe
kann auch als das 9. Bit verwendet werden.
-
Steuerleitungen
für die
Steuerung der oben genannten Komponenten sind in der Abbildung aus 2 dargestellt.
Ein Auslöser
(Trigger) 10 für
die Signalisierung eines zu messenden Zeitintervalls weist einen
Signaldateneingang auf und ist über
eine Auslösersteuerleitung 101 mit
einem Flipflop 19 verbunden, so dass da Flipflop 19 den
Zustand jedes Mal ändert,
wenn das Flipflop einen Impuls von dem Auslöser 10 empfängt. Der
Auslöser 10 kann
die Detektierung eines Nulldurchgangs oder die Detektierung einer
Spitze oder eines Tals bzw. Tiefpunkts umfassen, wie dies in GB
2379027-A beschrieben ist. Das Signal/die Daten für die Digitalisierung
selbst stellen die erforderlichen Nulldurchgänge und/oder Spitzen und Täler für die Aktivierung
des Auslösers
dar. Ein erster Ausgang des Flipflop 19 ist durch eine
erste Flipflop-Steuerleitung 191 mit einem Start/Stopp-Eingang 61 eines
Zählersteuermoduls 6 verbunden,
um den ersten Zähler 5 zu
starten, mit dem Freigabeeingang 41 des ersten 32-Leitungs-Prioritätscodierers 4,
mit dem Freigabeeingang 111 des ersten Latches 11 und
mit einem Rücksetzeingang 62 des
ersten Zählersteuermoduls 6.
In ähnlicher
Weise ist der zweite Ausgang des Flipflop 19 über eine
zweite Flipflop-Steuerleitung 192 mit einem Start/Stopp-Eingang 91 eines
zweiten Zählersteuermoduls 9 verbunden,
um den zweiten Zähler 8 zu
starten, mit einem Freigabeeingang 71 des zweiten 32-Leitungs-Prioritätscodierers 7,
mit einem Freigabeeingang 121 der zweiten Verriegelungseinrichtung 12 und
mit einem Rücksetzeingang 92 des
zweiten Zählersteuermoduls 9.
Damit das Flipflop 19 den ersten Zähler 5 im Wesentlichen
gleichzeitig zu der Freigabe des ersten 32-Leitungs-Prioritätscodierers 4 starten
kann, ist eine erste Prioritätscodierer-Pufferverzögerung 15 intermediär positioniert
an der ersten Flipflop-Steuerleitung 191 zwischen dem Start/Stopp-Eingang 61 des
ersten Zählersteuermoduls 6 und
dem Freigabeeingang 41 des ersten 32-Leitungs-Prioritätscodierers 4. Darüber hinaus
ist eine erste verriegelnde Pufferverzögerung 17 intermediär an der
ersten Flipflop-Steuerleitung 191 zwischen der ersten Prioritätscodierer-Pufferverzögerung 15 und
dem Freigabeeingang 111 der ersten Verriegelungseinrichtung 11 und
dem Rücksetzeingang 62 des
ersten Zählersteuermoduls 6 angeordnet,
so dass Werte aus dem ersten 32-Leitungs-Prioritätscodierer 4 und dem
ersten Zähler 5 durch
das erste Latch 11 zwischengespeichert bzw. verriegelt
werden können,
bevor die Verriegelungseinrichtung deaktiviert und der erste Zähler 5 auf
eine nachstehend beschriebene Art und Weise zurückgesetzt wird. Eine entsprechende
zweite Prioritätscodierer-Pufferverzögerung 16 und
eine zweite verriegelnde Pufferverzögerung 18 sind an
entsprechenden Positionen an der zweiten Flipflop-Steuerleitung 192 von
dem zweiten Ausgang des Flipflop 19 angeordnet.
-
Zur
Verdeutlichung der Zeichnungen zeigt die Abbildung aus 2 keine
Steuerverbindungen mit der Multiplexer/Subtraktionseinrichtung 13 oder
dem Multiplexer 14, wobei sie aber auch mit dem Flipflop 19 verbunden
werden und dadurch gesteuert werden können, wobei aber auch jedes
andere geeignete Verfahren für
die Steuerung eingesetzt werden kann.
-
Im
Einsatz kann der Perioden-Digital-Umsetzer Messungen aufeinander
folgender Zeiträume
bzw. Zeitintervalle messen und digitale Signale ausgeben, die diese
Zeitintervalle darstellen.
-
Ein
Taktsignal wird von der Taktquelle 1 parallel den Eingängen der
Reihe von 32 inkrementalen parallelen Verzögerungsleitungen 2 zugeführt. Die
Reihe der 32 programmierbaren Verzögerungsleitungen wird so programmiert,
dass aufeinander folgende Verzögerungsleitungen
in der Reihe das Taktsignal um ein inkrementales 1/32 der Periode
der Taktquelle im Vergleich zu der Verzögerung verzögern, die durch eine unmittelbar
vorangehende Verzögerungsleitung
in der Reihe auferlegt wird. Somit fügt die erste Verzögerungsleitung dem
Taktsignal keine Verzögerung
hinzu, wobei die zweite Verzögerungsleitung
das Taktsignal um 1/32 des Taktzyklus verzögert, und wobei die letzte,
d.h. die 32. Verzögerungsleitung
das Taktsignal um 31/32 des Taktzyklus verzögert. die verzögerten Ausgaben
werden parallel zu dem Isolator 3 mit asynchronem Durchfluss dargestellt,
um den „Wellenanfang" des Taktsignals
durch die Verzögerungsleitungen
zu detektieren. Der Isolator 3 lokalisiert und isoliert
das letzte Erscheinen bzw. Auftreten einer vorderen Impulsflanke
der inkremental verzögerten
Taktsignale.
-
Der
Isolator detektiert gemäß der Beschreibung
zwar eine Vorder- oder Anstiegsflanke eines Impulses, wobei es jedoch
ersichtlich ist, dass der Isolator alternativ auch so gestaltet
sein kann, dass er zum Beispiel eine abfallende bzw. Hinterflanke
eines Impulses oder eine Spitze oder einen Tiefpunkt zum Beispiel
eines sinuskurvenförmigen
oder Rampensignals detektiert.
-
Die
Funktionsweise des Isolators kann nachstehend wie folgt beschrieben
werden. Zur Vereinfachung wird angenommen, dass der Isolator an
der Ausgabe von nur acht programmierbaren inkrementalen Verzögerungsleitungen
arbeitet. Bevor die Taktquelle
1 aktiv ist lautet die Ausgabe
der acht programmierbaren Verzögerungen
wie folgt:
00000000
wobei die Ausgabenummern von links
nach rechts von 0 bis 7 reichen. Wenn die Taktquelle
1 aktiv
wird, weisen die Ausgaben bzw. Ausgänge der Verzögerungsleitungen
die folgenden Zustände
auf, die in dem ersten Block der Abbildungen in jedem folgenden
1/8 eines Taktzyklus dargestellt sind:
-
Die
unterstrichene 0 und 1 in jeder Spalte zeigen die Position der Vorderflanke
des verzögerten
Taktsignals für
jede entsprechende inkrementale Verzögerungsleitung. Das zweite
Bild der Abbildungen zeigt die entsprechende 8-Bit-Ausgabe des Isolators 3.
Das heißt,
eine ,1' wird immer
dann von dem Isolator ausgegeben, wenn eine Vorderflanke eines verzögerten Taktimpulses
an dem Ausgang der entsprechenden Verzögerungsleitung empfangen wird.
-
Die
Ausgabe des Isolators 3 wird für den Fall von 32 Verzögerungsleitungen
als eine 32-Bit-Ziffer
an den ersten oder zweiten Prioritätscodierer 4, 7 präsentiert.
Der ausgewählte
Prioritätscodierer
gibt die Position des werthöchsten
Bits aus, d.h. die einzige ,1' in
der Ziffer als eine binäre
5-Bit-Ziffer, wobei eine binäre 5-Bit-Ziffer
ausreicht, um die 32 möglichen
Positionen für
die ,1' darzustellen.
-
In
dem in dem Text ausgeführten
Beispiel befindet sich die Ausgabe 7 der programmierbaren Verzögerungsleitungen
in dem Zustand 1 über
4 aufeinander folgende ,Verzögerungen'. Der Leitungsprioritätscodierer
räumt der
Ausgabe 7 Priorität
ein und gibt somit einen Wert aus, der nicht mit der tatsächlichen
Vorderflanke des Taktsignals übereinstimmt.
Während
diesem Zeitraum ist dieses durch die Ausgaben bzw. Ausgänge 0, 1 und
2 verlaufen.
-
Der
Isolator filtert alles heraus, mit Ausnahme der Vorderflanke, so
dass der Leitungsprioritätscodierer einen
Wert ausgibt, der korrekt mit der Vorderflanke des Taktsignals übereinstimmt.
-
Da
ein zu messender Zeitraum allgemein größer sein kann als eine einzelne
Periode der Taktquelle, ist es erforderlich, vollständige Zyklen
der Taktquelle zu messen, sowie die vorstehend im Text beschriebenen Teilzyklen.
-
Aus
diesem Grund weisen der erste Zähler 5 und
der zweite Zähler 8 entsprechende
Anschlüsse
Takt ein auf, die mit einem, vorzugsweise dem letzten Ausgang des
Isolators 3 verbunden sind. Wenn eine Messung ausgeführt wird,
führt die
Vorderflanke des Taktsignals allgemein viele Durchläufe aus
und der erste und der zweite Zähler 5, 8 zählen die
Anzahl, mit der diese Zyklen auftreten. Wie dies dargestellt ist,
handelt es sich bei den ersten und zweiten Zählern um binäre, asynchrone
12-Bit-Zähler,
die mit der gleichen Frequenz laufen, wie die Frequenz der Taktquelle 1,
wobei aber auch andere Zähler
eingesetzt werden können.
-
Wenn
aufeinander folgende Perioden gezählt werden, werden wechselweise
Perioden durch den ersten Zähler 5 und
den ersten Prioritätscodierer 4 und
durch den zweiten Zähler 8 und
den zweiten Prioritätscodierer 7 gemessen.
Es wird ein Zustand angenommen, in dem ein erster Zählwert,
der das Ende eines unmittelbar vorangehenden Zeitintervalls darstellt,
in dem zweiten Latch bzw. der zweiten Verriegelungseinrichtung 12 zwischengespeichert,
und der erste Zähler 5 und
der erste Prioritätscodierer 4 messen
einen folgenden aktuellen Zeitraum. Wenn der Auslöser 10 ein
Eingangssignal an dem Signal-Daten-Eingang empfängt und einen Impuls übermittelt,
um das Ende des aktuellen zu messenden Zeitraums anzuzeigen und
den Anfang des nächsten
Zeitraums, so ändert
das Flipflop 19 seinen Zustand und die Eingänge des
ersten 32-Leitungs-Prioritätscodierers 4 werden
deaktiviert, und die momentane Position der ,1' in der Isolatorausgabe zu diesem Zeitpunkt
wird durch den ersten Prioritätscodierer 4 in
eine binäre
5-Bit-Ziffer umgesetzt, die die Position des werthöchsten Bits
darstellt, d.h. der ,1'.
Diese binäre
5-Bit-Ziffer wird an die erste Verriegelungseinrichtung 11 ausgegeben.
Die Zustandsänderung
des Flipflop 19, die dem ersten Zählersteuerungsmodul 6 signalisiert
wird, hält
ferner gleichzeitig das Zählen
des ersten Zählers 5 an,
und der durch den ersten Zähler
in dem aktuellen Zeitraum gezählte
Wert wird ferner durch den ersten Zähler 5 an die erste
Verriegelungseinrichtung 11 ausgegeben, und der erste Zähler 5 wird
auf Null zurückgesetzt.
Der Wert der aktuellen Messung in der ersten Verriegelungseinrichtung 11 und
der Wert der vorherigen Messung in der zweiten Verriegelungseinrichtung 12 werden
beide an die Multiplexer/Subtraktionseinrichtung 13 ausgegeben.
Die Multiplexer/Subtraktionseinrichtung 13 subtrahiert
die fünf
wertniedrigsten Bits des vorherigen Auslesewertes, welche den anteiligen
Wert der Zyklen am Anfang des aktuellen Zeitraums darstellen, von
dem Wert, der den Auslesewert der ersten Verriegelungseinrichtung 11 darstellt,
um die Anzahl der Zyklen und Teilzyklen des aktuellen Zeitraums
zu bestimmen.
-
Im
Wesentlichen gleichzeitig zu der Deaktivierung des ersten Prioritätscodierers 4 und
das Anhalten des ersten Zählers 5 gibt
die Zustandsänderung
des Flipflop, die über
die zweite Flipflop-Steuerleitung 192 signalisiert wird,
den zweiten Prioritätscodierer 7 frei
und startet den zweiten Zähler 8,
um den nächsten
folgenden Zeitraum zu messen, indem der in dem ersten Latch 11 gespeicherte
Wert von dem Wert subtrahiert wird, der in dem zweiten Latch 12 am
Ende des nächsten
folgenden Zeitraums zwischengespeichert werden soll.
-
Wie
dies in der Abbildung aus 4 dargestellt
ist, werden die Werte aus den ersten und zweiten Verriegelungseinrichtungen
(Latches) 11, 12 selektiv schaltbar an den ersten
Multiplexer 20 und den zweiten Multiplexer 21 ausgegeben,
und die Subtraktion eines Wertes von dem anderen wird in der Rechen-/Logikeinheit 22 ausgeführt, die
mit den Ausgängen
der ersten und zweiten Multiplexer 20, 21 verbunden
ist. Das heißt,
der erste Multiplexer 20 und der zweite Multiplexer 21 sind
so konfiguriert, dass es sich bei der von der Rechen-/Logikeinheit 22 ausgeführten Operation
um die Subtraktion der fünf
wertniedrigsten Bits des Werts aus dem zweiten Latch 12,
welche die Teiltaktzyklen darstellen, von den acht wertniedrigsten
Bits handelt, welche ganze und Teiltaktzyklen des Wertes aus dem
ersten Latch 11 darstellen, und bei der folgenden Operation
handelt es sich um die Subtraktion der fünf wertniedrigsten Bits des
Wertes aus dem ersten Latch 11 von den acht wertniedrigsten
Bits des Wertes aus dem zweiten Latch 12, und wobei wechselweise
so weiter verfahren wird. Hiermit wird festgestellt, dass auch eine
andere Anzahl als die acht wertniedrigsten Bits verwendet werden
kann, wobei jedoch für
gewöhnlich
acht Bits verwendet werden, da viele bekannte Vorrichtungen mit
8 Bits arbeiten.
-
Da
der Auslöser 10 nicht
mit der Taktquelle 1 synchronisiert ist, wird die erste
Messung mit dem Digital-Perioden-Umsetzer ausgeführt, nachdem das Schalten an
der Taktquelle nicht präzise
ist, wobei für
folgende Messungen, da nur die Differenz zwischen den fünf wertniedrigsten
Bits des Auslesewertes am Anfang und Ende eines zu messenden Zeitintervalls
verwendet wird, der Fehler in der Anzahl der Bruchteile eines Taktzyklus
dadurch für
die folgenden Messungen eliminiert wird. Dies ist der Grund dafür, dass
die Multiplexer/Subtraktionseinrichtung 13 erforderlich
ist.
-
Die
Einzelheiten für
die Mittel der Synchronisierung des Umschaltens zwischen den Zählern 5, 8,
den Prioritätscodierern 4, 7 und
den Verriegelungseinrichtungen 11, 12 werden in
Bezug auf die Abbildung aus 2 am besten
erkennbar. Wie dies vorstehend im Text beschrieben worden ist, ändert das
Flipflop 19 jedes Mal den Zustand, wenn das Flipflop 19 einen
Impuls von dem Auslöser 10 als
Reaktion auf einen Eingang an dem Signal-Daten-Eingang empfängt, um
das Ende eines Zeitraums und den Anfang eines folgenden zu messenden
nächsten
Zeitraums anzuzeigen. Die Verzögerungspuffer 15, 16, 17, 18 sind
in den Steuerschaltungen 191, 192 enthalten, um
sicherzustellen, dass Umschaltoperationen in der richtigen Reihenfolge
ausgeführt werden.
Zuerst werden zur Vereinfachung die Änderungen in dem ersten Zähler 5 und
dem ersten Prioritätscodierer 4 unter
Verwendung der Steuerschaltung 191 berücksichtigt. Wenn sich der Zustand
des Flipflopf 19 ändert,
kann ein AUS- bzw. OFF-Signal an das erste Zählersteuerungsmodul 6 signalisiert
werden, das den ersten Zähler 5 anhält, und
wobei eine durch die erste Prioritätscodierer-Pufferverzögerung 15 eingefügte Verzögerung so
ausgewählt
wird, dass das AUS-Signal den ersten Prioritätscodierer 4 gleichzeitig
dazu deaktiviert, wenn der erste Zähler 5 das Zählen beendet
bzw. unterbricht. Eine folgende, durch die erste verriegelnde Pufferverzögerung 17 eingefügte Verzögerung wird
so ausgewählt,
dass sie ausreichend Zeit bereitstellt, damit der erste Prioritätscodierer 4 einen
momentanen Wert einer binären
Ziffer, entsprechend der Isolatorausgabe, an die erste Verriegelungseinrichtung 11 bereitstellt,
bevor das AUS-Signal eine Verriegelung durch die erste Verriegelungseinrichtung 11 bewirkt.
Der zwei Mal verzögerte
AUS-Signalimpuls von der ersten verriegelnden Pufferverzögerung 17 wird
ferner in den Rücksetzeingang 62 des
ersten Zählersteuerungsmoduls 6 eingegeben,
um den ersten Zähler 5 zurückzusetzen.
-
Im
Wesentlichen gleichzeitig sendet die Zustandsänderung des Flipflop 19 ein
EIN- bzw. ON-Signal über
die zweite Flipflop-Steuerleitung 192 an das zweite Zählersteuerungsmodul 9,
um den zweiten Zähler 8 zu
starten, und das EIN-Signal von dem Flipflop 19 wird durch
den zweiten Prioritätscodiererpuffer 16 verzögert, so
dass der zweite Prioritätscodierer 7 gleichzeitig
dazu freigegeben wird, wie der zweite Zähler 8 mit dem Zählen beginnt.
Die Entriegelung bzw. Entsperrung der zweiten Verriegelungseinrichtung 12 durch
das EIN-Signal wird
durch den zweiten verriegelnden Puffer 18 verzögert. Das
EIN-Signal weist keine Auswirkung auf das zweite Steuerungsmodul 9 auf.
-
Der
Perioden-Digital-Umsetzer stellt somit eine Vorrichtung zum Messen
aufeinander folgender Zeitintervalle mit höherer Präzision bereit als die Periode
der verwendeten Taktquelle. Die effektive Frequenz des Perioden-Digital-Umsetzers
ist das Produkt der Frequenz der Taktquelle und der Anzahl der verwendeten
inkrementalen Verzögerungen.
In dem beschriebenen Ausführungsbeispiel
erhöht
sich die Auflösung
des Takts um einen Faktor von 32.
