TWI444017B - 具相位掃瞄的正交相位解調裝置與方法 - Google Patents

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Description

具相位掃瞄的正交相位解調裝置與方法
本揭露是有關於一種相位解調器(phase demodulator)，且特別是有關於一種具相位掃瞄(phase scanning)的相位解調器與相位解調方法。
因為具相位掃瞄的相位解調器(phase demodulator)可處理移動物體的都卜勒效應(Doppler effect)以擷取相關資訊，所以相位解調器常常是用於成像系統(如雷達、超音波等)及追蹤系統(如汽車防撞、膠囊內視鏡等)的重要技術之一。一般雷達或超音波等成像系統，大多採用波束成形(beamforming)的多通道系統接收器之架構，其後端再搭配強大的運算處理器(例如CPU)。這一系統中最昂貴的元件之一是末端的感應探棒連接到超音波系統約兩公尺長的纜線。此纜線中包含8～256條微型同軸電纜，可能導致顯著的訊號衰減。因此，須使用高靈敏度的接收器以達到所要求的動態範圍，並實現最佳的系統性能。
然而，要設計出提供給未來的醫療使用的理想相位解調系統，需要具備可攜性、更低功耗、及強化更多功能性，以做成手持設備，符合醫師們及居家中使用。
本揭露提供一種具相位掃瞄的正交相位解調裝置與方法，以簡潔且有效的電路設計實現電路數位化。
本揭露實施例提出一種具相位掃瞄的正交相位解調裝置。正交相位解調裝置包括環狀振盪器、第一閂鎖單元、解碼單元、計數器單元、第二閂鎖單元、第一運算單元以及第二運算單元。環狀振盪器輸出不同相位的多個相位信號。這些相位信號被分群為多個信號群。這些相位信號的時間延遲是響應於一輸入電壓。第一閂鎖單元耦接該環狀振盪器，以取樣該些相位信號而輸出對應於該些信號群的多個閂鎖結果。解碼單元耦接該第一閂鎖單元，以分別解碼該些閂鎖結果，以及輸出對應於該些閂鎖結果的多個碼的精細部分(fine code)。計數器單元耦接該環狀振盪器，以從該些信號群的每一個信號群中分別選擇一個目標相位信號，以及分別計數該些目標相位信號而輸出對應於該些信號群的多個計數結果。第二閂鎖單元耦接該計數器單元，以取樣該些計數結果而輸出對應於該些計數結果的該些碼的較粗部分(coarse code)。第一運算單元與第二運算單元耦接該解碼單元與該第二閂鎖單元。第一運算單元使用該些碼的一部份進行加減運算，而輸出同相信號。第二運算單元使用該些碼的另一部份進行加減運算，而輸出正交信號。
本揭露實施例提出一種具相位掃瞄的正交相位解調方法。此正交相位解調方法包括：藉由環狀振盪器提供不同相位的多個相位信號，其中該些相位信號的時間延遲是響應於輸入電壓；將該些相位信號分群為多個信號群；藉由第一閂鎖單元分別取樣該些相位信號，而獲得對應於該些信號群的多個閂鎖結果；藉由解碼單元分別解碼該些信號群的該些閂鎖結果，而獲得對應於該些閂鎖結果的多個碼的精細部分；從該些信號群的每一個信號群中分別選擇一個目標相位信號；藉由計數器單元分別計數該些目標相位信號而輸出對應於該些信號群的多個計數結果；藉由第二閂鎖單元分別取樣該些計數結果而輸出對應於該些計數結果的該些碼的較粗部分；藉由第一運算單元使用該些碼的一部份進行加減運算而輸出同相信號；以及藉由第二運算單元使用該些碼的另一部份進行加減運算而輸出正交信號。
基於上述，本揭露實施例使用環狀振盪器產生多個相位信號，其中該些相位信號被分群為多個信號群。例如，在一些實施例中，該些相位信號被分群為I+ 、Q+ 、I- 、Q- 等4組多相位信號，每個相鄰相位間的時間延遲(time delay)倒數與類比輸入電壓的振幅呈正相關。環狀振盪器的輸出分別經由4組閂鎖單元進行取樣，再經由解碼單元轉為4組碼的精細部分(fine code)。同時，計數器單元計數I+ 、Q+ 、I- 、Q- 等4組中每組的其中一個相位信號，第二閂鎖單元再進行取樣，以得到所述4組碼的較粗部分(coarse code)。第一、第二運算單元將所述4組碼進行加減運算，即可得到正交相位解調後的數位信號。
為讓本揭露之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本揭露實施例說明一種具相位掃瞄的正交相位解調裝置100的功能方塊示意圖。正交相位解調裝置100包括環狀振盪器(ring oscillator) 110、第一閂鎖單元120、解碼單元130、計數器單元140、第二閂鎖單元150、第一運算單元160以及第二運算單元170。在一些實施例中，環狀振盪器110可以用相互串接的多個延遲胞(delay cell)實現之。這些延遲胞以單一環狀結構相互連接，並產生多個相位信號。這些延遲胞的延遲時間響應於輸入電壓Vin。在另一些實施例中，環狀振盪器110由M路相同的子環狀振盪器組成，並由這些子環狀振盪器共同提供多個相位信號。其中，M為2的倍數。例如，由4路相同的子環狀振盪器組成環狀振盪器110，並由這些子環狀振盪器共同提供多個相位信號。這些子環狀振盪器的多個輸出分別經由不同的耦接器(coupling device)彼此耦接，其中這些耦接器的延遲時間響應於輸入電壓Vin。所述耦接器可以是閂鎖器、電阻電容(RC)濾波器、壓控延遲線等。環狀振盪器110與耦接器的實施細節容後詳述。
環狀振盪器110輸出的相位信號的數量可以視實際產品的設計需求而定。例如，環狀振盪器110輸出不同相位的64個相位信號Q00 ~Q63 。這些相位信號中相鄰相位間的時間延遲是響應於輸入電壓Vin。例如，這些相位信號中每個相鄰相位間的時間延遲(time delay)倒數與類比輸入電壓Vin的振幅呈正相關。
這些相位信號被分群為多個信號群。舉例來說，這些相位信號可以被分群為同相群(I+ 群)、反相群(I- 群)、正交相群(Q+ 群)以及正交反相群(Q- 群)。例如，若以相位信號Q0 ~Q63 為例，則I+ 群包含相位信號Q0 ~Q15 ，Q+ 群包含相位信號Q16 ~Q31 ，I- 群包含相位信號Q32 ~Q47 ，Q- 群包含相位信號Q48 ~Q63 。
第一閂鎖單元120耦接環狀振盪器110，以取樣該些相位信號，而輸出對應於該些信號群的多個閂鎖結果。例如，於本實施例中第一閂鎖單元120具有I+ 路徑閂鎖單元、I- 路徑閂鎖單元、Q+ 路徑閂鎖單元與Q- 路徑閂鎖單元。I+ 路徑閂鎖單元取樣該I+ 群的相位信號Q0 ~Q15 。I- 路徑閂鎖單元取樣該I- 群的相位信號Q32 ~Q47 。Q+ 路徑閂鎖單元取樣該Q+ 群的相位信號Q16 ~Q31 。Q- 路徑閂鎖單元取樣該Q- 群的相位信號Q48 ~Q63 。於本實施例中，I+ 路徑閂鎖單元、I- 路徑閂鎖單元、Q+ 路徑閂鎖單元與Q- 路徑閂鎖單元是由第一時脈信號CK1 、第二時脈信號CK2 、第三時脈信號CK3 、第四時脈信號CK4 所觸發而進行取樣。其中，時脈信號CK1 、CK2 、CK3 、CK4 的頻率相同於類比輸入電壓Vin載頻頻率ω0 。時脈信號CK1 、CK2 、CK3 、CK4 分別代表I+ 、Q+ 、I- 、Q- 等4個相位。多相位輸出信號之環狀振盪器110搭配第一閂鎖單元120中時脈信號的相位旋轉，可以實現相位掃瞄。
解碼單元130耦接第一閂鎖單元120，以分別解碼第一閂鎖單元120的該些閂鎖結果，以及輸出對應於該些閂鎖結果的多個碼的精細部分。於本實施例中，這些碼包括第一碼A、第二碼B、第三碼C以及第四碼D。例如，解碼單元130具有I+ 路徑解碼器、I- 路徑解碼器、Q+ 路徑解碼器與Q- 路徑解碼器。I+ 路徑解碼器解碼I+ 路徑閂鎖單元的輸出，而對應產生第一碼A的精細部分(fine code)。Q+ 路徑解碼器解碼Q+ 路徑閂鎖單元的輸出，而對應產生第二碼B的精細部分。I- 路徑解碼器解碼I- 路徑閂鎖單元的輸出，而對應產生第三碼C的精細部分。Q- 路徑解碼器解碼Q- 路徑閂鎖單元的輸出，而對應產生第四碼D的精細部分。於本實施例中，解碼單元130將第一閂鎖單元120的輸出轉為二進碼(binary code)，作為第一碼A、第二碼B、第三碼C、第四碼D的精細部分。
計數器單元140耦接環狀振盪器110，以從環狀振盪器110的該些信號群的每一個信號群中分別選擇一個目標相位信號，以及分別計數該些目標相位信號而輸出對應於該些信號群的多個計數結果。例如，計數器單元140分別從I+ 群、I- 群、Q+ 群以及Q- 群中選擇最後一個相位信號作為目標相位信號。然後，計數器單元140分別計數I+ 群、I- 群、Q+ 群以及Q- 群的目標相位信號，而輸出對應於該些信號群的多個計數結果給第二閂鎖單元150。
於本實施例中，計數器單元140具有I+ 路徑計數器、I- 路徑計數器、Q+ 路徑計數器與Q- 路徑計數器。I+ 路徑計數器計數所述I+ 群相位信號Q0 ~Q15 中的一個相位信號，例如I+ 群最後的相位信號Q15 。Q+ 路徑計數器計數所述Q+ 群相位信號Q16 ~Q31 中的一個相位信號，例如Q+ 群最後的相位信號Q31 。I- 路徑計數器計數所述I- 群相位信號Q32 ~Q47 中的一個相位信號，例如I- 群最後的相位信號Q47 。Q- 路徑計數器計數所述Q- 群相位信號Q48 ~Q63 中的一個相位信號，例如Q- 群最後的相位信號Q63 。計數器單元140計數後的二進碼將被傳送至第二閂鎖單元150。
第二閂鎖單元150耦接計數器單元140，以取樣計數器單元140的計數結果而輸出對應於該些計數結果的該些碼的較粗部分。於本實施例中，第二閂鎖單元150具有I+ 路徑閂鎖器、I- 路徑閂鎖器、Q+ 路徑閂鎖器與Q- 路徑閂鎖器。I+ 路徑閂鎖器依照第一時脈信號CK1 的觸發而取樣I+ 路徑計數器的輸出，並對應產生第一碼A的較粗部分(coarse code)。Q+ 路徑閂鎖器依照第二時脈信號CK2 的觸發而取樣Q+ 路徑計數器的輸出，並對應產生第二碼B的較粗部分。I- 路徑閂鎖器依照第四時脈信號CK4 的觸發而取樣I- 路徑計數器的輸出，並對應產生第三碼C的較粗部分。Q- 路徑閂鎖器依照第三時脈信號CK3 的觸發而取樣Q- 路徑計數器的輸出，並對應產生第四碼D的較粗部分。
將上述精細部份及較粗部分合併可以形成多路數位信號，即數位碼。第一運算單元160與第二運算單元170耦接解碼單元130與第二閂鎖單元150。第一運算單元160使用該些碼的一部份進行加減運算而輸出同相信號IK 。第二運算單元170使用該些碼的另一部份進行加減運算而輸出正交信號QK 。例如，於本實施例中該些碼包括第一碼A、第二碼B、第三碼C與第四碼D。第一運算單元160依照第一時脈信號CK1 的觸發，使用第一碼A與第二碼B進行加減運算而輸出同相信號IK 。第二運算單元170依照第一時脈信號CK1 的觸發，使用第三碼C與第四碼D進行加減運算而輸出正交信號QK 。此輸出信號IK 與QK 等同於類比信號Vin經正交相位解調再串接一抗混疊濾波器及一類比數位轉換器後的信號。
圖2A為依據本揭露另一實施例說明圖1中環狀振盪器110的電路示意圖。圖1中環狀振盪器110的實施方式可以參照圖2A所示環狀振盪器110A的相關說明。請參照圖2A，環狀振盪器110A輸出的相位信號的數量可以視實際產品的設計需求而定。於本實施例中，環狀振盪器110A由4路子環狀振盪器組成，其中每一個子環狀振盪器各自輸出奇數個相位信號。例如，每一個子環狀振盪器各自輸出15個相位信號，並由這些子環狀振盪器共同提供不同相位的多個相位信號Q00 ~Q59 。這些子環狀振盪器的多個輸出分別經由不同的耦接器(coupling device)彼此耦接，其中這些耦接器的延遲時間響應於輸入電壓Vin。
於本實施例中，假設N為15。請參照圖2A，環狀振盪器110A包括N個第一反相器INV(1,1) ~INV(1,N) 、N個第二反相器INV(2,1) ~INV(2,N) 、N個第三反相器INV(3,1) ~INV(3,N) 、N個第四反相器INV(4,1) ~INV(4,N) 、N個第一耦接器CP(1,1) ~CP(1,N) 、N個第二耦接器CP(2,1) ~CP(2,N) 、N個第三耦接器CP(3,1) ~CP(3,N) 以及N個第四耦接器CP(4,1) ~CP(4,N) 。
第一反相器INV(1,1) 、INV(1,2) 、...、INV(1,N-1) 、INV(1,N) 形成第一個子環狀振盪器。第一反相器INV(1,1) 的輸入端耦接至第一反相器INV(1,N) 的輸出端。其它第一反相器INV(1,i) 的輸入端耦接至前一級第一反相器INV(1,i-1) 的輸出端，其中1<i≦N。其中，第一反相器INV(1,1) ~INV(1,N) 其中任何一個反相器的致能端受控於致能信號PA。例如，於本實施例中，第一反相器INV(1,1) 的致能端受控於致能信號PA。第一反相器INV(1,1) 可以用任何具有致能控制功能的反相電路實現之，例如反及閘(NAND gate)、反或閘(NOR gate)等。其它第一反相器INV(1,2) ~INV(1,N) 可以用任何具有反相功能的電路實現之，例如反閘(NOT gate)等。第一個子環狀振盪器的第一反相器INV(1,1) ~INV(1,N) 分別提供相位信號Q32 、Q04 、Q36 、Q08 、Q40 、Q12 、Q44 、Q16 、Q48 、Q20 、Q52 、Q24 、Q56 、Q28 、Q00 。
第二反相器INV(2,1) 、INV(2,2) 、...、INV(2,N-1) 、INV(2,N) 形成第二個子環狀振盪器。第二反相器INV(2,1) 的輸入端耦接至第二反相器INV(2,N) 的輸出端。其它第二反相器INV(2,i) 的輸入端耦接至前一級第二反相器INV(2,i-1) 的輸出端。第二反相器INV(2,1) ~INV(2,N) 可以用任何具有反相功能的電路實現之，例如反閘等。第二個子環狀振盪器的第二反相器INV(2,1) ~INV(2,N) 分別提供相位信號Q31 、Q03 、Q35 、Q07 、Q39 、Q11 、Q43 、Q15 、Q47 、Q19 、Q51 、Q23 、Q55 、Q27 、Q59 。
第三反相器INV(3,1) 、INV(3,2) 、...、INV(3,N-1) 、INV(3,N) 形成第三個子環狀振盪器。第三反相器INV(3,1) 的輸入端耦接至第三反相器INV(3,N) 的輸出端。其它第三反相器INV(3,i) 的輸入端耦接至前一級第三反相器INV(3,i-1) 的輸出端。其中，第三反相器INV(3,1) ~INV(3,N) 其中任何一個反相器的致能端受控於致能信號PA。例如，於本實施例中，第三反相器INV(3,2) 的致能端受控於致能信號PA。第三反相器INV(3,2) 可以用任何具有致能控制功能的反相電路實現之，例如反及閘、反或閘等。其它第三反相器INV(3,1) 、INV(3,3) ~INV(3,N) 可以用任何具有反相功能的電路實現之，例如反閘等。第三個子環狀振盪器的第三反相器INV(3,1) ~INV(3,N) 分別提供相位信號Q30 、Q02 、Q34 、Q06 、Q38 、Q10 、Q42 、Q14 、Q46 、Q18 、Q50 、Q22 、Q54 、Q26 、Q58 。
第四反相器INV(4,1) 、INV(4,2) 、...、INV(4,N-1) 、INV(4,N) 形成第四個子環狀振盪器。第四反相器INV(4,1) 的輸入端耦接至第四反相器INV(4,N) 的輸出端。其它第四反相器INV(4,i) 的輸入端耦接至前一級第四反相器INV(4,i-1) 的輸出端。第四反相器INV(4,1) ~INV(4,N) 可以用任何具有反相功能的電路實現之，例如反閘等。第四個子環狀振盪器的第四反相器INV(4,1) ~INV(4,N) 分別提供相位信號Q29 、Q01 、Q33 、Q05 、Q37 、Q09 、Q41 、Q13 、Q45 、Q17 、Q49 、Q21 、Q53 、Q25 、Q57 。
第一耦接器CP(1,i) 的第一端耦接至第一反相器INV(1,i) 的輸入端，而第一耦接器CP(1,i) 的第二端耦接至第二反相器INV(2,i) 的輸出端。例如，第一耦接器CP(1,1) 的第一端與第二端分別耦接至第一反相器INV(1,1) 的輸入端與第二反相器INV(2,1) 的輸出端。第二耦接器CP(2,i) 的第一端耦接至第二反相器INV(2,i) 的輸入端，而第二耦接器CP(2,i) 的第二端耦接至第三反相器INV(3,i) 的輸出端。例如，第二耦接器CP(2,1) 的第一端與第二端分別耦接至第二反相器INV(2,1) 的輸入端與第三反相器INV(3,1) 的輸出端。第三耦接器CP(3,i) 的第一端耦接至第三反相器INV(3,i) 的輸入端，而第三耦接器CP(3,i) 的第二端耦接至第四反相器INV(4,i) 的輸出端。例如，第三耦接器CP(3,1) 的第一端與第二端分別耦接至第三反相器INV(3,1) 的輸入端與第四反相器INV(4,1) 的輸出端。第四耦接器CP(4,i) 的第一端耦接至第一反相器INV(1,i) 的輸入端，而第四耦接器CP(4,i) 的第二端耦接至第四反相器INV(4,i) 的輸出端。例如，第四耦接器CP(4,1) 的第一端與第二端分別耦接至第一反相器INV(1,1) 的輸入端與第四反相器INV(4,1) 的輸出端。
圖2B為依據本揭露更一實施例說明圖1中環狀振盪器110的電路示意圖。圖1中環狀振盪器110的實施方式可以參照圖2B所示環狀振盪器110A的相關說明。請參照圖2B，環狀振盪器110A包括N個第一反相器INV(1,1) ~INV(1,N) 、N個第二反相器INV(2,1) ~INV(2,N) 、N個第三反相器INV(3,1) ~INV(3,N) 、N個第四反相器INV(4,1) ~INV(4,N) 、N個第一耦接器CP(1,1) ~CP(1,N) 、N個第二耦接器CP(2,1) ~CP(2,N) 、N個第三耦接器CP(3,1) ~CP(3,N) 以及N個第四耦接器CP(4,1) ~CP(4,N) 。圖2B所示實施例可以參照圖2A的相關說明。其中不同於圖2A所示實施例之處，在於本實施例中N為偶數(例如16)，以及反相器INV(1,1) 、INV(2,1) 、INV(3,1) 與INV(4,1) 的輸入端的連接結構。例如，第一反相器INV(1,1) 的輸入端耦接至第三反相器INV(3,N) 的輸出端，第二反相器INV(2,1) 的輸入端耦接至第四反相器INV(4,N) 的輸出端，第三反相器INV(3,1) 的輸入端耦接至第一反相器INV(1,N) 的輸出端，第四反相器INV(4,1) 的輸入端耦接至第二反相器INV(2,N) 的輸出端，而圖2B所示環狀振盪器110A的其他元件連接結構可以參照圖2A的相關說明。
因此，請參照圖2B，環狀振盪器110A由2路子環狀振盪器組成，其中每一個子環狀振盪器由2個反相器串組成，每一個反相器串各自輸出偶數個相位信號。例如，每一個反相器串各自輸出16個相位信號，並由這些反相器串共同提供不同相位的多個相位信號Q00 ~Q63 。第一個子環狀振盪器的第一反相器INV(1,1) ~INV(1,N) 與第三反相器INV(3,1) ~INV(3,N) 分別提供相位信號Q00 、Q34 、Q04 、Q38 、Q08 、Q42 、Q12 、Q46 、Q16 、Q50 、Q20 、Q54 、Q24 、Q58 、Q28 、Q62 、Q32 、Q02 、Q36 、Q06 、Q40 、Q10 、Q44 、Q14 、Q48 、Q18 、Q52 、Q22 、Q56 、Q26 、Q60 、Q30 ，而第二個子環狀振盪器的第二反相器INV(2,1) ~INV(2,N) 與第四反相器INV(4,1) ~INV(4,N) 分別提供相位信號Q63 、Q33 、Q03 、Q37 、Q07 、Q41 、Q11 、Q45 、Q15 、Q49 、Q19 、Q53 、Q23 、Q57 、Q27 、Q61 、Q31 、Q01 、Q35 、Q05 、Q39 、Q09 、Q43 、Q13 、Q47 、Q17 、Q51 、Q21 、Q55 、Q25 、Q59 、Q29 。
藉由調整上述環狀振盪器110A中反相器INV(1,1) ~INV(1,N) 、INV(2,1) ~INV(2,N) 、INV(3,1) ~INV(3,N) 、INV(4,1) ~INV(4,N) 所接收的電源電壓，可以對應調整相位解調裝置100的解析度。另外，在本實施例中耦接器CP(1,1) ~CP(1,N) 、CP(2,1) ~CP(2,N) 、CP(3,1) ~CP(3,N) 以及CP(4,1) ~CP(4,N) 可為具有延遲(delay)調整的閂鎖器(latch)。例如，圖3是依據本揭露實施例說明圖2B中耦接器CP(1,1) 的電路示意圖。圖2A所示耦接器與圖2B所示其他耦接器的實現方式可以參照耦接器CP(1,1) 的相關說明。
請參照圖3，耦接器CP(1,1) 包括第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4、第一電容C1以及第二電容C2。於本實施例中，電晶體M1與M2為P通道金屬氧化物半導體(P-channel metal oxide semiconductor,PMOS)電晶體，電晶體M3與M4為N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體。電容C1以及C2是以NMOS電晶體實現之，如圖3所示。
第一電晶體M1的第一端(例如源極)耦接至第一電壓(例如系統電壓)。第一電晶體M1的第二端(例如汲極)耦接至圖2B中第一個子環狀振盪中反相器INV(3,N) 的輸出(即反相器INV(1,1) 的輸入)，以接收相位信號Q30 。第二電晶體M2的第一端(例如源極)耦接至該第一電壓。第二電晶體M2的第二端(例如汲極)耦接至第一電晶體M1的控制端(例如閘極)。第二電晶體M2的汲極亦耦接至第二個子環狀振盪器中反相器INV(2,2) 的輸入(即反相器INV(2,1) 的輸出)，以接收相位信號Q63 。第二電晶體M2的控制端(例如閘極)耦接至第一電晶體M1的第二端。
第三電晶體M3的第一端(例如源極)耦接至第二電壓(例如接地電壓)。第三電晶體M3的第二端(例如汲極)耦接至第一電晶體M1的第二端。第四電晶體M4的第一端(例如源極)耦接至該第二電壓。第四電晶體M4的第二端(例如汲極)耦接至第三電晶體M3的控制端(例如閘極)與第二電晶體M2的第二端。第四電晶體M4的控制端(例如閘極)耦接至第三電晶體M3的第二端。第一電容C1的第一端接收輸入電壓Vin。第一電容C1的第二端耦接至第一電晶體M1的第二端。第二電容C2的第一端接收輸入電壓Vin。第二電容C2的第二端耦接至第二電晶體M2的第二端。依據輸入電壓Vin的變化，耦接器CP(1,1) 的延遲被對應調整。
圖4是依據本揭露實施例說明圖1中第一閂鎖單元120的電路示意圖。第一閂鎖單元120具有多個閂鎖電路。這些閂鎖電路的實現方式相類似，如圖4所示。例如，以閂鎖電路410為例，閂鎖電路410包括多工器411以及閂鎖器412。多工器411的第一輸入端接收第一時脈信號CK1 ，第二輸入端接收第二時脈信號CK2 ，第三輸入端接收第三時脈信號CK3 ，第四輸入端接收第四時脈信號CK4 。多工器411依據控制信號Sel00 的控制，選擇將時脈信號CK1 、CK2 、CK3 與CK4 其中一者傳送給閂鎖器412。閂鎖器412的觸發端耦接至多工器411的輸出端。閂鎖器412的輸入端接收環狀振盪器110A的相位信號Q00 ~Q63 其中之一(例如相位信號Q00 )。閂鎖器412的輸出端耦接至解碼單元130。
原先掃瞄相位0度時，I+ 路徑的相位信號依序為Q01 ~Q16 。此時，相位信號Q01 ~Q16 搭配的時脈為CK1 ，相位信號Q17 ~Q32 搭配的時脈為CK2 ，相位信號Q33 ~Q48 搭配的時脈為CK4 ，相位信號Q49 ~Q63 與Q00 搭配的時脈為CK3 。所以，第一閂鎖單元120中部份閂鎖電路依據相位選取的控制信號Sel01 ~Sel16 選擇使用時脈信號CK1 ，其他路徑可以此類推。
當掃瞄相位轉到5.625度時(本例的下一個掃瞄相位)，I+ 路徑的相位信號依序為Q02 ~Q17 。此時，相位信號Q02 ~Q17 搭配的時脈為CK1 ，相位信號Q18 ~Q33 搭配的時脈為CK2 ，相位信號Q34 ~Q49 搭配的時脈為CK4 ，相位信號Q50 ~Q63 與Q00 ~Q01 搭配的時脈為CK3 。所以，第一閂鎖單元120中部份閂鎖電路依據控制信號Sel02 ~Sel17 選擇使用時脈信號CK1 ，同樣，其他路徑可以此類推。
圖5是依據本揭露實施例說明圖1中計數器單元140的電路示意圖。圖5只繪示計數器單元140的I+ 路徑計數器。Q+ 路徑計數器、I- 路徑計數器與Q- 路徑計數器的實現方式可以參照圖5所示I+ 路徑計數器的相關說明而類推之。於本實施例中，I+ 路徑計數器包括多工器510以及計數器(counter) 520。多工器510的多個輸入端各自接收該I+ 群中的一個目標相位信號以及該Q+ 群中的多個相位信號。例如，多工器510的多個輸入端各自接收I+ 群相位信號中最後一個相位信號Q16 以及Q+ 群中除了最後一個相位信號Q32 外的其他相位信號Q17 ~Q31 ，如圖5所示。多工器510依據控制信號Sel的控制，選擇將相位信號Q16 ~Q31 其中一者傳送給計數器520。計數器520的觸發端耦接至多工器510的輸出端。計數器520的輸出端耦接至第二閂鎖單元150的I+ 路徑閂鎖器。
原先掃瞄相位0度時，I+ 路徑的相位信號依序為Q01 ~Q16 。第二閂鎖單元150中I+ 路徑閂鎖器搭配的時脈為CK1 ，所以計數器單元140的I+ 路徑計數器便需搭配相位信號Q16 ，以此類推，計數器單元140的Q+ 路徑計數器需搭配相位信號Q32 ，計數器單元140的I- 路徑計數器需搭配相位信號Q48 ，計數器單元140的Q- 路徑計數器需搭配相位信號Q00 。所以，計數器單元140的I+ 路徑計數器依據相位選取的控制信號Sel選擇使用相位信號Q16 觸發計數器520。其他路徑可以此類推。
當掃瞄相位到5.625度時(本例的下一個掃瞄相位)，I+ 路徑的相位信號依序為Q02 ~Q17 。計數器單元140的I+ 路徑計數器需搭配相位信號Q17 ，計數器單元140的Q+ 路徑計數器需搭配相位信號Q33 ，計數器單元140的I- 路徑計數器需搭配相位信號Q49 ，計數器單元140的Q- 路徑計數器需搭配相位信號Q01 。所以，計數器單元140的I+ 路徑計數器依據相位選取的控制信號Sel選擇使用相位信號Q17 觸發計數器520。同樣，其他路徑可以此類推。
圖6為依照本揭露又一實施例說明圖1中環狀振盪器110的電路示意圖。圖1中環狀振盪器110的實施方式可以參照圖6所示環狀振盪器110B的相關說明。圖6所示實施例可以參照圖2A、圖2B、圖3的相關說明。不同於圖2B所示實施例之處，在於圖6所示實施例將2路子環狀振盪器的反閘全改為具有2輸入端的反及閘。反及閘的其中一個輸入端作為脈波觸發端(例如接收致能信號PA)，另一個輸入端作為環狀振盪器的串接輸入端。這些反及閘的輸出分別經由耦接器依序耦接到不同子環狀振盪器之反及閘的輸入端。與圖2B所示實施例相似，耦接器可為具有延遲調整的閂鎖器，而環狀振盪器所接收的電源電壓也可以用來調整解析度。原先掃瞄相位為0度時，使用脈波分別觸發輸出為Q01 及Q33 的反及閘，其他反及閘的脈波觸發端全設定為”1”。當掃瞄相位到5.625度時，脈波改為分別觸發輸出為Q02 及Q34 的反及閘，其他反及閘的脈波觸發端全設定為”1”。
以下說明一種具相位掃瞄的正交相位解調方法。此正交相位解調方法包括：藉由環狀振盪器110提供不同相位的多個相位信號，其中該些相位信號的時間延遲是響應於輸入電壓Vin；將該些相位信號分群為多個信號群；藉由第一閂鎖單元120分別取樣該些相位信號，而獲得對應於該些信號群的多個閂鎖結果；藉由解碼單元130分別解碼該些信號群的該些閂鎖結果，而獲得對應於該些閂鎖結果的多個碼的精細部分；從該些信號群的每一個信號群中分別選擇一個目標相位信號；藉由計數器單元140分別計數該些目標相位信號而輸出對應於該些信號群的多個計數結果；藉由第二閂鎖單元150分別取樣該些計數結果而輸出對應於該些計數結果的該些碼的較粗部分；藉由第一運算單元160使用該些碼的一部份進行加減運算而輸出同相信號IK ；以及藉由第二運算單元170使用該些碼的另一部份進行加減運算而輸出正交信號QK 。
綜上所述，本揭露實施例揭露一具相位掃瞄的正交相位解調裝置100。具相位掃瞄的相位解調裝置100可以被應用於成像系統(如雷達和超音波)及追蹤系統(如汽車防撞和膠囊內視鏡)。其可處理移動物體的都卜勒效應(Doppler effect)，以擷取相關資訊。此外，相位解調裝置100也可以應用在其他醫療器材(如呼吸監測和多導程心電圖)。相位解調裝置100使用具脈波觸發延遲的多相位輸出信號之環狀振盪器110，產生I+ 、Q+ 、I- 、Q- 等4組的多相位信號。這些相位信號中每個相鄰相位間的時間延遲倒數與類比輸入信號Vin的振幅呈正相關。環狀振盪器110的輸出分別經由4組閂鎖單元，並以正交時脈(其頻率與類比輸入信號Vin載頻相同的ω0 )進行取樣，再經由解碼單元130轉為二進碼(binary code)的精細部分(fine code)。同時，I+ 、Q+ 、I- 、Q- 等4組相位信號中，每組最後的相位輸出信號接到計數器，再進行取樣可以得到二進碼的較粗部分(coarse code)。將精細及較粗的碼合併，再進行加減運算即可得到正交相位解調後的數位信號IK 與QK 。因此相位解調裝置100至少具有簡化的電路設計，最後輸出為正交相位解調後的IK 和QK 等2路徑之二進碼，大量實現電路數位化，轉換製成容易，對面積、功耗、及電壓需求較低，較精準的相位移，依需求可調整的解析度。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，故本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．相位解調裝置
110、100A、100B．．．環狀振盪器
120‧‧‧第一閂鎖單元
130‧‧‧解碼單元
140‧‧‧計數器單元
150‧‧‧第二閂鎖單元
160‧‧‧第一運算單元
170‧‧‧第二運算單元
410‧‧‧閂鎖電路
411、510‧‧‧多工器
412‧‧‧閂鎖器
520‧‧‧計數器
C1~C2‧‧‧電容
CK1 、CK2 、CK3 、CK4 ‧‧‧時脈信號
CP(1,1) ~CP(1,N) ‧‧‧第一耦接器
CP(2,1) ~CP(2,N) ‧‧‧第二耦接器
CP(3,1) ~CP(3,N) ‧‧‧第三耦接器
CP(4,1) ~CP(4,N) ‧‧‧第四耦接器
INV(1,1) ~INV(1,N) ‧‧‧第一反相器
INV(2,1) ~INV(2,N) ‧‧‧第二反相器
INV(3,1) ~INV(3,N) ‧‧‧第三反相器
INV(4,1) ~INV(4,N) ‧‧‧第四反相器
M1~M4‧‧‧電晶體
Q00 ~Q63 ‧‧‧相位信號
Sel、Sel00 ~Sel17 ‧‧‧控制信號
Vin‧‧‧輸入電壓
圖1為依據本揭露實施例說明一種具相位掃瞄的正交相位解調裝置的功能方塊示意圖。
圖2A為依據本揭露另一實施例說明圖1中環狀振盪器的電路示意圖。
圖2B為依據本揭露更一實施例說明圖1中環狀振盪器的電路示意圖。
圖3是依據本揭露實施例說明圖2A與圖2B中耦接器的電路示意圖。
圖4是依據本揭露實施例說明圖1中第一閂鎖單元的電路示意圖。
圖5是依據本揭露實施例說明圖1中計數器單元的電路示意圖。
圖6為依照本揭露又一實施例說明圖1中環狀振盪器的電路示意圖。
100．．．相位解調裝置
110．．．環狀振盪器
120．．．第一閂鎖單元
130．．．解碼單元
140．．．計數器單元
150．．．第二閂鎖單元
160．．．第一運算單元
170．．．第二運算單元
CK1 、CK2 、CK3 、CK4 ．．．時脈信號
Vin．．．輸入電壓

Claims (15)

  1. 一種具相位掃瞄的正交相位解調裝置，包括：一環狀振盪器，輸出不同相位的多個相位信號，其中該些相位信號被分群為多個信號群，且該些相位信號的時間延遲是響應於一輸入電壓；一第一閂鎖單元，耦接該環狀振盪器以取樣該些相位信號而輸出對應於該些信號群的多個閂鎖結果，其中該第一閂鎖單元包括多個路徑閂鎖單元，該些路徑閂鎖單元分別由不同時脈信號所觸發而以一對一方式對該些信號群進行取樣；一解碼單元，耦接該第一閂鎖單元以分別解碼該些閂鎖結果，以及輸出對應於該些閂鎖結果的多個碼的精細部分；一計數器單元，耦接該環狀振盪器以從該些信號群的每一個信號群中分別選擇一個目標相位信號，其中該計數器單元包括多個路徑計數器，該些路徑計數器以一對一方式分別計數該些目標相位信號而輸出對應於該些信號群的多個計數結果；一第二閂鎖單元，耦接該計數器單元以取樣該些計數結果而輸出對應於該些計數結果的該些碼的較粗部分，其中該第二閂鎖單元包括多個路徑閂鎖器，該些路徑閂鎖器分別依照不同時脈信號的觸發而以一對一方式取樣該些計數結果； 一第一運算單元，耦接該解碼單元與該第二閂鎖單元，該第一運算單元使用該些碼的一部份進行加減運算而輸出一同相信號；以及一第二運算單元，耦接該解碼單元與該第二閂鎖單元，該第二運算單元使用該些碼的另一部份進行加減運算而輸出一正交信號。
  2. 如申請專利範圍第1項所述之正交相位解調裝置，其中該些信號群包括一I+ 群、一I- 群、一Q+ 群以及一Q- 群；該些碼包括一第一碼、一第二碼、一第三碼以及一第四碼；該第一閂鎖單元具有一I+ 路徑閂鎖單元、一I- 路徑閂鎖單元、一Q+ 路徑閂鎖單元與一Q- 路徑閂鎖單元，該I+ 路徑閂鎖單元取樣該I+ 群的相位信號，該I- 路徑閂鎖單元取樣該I- 群的相位信號，該Q+ 路徑閂鎖單元取樣該Q+ 群的相位信號，該Q- 路徑閂鎖單元取樣該Q- 群的相位信號；該解碼單元具有一I+ 路徑解碼器、一I- 路徑解碼器、一Q+ 路徑解碼器與一Q- 路徑解碼器，該I+ 路徑解碼器解碼該I+ 路徑閂鎖單元的輸出而對應產生該第一碼的精細部分，該Q+ 路徑解碼器解碼該Q+ 路徑閂鎖單元的輸出而對應產生該第二碼的精細部分，該I- 路徑解碼器解碼該I- 路徑閂鎖單元的輸出而對應產生該第三碼的精細部分，該Q- 路徑解碼器解碼該Q- 路徑閂鎖單元的輸出而對應產生該第四碼的精細部分； 該計數器單元具有一I+ 路徑計數器、一I- 路徑計數器、一Q+ 路徑計數器與一Q- 路徑計數器，該I+ 路徑計數器計數該I+ 群中的一個目標相位信號，該Q+ 路徑計數器計數該Q+ 群中的一個目標相位信號，該I- 路徑計數器計數該I- 群中的一個目標相位信號，該Q- 路徑計數器計數該Q- 群中的一個目標相位信號；該第二閂鎖單元具有一I+ 路徑閂鎖器、一I- 路徑閂鎖器、一Q+ 路徑閂鎖器與一Q- 路徑閂鎖器，該I+ 路徑閂鎖器取樣該I+ 路徑計數器的輸出而對應產生該第一碼的較粗部分，該Q+ 路徑閂鎖器取樣該Q+ 路徑計數器的輸出而對應產生該第二碼的較粗部分，該I- 路徑閂鎖器取樣該I- 路徑計數器的輸出而對應產生該第三碼的較粗部分，該Q- 路徑閂鎖器取樣該Q- 路徑計數器的輸出而對應產生該第四碼的較粗部分；該第一運算單元使用該第一碼與該第二碼進行加減運算而輸出該同相信號；以及該第二運算單元使用該第三碼與該第四碼進行加減運算而輸出該正交信號。
  3. 如申請專利範圍第2項所述之正交相位解調裝置，其中該I+ 路徑計數器包括：一多工器，其多個輸入端各自接收該I+ 群的一個目標相位信號及該Q+ 群的多個相位信號；以及一計數器，其觸發端耦接至該多工器的輸出端，該計數器的輸出端耦接至該I+ 路徑閂鎖器。
  4. 如申請專利範圍第1項所述之正交相位解調裝置，其中該環狀振盪器由4路相同的子環狀振盪器組成，該些子環狀振盪器的多個輸出分別經由不同的耦接器彼此耦接，其中該些耦接器的延遲響應於該輸入電壓。
  5. 如申請專利範圍第4項所述之正交相位解調裝置，其中所述耦接器為閂鎖器、電阻電容濾波器或壓控延遲線。
  6. 如申請專利範圍第4項所述之正交相位解調裝置，其中該些耦接器的任一者包括：一第一電晶體，其第一端耦接至一第一電壓，其第二端耦接至該些子環狀振盪器的多個輸出的其中一者；一第二電晶體，其第一端耦接至該第一電壓，其第二端耦接至該第一電晶體的控制端與該些子環狀振盪器的多個輸出的其中另一者，該第二電晶體的控制端耦接至該第一電晶體的第二端；一第三電晶體，其第一端耦接至一第二電壓，其第二端耦接至該第一電晶體的第二端；一第四電晶體，其第一端耦接至該第二電壓，其第二端耦接至該第三電晶體的控制端與該第二電晶體的第二端，該第四電晶體的控制端耦接至該第三電晶體的第二端；一第一電容，其第一端接收該輸入電壓，其第二端耦接至該第一電晶體的第二端；以及一第二電容，其第一端接收該輸入電壓，其第二端耦接至該第二電晶體的第二端。
  7. 如申請專利範圍第1項所述之正交相位解調裝置，其中該環狀振盪器由4路子環狀振盪器組成，其中每一個子環狀振盪器各自輸出奇數個相位信號，該環狀振盪器包括：N個第一反相器INV(1,1) ~INV(1,N) ，其中該第一反相器INV(1,1) 的輸入端耦接至該第一反相器INV(1,N) 的輸出端，而該第一反相器INV(1,i) 的輸入端耦接至該第一反相器INV(1,i-1) 的輸出端，1<i≦N；N個第二反相器INV(2,1) ~INV(2,N) ，其中該第二反相器INV(2,1) 的輸入端耦接至該第二反相器INV(2,N) 的輸出端，而該第二反相器INV(2,i) 的輸入端耦接至該第二反相器INV(2,i-1) 的輸出端；N個第三反相器INV(3,1) ~INV(3,N) ，其中該第三反相器INV(3,1) 的輸入端耦接至該第三反相器INV(3,N) 的輸出端，而該第三反相器INV(3,i) 的輸入端耦接至該第三反相器INV(3,i-1) 的輸出端；N個第四反相器INV(4,1) ~INV(4,N) ，其中該第四反相器INV(4,1) 的輸入端耦接至該第四反相器INV(4,N) 的輸出端，而該第四反相器INV(4,i) 的輸入端耦接至該第四反相器INV(4,i-1) 的輸出端；N個第一耦接器CP(1,1) ~CP(1,N) ，其中該第一耦接器CP(1,i) 的第一端耦接至該第一反相器INV(1,i) 的輸入端，而該第一耦接器CP(1,i) 的第二端耦接至該第二反相器INV(2,i) 的輸出端； N個第二耦接器CP(2,1) ~CP(2,N) ，其中該第二耦接器CP(2,i) 的第一端耦接至該第二反相器INV(2,i) 的輸入端，而該第二耦接器CP(2,i) 的第二端耦接至該第三反相器INV(3,i) 的輸出端；N個第三耦接器CP(3,1) ~CP(3,N) ，其中該第三耦接器CP(3,i) 的第一端耦接至該第三反相器INV(3,i) 的輸入端，而該第三耦接器CP(3,i) 的第二端耦接至該第四反相器INV(4,i) 的輸出端；以及N個第四耦接器CP(4,1) ~CP(4,N) ，其中該第四耦接器CP(4,i) 的第一端耦接至該第一反相器INV(1,i) 的輸入端，而該第四耦接器CP(4,i) 的第二端耦接至該第四反相器INV(4,i) 的輸出端。
  8. 如申請專利範圍第7項所述之正交相位解調裝置，其中該些第一反相器INV(1,1) ~INV(1,N) 其中一者的致能端與該些第三反相器INV(3,1) ~INV(3,N) 其中一者的致能端受控於一致能信號。
  9. 如申請專利範圍第1項所述之正交相位解調裝置，其中該環狀振盪器由2路子環狀振盪器組成，每一個子環狀振盪器由2個反相器串組成，每一個反相器串各自輸出偶數個相位信號，該環狀振盪器包括：N個第一反相器INV(1,1) ~INV(1,N) ，其中該第一反相器INV(1,i) 的輸入端耦接至該第一反相器INV(1,i-1) 的輸出端，1<i≦N； N個第二反相器INV(2,1) ~INV(2,N) ，其中該第二反相器INV(2,i) 的輸入端耦接至該第二反相器INV(2,i-1) 的輸出端；N個第三反相器INV(3,1) ~INV(3,N) ，其中該第一反相器INV(1,1) 的輸入端耦接至該第三反相器INV(3,N) 的輸出端，該第三反相器INV(3,1) 的輸入端耦接至該第一反相器INV(1,N) 的輸出端，而該第三反相器INV(3,i) 的輸入端耦接至該第三反相器INV(3,i-1) 的輸出端；N個第四反相器INV(4,1) ~INV(4,N) ，其中該第二反相器INV(2,1) 的輸入端耦接至該第四反相器INV(4,N) 的輸出端，該第四反相器INV(4,1) 的輸入端耦接至該第二反相器INV(2,N) 的輸出端，而該第四反相器INV(4,i) 的輸入端耦接至該第四反相器INV(4,i-1) 的輸出端；N個第一耦接器CP(1,1) ~CP(1,N) ，其中該第一耦接器CP(1,i) 的第一端耦接至該第一反相器INV(1,i) 的輸入端，而該第一耦接器CP(1,i) 的第二端耦接至該第二反相器INV(2,i) 的輸出端；N個第二耦接器CP(2,1) ~CP(2,N) ，其中該第二耦接器CP(2,i) 的第一端耦接至該第二反相器INV(2,i) 的輸入端，而該第二耦接器CP(2,i) 的第二端耦接至該第三反相器INV(3,i) 的輸出端；N個第三耦接器CP(3,1) ~CP(3,N) ，其中該第三耦接器CP(3,i) 的第一端耦接至該第三反相器INV(3,i) 的輸入端，而 該第三耦接器CP(3,i) 的第二端耦接至該第四反相器INV(4,i) 的輸出端；以及N個第四耦接器CP(4,1) ~CP(4,N) ，其中該第四耦接器CP(4,i) 的第一端耦接至該第一反相器INV(1,i) 的輸入端，而該第四耦接器CP(4,i) 的第二端耦接至該第四反相器INV(4,i) 的輸出端。
  10. 如申請專利範圍第9項所述之正交相位解調裝置，其中該些第一反相器INV(1,1) ~INV(1,N) 其中一者的致能端與該些第三反相器INV(3,1) ~INV(3,N) 其中一者的致能端受控於一致能信號。
  11. 如申請專利範圍第1項所述之正交相位解調裝置，其中該第一閂鎖單元具有多個閂鎖電路，每一個閂鎖電路各自包括：一多工器，其第一輸入端接收第一時脈信號，第二輸入端接收第二時脈信號，第三輸入端接收第三時脈信號，第四輸入端接收第四時脈信號；以及一閂鎖器，其觸發端耦接至該多工器的輸出端，該閂鎖器的輸入端接收該些相位信號其中之一，該閂鎖器的輸出端耦接至該解碼單元。
  12. 一種具相位掃瞄的正交相位解調方法，包括：藉由一環狀振盪器提供不同相位的多個相位信號，其中該些相位信號的時間延遲是響應於一輸入電壓；將該些相位信號分群為多個信號群； 藉由一第一閂鎖單元分別取樣該些相位信號，而獲得對應於該些信號群的多個閂鎖結果，其中該第一閂鎖單元包括多個路徑閂鎖單元，該些路徑閂鎖單元分別由不同時脈信號所觸發而以一對一方式對該些信號群進行取樣；藉由一解碼單元分別解碼該些信號群的該些閂鎖結果，而獲得對應於該些閂鎖結果的多個碼的精細部分；從該些信號群的每一個信號群中分別選擇一個目標相位信號；藉由一計數器單元分別計數該些目標相位信號而輸出對應於該些信號群的多個計數結果，其中該計數器單元包括多個路徑計數器，該些路徑計數器以一對一方式分別計數該些目標相位信號；藉由一第二閂鎖單元分別取樣該些計數結果而輸出對應於該些計數結果的該些碼的較粗部分，其中該第二閂鎖單元包括多個路徑閂鎖器，該些路徑閂鎖器分別依照不同時脈信號的觸發而以一對一方式取樣該些計數結果；藉由一第一運算單元使用該些碼的一部份進行加減運算而輸出一同相信號；以及藉由一第二運算單元使用該些碼的另一部份進行加減運算而輸出一正交信號。
  13. 如申請專利範圍第12項所述之正交相位解調方法，其中該些信號群包括一I+ 群、一I- 群、一Q+ 群以及一Q- 群； 該些碼包括一第一碼、一第二碼、一第三碼以及一第四碼；該第一閂鎖單元具有一I+ 路徑閂鎖單元、一I- 路徑閂鎖單元、一Q+ 路徑閂鎖單元與一Q- 路徑閂鎖單元，該I+ 路徑閂鎖單元取樣該I+ 群的相位信號，該I- 路徑閂鎖單元取樣該I- 群的相位信號，該Q+ 路徑閂鎖單元取樣該Q+ 群的相位信號，該Q- 路徑閂鎖單元取樣該Q- 群的相位信號；該解碼單元具有一I+ 路徑解碼器、一I- 路徑解碼器、一Q+ 路徑解碼器與一Q- 路徑解碼器，該I+ 路徑解碼器解碼該I+ 路徑閂鎖單元的輸出而對應產生該第一碼的精細部分，該Q+ 路徑解碼器解碼該Q+ 路徑閂鎖單元的輸出而對應產生該第二碼的精細部分，該I- 路徑解碼器解碼該I- 路徑閂鎖單元的輸出而對應產生該第三碼的精細部分，該Q- 路徑解碼器解碼該Q- 路徑閂鎖單元的輸出而對應產生該第四碼的精細部分；該計數器單元具有一I+ 路徑計數器、一I- 路徑計數器、一Q+ 路徑計數器與一Q- 路徑計數器，該I+ 路徑計數器計數該I+ 群中的一個目標相位信號，該Q+ 路徑計數器計數該Q+ 群中的一個目標相位信號，該I- 路徑計數器計數該I- 群中的一個目標相位信號，該Q- 路徑計數器計數該Q- 群中的一個目標相位信號；該第二閂鎖單元具有一I+ 路徑閂鎖器、一I- 路徑閂鎖器、一Q+ 路徑閂鎖器與一Q- 路徑閂鎖器，該I+ 路徑閂鎖器取樣該I+ 路徑計數器的輸出而對應產生該第一碼的較粗部分，該Q+ 路徑閂鎖器取樣該Q+ 路徑計數器的輸出而對應產生該第二碼的較粗部分，該I- 路徑閂鎖器取樣該I- 路徑 計數器的輸出而對應產生該第三碼的較粗部分，該Q- 路徑閂鎖器取樣該Q- 路徑計數器的輸出而對應產生該第四碼的較粗部分；該第一運算單元使用該第一碼與該第二碼進行加減運算而輸出該同相信號；以及該第二運算單元使用該第三碼與該第四碼進行加減運算而輸出該正交信號。
  14. 如申請專利範圍第12項所述之正交相位解調方法，其中該環狀振盪器由M路相同的子環狀振盪器組成，M為2的倍數，該些子環狀振盪器的多個輸出分別經由不同的耦接器彼此耦接，其中該些耦接器的延遲響應於該輸入電壓。
  15. 如申請專利範圍第14項所述之正交相位解調方法，其中所述耦接器為閂鎖器、電阻電容濾波器或壓控延遲線。
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* Cited by examiner, † Cited by third party
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KR102546302B1 (ko) * 2016-07-08 2023-06-21 삼성전자주식회사 클락 지터 측정 회로 및 이를 포함하는 반도체 장치
CN113049048A (zh) * 2019-12-27 2021-06-29 比特大陆科技有限公司 电压调整的方法、装置以及处理设备

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4598589A (en) 1984-07-17 1986-07-08 General Electric Company Method of CW doppler imaging using variably focused ultrasonic transducer array
US5122758A (en) * 1989-12-18 1992-06-16 Nec Corporation Differential phase demodulator for psk-modulated signals
JP3064644B2 (ja) * 1992-03-16 2000-07-12 株式会社デンソー Ａ／ｄ変換回路
US5438301A (en) 1994-07-25 1995-08-01 At&T Corp. Modem having a phase corrector and a voltage controlled oscillator implemented using a multi-stage ring oscillator
JP4008200B2 (ja) 2001-01-16 2007-11-14 株式会社デンソー フィルタ機能を有する信号レベル検出方法及び装置
US7409012B2 (en) * 2001-07-06 2008-08-05 Motorola, Inc. Modulator and signaling method
JP3956847B2 (ja) * 2002-04-24 2007-08-08 株式会社デンソー Ａ／ｄ変換方法及び装置
US8374075B2 (en) * 2006-06-27 2013-02-12 John W. Bogdan Phase and frequency recovery techniques
JP4306515B2 (ja) 2003-08-29 2009-08-05 株式会社デンソー 同期検波方法及び装置
JP3991969B2 (ja) * 2003-09-17 2007-10-17 株式会社デンソー Ａ／ｄ変換回路
US7376400B2 (en) 2003-09-25 2008-05-20 Texas Instruments Incorporated System and method for digital radio receiver
TWI241763B (en) 2004-09-07 2005-10-11 Realtek Semiconductor Corp Multiphase voltage controlled oscillator
US7760833B1 (en) 2005-02-17 2010-07-20 Analog Devices, Inc. Quadrature demodulation with phase shift
JP4623679B2 (ja) 2005-05-27 2011-02-02 パナソニック株式会社 結合型リング発振器
US7332973B2 (en) * 2005-11-02 2008-02-19 Skyworks Solutions, Inc. Circuit and method for digital phase-frequency error detection
JP4650242B2 (ja) 2005-11-30 2011-03-16 株式会社デンソー Ａ／ｄ変換回路
JP4853045B2 (ja) * 2006-02-27 2012-01-11 株式会社デンソー フラックスゲートセンサの信号処理装置
CN101237220A (zh) * 2007-01-29 2008-08-06 三洋电机株式会社 振荡电路
JP4345854B2 (ja) * 2007-07-17 2009-10-14 株式会社デンソー Ａ／ｄ変換回路
JP4807407B2 (ja) 2008-12-22 2011-11-02 株式会社デンソー 偶数段パルス遅延装置

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