DE102004044955B4

DE102004044955B4 - Analog-Digital-Wandler mit einer Impulsverzögerungsschaltung

Info

Publication number: DE102004044955B4
Application number: DE102004044955.4A
Authority: DE
Inventors: Tomohito Terazawa; Takamoto Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-09-17
Filing date: 2004-09-16
Publication date: 2014-10-16
Anticipated expiration: 2024-09-17
Also published as: DE102004044955A1; JP3991969B2; JP2005094341A; US20050057388A1; US6940443B2

Abstract

Analog-Digital-Wandler zum Umwandeln eines analogen Spannungssignals in digitale Daten mit: einer Impulsverzögerungsschaltung, welche eine Vielzahl von invertierenden Schaltungen enthält, denen jeweils das analoge Spannungssignal durch ein erstes Paar von damit verbundenen Spannungsversorgungsleitungen eingegeben wird, wobei die invertierenden Schaltungen aufeinander folgend miteinander verbunden sind, jede invertierende Schaltung derart arbeitet, dass ein ihr eingegebenes Impulssignal invertiert wird, um eine Inversion des Impulssignals auszugeben, wobei die invertierende Operation jeder invertierenden Schaltung eine vorbestimmte Verzögerungszeit liefert und die Verzögerungszeit jeder invertierenden Schaltung von einem Pegel des Spannungssignals abhängt; einem Spannungssignaleingangsanschluss, welcher mit einer der Spannungsversorgungsleitungen des ersten Paars verbunden ist, durch welche das Spannungssignal angelegt wird; und einer logischen Schaltung, welche ein logisches Gatter und ein zweites Paar von Spannungsversorgungsleitungen aufweist, wobei die logische Schaltung auf der Grundlage einer konstanten Versorgungsspannung arbeitet, welche einer Spannungsversorgungsleitung des zweiten Paars eingegeben wird, um eine Anzahl der invertierenden Schaltungen zu erfassen, durch welche das Impulssignal innerhalb einer vorbestimmten Festlegungszeit hindurchtritt, um digitale Daten entsprechend der erfassten Anzahl der invertierenden Schaltungen zu erzeugen, ...

Description

Hintergrund der Erfindung
Querverweis auf eine verwandte Anmeldung
Diese Anmeldung basiert auf und beansprucht die Priorität der früheren japanischen Patentanmeldung 2003-324823 .
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf einen Analog-Digital-Wandler zum Umwandeln eines analogen Signals in digitale Daten, welcher hiernach einfach als ”A/D-Wandler” bezeichnet wird. Insbesondere bezieht sich die vorliegende Erfindung auf einen A/D-Wandler mit einer Impulsverzögerungsschaltung zum Senden eines Impulssignals, während das Impulssignal in Stufen verzögert wird.
Beschreibung der verwandten Technik
Es sind A/D-Wandler bekannt, welche jeweils eine Impulsverzögerungsschaltung mit in Reihe geschalteten Invertern enthalten und angepasst sind, ein Impulssignal zu senden, während es in Stufen verzögert wird. Insbesondere sind A/D-Wandler bekannt, welche eine Ringgatterverzögerungsschaltung als ein Typ der Impulsverzögerungsschaltung enthalten. Die Ringgatterverzögerungsschaltung besitzt Inverter, die in einem Ring in Reihe geschaltet sind.
Einige der A/D-Wandler, welche jeweils die Ringgatterverzögerungsschaltung enthalten, sind beispielsweise in dem U.S.-Patent Nr. 5,396,247 , welches der Veröffentlichung eines japanischen nicht geprüften Patents Nr. H5-259907 entspricht, und in dem U.S.-Patent Nr. 6,466,151 offenbart, welches der Veröffentlichung eines japanischen nicht geprüften Patents Nr. 2002-118467 entspricht.
Darüber hinaus offenbart das U.S.-Patent Nr. 6,509,861 , welches der japanischen nicht geprüften Patentveröffentlichung Nr. 2002-217758 entspricht, einen A/D-Wandler, welcher eine nicht zirkulare Impulsverzögerungsschaltung enthält, als anderen Typ der Impulsverzögerungsschaltung, welche Inverter aufweist, die seriell in einer Reihe angeschlossen sind. Der in dem U.S.-Patent Nr. 6,509,861 offenbarte A/D-Wandler besitzt eine Funktion des Ausfilterns von Hochfrequenzrauschkomponenten aus einem Spannungssignal Vin, welches der nicht zirkularen Impulsverzögerungsschaltung eingegeben wird. Das U.S.-Patent Nr. 6,255,976 , welches der japanischen Patentveröffentlichung Nr. 3,292,182 entspricht, offenbart eine Sensorschaltung, welche einen A/D-Wandler enthält, der eine derartige Impulsverzögerungsschaltung aufweist, und ein Verfahren zum Aufheben von in der Sensorschaltung hervorgerufenen Niederfrequenzrauschkomponenten. Das U.S.-Patent Nr. 5,416,444 , welches der Veröffentlichung des japanischen nicht geprüften Patents Nr. H6-216721 entspricht, offenbart eine Ringgatterverzögerungsschaltung, mit anderen Worten, einen Ringoszillator, welcher eine gerade Anzahl von Stufen von Invertern aufweist und mit A/D-Wandlern integrierbar ist.
Der in dem U.S.-Patent Nr. 6,509,861 offenbarte A/D-Wandler ist betriebsbereit, einen bestimmten niedrigen Pegel eines Eingangsspannungssignals Vin in digitale Daten umzuwandeln. Der A/D-Wandler setzt sich zusammen aus CMOS-(Complementary Metal Oxid Semiconductor)Transistoren.
Verschiedene Kombinationen der CMOS-Transistoren liefern logische Gatter, welche besondere logische Funktionen durchführen, wie einen Inverter (NICHT-Gatter), ein UND-Gatter, ein ODER-Gatter, ein NICHTUND-Gatter usw.
13 veranschaulicht einen der Inverter, welche eine Komponente des in dem U.S.-Patent Nr. 6,509,861 offenbarten A/D-Wandlers bilden. Wie in 13 dargestellt, ist der Inverter 300 mit einem Paar komplementärer Trasistoren (einem p-Kanal-Transistor 100pT und einem n-Kanal-Transistor 100nT) versehen. Eine Versorgungsspannung, beispielsweise VDDL, wird durch eine Versorgungsspannungsleitung L100 dem p-Kanal-Transistor 100pT angelegt.
Es wird angenommen, dass ein Eingangssignal Ro, welches einen Spannungsbereich zwischen einem Pegel einer hohen Spannung von Vin und einem Pegel einer niedrigen Spannung von 0 V (Volt) aufweist, einem Eingangsanschluss 320 des Inverters 300 eingegeben wird, was in 13 veranschaulicht ist. Entsprechend 13 zeigt eine Periode einer Zeit ”a” an, dass das Eingangssignal Ro auf dem Pegel einer niedrigen Spannung gehalten wird, und es zeigt eine Periode einer Zeit ”b”, d. h. eine darüber hinausgehende Periode, an, dass das Eingangssignal Ro von dem Pegel einer niedrigen Spannung auf den Pegel einer hohen Spannung umgeschaltet wird. Eine Periode einer Zeit ”c” zeigt an, dass das Eingangssignal Ro auf dem Pegel einer hohen Spannung gehalten wird, und eine Periode einer Zeit ”d”, mit anderen Worten, einer darüber hinausgehende Periode, zeigt an, dass das Eingangssignal Ro von dem Pegel einer hohen Spannung auf den Pegel einer niedrigen Spannung umgeschaltet wird.
Wenn der p-Kanal-Transistor 100pT eingeschaltet und der n-Kanal-Transistor 100nT ausgeschaltet ist, fließt ein Ladestrom Yb über den p-Kanal-Transistor 100pT heraus zu einem kapazitiven Widerstand bzw. einem Kondensator (capacitance) 360 zwischen einer Ausgangsleitung 340 und einer Masseleitung L200.
Wenn der p-Kanal-Transistor 100pT ausgeschaltet ist und der n-Kanal-Transistor 100nT eingeschaltet ist, fließt ein Entladestrom Yc von dem kapazitiven Widerstand 360 in den n-Kanal-Transistor 100nT.
Wenn darüber hinaus sowohl der p-Kanal-Transistor 100pT als auch der n-Kanal-Transistor 100nT zeitlich eingeschaltet sind, können die Schaltoperationen der komplementären Transistoren 100pT und 100nT die Bildung eines Tunnelstroms Ya hervorrufen, welcher zwischen der Versorgungsspannungsleitung L100 und der Masseleitung L200 fließt. Der Tunnelstrom Ya kann dazu führen, dass der Energie- bzw. Leistungsverbrauch des A/D-Wandlers ansteigt.
Kurzfassung der Erfindung
Aufgabe der vorliegenden Erfindung ist es, einen A/D-Wandler mit gegenüber dem Stand der Technik verringertem Leistungsverbrauch bereitzustellen.
Die Lösung der Aufgabe erfolgt durch die Merkmale des Anspruch 1.
Entsprechend einer Ausbildung wird ein Analog-Digital-Wandler bereitgestellt, welcher ein analoges Spannungssignal in digitale Daten umwandelt. Der Analog-Digital-Wandler der einen Ausbildung ist mit einer Impulsverzögerungsschaltung versehen, welche eine Vielzahl invertierender Schaltungen enthält, denen jeweils das analoge Spannungssignal durch ein erstes Paar von damit verbundenen Spannungsversorgungsleitungen eingegeben wird. Die invertierenden Schaltungen sind aufeinander folgend miteinander verbunden. Jede der invertierenden Schaltungen enthält ein erstes logisches Gatter und arbeitet dahingehend, ein eingegebenes Impulssignal zu invertieren, um eine Inversion des Impulssignals auszugeben. Die invertierende Operation jeder der invertierenden Schaltungen liefert eine vorbestimmte Verzögerungszeit, und die Verzögerungszeit jeder der invertierenden Schaltungen hängt von einem Pegel des Spannungssignals ab. Der Analog-Digital-Wandler der einen Ausbildung ist mit einem Spannungssignaleingangsanschluss versehen, welcher mit einer der Spannungsversorgungsleitungen des ersten Paars verbunden ist, durch welche das Spannungssignal angelegt wird. Der Analog-Digital-Wandler der einen Ausbildung ist mit einer logischen Schaltung versehen, welche ein zweites logisches Gatter und ein zweites Paar von Spannungsversorgungsleitungen aufweist. Die logische Schaltung arbeitet auf der Grundlage einer konstanten Versorgungsspannung, die einer der Spannungsversorgungsleitungen des zweiten Paars eingegeben wird, um eine Anzahl der invertierenden Schaltungen zu erfassen, durch welche das Impulssignal innerhalb einer vorbestimmten Festlegungszeit hindurchtritt, um digitale Daten entsprechend der erfassten Anzahl der invertierenden Schaltungen zu erzeugen. Es ist ein erster Bereich des Pegels des Spannungssignals und/oder ein zweiter Bereich der Versorgungsspannung festgelegt, um zu verhindern, dass ein Tunnelstrom zwischen dem ersten Paar von Spannungsversorungsleitungen und/oder zwischen dem zweiten Paar von Spannungsversorgungsleitungen fließt, wenn das erste und/oder zweite logische Gatter arbeitet.
Entsprechend einer anderen Ausbildung ist ein Analog-Digital-Wandler vorgesehen, welcher ein analoges Spannungssignal in digitale Daten umwandelt. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einer Impulsverzögerungsschaltung versehen, welche eine Vielzahl von invertierenden Schaltungen aufweist, denen jeweils das analoge Spannungssignal durch ein erstes Paar von damit verbundenen Spannungsversorgungsleitungen eingegeben wird. Die invertierenden Schaltungen sind aufeinander folgend miteinander verbunden. Jeder der invertierenden Schaltungen arbeitet dahingehend, ein eingegebenes Impulssignal zu invertieren, um eine Inversion des Impulssignals auszugeben. Die invertierende Operation jeder der invertierenden Schaltungen liefert eine vorbestimmte Verzögerungszeit, und die Verzögerungszeit von jeder der invertierenden Schaltungen hängt von einem Pegel des Spannungssignals ab. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einem Spannungssignaleingangsanschluss versehen, welcher mit einer der Spannungsversorgungsleitungen des ersten Paars verbunden ist, durch welche das Spannungssignal angelegt wird. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einer logischen Schaltung versehen, welche ein logisches Gatter und ein zweites Paar von Spannungsversorgungsleitungen aufweist. Das logische Gatter arbeitet auf der Grundlage einer konstanten Versorgungsspannung, welche einer der Spannungsversorgungsleitungen des zweiten Paars eingegeben wird, um eine Anzahl der invertierenden Schaltungen zu erfassen, durch welche das Impulssignal innerhalb einer vorbestimmten Festlegungszeit hindurchtritt, um digitale Daten entsprechend der erfassten Anzahl der invertierenden Schaltungen zu erzeugen. Ein erster Bereich des Pegels des Spannungssignals und ein zweiter Bereich der Versorgungsspannung sind festgelegt, um zu verhindern, dass ein konstanter Tunnelstrom zwischen den Spannungsversorgungsleitungen des zweiten Paars fließt, wenn das logische Gatter arbeitet.
Entsprechend einer anderen Ausbildung ist ein Analog-Digital-Wandler vorgesehen, welcher ein analoges Spannungssignal in digitale Daten umwandelt. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einer Impulsverzögerungsschaltung versehen, welche eine Vielzahl von invertierenden Schaltungen enthält, denen jeweils das analoge Spannungssignal durch ein erstes Paar von damit verbundenen Spannungsversorgungsleitungen eingegeben wird. Die invertierenden Schaltungen sind aufeinander folgend miteinander verbunden. Jede der invertierenden Schaltungen enthält ein erstes logisches Gatter und arbeitet dahingehend, ein eingegebenes Impulssignal zu invertieren, um eine Inversion des Impulssignals auszugeben. Die invertierende Operation jeder der invertierenden Schaltungen liefert eine vorbestimmte Verzögerungszeit, und die Verzögerungszeit jeder der invertierenden Schaltungen hängt von einem Pegel des Spannungssignals ab. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einem Spannungssignaleingangsanschluss versehen, der mit einer der Spannungsversorgungsleitungen des ersten Paars verbunden ist, durch welche das Spannungssignal zugeführt wird. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einer logischen Schaltung versehen, welche ein zweites logisches Gatter und ein zweites Paar von Spannungsversorgungsleitungen aufweist. Die logische Schaltung arbeitet auf der Grundlage einer Versorgungsspannung, welche einer der Spannungsversorgungsleitungen des zweiten Paars eingegeben wird, um eine Anzahl der invertierenden Schaltungen zu erfassen, durch welche das Impulssignal innerhalb einer vorbestimmten Festlegungszeit hindurchtritt, um digitale Daten entsprechend der erfassten Anzahl der invertierenden Schaltungen zu erzeugen. Das zweite logische Gatter enthält Transistoren eines entgegengesetzten Leitfähigkeitstyps, welche jeweils eine Schwellenwertspannung aufweisen, und der zweite Spannungsbereich der Versorgungsspannung ist auf einen Bereich gleich oder kleiner als die Summe der Absolutwerte der Schwellenspannungen festgelegt.
Entsprechend einer anderen Ausbildung ist ein Analog-Digital-Wandler vorgesehen, welcher ein analoges Spannungssignal in digitale Daten umwandelt. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einer Impulsverzögerungsschaltung versehen, welche eine Vielzahl von invertierenden Schaltungen enthält, denen jeweils das analoge Spannungssignal durch ein erstes Paar von Spannungsversorgungsleitungen, welche damit verbunden sind, eingegeben wird. Die invertierenden Schaltungen sind aufeinander folgend miteinander verbunden. Jede der invertierenden Schaltungen enthält ein erstes logisches Gatter und arbeitet dahingehend, ein ihr eingegebenes Impulssignal zu invertieren, um eine Inversion des Impulssignals auszugeben. Die invertierende Operation jeder der invertierenden Schaltungen liefert eine vorbestimmte Verzögerungszeit, und die Verzögerungszeit von jeder invertierenden Schaltung hängt von einem Pegel des Spannungssignals ab. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einem Spannungssignaleingangsanschluss versehen, welcher mit einer der Spannungsversorgungsleitungen des ersten Paars verbunden ist, durch welche das Spannungssignal angelegt wird. Der Analog-Digital-Wandler der anderen Ausbildung ist mit einer logischen Schaltung versehen, welche ein zweites logisches Gatter und ein zweites Paar von Spannungsversorgungsleitungen aufweist. Die logische Schaltung arbeitet auf der Grundlage einer Versorgungsspannung, welche einer der Spannungsversorgungsleitungen des zweiten Paars eingegeben wird, um eine Anzahl der invertierenden Schaltungen zu erfassen, durch welche das Impulssignal innerhalb einer vorbestimmten Festlegungszeit hindurchtritt, um digitale Daten entsprechend der erfassten Anzahl der invertierenden Schaltungen zu erzeugen. Das erste logische Gatter enthält Transistoren entgegengesetzter Leitfähigkeitstypen, welche jeweils eine Schwellenwertspannung aufweisen, und der erste Spannungsbereich der Versorgungsspannung ist auf einen Bereich gleich oder kleiner als eine Summe der Absolutwerte der Schwellenwertspannungen festgelegt.
Lediglich die zweite Ausführungsform gemäß 11 und dazu in Bezug genommene Teile betreffen den Gegenstand der vorliegenden Erfindung. Die erste Ausführungsform hingegen betrifft nicht den Gegenstand der vorliegenden Erfindung sondern dient als Beispiel allein deren Erläuterung.
Kurze Beschreibung der Figuren
Vorteile der Erfindung werden aus der folgenden Beschreibung der Ausführungsformen unter Bezugnahme auf die zugehörigen Figuren ersichtlich, wobei:
1 ein Blockdiagramm zeigt, welches schematisch eine Struktur eines A/D-Wandlers einer ersten Ausführungsform veranschaulicht;
2 ein Blockdiagramm zeigt, welches schematisch eine Struktur einer in 1 dargestellten Steuerschaltung der ersten Ausführungsform veranschaulicht;
3A ein Zeitablaufsdiagramm zeigt, welches ein Beispiel von Operationen des A/D-Wandlers der ersten Ausführungsform erläutert;
3B ein Zeitablaufsdiagramm zeigt, welches ein anderes Beispiel von Operationen des A/D-Wandlers der ersten Ausführungsform erläutert;
4 ein Blockdiagramm zeigt, welches hauptsächlich Verbindungsbeziehungen zwischen dem A/D-Wandler, Spannungsversorgungsleitungen und Masseleitungen der ersten Ausführungsform veranschaulicht;
5 ein schematisches Schaltungsdiagramm eines Teils einer in 1 dargestellten Ringgatterverzögerungsschaltung zeigt, welches Operationen des A/D-Wandlers der ersten Ausführungsform darstellt;
6 ein schematisches Schaltungsdiagramm eines Teils eines in 1 darstellten Codierungsblocks zeigt, welches Operationen des A/D-Wandlers der ersten Ausführungsform darstellt;
7 einen Graphen zeigt, welcher eine Beziehung zwischen einem der Ringgatterverzögerungsschaltung eingegebenen Spannungssignal Vin und einem davon ausgegebenen Spannungssignal Vout entsprechend der ersten Ausführungsform darstellt;
8 einen Graphen zeigt, welcher eine Beziehung zwischen einem einer herkömmlichen Ringgatterverzögerungsschaltung eingegebenen Spannungssignal Vin und einem davon ausgegebenen Spannungssignal Vout entsprechend der ersten Ausführungsform darstellt;
9 einen Graphen zeigt, welcher ein Beispiel einer Beziehung zwischen dem Spannungssignal Vin und einem Stromverbrauch auf der Grundlage einer Versorgungsspannung VDDL der ersten Ausführungsform darstellt;
10 einen Graphen zeigt, welcher ein anderes Beispiel einer Beziehung zwischen einem der Ringgatterverzögerungsschaltung eingegebenen Spannungssignal Vin und einem davon ausgegebenen Spannungsignal Vout entsprechend der ersten Ausführungsform darstellt;
11 einen Graphen zeigt, welcher ein Beispiel einer Beziehung zwischen einem einer Ringgatterverzögerungsschaltung eingegebenen Spannungssignal Vin und einem davon ausgegebenen Spannungssignal Vout entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung darstellt;
12 ein Blockdiagramm zeigt, welches schematisch die Ringgatterverzögerungsschaltung und einen in 1 dargestellten Zähler einer Modifizierung des A/D-Wandlers der ersten Ausführungsform veranschaulicht; und
13 einen Graphen zeigt, welcher eine Beziehung zwischen einem einer Ringgatterverzögerungsschaltung eingegebenen Spannungssignal Vin und einem davon ausgegebenen Spannungssignal Vout entsprechend dem herkömmlichen A/D-Wandler darstellt.
Detaillierte Beschreibung der Ausführungsformen
Im Folgenden werden unter Bezugnahme auf die Figuren Ausführungsformen beschrieben.
Erste Ausführungsform
Wie in 1 dargestellt ist ein A/D-Wandler 1 einer ersten Ausführungsform mit einer Steuerschaltung 4 versehen, welche Impulssignale PA und PB erzeugt. Der A/D-Wandler 1 ist mit einer Impulsphasendifferenzcodierungsschaltung 2 versehen, welche einen und einen anderen Eingangsanschluss 2a und 2b aufweist und eine Phasendifferenz zwischen den Impulssignalen PA und PB codiert.
Die Impulsphasendifferenzcodierungsschaltung 2 ist mit einer Ringgatterverzögerungsschaltung 10 versehen. Die Ringgatterverzögerungsschaltung 10 setzt sich vorzugsweise aus einer ungeraden Zahl (beispielsweise 15) invertierender Schaltungen zusammen. Insbesondere werden bezüglich der ungeraden Anzahl von invertierenden Schaltungen vorzugsweise ein NICHTUND-Gatter NICHTUND und eine gerade Anzahl von Invertern INVa1 bis INVan (n: gerade Anzahl) verwendet. Das NICHTUND-Gatter NICHTUND hat einen und einen anderen Eingangsanschluss und einen Ausgangsanschluss und ist derart konstruiert, dass das Impulssignal PA dem einem Eingangsanschluss davon eingegeben wird.
Insbesondere sind das NICHTUND-Gatter NICHTUND und die Inverter INVa1 bis INVan in Reihe in einem Ring angeschlossen. D. h., der andere Eingangsanschluss des NICHTUND-Gatters NICHTUND und ein Ausgangsanschluss der letzten Stufe des Inverters INVan sind miteinander derart verbunden, dass das NICHTUND-Gatter NICHTUND und die Inverter INVa1 bis INVan in Reihe derart miteinander verbunden sind, dass sie eine ringförmige Struktur besitzen, wodurch die Ringgatterverzögerungsschaltung 10 gebildet wird.
Während der Pegel des Impulssignals PA ein niedriger Pegel ist, gibt das NICHTUND-Gatter NICHTUND, welches als die erste Stufe der Verzögerung dient, ein Impulssignal aus, dessen Pegel hoch ist. Der Inverter INVa1 invertiert das ausgegebene Impulssignal, um ein Impulssignal auszugeben, dessen Pegel niedrig ist. Jeder der übrigen Inverter INVa2 bis INVan (Stufen der Verzögerung) invertiert aufeinander folgend ein von dem vorhergehenden Inverter ausgegebenes Impulssignal. Da die Anzahl der invertierenden Schaltungen der Ringgatterverzögerungsschaltung 10 die ungerade Anzahl ist, ist der Pegel des von der letzten Stufe des Inverters INVan ausgegebenen Impulssignals hoch. D. h., während der Pegel des Impulssignals PA der niedrige Pegel ist, ist jeder der Pegel der ausgegebenen Impulssignale von den invertierenden Schaltungen der Ringgatterverzögerungsschaltung 10 konstant.
Wenn der Pegel des Impulssignals PA auf einen hohen Pegel umgeschaltet wird, beginnt das NICHTUND-Gatter NICHTUND zu arbeiten. D. h., das NICHTUND-Gatter NICHTUND gibt ein Impulssignal aus, dessen Pegel auf den niedrigen Pegel invertiert ist, da der Pegel des dem anderen Eingangsanschluss des NICHTUND-Gatters NICHTUND eingegebenen Impulssignals hoch ist. Dies zeigt an, dass das Impulssignal PA zu dem Ausgang des Inverters INVa1 geschoben wurde.
Der Inverter INVa1 invertiert das ausgegebene Impulssignal, um ein Impulssignal auszugeben, dessen Pegel hoch ist. Jeder der übrigen Inverter INVa2 bis INVan invertiert aufeinander folgend ein von dem vorhergehenden Inverter ausgegebenes Impulssignal, um es derart auszugeben, dass die Pegel der von den Invertern INVa2 bis INVan ausgegebenen Impulssignale im Vergleich mit dem Fall invertiert sind, bei welchem, der Pegel des Impulssignals PA der niedrige Pegel ist. Als Ergebnis wird der Pegel des von der letzten Stufe des Inverters INVan ausgegebenen Impulssignals auf den niedrigen Pegel invertiert.
Wenn nachfolgend das Impulssignal, dessen Pegel niedrig ist, dem anderen Eingangsanschluss des NICHTUND-Gatters NICHTUND eingegeben wird, wird der Pegel des Ausgangssignals von dem NICHTUND-Gatter NICHTUND auf den hohen Pegel invertiert. Dies führt dazu, dass der Pegel des Ausgangssignals von dem Inverter INVa1 auf den niedrigen Pegel umgeschaltet wird und dass daher der Pegel des Ausgangssignals von dem Inverter INVa2 auf den hohen Pegel umgeschaltet wird. Dies zeigt an, dass das Impulssignal PA auf den Ausgang des Inverters INVa2 geschoben wurde.
D. h., im Ansprechen auf die ansteigende Flanke des Impulssignals PA wird die ansteigende Flanke des Impulssignals PA aufeinander folgend durch die invertierenden Schaltungen der Ringgatterverzögerungsschaltung 10 zirkuliert, während der Pegel des Impulssignals PA der hohe Pegel ist.
Diese invertierenden Operationen der invertierenden Schaltungen (NICHTUND und INVa1 bis an) der Ringgatterverzögerungsschaltung erfordern jeweils vorbestimmte Verzögerungszeiten, welche als erste bis letzte Stufen der Verzögerung dienen, so dass sie die Anstiegsflanke des Impulssignals PA zirkulieren lassen, während es jeweils mit vorbestimmten Verzögerungszeiten verzögert wird.
Die Impulsphasendifferenzcodierungsschaltung 2 ist ebenfalls mit einem Zähler 12 versehen, welcher mit dem Ausgangsanschluss der letzten Stufe des Inverters INVan verbunden und betriebsbereit ist, die Anzahl von Malen der Zirkulation der Anstiegsflanke des Impulssignals PA durch das zirkular angeschlossene NICHTUND-Gatter NICHTUND und die Inverter INVa1 bis INVan zu zählen. Der Zähler 12 ist ebenfalls betriebsbereit, die gezählte Anzahl von Malen der Zirkulation der Anstiegsflanke des Impulssignals PA in vorbestimmte Bits von binären Digitaldaten umzuwandeln.
Die Impulsphasendifferenzcodierungsschaltung 2 ist des weiteren mit einem Latch bzw. Signalspeicher versehen. Das Latch ist derart konstruiert, dass das Impulssignal PB ihm eingegeben wird. D. h., das Latch 14 beginnt zu arbeiten, wenn der Pegel des Impulssignals PB auf einen hohen Pegel umgeschaltet ist, wodurch die von dem Zähler 12 ausgegebenen Digitaldaten gespeichert werden.
Die Impulsphasendifferenzcodierungsschaltung 2 ist mit einem Impulswähler 16 versehen, welcher mit den Ausgangsanschlüssen des NICHTUND-Gatters NICHTUND bzw. der Inverter INVa1 bis INVan verbunden ist. Der Impulswähler 16 ist betriebsbereit, auf der Grundlage der Ausgangspegel des NICHTUND-Gatters NICHTUND und der Inverter INVa1 bis INVan eine Zirkulationsposition zu erfassen, welche die Anstiegsflanke des Impulssignals PA in der Ringgatterverzögerungsschaltung 10 erreicht hat, wenn der Pegel des Impulssignals PB auf den hohen Pegel umgeschaltet wird. Der Impulswähler 16 ist betriebsbereit, ein Signal auszugeben, welches die Zirkulationsposition der Anstiegsflanke des Impulssignals PA anzeigt.
Die Impulsphasendifferenzcodierungsschaltung 2 ist mit einem Codierer 18 versehen, welcher mit dem Impulswähler 16 verbunden ist. Der Codierer 18 ist betriebsbereit, dass von dem Impulswähler 16 ausgegebene Signal in vorbestimmte Bits von binären Digitaldaten umzuwandeln. Die Impulsphasendifferenzcodierungsschaltung 2 ist mit einer Signalverarbeitungsschaltung 19 versehen, welche mit dem Latch 14 bzw. dem Codierer 18 verbunden ist. Die Signalverarbeitungsschaltung 19 ist betriebsbereit, binäre Digitaldaten DO1, welche die Phasendifferenz zwischen den Impulssignalen PA und PB entsprechend den von dem Latch 14 gespeicherten Digitaldaten darstellen, und die von dem Codierer 18 ausgegebenen Digitaldaten zu erzeugen.
Die Impulsphasendifferenzcodierungsschaltung 2 ist mit einer Datenausgangsleitung 20 versehen, welche mit der Signalverarbeitungsschaltung 19 verbunden und derart ausgelegt ist, dass die Digitaldaten DO1 aus der Impulsphasendifferenzcodierungsschaltung 2 heraus nach außen ausgegeben werden.
Der Zähler 12, das Latch 14, der Impulswähler 16, der Codierer 18 und die Signalverarbeitungsschaltung 19 sind in einem Logikschaltungsmodul konstruiert, welches als ”Codierungsblock” bezeichnet wird, der dem Bezugszeichen 3 zugeordnet ist.
Insbesondere beginnt bei der Impulsphasendifferenzcodierungsschaltung 12 die Ringgatterverzögerungsschaltung 10 damit, die Anstiegsflanke des Impulssignals PA zirkulieren zu lassen, wenn der Pegel des Impulssignals PA auf den hohen Pegel umgeschaltet wird. D. h., die Anstiegsflanke des Impulssignals PA zirkuliert durch das NICHTUND-Gatter NICHTUND und die Inverter INVa1 bis INVan, während das Impulssignal PA auf dem hohen Pegel gehalten wird.
Die Anzahl von Malen der Zirkulation der Anstiegsflanke wird von dem Zähler 12 gezählt. Wenn der Pegel des von der Steuerschaltung 4 erzeugten Impulssignals PB auf den hohen Pegel geändert wird, wird das gezählte Ergebnis des Zählers 12 in die binären Digitaldaten umgewandelt, um von dem Latch 14 gespeichert zu werden.
Wenn der Pegel des Impulssignals PB auf den hohen Pegel geändert wird, wird die Zirkulationsposition, welche die eingegebene Anstiegsflanke des Impulssignals PA in der Ringgatterverzögerungschaltung 10 erreicht hat, von dem Impulswähler 16 erfasst. Die Zirkulationsposition der Anstiegsflanke wird dann, wenn der Pegel des Impulssignals PB auf den hohen Pegel geändert wurde, von dem Codierer 18 in die binären Digitaldaten umgewandelt.
Entsprechend den von dem Latch 14 gespeicherten Digitaldaten und den von dem Codierer 18 Ausgegebenen werden die Digitaldaten DO1 entsprechend einer Zeit Tc zwischen der Anstiegsflanke des Impulssignals PA und derjenigen des Impulssignals PB von der Signalverarbeitungsschaltung 19 erzeugt. Die Zeit Tc entspricht einer Phasendifferenz zwischen den Impulssignalen PA und PB.
Die Digitaldaten DO1 stellen die Zahl von Stufen (NICHTUND-Gatter und Inverter) dar, durch welche das Impulssignal PA während der Zeit Tc hindurchtritt.
Die Digitaldaten DO1 werden von der Signalverarbeitungsschaltung 19 durch die Datenausgangsleitung 20 ausgegeben.
Beispielsweise wird angenommen, dass die Anzahl von Stufen (die Summe des NICHTUND-Gatters und der Inverter INVa1 bis INVan) 15 beträgt, wobei die von jeweils dem Latch 14 und dem Codierer 18 ausgegebenen Digitaldaten 4 Bits betragen. Unter dieser Annahme subtrahiert die Signalverarbeitungsschaltung 19 die 4-Bit-Daten von den 4-Bit-Daten, die von dem Codierer 18 ausgegeben werden, um 4-Bit-Daten zu erzeugen. Nachfolgend kombiniert die Signalverarbeitungsschaltung 19 die erzeugten 4-Bit-Daten als niederwertige 4-Bits der Digitaldaten mit den von dem Latch 14 gespeicherten 4-Bit-Daten als höherwertige 4-Bits der Digitaldaten, wodurch die Digitaldaten von 8 Bits als die Digitaldaten DO1 erzeugt werden.
Darüber hinaus ist jede der invertierenden Schaltungen, welche das NICHTUND-Gatter NICHTUND und die Inverter INVa1 bis INVan bilden, mit einer Spannungsversorgungsleitung 10a verbunden, durch welche das NICHTUND-Gatter NICHTUND und die Inverter INVa1 bis INVan mit einer Spannung bzw. Energie versorgt werden. Die Spannungsversorgungsleitung 10a ist mit dem einen Eingangsanschluss 2a der Impulsphasendifferenzcodierungsschaltung 2 verbunden, welcher ein Spannungssignal Vin zur A/D-Umwandlung eingegeben wird. D. h., es wird das Spannungssignal Vin jeder der invertierenden Schaltungen (NICHTUND-Gatter und Inverter INVa1 bis INVan) als ein Versorgungsspannungssignal angelegt.
Die Verzögerungszeit jeder der invertierenden Schaltungen NICHTUND und INVa1 bis INVan hängt von dem daran angelegten Spannungssignal (Versorgungsspannungssignal) Vin derart ab, dass die von der Datenausgangsleitung 20 ausgegebenen Digitaldaten sich in Abhängigkeit des Spannungspegels des Spannungssignals Vin ändern. Ein konstant Halten der Zeit Tc ermöglicht, dass die Digitaldaten DO1 dem Spannungssignal Vin entsprechen.
Mit dem Merkmal besitzt bei dem A/D-Wandler 1 die Steuerschaltung 4 vorzugsweise die in 2 dargestellte Struktur. D. h., die Steuerschaltung 4 ist mit einem Oszillator 22 versehen, welcher betriebsbereit ist, ein Signal CK zu erzeugen, welches mit einer bestimmten Bezugsfrequenz oszilliert. Die Steuerschaltung 4 ist mit einem Zähler 24 versehen, welcher mit dem Oszillator 22 verbunden und betriebsbereit ist, die Bezugsfrequenz des oszillierenden Signals CK zu zählen. Die Steuerschaltung 4 ist mit einem Decodierer 26 versehen, welcher mit dem Zähler 24 verbunden und betriebsbereit ist, die Impulssignale PA und PB auf der Grundlage des gezählten Ergebnisses periodisch zu erzeugen. Der Decodierer 26 ist betriebsbereit, die Zeit Tc zwischen jeder Anstiegsflanke jedes Impulssignals PA und jeder Anstiegsflanke jedes Impulssignals PB beständig konstant zu halten (vgl. 3A).
Diese Struktur der Steuerschaltung 4 führt dazu, dass, wie in 3A dargestellt, die Digitaldaten DO1 entsprechend dem Spannungsspegel des Spannungssignals Vin von der Impulsphasendifferenzcodierungsschaltung 2 ausgegeben werden. Die A/D-Umwandlungsoperationen des A/D-Wandlers 1 werden gleichzeitig mit den Perioden der Impulssignale PA und PB periodisch derart durchgeführt, dass die Digitaldaten DO1 in Abhängigkeit der Änderung des Spannungspegels des Spannungssignals Vin sich aufeinander folgend wie die Digitalwerte von D0, D1, D2, ... ändern.
Je größer die Zeit Tc von der ansteigenden Flanke jedes Impulssignals PA und derjenigen jedes Impulssignals PB ist, desto größer ist die Auflösung der Digitaldaten DO1. Beispielsweise ermöglicht die Verdopplung der Zeit Tc ein Halbieren der Spannung für jedes Bit der Digitaldaten DO1.
Dieses Merkmal sorgt dafür, dass das Einstellen der Zeit Tc ein gewünschtes Festlegen der Auflösung des A/D-Wandlers gestattet, wodurch leicht eine hohe Auflösung des A/D-Wandlers 1 erzielt wird. Da darüber hinaus der A/D-Wandler 1 vorzugsweise keine analogen Schaltungen aufweist, verspricht ein Voranschreiten von feineren Technologien der Digitalschaltungen, dass die Größe des A/D-Wandlers 1 weiter miniaturisiert wird.
Die Struktur des A/D-Wandlers 1 verwendet beide Impulssignale PA und PB als Steuersignale für die A/D-Umwandlungsoperation. Bei dieser Struktur kann das Impulssignal PB lediglich als das Steuersignal verwendet werden. In diesem Fall zeigt wie in 3B dargestellt das Impulssignal PA den Beginn der A/D-Umwandlungsoperationen an.
Diese Modifizierung des A/D-Wandlers 1 ermöglicht es der Signalverarbeitungsschaltung 19, Stücke von Digitaldaten entsprechend den Invertallen TC1, TC2, TC3 ... der Impulssignale PA und PB an den Anstiegsflanken der Impulssignale B jeweils zu liefern. Somit gestattet die Subtraktion zwischen jedem Paar von zueinander benachbarten Digitaldaten entsprechend den in der Zeit zueinander benachbarten Intervallen, dass die Digitaldaten DO1 erlangt werden.
Um jedes Impulsintervall TD der Impulssignale PB konstant zu halten, welches durch den Ausdruck ”TCn – TC(n – 1), wobei n eine ganze Zahl ist, die größer oder gleich 2 ist”, definiert ist, werden die Digitaldaten DO1 entsprechend dem Spannungspegel des Spannungssignals Vin bereitgestellt. Je größer jedes Impulsintervall TD ist, desto größer ist die Auflösung der Digitaldaten DO1.
Insbesondere besitzt bei dieser Ausführungsform wie in 1 und 4 dargestellt der A/D-Wandler 1 eine Spannungsversorgungsleitung 3a, welche mit dem anderen Eingangsanschluss 2b und dem Codierungsblock 3 verbunden ist, der sich aus dem Zähler 12, dem Latch 14, dem Impulswähler 16, dem Codierer 18 und der Signalverarbeitungsschaltung zusammensetzt. Durch den anderen Eingangsanschluss 2b und die Spannungsversorgungsleitung 3a wird eine Versorgungsspannung (Ansteuerungsspannung) VDDL, welche vorzugsweise konstant ist, angepasst, um an den Codierungsblock 3 angelegt zu werden.
Ein Festlegen des Spannungspegels der Versorgungsspannung VDDL des Codierungsblocks 3 auf einen bestimmten hohen Pegel ermöglicht, dass die Operationsgeschwindigkeit des Zählers 12 hoch gehalten wird. Dieses Merkmal garantiert normale Operationen des A/D-Wandlers 1 sogar dann, wenn der Spannungspegel des Spannungssignals Vin, welches einer A/D-Wandlung zu unterziehen ist, niedrig ist. Dies liegt daran, dass die Ringgatterverzögerungsschaltung 10 wie oben dargelegt eine sehr einfache Struktur besitzt, so dass eine minimale Betriebsspannung des Zählers 12 gegenüber derjenigen der Ringgatterverzögerungsschaltung 10 größer ist. Die minimale Betriebsspannung des Zählers 12 ist als minimaler Wert der Versorgungsspannung definiert, welche erfordert wird, um es dem von der Ringgatterverzögerungsschaltung 10 ausgegebenen Impulssignal zu ermöglichen, normal gezählt zu werden. Dies führt zu einer Ausdehnung eines Eingangsspannungsbereichs, den der A/D-Wandler 1 einer A/D-Wandlung auf die Seite einer niedrigen Spannung davon unterzieht.
Insbesondere setzt sich bei der ersten Ausführungsform jede der invertierenden Schaltungen (NICHTUND-Gatter NICHTUND, Inverter INVa1 bis an) aus CMOS-Transistoren zusammen, und der Zähler 12 und/oder der Impulswähler 16 des Codierungsblocks 3 setzt sich aus ebenfalls aus CMOS-Transistoren zusammen.
5 veranschaulicht beispielsweise den Inverter INVa1 der Ringgatterverzögerungsschaltung 10. Wie in 1 dargestellt, ist der Inverter INVa1 mit einem Inverter 30 versehen, der sich aus einem Paar komplementärer Transistoren (einem p-Kanal-Transistor 30pT und einem n-Kanal-Transistor 30nT) zusammensetzt, wobei das Source des n-Kanal-Transistors 30nT mit dem Drain des p-Kanal-Transistors 30pT und die Gates miteinander verbunden sind. Die Gates der Transistoren 30nT und 30pT dienen als Eingangsanschlüsse 32 des Inverters 30. Das Source des p-Kanal-Transistors 30pT ist mit der Spannungversorgungsleitung 10a verbunden, welcher das Spannungssignal Vin der Ringgatterverzögerungsschaltung 10 angelegt wird, und der Drain des n-Kanal-Transistors 30nT ist mit einer Masseleitung 10b verbunden. Die Spannungsversorgungsleitung 10a und die Masseleitung 10b entsprechen einem ersten Paar von Spannungversorgungsleitungen.
Der Drain des p-Kanal-Transistors 30pT dient als Ausgangsanschluss und ist mit einer Ausgangsleitung 34 verbunden. In 5 stellt Bezugszeichen 36 einen kapazitiven Widerstand bzw. Kondensator (capacitance) zwischen der Ausgangsleitung 34 und der Masseleitung 10b dar.
Ähnlich veranschaulicht 6 beispielsweise den Zähler 12 des Codierungsblocks 3. Wie in 6 dargestellt ist der Zähler 3 mit einem Inverter 40 versehen, der sich aus einem Paar komplementärer Transistoren (einem p-Kanal-Transistor 40pT und einem n-Kanal-Transistor 40nT) zusammensetzt, welche dieselben Verbindungsbeziehungen wie die in einem Paar vorkommenden komplementären Transistoren 30pT und 30nT besitzen. Die Gates der Transistoren 40nT und 40pT dienen als Eingangsanschluss 42 des Inverters 40. Das Source des p-Kanal-Transistors 40pT ist mit der Spannungsversorgungsleitung 3a verbunden, welcher die Versorgungsspannung VDDL des Codierungsblocks 3 angelegt wird, und der Drain des n-Kanal-Transistors 30nT ist mit einer Masseleitung 3b verbunden. Der Drain des p-Kanal-Transistors 40pT dient als Ausgangsanschluss und ist mit einer Ausgangsleitung 44 verbunden. In 6 stellt Bezugszeichen 46 einen kapazitiven Widerstand bzw. Kondensator (capacitance) zwischen der Ausgangsleitung 44 und der Masseleitung 3b dar. Die Spannungversorgungsleitung 3a der Masseleitung 3b entspricht einem zweiten Paar von Spannungsversorgungsleitungen.
Wie in 1, 4 bis 6 dargestellt, werden bei dieser Ausführungsform die Masseleitung 3b des Codierungsblocks 3 gemeinsam mit der Masseleitung 10b der Ringgatterverzögerungsschaltung 10 genutzt. Die gemeinsamen Masseleitungen 3b und 10b sind mit einem Masseanschluss 2c der Impulsphasendifferenzcodierungsschaltung 2 verbunden.
Insbesondere werden bei dem A/D-Wandler 1 der ersten Ausführungsform die Schwellenwertspannungen der n-Kanal-Transistoren 30nT und 40nT und jene der p-Kanal-Transistoren 30pT und 40pT als ”Vthn” bzw. ”Vthp” bezeichnet. Darüber hinaus wird angenommen, dass die Absolutwerte der Schwellenwertspannungen Vthn und Vthp als |Vthn| und |Vthp| dargestellt werden, und die Summe der Absolutwerte |Vthn| und |Vthp| der Schwellenwertspannungen Vthn und Vthp wird dargestellt als ”Vmax”. Bei diesen Annahmen ist die Versorgungsspannung VDDL des Codierungsblocks 3 auf einen Bereich gleich oder kleiner als Vmax festgelegt, und der Eingangsspannungsbereich des Spannungssignals Vin, welcher bzw. welches der A/D-Wandler 1 umwandelt, ist auf einen Bereich gleich oder kleiner als Vmax festgelegt. D. h., der Bereich der Versorgungsspannung VDDL ist durch die Gleichung ”VDDL ≤ Vmax (= |Vthn| + |Vthp|)” dargestellt, und der Eingangsspannungsbereich des Signals Vin ist durch die Gleichung ”Vin ≤ Vmax (= |Vthn| + |Vthp|)” dargestellt.
Um sowohl die Versorgungsspannung VDDL als auch den Eingangsspannungsbereich des Spannungssignals Vin des A/D-Wandlers 1 klein zu machen, ist es insbesondere möglich, sowohl die Versorgungsspannung VDDL als auch den Eingangsspannungsbereich des Spannungssignals Vin klein zu gestalten, so dass die Gleichung ”Vin ≤ |Vthn| + |Vthp|” erfüllt wird.
Bei der Struktur des A/D-Wandlers 1 wird angenommen, dass ein Eingangssignal Ro, welches einen Eingangsspannungsbereich zwischen einem Pegel einer hohen Spannung von Vin und einem Pegel einer niedrigen Spannung von 0 V (Volt) aufweist, dem Eingangsanschluss 42 des Inverters 40 eingegeben wird, welcher den Codierungsblock 3 bildet.
Bei dieser Annahme befinden sich dann, wenn das Eingangssignal Ro auf dem Pegel der niedrigen Spannung von 0 (V) gehalten wird, was in 6 jeweils als Zeitabschnitt bzw. Zeitperiode ”a” veranschaulicht ist, der p-Kanal-Transistor 40pT in einem eingeschalteten Zustand und der n-Kanal-Transistor 40nT in einem ausgeschalteten Zustand. Während das Eingangssignal Ro von dem Pegel der niedrigen Spannung auf den Pegel der hohen Spannung umgeschaltet wird, was in 6 jeweils als Zeitabschnitt ”b” dargestellt wird, wird dann, wenn der Spannungspegel des Eingangssignals Ro den Absolutwert der Schwellenwertspannung Vthp überschreitet, der p-Kanal-Transistor 40pT ausgeschaltet. Nachfolgend überschreitet der Spannungspegel des Eingangssignals Ro den Absolutwert der Schwellenwertspannung Vthn, und es wird der n-Kanal-Transistor 40nT eingeschaltet. Diese Schaltoperationen veranlassen, das ein Entladestrom Yc über den p-Kanal-Transistor 40pT zu dem Kondensator 46 fließt.
Als nächstes befinden sich dann, wenn das Eingangssignal Ro auf dem Pegel der hohen Spannung von Vin gehalten wird, was in 6 jeweils als Zeitabschnitt ”c” dargestellt wird, der p-Kanal-Transistor 40pT in einem ausgeschalteten Zustand und der n-Kanal-Transistor 40nT in einem eingeschalteten Zustand. Während das Eingangssignal Ro von dem Pegel der hohen Spannung auf den Pegel der niedrigen Spannung umgeschaltet wird, was in 6 jeweils als Zeitabschnitt ”d” dargestellt wird, wird dann, wenn der Spannungspegel des Eingangssignals Ro auf einen Wert von weniger als dem Absolutwert der Schwellenwertspannung Vthn abfällt, der n-Kanal-Transistor 40nT ausgeschaltet. Nachfolgend fällt der Spannungspegel des Eingangssignals Ro auf einen Wert von weniger als dem Absolutwert der Schwellenwertspannung Vthp ab, und es wird der p-Kanal-Transistor 40pT eingeschaltet. Diese Schaltoperationen veranlassen, dass ein Ladestrom Yb über den p-Kanal-Transistor 40pT zu dem Kondensator 46 fließt.
Insbesondere ermöglicht es bei der Struktur des A/D-Wandlers 1 die Festlegung der Versorgungsspannung VDDL des Codierungsblocks 3 zur Erfüllung der Gleichung ”VDDL ≤ |Vthn| + |Vthn|”, dass der p-Kanal-Transistor 40pT und der n-Kanal-Transistor 40nT nicht gleichzeitig eingeschaltet sind (vgl. 7). D. h., es werden Typen von Strömen, welche durch den Inverter 40 während der Zeitabschnitte bzw. Perioden ”a”, ”b”, ”c” und ”d” fließen, in der folgenden Tabelle 1 dargestellt. Tabelle 1

VDD ≤ |Vthp| + |Vthn|

a b c d

kein Fluss Entladestrom (Yc) kein Fluss Ladestrom (Yb)
Nebenbei bemerkt, der Entladestrom Yc kann während des Zeitabschnitts ”c” fließen, und der Entladestrom Yb kann während des Zeitabschnitts ”a” fließen.
Im Vergleich mit der Struktur des A/D-Wandlers 1 wird angenommen, dass der Bereich der Versorgungsspannung VDDL auf einen Bereich festgelegt ist, der größer als Vmax (= |Vthn| + |Vthp|) ist.
Entsprechend dieser Annahme zeigt 8 einen Graphen, welcher eine Beziehung zwischen der Ausgangsspannung Vout des Inverters 300 und der Spannung des Eingangsanschlusses 320 davon darstellt, wenn das Spannungssignal Vin dem Eingangsanschluss 320 des Inverters 300 eingegeben wird. Die vertikale Achse zeigt die Ausgangsspannung Vout an, und die horizontale Achse stellt die Spannung des Eingangsanschlusses 320 dar.
Während wie in 13 und 8 dargestellt der Spannungspegel des Eingangssignals Ro der Spannungspegel des Spannungssignals Vin ist, kann der Spannungspegel des Eingangsanschlusses 320 des Inverters 300 auf einen Spannungspegel Vboth innerhalb eines Spannungsbereichs VA umgeschaltet werden, welcher veranlassen kann, dass der p-Kanal-Transistor 100pT und der n-Kanal-Transistor 100nT gleichzeitig eingeschaltet sind (siehe den fettgedruckten Pfeil in 8).
Da der Spannungspegel des Spannungssignals Vin innerhalb des Spannungsbereichs VA gehalten werden kann, kann dies dazu führen, dass ein Tunnelstrom Ya konstant zwischen der Spannungsversorgungsleitung L100 und der Masseleitung L200 fließt (siehe 8). Dies kann zu einem Ansteigen des Leistungsverbrauchs des A/D-Wandlers führen.
Es wird beispielsweise angenommen, dass ein derartiger A/D-Wandler, welcher in 13 offenbart ist, sich aus CMOS-Schaltungen zusammensetzt, welches jeweils die in etwa auf 1 (V) festgelegte Schwellenwertspannung Vthn und die in etwa auf –1 (V) festgelegte Schwellenwertspannung Vthp aufweisen, und dass die Versorgungsspannung VDDL auf 5 (V) festgelegt ist, was größer als Vmax (= |Vthn| + |Vthp|) ist.
Wenn bei dieser Annahme das der Ringgatterverzögerungsschaltung eingegebene Spannungssignal Vin sich innerhalb des Bereichs zwischen 0 (V) und 5 (V) ändert, wird der Stromverbrauch IDDL basierend auf der Versorgungsspannung VDDL durch eine fettgedruckte Linie in 9 dargestellt, welche eine Vielzahl von schwarzen Kreisen ”•” verbindet. Wenn wie in 9 deutlich dargestellt das Spannungssignal Vin in etwa 2,5 (V) erreicht, steigt der Stromverbrauch IDDL infolge des Betrags des Tunnelstroms Ya dramatisch an. In 9 stellt eine Linie, welche eine Vielzahl von Quadraten ”☐” verbindet, einen Stromverbrauch IDDL basierend auf der Versorgungsspannung VDDL dar, wenn die Versorgungsspannung VDDL gleich dem Spannungspegel des Spannungssignal Vin ist.
Jedoch ist bei der ersten Ausführungsform wie in 7 und Tabelle 1 deutlich dargestellt die Versorgungsspannung VDDL des Codierungsblocks 3 gleich oder kleiner als die Summe der Absolutwerte der Schwellenwertspannungen Vthn und Vthp. Die Spannungspotentialdifferenz zwischen der Spannung von ”Vthn + |Vthp|” und der Versorgungsspannung VDDL blockiert den Fluss eines Tunnelstroms zwischen der Spannungsversorgungsleitung 3a und der Masseleitung 3b unabhängig des Pegels des Eingangssignals Ro, wodurch ermöglicht wird, dass der Stromverbrauch in dem Inverter 40 sich verringert.
Wenn sich jedes der Elemente des Codierungsblocks 3 aus logischen Gattern wie Invertern darin zusammensetzt (siehe 6), können die logischen Gatter gemeinsam die Wirkungen des Verringerns eines Stromverbrauchs darin jeweils liefern. Dies liegt daran, dass die Versorgungsspannung VDDL des Codierungsblocks 3 festgelegt ist, der Gleichung ”VDDL ≤ |Vthn| + |Vthp|” zu genügen, so dass dann, wenn irgendein Spannungspegel des Eingangssignals Vin jedem der logischen Gatter eingegeben wird, es schwierig sein kann, sowohl den p-Kanal-Transistor als auch den n-Kanal-Transistor einzuschalten, welche jedes der logischen Gatter bilden.
Dies verhindert, dass ein Tunnelstrom zwischen der Spannungsversorgungsleitung 3a und der Masseleitung 3b fließt, wenn jedes der logischen Gatter arbeitet, wobei es zugelassen wird, dass der Energie- bzw. Leistungsverbrauch in dem Codierungsblock 3 sich verringert.
Auf ähnliche Weise ermöglicht es bei der ersten Ausführungsform die Festlegung des Eingangsspannungsbereichs des Spannungssignals Vin, die Gleichung ”VDDL ≤ Vthn + |Vthn|” zu erfüllen, so dass der p-Kanal-Transistor 30pT und der n-Kanal-Transistor 30nT von jeder der invertierenden Schaltungen (siehe 5) nicht gleichzeitig eingeschaltet ist (siehe 7). Dies verhindert, dass ein Tunnelstrom zwischen der Spannungsversorgungsleitung 10a und der Masseleitung 10b fließt, wodurch es erlaubt wird, dass sich der Energie- bzw. Leistungsverbrauch in der Ringgatterverzögerungsschaltung 10 verringert.
Wie oben beschrieben erlaubt es der A/D-Wandler 1 der ersten Ausführungsform, dass sich der Energie- bzw. Leistungsverbrauch in der Gesamtheit des Wandlers 1 bestimmt verringert.
Bei der ersten Ausführungsform liefert die Einstellung sowohl der Versorgungsspannung VDDL als auch des Eingangsspannungsbereichs des Spannungssignals Vin die durch die Gleichung ”Vin ≤ |Vthn| + |Vthp|” dargestellte Beziehung. Entsprechend einer Modifizierung erlaubt die Einstellung sowohl der Schwellenwertspannungen Vthn als auch Vthp, dass sich Vmax erhöht (siehe 10).
Zweite Ausführungsform
Ein A/D-Wandler einer zweiten Ausführungsform der vorliegenden Erfindung besitzt im Wesentlichen dieselbe Struktur wie die Struktur des A/D-Wandlers 1 der ersten Ausführungsform mit der Ausnahme der Festlegung des Eingangsspannungsbereichs des Spannungssignals Vin und der Versorgungsspannung VDDL. Elemente des A/D-Wandlers der zweiten Ausführungsform sind mit denselben Bezugszeichen wie bei dem in 1 usw. dargestellten A/D-Wandler 1 bezeichnet. Bei dem A/D-Wandler der zweiten Ausführungsform ist die Versorgungsspannung VDDL auf einen Bereich gleich oder größer als Vmax (= |Vthn| + |Vthp|) festgelegt, und der Eingangsspannungsbereich des Spannungssignals Vin und die Versorgungsspannung VDDL sind derart festgelegt, dass die durch die folgende Gleichung dargestellte Beziehung erfüllt wird: VDDL – |Vthp| ≤ Vin ≤ VDDL
Diese Beziehung des Spannungssignals Vin und der Versorgungsspannung VDDL ermöglicht es, dass der p-Kanal-Transistor 40pT und der n-Kanal-Transistor 40nT von zumindest einem der logischen Gatter in dem Codierungsblock 3 nicht gleichzeitig eingeschaltet sind, während der Pegel des Eingangssignals Ro auf dem hohen Pegel gehalten wird.
Dies liegt daran, dass dann, wenn das dem Codierungsblock 3 von der Ringgatterverzögerungsschaltung 10 eingegebene Eingangssignal Ro den hohen Pegel aufweist, die Spannung des Eingangssignals Ro gleich oder größer als eine Spannung ist, die durch die Gleichung ”VDDL – |Vthp|” dargestellt wird (siehe die fettgedruckten Pfeile in 11).
Dies veranlasst, dass ein Zeitabschnitt bzw. eine Zeitperiode, während der der Spannungspegel des Eingangssignals innerhalb des Bereichs von VA liegt, kurz ist, wodurch verhindert wird, dass ein konstanter Tunnelstrom zwischen der Spannungsversorgungsleitung 2b und der Masseleitung 3b (Masseanschluss 2c) fließt.
Wie oben beschrieben ermöglicht der A/D-Wandler der zweiten Ausführungsform, dass der Leistungsverbrauch in der Gesamtheit des Wandlers 1 sich bestimmt verringert.
Dieser Effekt ist klar, da entsprechend 9 der Stromverbrauch IDDL basierend auf der Versorgungsspannung VDDL, dargestellt als die Linie, welche die Quadrate ”☐” verbindet, entsprechend dem Fall des Festlegens von ”VDDL = Vin” kleiner ist als derjenige, welcher auf der Versorgungsspannung VDDL, dargestellt als die Linie, welche die schwarzen Kreise ”•” verbindet, basiert.
Nebenbei bemerkt, bei den A/D-Wandlern der ersten und zweiten Ausführungsformen entspricht vorzugsweise die Ringgatterverzögerungsschaltung 10 einer Impulsverzögerungsschaltung, und der Codierungsblock 3 entspricht vorzugsweise einem logischen Gatter (einer logischen Schaltung). Die Zeit Tc zwischen der Anstiegsflanke des Impulssignals PA und derjenigen des Impulssignals PB oder die durch den Ausdruck ”TCn – TC(n – 1)” definierte Zeit TD entspricht einer Festlegungszeit.
Es wird bei den A/D-Wandlern der ersten und zweiten Ausführungsformen bevorzugt, dass der Zähler 12 und die Ringgatterverzögerungsschaltung 10 derart konstruiert sind, dass eine Betriebsfrequenz (Betriebsperiode) des Zählers 12 hinreichend schneller als eine Oszillationsperiode ist, die dafür benötigt wird, dass die Anstiegsflanke des Impulssignals PA einmal durch die invertierenden Schaltungen in der Ringgatterverzögerungsschaltung 10 zirkuliert.
Insbesondere ist es möglich, den Zähler 12 selbst schneller zu betreiben. Auf eine andere Art, die Operationsgeschwindigkeit des Zählers 12 zu erhöhen, kann die Anzahl Nrdu von Stufen der invertierenden Schaltungen, welche die Ringgatterverzögerungsschaltung 10 bilden, größer als die Anzahl Ncgt von Stufen von logischen Gattern in einem kritischen Pfad in dem Zähler 12 sein.
Der kritische Pfad stellt den längsten Pfad von allen Pfaden von dem Eingangsanschluß des Zählers 12 zu dem Ausgangsanschluß des Zählers 12 dar. D. h., die Anzahl Ncgt von Stufen der logischen Gatter, durch welche ein dem Eingangsanschluss eingegebenes und entlang des kritischen Pfads übertragenes Signal hindurchtritt. Der Zähler 12 ist als herkömmlicher synchroner Zähler konstruiert, der sich aus einer Vielzahl von Stufen von D-Typ-Flip-Flops (D-FF), einer Vielzahl von Invertern INV, einer Vielzahl von UND-Gattern UND und einer Vielzahl von Schaltern SW zusammensetzt. Die Struktur des synchronen Zählers 12 mit Ausnahme der Anzahl Ncgt von Stufen der logischen Gatter in dem kritischen Pfad ist wohl bekannt, so dass die Beschreibung der Struktur des synchronen Zählers 12 ausgelassen wird. C0 bis C(Ncgt + 1) stellen die vorbestimmten Bits von binären Digitaldaten dar, welche von dem Zähler 12 ausgegeben werden. D. h., die Anzahl von C(Ncgt + 1) Bits von binären Digitaldaten wird von dem Zähler 12 ausgegeben.
Bei dieser in 12 dargestellten Struktur wird es bevorzugt, dass die Anzahl Nrdu von Stufen der invertierenden Schaltungen und die Anzahl Ncgt von Stufen der logischen Gatter in dem kritischen Pfad die Beziehung erfüllt, welche durch den Ausdruck ”Nrdu ≥ 1,5 × Ncgt” dargestellt wird. Es wird mehr bevorzugt, dass die Anzahl Nrdu von Stufen der invertierenden Schaltungen und die Anzahl Ncgt von Stufen der logischen Gatter in dem kritischen Pfad die Beziehung erfüllen, welche durch den Ausdruck ”Nrdu ≥ 2,0 × Ncgt” dargestellt wird.
Da die Anzahl Nrdu von Stufen der invertierenden Schaltungen größer als die Anzahl Ncgt von Stufen der logischen Gatter in dem kritischen Pfad ist, ist die Operationsgeschwindigkeit des Zählers 12 hinreichend schneller als diejenige der Oszillationsperiode der Ringgatterverzögerungsschaltung 10. Dies führt dazu, dass ein minimaler Wert der Versorgungsspannung VDDL, welche zum Zählen der Anzahl von Malen der Zirkulation der Anstiegsflanke des Impulssignals PA erfordert wird, auf einen niedrigen Wert festgelegt wird. Mit anderen Worten, es wird der minimale Wert der Versorgungsspannung VDDL erfordert, um den A/D-Wandler dazu zu veranlassen, die A/D-Wandlungsoperationen auszuführen.
Ein Verringern des minimalen Werts der Versorgungsspannung VDDL gestattet, dass der Energie- bzw. Leistungsverbrauch des A/D-Wandlers sich weiter verringert.
Der Entwurf der Ringgatterverzögerungsschaltung 10 zur Erhöhung der Anzahl Nrdu der Stufen der Inverter erweitert die Oszillationsperiode. Die Erweiterung der Oszillationsperiode verringert die Operationsperiode des Zählers 12, wodurch der Leistungsverbrauch des A/D-Wandlers sich weiter verringert.
Kürzlich wurde in Betracht gezogen, dass eine überall zu findende Batterie mit einer geringen Energie- bzw. Leistungskapazität eine elektronische Vorrichtung zum Arbeiten bringt. Die überall zu findende Batterie erzeugt Energie bzw Leistung auf der Grundlage von Solarlicht, Körperwärme, Fußoperationen oder dergleichen. Die A/D-Wandler der vorliegenden Erfindung sind mit einem niedrigen Energie bzw. Leistungsverbrauch betriebsbereit, so dass die A/D-Wandler für den Betrieb mit den überall zu findenden Batterien sehr geeignet sind. Die A/D-Wandler der vorliegenden Erfindung sind sogar dann mit einem niedrigen Energie- bzw. Leistungsverbrauch betriebsbereit, wenn jede der Komponenten der A/D-Wandler eine digitale Schaltung wie eine CMOS-Schaltung ist. Dies führt dazu, dass jeder der A/D-Wandler der vorliegenden Erfindung basierend auf der überall zu findenden Batterie ohne Verwendung von Spannungserhöhungsschaltungen (step-up-circuits) arbeitet.
Wenn jeder der A/D-Wandler der vorliegenden Erfindung mit der darin installierten überall zu findenden Batterie arbeitet, könnte es zu einem Neben- bzw. Übersprechen der von der Spannungsversorgungsschaltung der überall zu findenden Batterie erzeugten Rauschsignalkomponenten mit dem Spannungssignal Vin führen. Sogar dann, wenn ein Neben- bzw. Übersprechen der von der Spannungsversorgungsschaltung der überall zu findenden Batterie erzeugten Rauschsignalkomponenten mit dem Spannungssignal Vin auftritt, besitzt jeder der A/D-Wandler, welche die Ringgatterverzögerungsschaltung der vorliegenden Erfindung aufweisen, eine Filterfunktion zur Eliminierung von Hochfrequenzkomponenten aus dem Eingangsspannungssignal Vin. Diese Filterfunktion wird detailliert in dem U.S.-Patent Nr. 6,509,861 offenbart, welche durch Bezugnahme vollständig hier aufgenommen ist.
Wenn einer der A/D-Wandler der vorliegenden Erfindung für die in dem U.S.-Patent Nr. 6,255,976 offenbarte Sensorschaltung verwendet wird und der verwendete A/D-Wandler auf der Grundlage der darin installierten überall zu findenden Batterie arbeitet, kann es zu einem Nebensprechen eines Rauschsignals, welches Niederfrequenzrauschkomponenten hervorgerufen in der Sensorschaltung enthält, mit dem Spannungssignal Vin führen. Sogar dann, wenn es zu einem Nebensprechen der Niederfrequenzrauschkomponenten mit dem Spannungssignal Vin kommt, führt irgendeiner der A/D-Wandler ein Verfahren zum Eliminieren von Niederfrequenzrauschkomponenten aus dem Eingangsspannungssignal Vin entsprechend den in dem U.S.-Patent Nr. 6,255,976 , welches vollständig hierin durch Bezugnahme aufgenommen ist, offenbarten Prozeduren aus. Dieses Ausführen der Prozeduren zum Eliminieren von Niederfrequenzrauschkomponenten ermöglicht es, dass sich der Einfluß der Niederfrequenzrauschkomponenten in Bezug auf das Spannungssignal Vin verringert.
Wie oben beschrieben, wurden die ersten und zweiten Ausführungsformen als oben dargelegte Beispiele erläutert, und die vorliegende Erfindung kann verschiedene Typen von Modifizierungen enthalten.
D. h., es kann anstelle der Ringgatterverzögerungsschaltung 10 eine Impulsgatterverzögerungsschaltung verwendet werden, welche eine Funktion zum aufeinander folgenden Invertieren eines Impulssignals besitzt, während es in Abhängigkeit eines Spannungssignals Vin verzögert wird, welches der Impulsgatterverzögerungsschaltung angelegt wird.
Darüber hinaus kann anstelle der Ringgatterverzögerungsschaltung 10 eine Impulsgatterverzögerungsschaltung verwendet werden, welche eine gerade Anzahl von Stufen von Invertern besitzt. Die Ringgatterverzögerungsschaltung, welche die gerade Anzahl von Stufen von Invertern besitzt, läßt eine Hauptimpulsflanke bzw. eine Rücksetzimpulsflanke durch die gerade Anzahl der Inverter zirkulieren. Im Vergleich mit der Struktur der Ringgatterverzögerungsschaltung, welche die gerade Anzahl von Stufen von Invertern aufweist, besitzt die in 1 dargestellte Ringgatterverzögerungsschaltung einen Vorteil bezüglich des Energie- bzw. Leistungsverbrauchs. Dies liegt daran, dass die Ringgatterverzögerungsschaltung, welche die gerade Anzahl von Stufen von Invertern aufweist, einen Typ der Anstiegsimpulsflanke zirkulieren läßt. Diese Struktur ist detailliert in dem U.S.-Patent Nr. 5,416,444 offenbart, welches hierin vollständig durch Bezugnahme aufgenommen ist.
Anstelle der Ringgatterverzögerungsschaltung 10 besitzt eine Impulsverzögerungsschaltung eine Vielzahl von invertierenden Schaltungen, welche einer Vielzahl von Stufen einer Verzögerung entsprechen und seriell miteinander in einer Kaskade verbunden sind. Die Struktur der Impulsverzögerungsschaltung ist in 1A des U.S.-Patents Nr. 6,509,861 offenbart, welches vollständig durch Bezugnahme hierin aufgenommen ist.
Die Masseleitung 3b des Codierungsblocks 3 kann von der Masseleitung 10b der Ringgatterverzögerungsschaltung 10 getrennt sein. In diesem Fall können Masseanschlüsse mit den Masseleitungen 3b bzw. 10a verbunden sein.
Während beschrieben worden ist, was gegenwärtig als Ausführungsformen und Modifizierungen der Erfindung angesehen wird, versteht es sich, dass verschiedene Modifizierungen, welche nicht beschrieben worden sind, gemacht werden können, und es ist beabsichtigt, alle derartiger Modifizierungen entsprechend dem Rahmen der Erfindung durch die beigefügten Ansprüche abzudecken.

Claims

Analog-Digital-Wandler zum Umwandeln eines analogen Spannungssignals in digitale Daten mit: einer Impulsverzögerungsschaltung, welche eine Vielzahl von invertierenden Schaltungen enthält, denen jeweils das analoge Spannungssignal durch ein erstes Paar von damit verbundenen Spannungsversorgungsleitungen eingegeben wird, wobei die invertierenden Schaltungen aufeinander folgend miteinander verbunden sind, jede invertierende Schaltung derart arbeitet, dass ein ihr eingegebenes Impulssignal invertiert wird, um eine Inversion des Impulssignals auszugeben, wobei die invertierende Operation jeder invertierenden Schaltung eine vorbestimmte Verzögerungszeit liefert und die Verzögerungszeit jeder invertierenden Schaltung von einem Pegel des Spannungssignals abhängt; einem Spannungssignaleingangsanschluss, welcher mit einer der Spannungsversorgungsleitungen des ersten Paars verbunden ist, durch welche das Spannungssignal angelegt wird; und einer logischen Schaltung, welche ein logisches Gatter und ein zweites Paar von Spannungsversorgungsleitungen aufweist, wobei die logische Schaltung auf der Grundlage einer konstanten Versorgungsspannung arbeitet, welche einer Spannungsversorgungsleitung des zweiten Paars eingegeben wird, um eine Anzahl der invertierenden Schaltungen zu erfassen, durch welche das Impulssignal innerhalb einer vorbestimmten Festlegungszeit hindurchtritt, um digitale Daten entsprechend der erfassten Anzahl der invertierenden Schaltungen zu erzeugen, wobei die Impulsverzögerungsschaltung und die logische Schaltung CMOS-Schaltungen sind, die andere der Spannungsversorgungsleitungen des ersten Paars und die andere der Spannungsversorgungsleitungen des zweiten Paars gemeinsam miteinander ausgebildet sind, das logische Gatter einen n-Kanal-Transistor mit einer Schwellenwertspannung Vthn und einen p-Kanal-Transistor mit einer Schwellenwertspannung Vthp enthält, eine Summe von Absolutwerten der Schwellenwertspannungen Vthn und Vthp als Vmax bezeichnet wird, die Versorgungsspannung als VDDL bezeichnet wird, das Spannungssignal als Vin bezeichnet wird, ein erster Bereich des Pegels des Spannungssignals und ein zweiter Bereich der Versorgungsspannung festgelegt sind, den folgenden Gleichungen zu genügen: VDDL ≥ Vmax VDDL – |Vthp| ≤ Vin ≤ VDDL wobei |Vthp| den Absolutwert der Schwellenwertspannung Vthp darstellt.
Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass das logische Gatter Transistoren entgegengesetzter Leitfähigkeitstypen enthält, welche jeweils eine Schwellenwertspannung aufweisen, und der erste Bereich des Pegels des Spannungssignals und der zweite Bereich der Versorgungsspannung festgelegt sind, zu verhindern, das die Transistoren entgegengesetzter Leitfähigkeitstypen gleichzeitig eingeschaltet sind.
Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass die Impulsverzögerungsschaltung eine Ringgatterverzögerungsschaltung derart ist, dass die in der Vielzahl vorkommenden invertierenden Schaltungen miteinander in einem Ring verbunden sind, wodurch es dem Impulssignal ermöglicht wird, durch die in der Vielzahl vorkommenden invertierenden Schaltungen zu zirkulieren, wobei die logische Schaltung einen Zähler aufweist, welcher arbeitet, um eine Anzahl von Malen einer Zirkulation des Impulssignals innerhalb der vorbestimmten Festlegungszeit zu zählen, und die Anzahl der invertierenden Schaltungen, durch welche das Impulssignal innerhalb der vorbestimmten Festlegungszeit entsprechend der von dem Zähler gezählten Anzahl von Malen der Zirkulation des Impulssignals hindurchtritt, und eine Zirkulationsposition erfasst, welche das Impulssignal in der Ringgatterverzögerungsschaltung am Ende der vorbestimmmten Festlegungszeit erreicht hat, und wobei eine Operationsperiode des Zählers schneller als eine Oszillationsperiode ist, welche für das Impulssignal erfordert wird, einmal durch die invertierenden Schaltungen in der Ringgatterverzögerungsschaltung zu zirkulieren.
Analog-Digital-Wandler nach Anspruch 3, dadurch gekennzeichnet, dass der Zähler eine Vielzahl von logischen Gattern aufweist und die Anzahl der invertierenden Schaltungen der Ringgatterverzögerungsschaltung größer als diejenige von Stufen der logischen Gatter in einem kritischen Pfad des Zählers ist.
Analog-Digital-Wandler nach Anspruch 4, dadurch gekennzeichnet, dass die Anzahl der invertierenden Schaltungen der Ringgatterverzögerungsschaltung als Nrdu bezeichnet wird, die Anzahl von Stufen der logischen Gatter in dem kritischen Pfad des Zählers als Ncgt bezeichnet wird und Nrdu und Ncgt der folgenden Gleichung genügen: Nrdu ≥ 1,5 × Ncgt
Analog-Digital-Wandler nach Anspruch 4, dadurch gekennzeichnet, dass die Anzahl der invertierenden Schaltungen der Ringgatterverzögerungsschaltung als Nrdu bezeichnet wird, die Anzahl von Stufen der logischen Gatter entlang dem kritischen Pfad des Zählers als Ncgt bezeichnet wird und Nrdu und Ncgt der folgenden Gleichung genügen: Nrdu ≥ 2 × Ncgt
Analog-Digital-Wandler nach Anspruch 3, dadurch gekennzeichnet, dass die Anzahl der invertierenden Schaltungen der Ringgatterverzögerungsschaltung ungerade ist.