DE2406662B2 - Frequenzteilerschaltung - Google Patents
FrequenzteilerschaltungInfo
- Publication number
- DE2406662B2 DE2406662B2 DE19742406662 DE2406662A DE2406662B2 DE 2406662 B2 DE2406662 B2 DE 2406662B2 DE 19742406662 DE19742406662 DE 19742406662 DE 2406662 A DE2406662 A DE 2406662A DE 2406662 B2 DE2406662 B2 DE 2406662B2
- Authority
- DE
- Germany
- Prior art keywords
- circuit
- divider
- gate
- arrangement
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Electromechanical Clocks (AREA)
- Electric Clocks (AREA)
Description
Die Erfindung betrifft eine Frequenzteilerschaltung, bestehend aus einer Anordnung von η kettenförmig
hintereinandergeschalteten Teilerstufen, die jeweils zwei gegensinnig mit den zu teilenden Signalen oder
mit den Ausgangssignalen der jeweils vorhergehenden Teilerstufe angesteuerte Torschaltungen mit nachgeordneten invertierenden Schaltungen enthalten.
Eine solche Frequenzteilerschaltung ist z. B. durch
die Dl-OS 2145911 bekannt
Die Frequenzteilung wird für die unterschiedlichsten
Anwendungen durchgeführt, beispielsweise in frequenzmodulierten Sendern, Fernsehsendern u.a. Ein besonderes Entwicklungsgebiet hat sich für die Präzisionsfrequenzteilung in elektronischen Uhren ergeben,
in denen ein sehr stabiles hochfrequentes Signal mit einem Quarzoszillator erzeugt und dessen Frequenz
dann auf eine Schwingung pro Sekunde heruntergeteilt wird, um damit einen Antriebsmotor für die
Uhrzeiger zu steuern.
Eine Frequenzteilung kann nach unterschiedlicher Prinzipien durchgeführt werden. So können beispiels
weise Relaxationsoszillatoren wie Multivibratoren Flip-Flop-Schaltungen und ähnliche Anordnungen mi
Überlagerungsfrequenzteilern eingesetzt werden, dif eine harmonische Frequenz erzeugen, welche mit eine
Grundfrequenz zur Erzeugung einer geteilten Frequen; kombiniert wird. Ferner können Zählerschaltunget
vorgesehen sein, in denen ein Kondensator schritt weise auf einen vorbestimmten Wert geladen und dam
entladen wird.
Mit der Entwicklung der integrierten Schaltungei entstanden auch in entsprechender Technik aufgebaut
IC-Frequenzteiler. Bekanntlich können in solchei Schaltungen MOS- und CMOS-Anordnungen einge
setzt werden. In elektronischen Uhren werden zu Frequenzteilung allgemein CMOS-Master-Slave-Flip
Flops (zweiflankengetriggerte Flip-Flops mit statische
eicherung) verwendet Es wurde auch beblagen, die Frequenzteilung innerhalb
2gi,wi*ea Schaltung durch Schieberegister zu
ι, die als Ringzähler geschaltet sind. r des für die Frequenzteilung allgemein bett
entstehen bei modernen Anwendungsfällen £ Probleme, beispielsweise das Erfordernis einer
pong der physikalischen Größe des Teilers und
fXeistungsbedarfs. Insbesondere bei elek*ronien,
für die die Erfindung besondere Vorteile pjtu} der Frequenzteiler einen minimalen Raumhaben.
Ferner ist es besonders bei diesem idungsfall erforderlich, daß der Frequenzteiler
|er sehr niedrigen Schwellenspannung arbeitet ,Jpgtichst wenig Leistung verbraucht, da diese
leine Miniaturbatterie geliefert wird.
emäß besteht die Aufgabe der Erfindung darin,
quenzteilerschaltung anzugeben, die sich in ^g^fjeiter Technik bei geringstmöghchem Raumbedarf,
jedoch größtmöglicher Präzision aufbauen läßt OBd eine möglichst geringe Anzahl an Bauelementen
benötigt, so daß sie infolge geringen Leistungsbedarfs eine lange Betriebszeit gewährleistet
Eine Frequenzteilerschaltung der eingangs genannten Art ist zur Lösung dieser Aufgabe erfindungsgemäß
derart ausgebildet, daß jede Teilerstufe aus der Reihenschaltung einer ersten Torschaltung, einer ersten invertierenden
Schaltung, einer zweiten Torschaltung and einer zweiten invertierenden Schaltung besteht
und daß die letzte der hintereinandergeschalteten Teilerstufen über einen Inverter mit der ersten zu einer
Ringanordnung verbunden ist
Eine Frequenzteilerschaltung nach der Erfindung erfordert eine wesentlich geringere Anzahl von Schaltelementen
als die eingangs genannte bekannte Schaltung so daß die physikalische Größe der Schaltung
und auch der Leistungsbedarf minimal gehalten werden können und niedriger liegen als bei der bekannten
Anordnung. Deshalb kann eine Schaltung nach der Erfindung sehr viel besser in integrierter Technik mit
CMOS-Anordnung aufgebaut werden.
Eine Frequenzteilerschaltung nach der Erfindung kann mit dem Teilerfaktor 2 η arbeiten, wobei η eine
beliebige ganze Zahl ist Eine einzelne Stufe der Frequenzteilerschaltung enthält dann zwei CMOS-Tor-8chaltungen,diegegensinnigdurchdiezmeilenden
Taktimpulse angesteuert werden. Das Ausgangssignal der ersten Torschaltung wird invertiert und gegebenenfalls
gespeichert und dann über die zweite Torschaltung geleitet sowie danach invertiert und gegebenenfalls
gespeichert. Beim einfachsten Anwendungsfall der Erfindung in einem Binärteiler wird das zweite invertierte
Signal als Ausgangssignal der Teilerschaltung verwendet und kann nach weiterer Invertierung an
einem zweiten Schaltungsausgang der ersten Torschaltung als Eingangssignal wieder zugeführt werden.
Eine Frequenzteilung mit einem Faktor, der größer als 2 ist wird durch kettenförmige Hintereinanderschaltung
solcher Teilerstufen möglich, wobei jede Stufe aus zwei Torschaltungen und zwei invertierenden Schaltungen
besteht, die gegebenenfalls Speichereigenschaften haben. Ferner ist es möglich, die Ausgangssignale
einer oder mehrerer Stufen als die ansteuernden Takt-Impulse für die nachfolgenden Stufen zu verwenden.
Die Erfindung eignet sich besonders zum Aufbau dynamischer Teilerschaltungen, in denen die Torschaltungen
und die invertierenden Schaltungen als CMOS-Anordnungen aufgebaut sind. Die Speicherung
der Signale erfolgt dann durca die Eisgangskapazität der invertierenden Schaltungen.
Ausführungsbeispiele der Erfindung werden im folgenden anhand der Figuren beschrieben. Es zeigt
F i g. 1 ein Blockdiagramm ~iner binären Teilerschaltung
nach der Erfindung,
Fig. 2A und
Fig. 2B Funktionstabellen der in Fig. 1 gezeigten
Schaltung,
ίο Fig. 3 einen dynamischen binären Frequenzteiler
nach der Erfindung,
Fig. 4 eine Blockdarstellung eines Frequenzteilers
nach der Erfindung mit dem Teüerfaktor 2n,
F ig. 5 einen dynamischen binären CMOS-Frequenzteiler
nach der Erfindung,
Fig. 6 einen Frequenzteiler nach der Erfindung mit
dem Teilerfaktor 6 mit zusätzlichen Elementen zur Unterdrückung verbotener oder unerlaubter Schaltzustände,
und
Fig. 6A eine Funktionstabelle für die Knotenzustände
der Schaltung nach Fig. 6 bei Fehlen der Elemente zur Unterdrückung unerlaubter Schaltzustände.
Die Erfindung ermöglicht eine Frequenzteilung mit jedem geradzahligen Faktor, d. h. eine Teilung mit dem
Faktor 2«, wobei η = 1,2, 3,4, 5 usw. ist Eine binäre
Teilung, d. h. eine Teilung mit dem Faktor 2 n, wobei η = 1 ist, stellt die einfachste Verwirklichung der Erfindung
dar und ist schematisch in Fig. 1 gezeigt Es sind eine erste und eine zweite Torschaltung 11 und 12
dargestellt, die mit Taktimpulsen einander entgegengesetzter Polarität angesteuert werden. Die Torschaltungen
U und 12 sind gegensinnig mit Taktimpulsklemmen 13 und 14 verbunden. Die Klemme 13 erhält
die normalen Taktimpulse 16, die Klemme 14 die dazu komplementären oder invertierten Taktimpulse 17.
Die Taktimpulse 16 und 17 sind im übrigen identisch, jedoch um 180° gegeneinander phasenverschoben.
Die Torschaltungen U und 12 leiten die Signale während einander entgegengesetzter Halbzyklen der
normalen Taktimpulse. So ist beispielsweise die Torschaltung !1 während des hohen Pegels der Taktsignale
16 geöffnet, während die Torschaltung 12 während des hohen Pegels der komplementären Taktsignale
17 geöffnet ist. Die Torschaltungen U und 12 sind also abwechselnd durchgeschaltet und übertragen
Signale entsprechend ihrer Ansteuerung mit den Taktimpulsen. Das Ausgangssignal der Torschaltung 11 wird
einer Speicher- und Inverterschaltung 21 zugeführt, und das darin gespeicherte und invertierte Signal wird
durch die Torschaltung 12 einer zweiten Speicherund Inverterschaltung 22 zugeführt Durch die Anschaltung
des Ausgangssignals der Schaltung 22 über einen Inverter 23 an den Eingang der Torschaltung 11
ist eine binäre Teilerschaltung vervollständigt Die 55 Ausgangssignale der Schaltung erhält man an dei
Speicher- und Inverterschaltung 22 und am Ausgang des Inverters 23, diese beiden Ausgangssignale er
scheinen an den Schaltungsausgängen 26 und 27.
Zui Funktionsbeschreibung der Schaltung werder 60 im folgenden Knotenpunkte a, b, c, d und e definiert
die in Fig. 1 an den Ausgängen der Torschaltung 11 der Speicher- und Inverterschaltung 21, der Torschal
tung 12, der Speicher- und Inverterschaltung 22 um des Inverters 23 dargestellt sind. Da es sich hier un
65 eine logische Schaltung handelt, kann ihre Funktio
am besten durch die in Fig. 2 A und 2B dargestellte
Funktionstabellen veranschaulicht werden, in dene die logischen Zustände 1 und 0 für aufeinanderfolgend
Zeitintervalle angegeben sind. Es sind zwei Schaltungsanordnungen abhängig von der relativen Polarität der
beiden Torschaltungen möglich, d. h. abhängig davon, für welche Polarität der Taktimpulse die jeweilige
Torschaltung geöffnet wird. Die Funktionstabelle A in Fig. 2 A gilt für den Fall, daß die Torschaltung 11 bei
dem hohen Pegel des Taktsignales 16 und die Torschaltung 12 bei dem niedrigen Pegel des Taktsignals
16 durchgeschaltet ist, der dem hohen Pegel des komplementären Taktsignals 17 entspricht. Die
Funktionstabelle B in Fig. 2B gilt Tür die dazu entgegengesetzten
Polaritätsverhältnisse.
Zur Erläuterung der Funktionsweise der in Fig. 1 gezeigten Schaltung anhand von Fig. 1 und Fig. 2 A
wird im folgenden willkürlich Tür die Knotenpunkte α, b, c, d und e eine Folge von Signalwerten gewählt,
die zum Zeitpunkt t0 den logischen Zuständen 0, 1,0,
1,0 entspricht Wenn nun das Taktsignal seinen hohen Pegel erhält, der dem logischen Zustand 1 entspricht
so wird der logische Zustand 0 des Knotens d auf den Knoten α übertragen, der diesen logischen Zustand
dann hält so daß er in der Schaltung 21 gespeichert und invertiert wird. Zu diesem Zeitpunkt ist die Torschaltung
12 gesperrt so daß die Signalwerte an den Knoten b, c, d und e auf den Zuständen 1, 0, 1, 0 bleiben.
Wenn das Taktsignal zum Zeitpunkt /2 seinen niedrigen Pegelwert erhält und das komplementäre
Taktsignal 17 seinen hohen Pegelwert erhält, so wird die Torschaltung 11 gesperrt und die Torschaltung 12
geöffnet. Dadurch wird das Signal am Knoten b auf den Knoten c übertragen, so daß dieser den logischen
Zustand 1 erhält Dieser Zustand wird in der Schaltung 22 gespeichert und invertiert so daß der Knoten d
den Zustand 0 erhält welcher nach Invertierung im Inverter 23 am Knoten e den Zustand 1 erzeugt Da die
Torschaltung 11 gesperrt ist bleibt der Knoten α auf
dem logischen Zustand 0, der in der Schaltung 21 gespeichert und invertiert wird, so daß am Knoten b der
Zustand 1 bleibt Die nächste Umkehrung der Taktimpulspolarität führt zur Öffnung der Torschaltung 11
und zur Sperrung der Torschaltung 12. Dadurch wird der hohe Signalpegel bzw. der logische Zustand 1 am
Knoten e auf den Knoten α übertragen, wo er gespeichert
und invertiert wird und zum logischen Zustand 0 am Knoten b führt Die Torschaltung 12 ist zu
diesem Zeitpunkt gesperrt, so daß das Signal am Knoten c hohen Pegel behält und nach der Invertierung
am Knoten d den Zustand 0 erzeugt Eine weitere Invertierung fuhrt zum Zustand 1 am Knoten e. Die
vorstehend beschriebenen Vorgänge wiederholen sich für jede Polaritätsumkehr der Taktsignale, wie dies in
der Funktionstabelle A nach F ig. 2 A zu erkennen ist
Das Signal am Knoten d bzw. am SchaKungsausgang 26 hat die aufeinanderfolgenden Zustände 1,1,
0,0, dann 1, 1 usw. Dieses Signal wird im Inverter 23 invertiert und erscheint danach an dem anderen Schaltungsaussang 27. Dip Frequenz der Eingangstaktsignale
wird also mit dem Faktor 2 geteilt, d. h. während der
Zeit, in der das Taktsignal 16 von hohem zu niedrigem und wieder zu hohem Pegel wechselt, ergibt sich eine
Änderung der Ausgangsimpvlse von hohem zu niedrigem Pegel. Um dies zu verdeutlichen, sind in der
Funktionstabelle A nach Fig. 2 A die Signalzustände an dem Knoten d bzw. am Ausgang 26 paarweise mit
Klammern versehen, und in Fig. 1 sind die Maßstäbe für die Darstellung der Eingangsimpulse und der Ausgangsimpulse im Verhältnis 2:1 gewählt, um die Freauenzändening anschaulich zu zeigen.
Für den Fall der entgegengesetzten Polaritätsverhältnisse an der in Fig. 1 gezeigten Schaltung gilt die
Funktionstabelle B nach Fig. 2B. Eine eingehende Erläuterung der Funktion Tür jeden logischen Zustand
der Taktsignale ist wohl nicht erforderlich, nachdem diese bereits für die Verhältnisse der Funktionstabelle A
erfolgte. Es sei lediglich bemerkt, daß für den logischen Zustand 1 der Taktimpulse 16 die erste Torschaltung 11
die Signale sperrt und die zweite Torschaltung 12 die
ίο Signale durchläßt und umgekehrt. Aus den Funktionstabellen A und B in Fig. 2 ist zu erkennen, daß die in
Fig. 1 gezeigte Schaltung eine binäre Teilung durchführt und daß der durch die entgegengesetzten Polaritätsverhältnisse
erzeugte einzige Unterschied darin besteht, daß eine andere Phasenlage der Ausgangssignale
relativ zu den beiden Eingangssignalen hervorgerufen wird. Es sei ferner bemerkt daß die Ausgangssignale
an den Ausgängen 26 und 27 bzw. an den Knoten d und e als normale und komplementäre Taktsignale
für nachfolgende Teilerschaltungen ausgenutzt werden können, die entweder nach der Erfindung oder
in anderer Weise aufgebaut sind.
Die Erfindung kann mit statischen oder dynamischen Schaltungen verwirklicht werden. Beispielsweise können
Flip-Flop-Schaltungen oder Inverter eingesetzt werden. Es sei jedoch darauf hingewiesen, daß bei
Einsatz dynamischer Schaltungen eine niederfrequente Grenze für den Normalbetrieb gesetzt ist die durch
die Entladungsgeschwindigkeit an einem dynamischen Speicherknoten bestimmt ist Wird eine dynamische
Schaltung aufgebaut so wird die Speicherfunktion durch die Eingangskapazität der Inverter verwirklicht.
In Fig. 3 ist eine dynamische binäre Teilerschaltung nach der Erfindung dargestellt Die Speicher- und Inverterschaltungen
nach Fig. 1 sind durch Inverter ersetzt d. h. durch integrierte Schaltungen, die ein über
sie geführtes Signal invertieren. In Fig. 3 sind eine
erste und eine zweite Torschaltung 31 und 32 gezeigt die gegensinnig in nicht dargestellter Weise mit Takt-Signalen
gesteuert werden. Ein Inverter 33 ist zwischen den Ausgang der Torschaltung 31 und den Eingang der
Torschaltung 32, ein Inverter 34 an den Ausgang der Torschaltung 32 geschaltet Bei der dargestellten binären
Teilerschaltung ist ein Ausgang 36 mit dem Ausgang des Inverters 34 verbunden, dem ferner ein
weiterer Inverter 37 nachgeschaltet ist dessen Ausgang zum Eingang der Torschaltung 31 und zu einem zweiten
Ausgang 38 führt Dieser zweite Ausgang 38 liefert ein komplementäres Taktsignal, wenn eine weiten
Teilerstufe an die Ausgänge der in Fig. 3 gezeigter Schaltung angeschlossen werden soll. Die Funktior
der in Fig. 3 gezeigten Schaltung entspricht der be
reits anhand der Fig. 1 beschriebenen. Daher ist ein«
weitere Erläuterung von Einzelheiten nicht erforder lieh.
In F i g. 4 ist eine Teilerschaltung nach der Erfindunj
für einen Teilerfaktor 2 η dargestellt Eine erste Teiler
stufe 41 besteht aus zwei Torschaltungen 42 und 4 und zwei Invertern 44 und 46, die gemäß Fig. 3 zu
te sammengeschaltet sind. Die Torschaltungen 42 und 4
werden durch Taktimpuise in bereits beschriebene Weise angesteuert, weshalb diese Ansteuerung nicr
weiter dargestellt ist Die in Fig. 4 gezeigte Schaltun erzeugt mit dem Ausgangssignal der ersten Teil©
stufe 41 das Eingangssignal einer zweiten Teilerstufe 4* dieses Prinzip setzt sich bis zur iMen Stufe fort. Di
Ausgangssignal dieser Stufe Nwird mii dem Inverter 4 invertiert und auf den Eingang der ersten Teilerstufe A
zurückgeführt. Die in Fig. 4 gezeigte Schaltung erzeugt
eine Teilung mit dem Faktor 2 m, das geteilte Signal erscheint am Ausgang 49. Wenn eine weitere
Frequenzteilung durchzuführen ist, kann ein komplementäres Taktsignal am Ausgang 49' abgenommen
werden, der das normale Ausgangssignal des Ausgangs 49 invertiert liefert.
Wie bereits ausgeführt, kann eine Grundschaltung nach der Erfindung so erweitert werden, daß sich ein
Teilerfaktor In ergibt, wobei η = 1, 2, 3, 4, 5 usw. ist.
Neben den Ausgangsinvertern hat jeder dynamische Frequenzteiler In interne Schaltzustände, die zu 2*"
möglichen logischen Kombinationen führen. Diese Kombinationen treten in Gruppen von 2" auf, so daß
sich 2" mögliche unterschiedliche Zustände ergeben. Durch die Definition der Teilung mit dem Faktor 2 /;
sind nur 2 η Zustände erlaubt. Alle Zustände über 2 η
sind unerlaubte Zustände, die eine fehlerhafte Division erzeugen können, wenn sie nicht durch besondere Verknüpfungen
unterdrückt werden. Dieses Problem tritt dann auf, wenn η größer als 2""1 ist, d. h. wenn η größer
als 2 ist. Für eine Teilung mit Faktoren, die größer als 4 sind, werden dann zusätzliche Verknüpfungen in
Form von Transistoren erforderlich, um die unerlaubten Zustände zu unterdrücken.
Das Verknüpfungsnetzwerk zur Unterdrückung unerlaubter oder ungültiger Schaltzustände muß zwei
Kriterien erfüllen: einmal muß es einen Übergang von jeder Folge unerlaubter Schaltzustände in einen
erlaubten Schaltzustand ermöglichen, zum anderen darf es die normale Folge erlaubter Schaltzustände
nicht beeinträchtigen. Um die Anzahl und die Anordnung solcher Verknüpfungen zu bestimmen, werden
zunächst die erlaubten und die unerlaubten Schaltzustände einer Scha'tung nach der Erfindung
bestimmt. Dabei ist zu beachten, daß die unerlaubten oder verbotenen Schaltzustände diejenigen sind, die in
der gewünschten Teilungsfunktion nicht auftreten sollen.
Die vorstehenden Ausführungen werden durch ein Beispiel für eine Teilung mit dem Faktor 6 verständlicher.
In diesem Falle ist η größer als 2, d.h. η = 3, so daß verbotene oder unerlaubte Zustände zu berücksichtigen
sind. In Fig. 6 ist eine Schaltung zur Frequenzteilung mit dem Faktor 6 nach der Erfindung
dargestellt, die Verknüpfungsglieder zur Unterdrückung unerlaubter oder verbotener Schaltzustände aufweist.
F i g. 6 A zeigt eine Tabelle für erlaubte und unerlaubte Schaltzustände an den in Fig. 6 gezeigten Knotenpunkten. Anhand der F i g. 6 A ist zu erkennen, daß von
den möglichen 16 unerlaubten Zuständen 8 Zustände bei Empfang eines Taktimpulses an der Schaltung in
den Zustand 001100 gewandelt werden, während die übrigen 8 Zustände bei Empfang eines Taktimpulses
in den Zustand 110011 gewandelt werden. Bewertet man wetter diesen Zustand, so ist zu erkennen, daß mit
jedem der beiden genannten sich ergebenden unerlaubten Zustände durch Teilung mit dem Faktor 2
die auf der rechten Seite der Fig. 6 A gezeigten Ergebnisse erhalten werden. Diese Folge kann für eine
Teilung mit dem Faktor 6 in der Schaltung nach F i g. 6 nicht zugelassen werden.
Um diese Situation auszuschließen, ist die Schaltung
nach Fig. 6 durch eine N AND-Schaltung 91 erweitert
deren Eingänge mit den Knoten c und d verbunden
sind, während der dritte Anschluß mit dem Knoten/ verbunden ist In der Praxis kann diese N AN D-Schaltung 91 lediglich zwei n-Kanal-MOS-Transistoren um
fassen, deren Gate-Elektroden mit den Knoten cund d
verbunden sind und die im übrigen zwischen den Knoten /' und Erdpotential in Reihe geschaltet sind.
Es ist zu erkennen, daß mit einer solchen Schaltung der Knoten/1 immer dann mit Erdpotential verbunden
wird, wenn beide Knoten c und d ein hohes Potential bzw. den logischen Zustand 1 führen.
Die vorstehend beschriebene Erweiterung der Schaltung nach Fig. 6 ermöglicht einen Übergang vom unerlaubten
Zustand 001100 zum erlaubten Zustand 101101. Dies bestätigt sich durch eine Betrachtung der
Schaltung nach Fig. 6 in derselben Weise, wie es bereits in Verbindung mit Fig. 1 für eine binäre Teilung
erläutert wurde. Ferner sei bemerkt, daß zur Teilung mit Faktoren, die größer als 6 sind, mehr
Einzelteile erforderlich sind. Jedoch ist das Grundprinzip unverändert. Die beiden obengenannten
Kriterien müssen durch Bildung eines oder mehrerer Entladungswege erfüllt werden, so daß jeder zunächst
unerlaubte oder verbotene Schaltzustand in einen erlaubten Schaltungszustand für die Teilung bei Auftreten
des nächsten Taktimpulses gewandelt wird. Dadurch wird dann die Erzeugung weiterer unerlaubter
oder verbotener Schaltzustände in der Schaltung ausgeschlossen und die gewünschte Funktionsfolge verwirklicht.
Eine Frequenzteilerschaltung nach der Erfindung eignet sich besonders für den Einsatz bei der digitalen
Frequenzteilung in einer elektronischen Uhr, die durch einen mit hoher Frequenz schwingenden Quarzoszillator
gesteuert wird. Bei solchen Uhren muß der Leistungsbedarf wegen der nur sehr kleinen Stromquelle
minimal gehalten werden. Ein Hauptanteil des Leistungsverbrauchs wird dabei durch die Aufladung
und Fntladung von Knotenkapazitäten verursacht. Der Leistungsverbrauch ist ungefähr gleich dem Produkt
der Knotenkapazitäten mit dem Quadrat der Betriebsspannung und mit der Frequenz. Da die Spannung
und die Frequenz durch andere Parameter vorgegeben sind, wird der Leistungsbedarf durch möglichst kleine
K noten kapazitäten begrenzt, was wiederum zu einer minimalen Anzahl von Einzelteilen und damit zu
einer optimalen Auslegung der integrierten Schaltung führt. Es sei bemerkt, daß bei elektronischen Uhren
digiule Teilerschaltungen allgemein zur Teilung einer genauen hohen Frequenz eines Quarzoszillators auf
eine variable Frequenz verwendet werden, mit der der Uhrenmotor gesteuert wird. Die in jeder Teilerstufe
verbrauchte Leistung fallt von hoher zu niedriger Frequenz in Form einer geometrischen Reihe abhängig von den verwendeten Teilerverhältnissen ab.
Daher wird nahezu die gesamte in einer vollständigen Uhrensteuerung erforderliche Leistung in den ersten
hochfrequenten Teilerstufen verbraucht so daß es lediglich nötig ist die Knotenkapazität der ersten
wenigen Stufen zu begrenzen, um den gesamten Leistungsverbrauch einzuschränken. Wie bereits erwähnt erfordert ein Frequenzteiler mit Master-Slave-Flip-Flop-Schaltungen 16 Transistoren. Im allgemeinen
erfordert eine Schaltung nach der Erfindung 8n+2 Transistoren für eine dynamische CMOS-Teileranordnung mit dem Teilerfaktor 2», verglichen mit 16a
Transistoren für eine statische Master-Slave-Teileranordnung mit dem Teilerfaktor 2 n. Somit ermöglicht
die Erfindung eine bedeutende Verbesserung vor Frequenzteilerschaltungen. Dynamische Teilerschal·
tungen zeigen gewisse Grenzen für niedrige Frequenzen. Im Zusammenhang mit dem Einsatz in elektro-
709 613/35:
10
nischen Uhren tritt jedoch kein Nachteil bei der dynamischen Frequenzteilung bei höheren Frequenzen
ein, hingegen wird die gewünschte Einschränkung der verbrauchten Gesamtleistung erzielt. Eine Frequenzteilung
bei niedrigeren Frequenzen kann durch die üblichen Master-Slave-Flip-Flops erfolgen.
Die Erfindung ermöglicht also eine Frequenzteilung mit einer verringerten Anzahl von Schaltelementen
in integrierter Schaltungstechnik, besonders im Ver-
sistor 63 ist mit seiner Source-Elektrode an die Erdpotentialklemme
66 angeschlossen und die gemeinsame Source-Verbindung der CMOS-Einheit 61 ist mit
deir gemeinsamen Drain-Verbindung der CMOS-Einheit 56 verbunden. Der zweite Inverter 71 ist wie der
erste aufgebaut, er hat einen p-Kanal-MOS-Transistor
72, dessen Source-Elektrode mit dem Anschluß 64 für die positive Betriebsspannung verbunden ist. Ein
n-Kanal-MOS-Transistor 73 ist mit seiner Source-Elek-
gleich mit den bisher eingesetzten Master-Slave-Flip- io trode an den Anschluß 66 für Erdpotential angeschalhl
E i bkt dß bei der Erfin tei eine gemeinsame Verbindung zwischen den Gate-
Flop-Schaltungen. Es sei bemerkt daß bei der Erfindung für eine binäre Frequenzteilung nur 10Transistoren
erforderlich sind, während die bisher üblichen Schaltungen 16 Transistoren benötigen.
In Fig. 5 ist ein binärer dynamischer CMOS-Frequenzteiler nach der Erfindung dargestellt. Diese
Schaltung kann auf einem einzigen Schaltungsträger aus Halbleitermaterial als eine monolithische integrierte
Schaltung verwirklicht werden. Sie verwendet tei, eine gemeinsame Verbindung zwischen den Gate-Elektroden
dieser Transistoren mit der gemeinsamen Source-Verbindung 59 der CMOS-Einheit 56 verbunden.
Diese vier Einheiten, d.h. die beiden Torschaltungen und die beiden Inverter bilden eine binäre
Tcilerschaltung nach der Erfindung, und ferner ist ein weiterer Inverter 81 vorgesehen, der das Ausgangssignal
der Teilerschaltung invertiert. Dieser CMOS-Inverter 81 besteht aus einem p-Kanal-MOS-Tran-
CMOS-Einheiten, und es sei kurz darauf hingewiesen, 20 sistor 82, dessen Source-Elektrode mit dem Anschluß 64
daß eine komplementäre MOS-Einheit oder CMOS-Einheit aus einer p-Kanal- und einer n-Kanal-MOS-Anordnung
besteht, wie dies für die Technik integrierter Schaltungen bekannt ist. Dabei ist eine Verb'ndung
der beiden Source-Elektroden in bekannter Weise vorgesehen. Die D irstellung nach Fig. 5 zeigt
einen von der jeweiligen MOS-Anordnung ausgehenden kurzen Pfeil zur Kennzeichnung eines p-Kanals,
während ein η-Kanal durch einen zu der Anordnung verbunden ist. Ferner enthält er einen n-Kanal-MOS-Transistor
83, dessen Source-Elektrode mit dem Anschluß 66 verbunden ist. Eine gemeinsame Verbindung
zwischen den Gate-Elektroden der Transistoren 82 und 83 ist mit der gemeinsamen Drain-Verbindung der
Transistoren 72 und 73 der CMOS-Einheit 71 verbunden und ferner an einen Ausgang 86 angeschaltet.
Die gemeinsame Drain-Verbindung der Transistoren 82 und 83 ist mit einem zweiten Ausgang 87 und ferner
hin gerichteten Pfeil gekennzeichnet ist. In Fig. 5 ist 30 mit der gemeinsamen Source-Verbindung der CMOS-
---■-■- · Einheit 51 verbunden.
Zur Erläuterung der Funktion der in Fig. 5 gezeigten
Schaltung sei bemerkt daß ein negativer Taktimpuls an dem p-Kanal 52 der CMOS-Torschaltung 51
gemeinsame Source-Verbindung 54 aufweisen. Eine 35 diesen Transistor öffnet und das gleichzeitig ein posi-
eine erste Torschaltung, die der in Fig. 3 gezeigten Torschaltung 31 entspricht, durch eine CMOS-Einheit
51 gebildet, die eine p-Kanal-MOS-Einheit 52 und
eine n-Kanal-MOS-Einheit 53 umfaßt, welche eine
zweite Torschaltung entsprechend der Torschaltung 32 nach Fig. 3 ist durch eine CMOS-Einheit 56 gebildet
die eine p-Kanal-MOS-Anordnung 57 und eine n-Kanal-MOS-Anordnung
58 umfaßt, denen die gemeinsame Source-Verbindung 59 zugeordnet ist Die CMOS-An-Ordnungen
51 und 56 können auch mit vertauschten Source- und Drainelektroden der jeweiligen MOS-Anordnung
betrieben werden, die CMOS-Anordnungen werden jeweils mit gemeinsamen Source-Verbindungen
hergestellt und können gemäß der Erfindung auch mit integralen gemeinsamen Drain-Verbindungen
gebildet werden, um die Torschaltungen 31 und 32 nach Fig. 3 zu verwirklichen.
Es sind Taktsign^leingänge 6 A und 6 B vorgesehen,
von denen der Eingang 6 A die normalen Taktimpulse so
und der Eingang 6 B die komplementären Taktimpulse empfangt Der Eingang 6 A ist mit der Gate-Elektrode
der p-Kanal-MOS-Anordnung 52 und mit der Gate-Elektrode der n-Kanal-MOS-Anordnung 58 verbunden.
gg
tiver komplementärer Taktimpuls an dem n-Kanal-Transistor
53 diesen öffnet. In diesem Fall ist d'.. Torschaltung 51 geöffnet und leitet entweder einen negativen
oder einen positiven Impuls von ihrem Eingang zu ihrem Ausgang. Es sei bemerkt daß die Kombination
von p-Kanal- und von n-Kanal-MOS-Transistoren in Parallelschaltung vorteilhaft für die Führung entweder
positiver oder negativer Impulse ohne wesentliche Spannungsbegrenzung über die Torschaltung ist. Betrachtet
man beispielsweise ein über die Torschaltung 51 zu führendes positives Signal, so verursacht dieses bei
Anliegen an den Gate-Elektroden der Transistoren 62 und 63 das Leitendwerden des n-Kanal-Transistors 63,
womit ein Signal mit Erdpotential oder negativer Polarität an die Torschaltung 56 gelegt wird. Somit ist zu
erkennen, daß die CMOS-Einheit 61 als ein Inverter arbeitet
Die Torschaltung 56 arbeitet entgegengesetzt zur Torschaltung 51, da ein an den n-Kanal-Transistor
Der Eingang 6 δ ist mit der Gate-Elektrode der n-Kanal- 55 gelegter positiver Taktimpuls diesen Transistor leitend
MOS-Anordnung 53 und mit der Gate-Elektrode der steuert und gleichzeitig ein negativer komplementärer
p-Kanal-MOS-Einheit 57 verbunden. Taktimpuls an dem p-Kanal-Transistor 57 diesen
Es sind ferner drei Inverter vorgesehen, die den in gleichfalls leitend steuert Die Torschaltungen 51 und
Fig. 3 gezeigten Inv *tern 33,34 und 37 entsprechen. 56 werden also abwechselnd leitend, wenn ein Takt-Sie sind durch CMOS-Einheiten 61,71 und 81 gebildet 60 impulszug und ein dazu komplementärer Taktimpuls-Der Ausgang an der gemeinsamen Drain-Verbindung zug ihnen zugeführt werden. Diese Funktion entder CMOS-Einheit 51 ist mit den Gate-Elektroden der spricht den Funktionen der in Fig. 1 und 3 gezeigten
MOS-Transistoren 62 und 63 der CMOS-Einheit 61 Schaltungen. Der CMOS-Inverter 71 arbeitet wie der
verbunden. Der Transistor 62 der CMOS-Einheit 61 ist Inverter 61. Unter Bezugnahme auf die Funktionseme p-Kanal-MOS-Anordnung und ist mit seiner 65 tabellen nach Fig. 2 ist zu erkennen, daß das Aus-
Source-EIektrode mit dem positiven Anschluß 64 der
Betriebsspannungsquelle verbunden, der in Fig. S auch mit Vm bezeichnet ist Der n-Kanal-MOS-Tran
gangssignal am Ausgang 86 der in Fig. S gezeigten
Schaltung die halbe Frequenz der zugeführten Taktimpulse hat Deshalb erfolgt mit dieser Schaltung eine
binäre Frequenzteilung. Es sei bemerkt, daß die Erfindung vorstehend zwar in Verbindung mit digitalen
Signalen beschrieben wurde, daß aber auch ein Betrieb mit andersartigen Signalen möglich ist, beispielsweise
mit sinusförmigen Signalen.
Das in Fig. 5 gezeigte binäre CMOS-Frequenzteilernetzwerk
erzeugt eine Frequenzteilung mit einer minimalen Anzahl von Schaltelementen und mit minimalem
Leistungsverbrauch. Ferner kann diese Schaltung in integrierter Technik mit gegenüber bisher
bekannten Anordnungen wesentlich verringerter Größe
aufgebaut werden. Die in Fig. 5 dargestellte Schaltung
kann daher besonders günstig als integrierte Schaltung in elektronischen Uhren eingesetzt werden. Die Leistungsverringerung
beträgt ca. 70%, die Größenverringerung ca. 25%.
Sämtliche aus den Ansprüchen, der Beschreibung und der Zeichnung hervorgehenden Merkmale und
Vorteile der Erfindung einschließlich konstruktiver Einzelheiten können sowohl für sich als auch in beliebiger
Kombination erfindungswesentlich sein.
Hierzu 4 Blatt Zeichnungen
Claims (8)
- Patentansprüche:L Frequenzteilersehaltung, bestehend aus einer Anordnung von η kettenförmig hintereinanderg«- schaltstenTeilerstufen,diejeweilszweigegensinnig S mit den zu teilenden Signalen oder nut den Ausgangssignalen der jeweils vorbeigehenden Teilerstufe angesteuerte Torschaltungen mit nachgeordneten invertierenden Schaltungen enthalten, dadurch gekennzeichnet, daß jede Teilerstufe (41,41,...,Nj aus der Reihenschaltung einer ersten Torschaltung (42), emer ersten invertierenden Schaltung (44), einer zweiten Torschaltung{43) und einer zweites invertierenden Schaltung (46) besteht und daß die letzte (N) der hintereinandergeschalteten Teilerstufea (41,47, ™, N) übe.· einen Inverter (48) mit der ersten (41) zu einer Ringanordnung verbunden ist
- 2. Frequenzteilerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede Torschaltung (Sl, 56) als eine CMOS-Anordnung mit zwei Transitoreinheiten (52, 53; 57, 58) aufgebaut ist, deren Gate-Elektroden die Steuereingänge für die jeweils zugeführten Signale bilden und mit ihren Ausgängen an die beiden Gate-Elektroden jeweils einer eine invertierende Schaltung bildenden CMOS-Anordnung (61, 71) mit zwei Transistoreinheiten (62, 63; 72, 73) angeschaltet sind.
- 3. Frequenzteilerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Inverter als eine CMOS-Anordnung (Sl) mit zwei Transistoreinheiten (82, 83) aufgebaut ist, deren Gate-Elektroden miteinander verbunden und an den Ausgang einer zweiten invertierenden Schaltung (71) angeschaltet sind und daß der Inverterausgang (87) durch eine gemeinsame Drain-Elektrodenverbindung gebildet ist
- 4. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zur Frequenzhalbierung fünf CMOS-Anordtiungen (51, 61, 56, 71, 81) mit jeweils zwei Transistoreinheiten einander gegensinnigen Leitfähigkeitstyps vorgesehen sind, daß die erste und die dritte CMOS-Anordnung (51,56) Drain-Elektrodenverbindungen ihrer Transistoreneinheiten (52, 53; 57, 58) aufweisen und an ihren Gate-Elektroden gegensinnig mit zwei Signaleingängen (6 A, (6 B) für zueinander komplementäre zu teilende Signale verbunden sind, daß die Source-Elektroden der zweiten, vierten und fünften CMOS-Anordnung so (61, 71, 81) mit Betriebspotential (64) verbunden sind, daß die Gate-Elektroden der zweiten und vierten CMOS-Anordnung (61,71) miteinander und mit der Drain-Elektrodenverbindung der eisten bzw. der dritten CMGS-Anordnung (51,56) verbunden sind, daß eine Drain-Elektrodenverbindung der zweiten CMOS-Anordnung (61) mit einer Source-Verbindung der dritten CMOS-Anordnung (56) verbunden ist, daß die Gate-Eleki.-oden der fünften CMOS-Anordnung (81) miteinander und mit einer Drain-Elektrodenverbindung der vierten CMOS-Anordnung (71) verbunden sind, daß die Drain-Elektrodenverbindungen der vierten und fünften CMOS-Anordnung (71, 81) die Schaltungsausgänge (86, 87) bilden und daß die Drain-Elek- trodenverbindung der fünften CMOS-Anordnung (81) mit der Source-Elektrodenverbindung der ersten CMOS-Anordnung (51) verbunden ist.
- S. Frequenzteilerschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zur Frequenzleäung mit dem Paktor 2 σ eine Reihenschaltung voaB β Teüersöifen an drei vorgegebenen ReihenschaltBQgsknoleopuQkten (c. d.f) mit einer Verknüpfuqgsschaltaog (91) verbunden ist, <äe unerlaubte logische Schaltzustände eliminiert
- d. Frequenzteüerschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Verknüpfungsschaltung (91) zwei in Reihe geschaltete Transistoren (92, 93) umfaßt, deren Steuerelektroden bei drei Teilerstufen mit dem Eingang (C) der zweiten Torschaltung der zweiten Teilerstufe bzw. mit dem Eingang (d) der ersten Torschaltung der dritten Teilerstufe und deren Ausgang mit dem Ausgang (f) der zweiten Torschaltung der dritten Teilerstufe verbunden sind.
- 7. Frequenzteüerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß bei einer Reihenschaltung von η Teilerstufen jeweils die beiden Torschaltungen (42, 43) einer Teücrstufe (41, 47,..., N) gegensinnig mit den zu teilenden Signalen (16) angesteuert werden.
- 8. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß j ide invertierende Schaltung (44,46) Speichereigenschaften aufweist
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US00331586A US3829713A (en) | 1973-02-12 | 1973-02-12 | Cmos digital division network |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2406662A1 DE2406662A1 (de) | 1974-08-15 |
DE2406662B2 true DE2406662B2 (de) | 1977-03-31 |
Family
ID=23294569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19742406662 Ceased DE2406662B2 (de) | 1973-02-12 | 1974-02-12 | Frequenzteilerschaltung |
Country Status (8)
Country | Link |
---|---|
US (1) | US3829713A (de) |
JP (1) | JPS5845214B2 (de) |
CA (1) | CA1001234A (de) |
DE (1) | DE2406662B2 (de) |
FR (1) | FR2327680A1 (de) |
GB (1) | GB1457765A (de) |
IT (1) | IT1002628B (de) |
NL (1) | NL7316153A (de) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4963371A (de) * | 1972-10-19 | 1974-06-19 | ||
US3932734A (en) * | 1974-03-08 | 1976-01-13 | Hawker Siddeley Dynamics Limited | Binary parallel adder employing high speed gating circuitry |
JPS584492B2 (ja) * | 1974-07-08 | 1983-01-26 | セイコーエプソン株式会社 | ダイナミツクブンシユウカイロ |
JPS5381264A (en) * | 1976-12-27 | 1978-07-18 | Toshiba Corp | Designing system for electronic watch |
JPS5428560A (en) * | 1977-08-05 | 1979-03-03 | Seiko Epson Corp | Dynamic dividing circuit |
US4283784A (en) * | 1978-05-09 | 1981-08-11 | Timex Corporation | Multiple time zone, alarm and user programmable custom watch |
JPS5514719A (en) * | 1978-07-17 | 1980-02-01 | Seiko Epson Corp | Dynamic divider circuit |
US4369379A (en) * | 1980-03-14 | 1983-01-18 | Texas Instruments Incorporated | CMOS Frequency divider circuit having invalid signal override |
JPS5994923A (ja) * | 1982-11-22 | 1984-05-31 | Toshiba Corp | アナログ・スイツチ回路 |
JPS60183719U (ja) * | 1984-05-17 | 1985-12-05 | 徳真電機工業株式会社 | チエ−ンコンベア |
US4646331A (en) * | 1985-04-01 | 1987-02-24 | Intersil, Inc. | Electronic static switched-latch frequency divider circuit with odd number counting capability |
US4785204A (en) * | 1985-06-21 | 1988-11-15 | Mitsubishi Denki Kabushiki Kaisha | Coincidence element and a data transmission path |
US4882505A (en) * | 1986-03-24 | 1989-11-21 | International Business Machines Corporation | Fully synchronous half-frequency clock generator |
US5023893A (en) * | 1988-10-17 | 1991-06-11 | Advanced Micro Devices, Inc. | Two phase non-overlapping clock counter circuit to be used in an integrated circuit |
ES2057228T3 (es) * | 1989-04-11 | 1994-10-16 | Siemens Ag | Disposicion de circuito para un contador sincronico. |
US5013935A (en) * | 1989-12-18 | 1991-05-07 | Motorola, Inc. | CMOS level detctor circuit |
JPH088729A (ja) * | 1994-06-24 | 1996-01-12 | Fujitsu Ltd | 分周回路 |
US5606270A (en) * | 1994-12-16 | 1997-02-25 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charge leakage |
US6493414B1 (en) * | 2001-08-02 | 2002-12-10 | Nanoamp Solutions, Inc | Die information logic and protocol |
DE102004058300B4 (de) * | 2004-12-02 | 2016-09-15 | Austriamicrosystems Ag | Schaltungsanordnung zur Erzeugung eines komplexen Signals und Verwendung in einem Hochfrequenz-Sender oder -Empfänger |
KR100624114B1 (ko) * | 2005-08-01 | 2006-09-15 | 삼성에스디아이 주식회사 | 유기전계발광장치의 주사구동장치 |
KR101912971B1 (ko) * | 2011-05-26 | 2018-10-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 분주 회로 및 분주 회로를 이용한 반도체 장치 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3577166A (en) * | 1968-09-17 | 1971-05-04 | Rca Corp | C-mos dynamic binary counter |
JPS5511022B2 (de) * | 1972-02-25 | 1980-03-21 |
-
1973
- 1973-02-12 US US00331586A patent/US3829713A/en not_active Expired - Lifetime
- 1973-11-26 NL NL7316153A patent/NL7316153A/xx not_active Application Discontinuation
- 1973-12-03 GB GB5599673A patent/GB1457765A/en not_active Expired
- 1973-12-12 FR FR7344414A patent/FR2327680A1/fr active Granted
- 1973-12-18 CA CA188,428A patent/CA1001234A/en not_active Expired
-
1974
- 1974-01-11 IT IT47642/74A patent/IT1002628B/it active
- 1974-01-17 JP JP49008190A patent/JPS5845214B2/ja not_active Expired
- 1974-02-12 DE DE19742406662 patent/DE2406662B2/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
NL7316153A (de) | 1974-08-14 |
JPS49113555A (de) | 1974-10-30 |
FR2327680A1 (fr) | 1977-05-06 |
JPS5845214B2 (ja) | 1983-10-07 |
US3829713A (en) | 1974-08-13 |
CA1001234A (en) | 1976-12-07 |
FR2327680B1 (de) | 1978-03-24 |
DE2406662A1 (de) | 1974-08-15 |
GB1457765A (en) | 1976-12-08 |
IT1002628B (it) | 1976-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2406662B2 (de) | Frequenzteilerschaltung | |
DE2541131C2 (de) | Schaltungsanordnung zum Konstanthalten der Schaltverzögerung von FET-Inverterstufen in einer integrierten Schaltung | |
DE60020451T2 (de) | Komparatorschaltung | |
DE69604647T2 (de) | Spannungsgesteuerter Oszillator und Phasenregelschaltung mit diesem Oszillator | |
DE3050199C2 (de) | Logikschaltung | |
DE2109936B2 (de) | Schaltung zum Erzeugen von Mehrphasentaktsignalen doppelter und einfacher Breite | |
DE102005028119A1 (de) | Frequenzteilerschaltung mit einem rückgekoppelten Schieberegister | |
DE2343128C3 (de) | R-S-Flip-Flop-Schaltung mit komplementären Isolierschicht-Feldeffekt-Transistoren | |
DE2528812A1 (de) | Antiprellschaltkreis | |
DE2158127A1 (de) | Teilerschaltung | |
DE69121175T2 (de) | Flipflop-Schaltung mit einem CMOS-Hysterese-Inverter | |
DE1956485C3 (de) | Schaltungsanordnung für eine bistabile Kippschaltung mit Feldeffekttransistoren | |
DE2346568A1 (de) | Hybrider zweitakt-verriegelungsschaltkreis mit zwischenspeicherung | |
DE10336480B3 (de) | Rücksetzgeneratorschaltung zur Erzeugung eines Rücksetzsignals | |
DE68922506T2 (de) | Frequenzteilerschaltung. | |
DE2640653C2 (de) | Durch logische Verknüpfungsglieder gebildete bistabile Kippstufe | |
DE1537236B2 (de) | Im Takt geschalteter ein und ruck stellbarer FUp Flop | |
DE3033867C2 (de) | Impulsfrequenzvervielfacher | |
DE69804287T2 (de) | Programmierbare Teilerschaltung | |
WO2005036748A1 (de) | Rc-oszillatorschaltung | |
DE2833211A1 (de) | Elektronischer zaehler fuer elektrische digitalimpulse | |
DE102011004310B3 (de) | Schieberegister und Einer-Aus-Vielen-Schieberegister | |
DE2362987A1 (de) | Impulsgenerator | |
DE69018343T2 (de) | Präzisionszeitschaltung. | |
DE102017129804B4 (de) | Schaltung zur Erzeugung eines oszillierenden Pegels |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8228 | New agent |
Free format text: TIEDTKE, H., DIPL.-ING. BUEHLING, G., DIPL.-CHEM. KINNE, R., DIPL.-ING. GRUPE, P., DIPL.-ING. PELLMANN, H., DIPL.-ING. GRAMS, K., DIPL.-ING. STRUIF, B., DIPL.-CHEM. DR.RER.NAT., PAT.-ANW., 8000 MUENCHEN |
|
8235 | Patent refused |