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Gebiet der
Erfindung
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Die
Erfindung betrifft ein Verfahren und eine Vorrichtung zum Auffrischen
bzw. zum Refreshing von Halbleiterspeichern.
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Diskussion
des Stands der Technik
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Die
zwei am meisten verbreiten Arten von RAM-Zellen sind der statische
Speicher mit wahlfreiem Zugriff (SRAM) und der dynamische Speicher
mit wahlfreiem Zugriff (DRAM). SRAM-Zellen weisen eine statische
Zwischenspeicherstruktur auf, die Daten auf unbestimmte Zeit so
lange speichern können, so
lange sie mit Leistung versorgt sind. Die DRAM-Zellen weisen Speicherknoten
auf, die aus Kondensatoren und Transistoren bestehen. Die DRAM-Zellen
speichern die Daten durch Halten einer Ladung in den Kondensatoren.
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Da
die Kondensatoren elektrische Kriechströme aufweisen, ist es eine Eigenschaft
des DRAM-Speichers, daß er
die Daten nicht permanent speichern kann. Die in den Knoten gespeicherte
Ladung entlädt
sich mit der Zeit und daher müssen
die DRAM-Zellen
periodisch mit einer neuen elektrischen Ladung aufgefrischt (refreshing)
werden. Dieses periodische Auffrischen wird zum Verhindern von Datenverlust
im allgemeinen für
jede Zelle ein paar Mal pro Sekunde durchgeführt.
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Eine
Refreshschaltung wird verwendet, um den DRAM-Refreshingbetrieb durchzuführen. Bei früheren DRAMs
wurde das Auffrischen unter der Steuerung durch eine externe Speichervorrichtung durchgeführt. In
jüngster
Zeit besitzen die meisten DRAM-Vorrichtungen
eine interne Logikschaltung, die mit der Refreshschaltung verbunden
ist, um ein "internes
Refreshing" durchzuführen. Herkömmlicherweise
besitzen DRAM-Vorrichtungen
mit internem Refreshing externe Betriebsbedingungen, die sich von
denen der SRAMs unterscheiden. Insbesondere sollten DRAMs mit internen
Refreshing zumindest eine der beiden externen Betriebsbedingunen, (1)
eine bestimmte Schreibwiederherstellungszeit (write restoration
time), die zu dem letzten Teil jedes Schreibzyklus hinzugefügt werden
sollte, und (2) eine maximale Schreibzykluszeit (write cycle time), erfüllen, die
beide nicht bei SRAM Speichern benötigt werden. Eine verstreichende
Schreibwiederherstellungszeit bewirkt, daß die DRAM-Schreibzugriffszeit langsamer
als die normale Lesezugriffszeit ist, und eine maximale Schreibzykluszeit
sieht eine maximale Grenze für
die Länge
eines externen Schreibzyklus vor, wobei beide Bedingungen zum Verhindern
von Datenverlust vor einem Auffrischen (Refresh) vorgesehen sind.
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Neben
diesen Auffrischungserfordernissen gibt es eine Vielzahl von Vorteilen,
die die DRAMs gegenüber
den SRAMs besitzen. Unter anderem sind DRAM-Zellen kleiner als SRAM-Zellen,
die mit ähnlichen
Herstellungsverfahren erzeugt worden sind. Eine Verringerung der
Speicherzellengröße verringert
Produktionskosten, während
eine größere Datenspeicherkapazität vorgesehen
wird. Daher werden bevorzugt DRAMs entwickelt, die die SRAMs ersetzen
können,
ohne zusätzliche
externe Betriebsbedingungen aufzuerlegen bzw. vorzusehen.
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Das
US Patent Nr. 4 984 208 mit dem Titel "Dynamic Read/Write Memory Device Having
Better Refresh Operations" offenbart
eine DRAM-Schaltung, die die Bedingungen einer Schreibwiederherstellungszeit
und einer maximalen Zykluszeit erfüllen kann.
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Eine
Array-Layout-Struktur von DRAM-Zellen einer herkömmlichen DRAM-Vorrichtung, auf
die durch ein Teilwortleitungsaktivierungsverfahren zugegriffen
wird, wurde durch Takahashi und andere in US Patent Nr. 6 031 779
offenbart, wobei Unter arrays (sub arrays) der Speicherzellen von
Blockleseverstärkerarrays
und Ansteuerelementarrays (driver arrays) von Unterwortleitungen
(sub word lines) (im folgenden als Unterwortleitungstreiberarray
bezeichnet) umgeben sind.
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1 zeigt ein allgemeines
Layout einer Halbleiterspeichervorrichtung vom Refresh-Typ, wie es
herkömmlicherweise
im Stand der Technik verwendet wird, und wie sie, falls erwünscht, in
dieser Erfindung verwendet werden kann. Eine Vielzahl von Speicherzellenarrayblöcken ist
in n Zeilenblöcke
und m Spaltenblöcke
geteilt, und eine Vielzahl von Speicherleseverstärkern 30 sind zwischen
den Zellenarrayblöcken 40 in
Zeilen oder Bitleitungsrichtung angeordnet. Die Blockleseverstärker 30 werden
gemeinsam von zwei Speicherzellarrayblöcken 40 benutzt, jedoch
mit Ausnahme derer, die an beiden Enden der Speicherzellenarrayblocks 40 (d.h.,
jeweils ganz links und ganz rechts in 1)
angeordnet sind. In Richtung der Wortleitungen oder der Spalten, sind
Ansteuerelemente (Treiber) für
eine Unterwortleitung (sub-word line) bzw. Unterwortleitungstreiber (sub-word
line driver) SWD 20 zwischen den Speicherzellenarrayblöcken 40 in
dem Aufbau derart angeordnet, daß zwei Speicherzellenarrayblöcke 40 sich
einen Unterwortleitungstreiber 20 teilen. Obgleich nicht
in 1 gezeigt, sind in
der Zeilen- und Spaltenrichtung Zeilen- und Spaltendekoder angeordnet.
Die Reihen- und Spaltendekoder bestimmen die Adressen für bestimmte
Speicherzellen.
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Bei
der in 1 gezeigten Layoutstruktur werden
die Blockleseverstärker 30 und
Unterwortleitungstreiber 20, die in dem Außenbereich
des Layouts angeordnet sind, nicht gemeinsam genutzt, sondern sie
sind vielmehr nur mit einem Speicherzellenarrayblock 40 verbunden.
In 1 gibt es Abschnitte
des Arrays, bei dem sich Bereiche, die Blockleseverstärker 30 und
Unterwortleitungstreiber 20 aufgenommen haben, kreuzen.
Diese Kreuzungsbereiche werden als Verbindungsbereiche 50 bezeichnet.
Nicht näher
dargestellte Ansteuerelemente bzw. Treiber sind in dem Verbindungsbereichen 50 angeordnet,
um die Blockleseverstärker 30 anzusteuern.
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Bei
der Layoutstruktur wird, nachdem eine Bitleitung BL vorgeladen worden
ist, ein normales Wortleitungsfreigabesingal (normal write enable) NWE
und ein Adressko dierungs-LSB-Signal (address coding LSB signal)
PXi übermittelt,
um selektiv eine der Wortleitungen zu aktivieren, die in der Spaltenrichtung
des Arrays angeordnet sind. Anschließend schaltet die ausgewählte Wortleitung
die Zugriffstransistoren der damit verbundenen Speicherzellen ein,
so daß es
einem Speicherknoten jeder Speicherzelle und einer bestimmten Bitleitung, die
mit der Speicherzelle verbunden ist, möglich ist, die Ladung zu teilen
bzw. gemeinsam aufzuweisen. Folglich liest der Blockleseverstärker 30 die
aktivierte Bitleitung und speichert anschließend die gelesenen Daten in
interne Zwischenspeicher (Latches). Die gespeicherten Daten werden
zu einer Eingabe/Ausgabe-Leitung weitergeleitet, wenn eine Spaltenauswahlleitung
(column select line) CSL aufgrund eines Spaltenadressdekodierungssignals
(column address decoding signal) freigegeben worden ist. Für den Fall,
daß die
Daten nicht zu der Eingabe/Ausgabe-Leitung weitergeleitet worden
sind, da die Spaltenauswahlleitung CSL nicht freigegeben worden
ist, werden die Daten in eine entsprechende Speicherzelle während eines
aktivierten Wiederherstellungsprozesses wieder eingeschrieben, und
ein Refreshbetrieb wird durchgeführt,
während
die Wortleitung aktiviert ist.
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Bei
einem allgemeinen Aufbau einer DRAM-Vorrichtung können alle
Speicherzellen, die, um freigegeben zu werden, mit Wortleitungen
verbunden sind, ungeachtet eines aktivierten Wiederherstellungs-
oder Refreshbetrieb die elektrische Ladung teilen bzw. gemeinsam
aufzuweisen. Die Treiber des Verbindungsbereichs 50 (im
folgenden „ LA-Teiber") sollten im voraus
angesteuert werden, um ein Lesen der Daten durch die Blockleseverstärker 30,
die mit den Bitleitungen der ausgewählten Speicherzellenarrayblocks
verbunden sind, zu unterstützen.
Dieses Verfahren erfordert vergleichsweise große Leistungsmengen. Herkömmliche
Verfahren zum Verringern eines derartigen Leistungsverbrauchs enthalten
eine Teilwortleitungsaktivierung, wobei eine minimale Anzahl an
Wortleitungen und LA-Treibern freigegeben sind und angesteuert werden.
Mit anderen Worten, werden die Spaltenblockinformationssignale,
die durch die Spaltenadressen dekodiert worden sind, gemischt, um
lediglich Wortleitungen freizugeben, die einem Speicherzellenarrayblock 40 entsprechen,
dessen Spaltenauswahlleitung CSL sich öffnet bzw. offen ist, und um
lediglich einen einem Speicherzellenarrayblock 40 entsprechenden
LA-Treiber anzusteuern.
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Jedoch
sind Probleme bei der Anwendung des Teilwortleitungsaktivierungsverfahrens
auf die DRAM-Architektur aufgetreten. Beispielsweise teilen sich
zwei Speicherzellenarrayblöcke
eine neue Ladung, wenn eine neue Wortleitung freigegeben (enabled)
wird. Dies geschieht deshalb, weil ein SWD-Array 20 von
zwei Speicherzellenarrayblöcken 40 aus
Größenminimierungsgründen der
DRAM-Vorrichtung gemeinsam benutzt wird.
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Daneben
ist es außerdem
schwierig, lediglich einen LA-Treiber anzusteuern, um einen Blockleseverstärker, der
gemeinsam mit zwei Blockbitleitungen verbunden ist, anzusteuern,
da das Teilwortleitungsaktivierungsverfahren auf die Struktur zugreift, bei
der Unterwortleitungstreiber 20 und Blockleseverstärker 30 durch
Speicherzellenarrayblöcke
gemeinsam genutzt werden. Mit anderen Worten, falls ein Ausgangssignal
OR, das durch ein Spaltenblockadressdekodierungssignal empfangen
worden ist, beispielsweise ein Blockauswahlsignal Y (BSY-Signal), Schaltungen
der Verbindungsbereiche steuert, werden lediglich Wortleitungen,
die die zwei Zellarrayblöcke
betreffen, aktiviert, um lediglich einen entsprechenden LA-Treiber
anzusteuern, der ein OR Ausgangssignal empfängt, jedoch nicht andere LA-Treiber
der Verbindungsbereiche, die oberhalb und unterhalb des angesteuerten
Treibers positioniert sind. Hierbei gibt es kein Problem beim Lesen
oder einem aktiven Wiederherstellungsprozeß, jedoch für den Preis einer beträchtlichen
Verringerung der gesamten Ansteuerleitungsfähigkeit bzw. kapazität der Blockleseverstärker 30.
Vorstellbar ist eine Situation, bei der alle Blockleseverstärker eines
Zeilenblock, dessen LA-Treiber ausgewählt ist, freigegeben und angesteuert
sind, wobei dann andere LA-Treiber der Verbindungsbereiche, die
ober- und unterhalb des einen ausgewählten angeordnet sind, nicht
angesteuert werden, wenn das Teilwortleitungsaktivierungsverfahren
verwendet wird. Folglich kann die Verringerung bei der Ansteuerkapazität als solche
zu einer Verringerung bei der Geschwindigkeit des Lesens und der
aktiven Wiederherstellung der Bitleitungen führen.
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Auch
wenn die Probleme einer Verringerung der Geschwindigkeit der Lesens
und der aktiven Wiederherstellungsverfahren durch ein Vergrößern der Größe der PMOS und
MMOS-Transistoren der LA-Treiber gelöst werden können sich ein anderes Problem
aus dem vergrößerten Bereich
beim Unterbringen der Layout-Struktur einer Vorrichtung ergeben.
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Daher
ist ein verbessertes Verfahren wünschenswert,
um die Ansteuerkapazität
der LA-Treiber ohne ein Vergrößern der
Ausmaße
der Ansteuertransistoren der LA-Treiber
in einer Halbleiterspeichervorrichtung sicherzustellen, die durch
ein Teilwortleitungsaktivierungsverfahren ansprechbar sind. Mit anderen
Worten, es ist wünschenswert,
eine Vorrichtung zu entwickeln, die den Verbrauch an aktiver Leistung
verringern kann, die Ansteuerkapazität der LA-Treiber sicherstellen
kann und die Geschwindigkeit des Lesens und aktiver Wiederherstellungsverfahren
(Wiederbeschreiben von Zelldaten) der Speicherzellen verbessern
kann, wodurch ein Fortschritt bei der Leistungsfähigkeit der Halbleiterspeichervorrichtung
erzielt wird.
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US 6,031,779 offenbart mit
4 und
5 und den dazugehörigen Erläuterungen eine Halbleiterspeichervorrichtung
mit folgenden Merkmalen: eine Vielzahl von Speicherzellenblöcken, wobei
die Speicherzellenarrayblöcke
eine Vielzahl von Speicherzellen des Refresh-Typs aufweisen; eine
Vielzahl von Unterwortleitungstreibern (Subword line drivers SWD),
die bei vielen Speicherzellenarrayblöcken (Sub-Array) in Richtung
von Bit-Leitungen angeordnet sind; einer Vielzahl von Blockleseverstärkern (SA),
die bei allen Speicherzellenarrayblöcken (Sub-Array) in Richtung
von Bit-Leitungen
angeordnet sind und die jeweils von zwei Speicherzellenarrayblöcken gemeinsam
genutzt werden.
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DE 4330100 A1 offenbart
im Zusammenhang mit
4 und
den dazugehörigen
Erläuterungen
einen Speicherschaltung mit einer Vielzahl von Speicherzellenarrayblöcken, die
in jeder von zwei Matrizen im Normalbetrieb je eine Wortleitung
und im Refreshbetrieb in jeder von vier Matrizen je eine Wortleitung
auffrischt.
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KURZFASSUNG
DER ERFINDUNG
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Die
vorliegende Erfindung weist daher die Aufgabe auf, eine Halbleiterspeichervorrichtung
mit Teilwortleitungsaktivierungsverfahren zu schaffen, die starke
und schnelle LA-Treiber besitzt und den Refreshbetrieb mit verringertem
Leistungsbedarf beschleunigt durchführen kann.
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Diese
Aufgabe wird erfindungsgemäß durch eine
Vorrichtung und ein Verfahren mit den Merkmalen des anliegenden
Anspruchs 1 bzw. 6 gelöst.
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Vorteilhafte
Ausgestaltungen und Weiterbildungen einer solchen Halbleiterspeichervorrichtung bilden
Gegenstand der dem Anspruch 1 nachgeordneten Patentansprüche, deren
Inhalt hierdurch ausdrücklich
zum Bestandteil der Beschreibung gemacht wird, ohne an dieser Stelle
den Wortlaut zu wiederholen.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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1 zeigt eine Layoutansicht
einer Halbleiterspeichervorrichtung vom Refreshtyp der vorliegenden
Erfindung, die durch ein Teilwortleitungsaktivierungsverfahren angesprochen
wird.
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2 stellt eine Layoutstruktur
von der in 1 gezeigten
Verbindungsbereichen in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung dar.
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3 stellt eine Layoutstruktur
von in 1 gezeigten Verbindungsbereichen
in Übereinstimmung
mit einer anderen Ausführungsform
der vorliegenden Erfindung dar.
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4 zeigt ein Schaltdiagramm
gemäß einer
bestimmten Ausführungsform
der BSYD-Schaltung, die in 2 oder 3 gezeigt ist.
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5 zeigt ein Schaltungsdiagramm
gemäß einer
bestimmten Ausführungsform
der in 1 gezeigten Blocksteuereinheit
in Übereinstimmung
mit der vorliegenden Erfindung.
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6 zeigt ein Schaltdiagramm
gemäß einer
bestimmten Ausführungsform
der PXiD-Schaltung, die in 3 gezeigt
ist.
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7 stellt ein Schaltungsdiagramm
gemäß der bevorzugten
Ausführungsformen
von LA-Treibern dar, die in 2 oder 3 gezeigt sind.
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8 zeigt die Ansicht eines
Betriebszeitablaufs eines Teilwortleitungsaktivierungsverfahrens
in Übereinstimmung
mit der vorliegenden Erfindung.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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1 zeigt eine typische Layoutstruktur
einer Halbleiterspeichervorrichtung vom Refreshtyp, die mit einem
Teilwortleitungsaktivierungsverfahren angesprochen wird, wie sie
mit der vorliegenden Erfindung verwendet werden kann. Eine Vielzahl
von Speicherzellenarrayblöcken 40,
Blockleseverstärker 30 und
Unterwortleitungstreibern 20 sind in der gleichen Art und
Weise angeordnet wie bei dem herkömmlichen DRAM-Aufbau, wodurch ein
Datenmehraufwand bei der Layoutstruktur minimiert wird. Mit anderen
Worten, mit Ausnahme von den Speicherzellenarrayblöcken 40,
die in Richtung der Wortleitungen oder Bitleitungen jeweils ganz
am Ende angeordnet sind, wird ein Unterwortleitungstreiber 20 und
ein Blockleseverstärker 30 von
zwei Speicherzellenarrayblöcken 40 gemeinsam
genutzt.
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Gemäß 2 und 3 werden bei Verbindungsbereichen 50,
bei denen Blockleseverstärker 30 und
Unterwortleitungstreiber 20 sich kreuzen, ein Schaltungsblock
bestehend aus LA-Treibern 300, PXiD-Schaltungen 100 und
BSYD-Schaltungen- 200 ange ordnet. Hierbei steuern die LA-Treiber 300 die Blockleseverstärker 30 an.
Die PXiD-Schaltungen 100 erzeugen
Ansteuersteuersignale zum Steuern der Unterwortleitungstreiber.
Die Blockauswahl-Y-Treiberschaltungen (BSYD) 200 geben
selektiv die LA-Treiber aufgrund von übermittelten Blocksteuersignalen
frei (d. h. schalten diese ein).
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2 und 3 stellen die Layoutstrukturen der Verbindungsbereiche 50 von 1 in Übereinstimmung mit verschiedenen
Ausführungsförmen der vorliegenden
Erfindung dar. Im folgenden wird eine genaue Beschreibung bezüglich dieser
Layoutstrukturen gegeben. Normale Wortleitungsfreigabe-NWE-Signalleitungen
(normal word line enable signal lines) sind über den Speicherzellenarrayblöcken 40 in
der Richtung der Wortleitungen angeordnet, die mit entsprechenden
Unterwortleitungstreibern 20 verbunden sind, um die Wortleitungen
freizugeben. Wenn die Adresskodierungs-LSB-Signale PX0, PX1, PX2, PX3 aktiviert
worden sind, werden die Wortleitungen WL0, WL1, WL2, WL3 mit Wortleitungstreibern 20 verbunden.
Hierbei werden die Wortleitungen mit zwei Speicherzellenarrayblöcken 40,
mit Ausnahme des obersten und untersten Teils des Arrays gemeinsam
verbunden. Außerdem
betreiben die Adresskodierungs-LSB-Signale PXi (PX0, PX1, PX2, PX3),
die mit der PXiD-Schaltung 100 verbunden sind, den oberen
Abschnitt der Blockleseverstärker 30 in
der Spaltenrichtung (der Wortleitungen). Hierbei bilden PX0 und
PX1 ein Paar und PX3 und PX4 ein anderes Paar. Die Ausgangssignale
der PXiD-Schaltung 100, PXiD, PXiDD, PXiBD werden in der
Zeilenrichtung (der Bitleitungen) angeordnet und von zwei Unterwortleitungstreibern 20 gemeinsam genutzt.
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Um
die Geschwindigkeit eines Lesens und aktiver Wiederherstellungsverfahren
der Speicherzellen durch Sicherstellen der Ansteuerkapazität der LA-Treiber
zu verbessern, wird das Spaltenblockadressdekodierungssignal und
die Zeilenadressdekodierungs-LSB-Signale (X0, X0# aus 1) kombiniert, um zwei BSYD-Schaltungen 200 des
Verbindungsbereich 50 zur gleichen Zeit anzusteuern. Die Verfahren
werden durch die in 1 gezeigte
Blocksteuereinheit (BCU) 10 durchgeführt. Eine detaillierte Ausführungsform
der Blocksteuereinheit 10 wird in 5 gezeigt.
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Wie
in 5 gezeigt, weist
die Blocksteuereinheit (BCU) 10 auf: ein erstes NAND-Gatter 110 zum
Erzeugen einer NAND-Antwort durch Aufnehmen eines der Zeilenadressdekodierungs-LSB-signale
X0 und X0# und des Spaltenblockadressdekodierungssignales SYi (d.
h. SY1 bis SYm); ein zweites NAND-Gatter zum Erzeugen einer NAND-Antwort
durch Aufnehmen des Restes der Zeilenadressdekodierungs-LSB-Signale X0 und X0#
und des Spaltenblockadressdekodierungssignals SYi; ein NOR-Gatter 111 zum
Erzeugen einer NOR-Antwort durch Aufnahme von dem Spaltenblockadressdekodierungssignal
SYi und Ausgangssignalen BSYid, BSYiu von jeweils an dessen (d.
h. der BCU 10) oberen und unteren Teilen angeordneten Blocksteuereinheit;
einen ersten Inverter 113 zum Invertieren eines Ausgangs
des ersten NAND-Gatter 110 und Erzeugen eines oberen Blocksteuersignals
BSYou; einen zweiten Inverter 115 zum Invertieren eines
Ausgangs des zweiten NAND-Gatters 112 und Erzeugen eines unteren
Blocksteuersignal BSYod und einen dritten Inverter 114 zum
Invertieren eines Ausgangs des NOR-Gatters 111 und Erzeugen
eines Blocksteuersignals BSYi. Zu beachten ist, daß BSYid
und BSYiu jeweils Ausgangssignale BSYou und BSYod der benachbarten
BCUs sind, die oberhalb und unterhalb in der Zeichnung (siehe 1) angeordnet sind. Die
Signale BSYi steuern die BSYD-Schaltungen 200. Die Signale
BSYou und BSYod werden jeweils als Eingänge bei den benachbarten BCUs 10 vorgesehen, die
jeweils ober und unterhalb angeordnet sind, wie in 1 gezeigt.
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Wie
in 1 oder 5 gezeigt, erfolgt eine Aktivierung
des Signals X0 aus den LSB-Signalen X0 und X0# der Zeilenadressdekodierungssignale
zur gleichen Zeit wie eine Aktivierung von PX1 oder PX3, und das
Signal X0# wird zur gleichen Zeit aktiviert wie PX0 oder PX2. Die
Signale X0 und X0# bestimmen den Ausgangspegel der oberen oder unteren Steuersignale
BSYou und BSYod der BCU 10. In ähnlicher Weise werden das Spaltenblockadressdekodierungssignal
SYi und die Zeilenadressdekodierungs-LSB-Signale X0 und X0# kombiniert,
um obere und untere Steuersignale BSYou, BSYod und Steuersignale
BSYi zu erzeugen, so daß die
Steuersignale BSYi bei zwei oder mehr Blocksteuereinheiten aktiviert
werden, um gleichzeitig zwei BSYD Schaltungen 200 anzusteuern.
Falls beispielsweise SY2 und PX0 oder PX2 aktiviert worden sind,
wird X0# aktiviert, um die Steuersignale BSY2 und BSYm-1 der BCU 10 in
einen aktiven Zustand zu versetzen. Falls SY2 und PX1 oder PX3 aktiviert
werden, wird X0 aktiviert, um die Steuersignale BSY2 und BSY1 in
einen aktiven Zustand zu schalten. Hierbei wird das Lesen und aktive
Wiederherstellungsverfahren bei nicht ausgewählten Spaltenspeicherzellenarrayblöcken, die
die ausgewählten
Spaltenspeicherzellenarrayblöcke
BY1 bis BYm und Wortleitungen gemeinsam benutzen ebenso wie bei
ausgewählten
Spaltenspeicherzellarrayblöcke
BY1 bis BYm durchgeführt.
Somit wird das Teilwortleitungsaktivierungsverfahren bei der Layoutstruktur
des DRAMs in 1 perfekt durchgeführt.
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4 stellt die detaillierte
Struktur der BSYD-Schaltung 200 dar. Wie in 4 gezeigt, weist die BSYD-Schaltung 200 auf:
einen ersten Inverter 100 zum Invertieren der Blocksteuersignale
BSYi; einen zweiten Inverter 101 zum Invertieren des Ausgangs
des ersten Inverters 100; ein NAND-Gatter 103 zum
Aufnehmen eines Ausgangs des zweiten Inverters 101 und
des ersten Ansteuerfreigabesignals LAPGM und zum Ausgeben eines
Ergebnisses dieser NAND-Verknüpfung
als ein erstes Teiberaktivierungssteuersignal LAPG; und ein NOR-Gatter 104 zum
Aufnehmen eines Ausgangs des ersten Inverters 100 und des
zweiten Aktivierungsfreigabesignals LANGM# und zum Ausgeben eines
Ergebnisses dieser NOA-Verknüpfung
als ein zweites Aktivierungsteuersignal LANG. Die Schaltung 200 bestimmt
einen Ausgangspegel des Steuersignals LANG und LAPG, die als ein
Aktivierungssteuersignal der LA-Treiber durch Maskieren der Signale
LAPGM und LANGM# mit den Signalen BSYi übermittelt werden.
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Eine
bestimmte Struktur der PXiD-Schaltung 100 wird in 6 gezeigt. Wie in 6 gezeigt, empfängt die
PXiD-Schaltung 100 einen hohen Spannungspegel VPP als Betriebsspannug,
wobei sie aufweist: ein erstes NAND-Gatter 120 zum Aufnehmen von
Adresskodierungs-LSB-Signalen PXi und der Blocksteuersignale und
zum Erzeugen einer NAND-Antwort; ein zweites NAND-Gatter 121 zum Aufnehmen
von Adresskodierungs-LSB-Signalen PXi und Blocksteuersignalen und
zum Erzeugen einer NAND-Antwort;
einen ersten Inverter 122, der mit einer Hochpegelspannung
VPP zum Invertieren eines Ausgangs des ersten NAND-Gatters 120 betrieben
wird und das erste An steuersteuersignal PXiD zum Steuern der Unterwortleitungstreiber
erzeugt; und einen zweiten Inverter 123 zum Invertieren
eines Ausgangs des zweiten NAND-Gatters 121 und zum Erzeugen
des zweiten Ansteuersteuersignals PXiDD zum Steuern des Unterwortleitungstreibers.
Um die Wortleitungen der ausgewählten
Spaltenspeicherzellenarrayblöcke
freizugeben, empfängt
die PXiD-Schaltung 100 Zeilenadressdekodierungs-LSB-Signale
PXi (PX0, PX1, PX2, PX3) und Signale BSYi (BSY1-BSYm) als Eingangssignale zum
Erzeugen von Ausgangssignalen PXiD, PXiDD und PXiBD.
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7 stellt eine Ausführungsform
des detalllierten Aufbaus eines der LA-Treiber 100 dar.
Wie in 7 gezeigt, bestehen
die LA-Treiber 100 aus einem PMOS-Transistor P1, dessen Source mit einem Knoten
NO1 verbunden ist, der mit der Zellenarrayversorgungsspannung versorgt
wird, dessen Gate zum Empfangen des ersten Treiberaktivierungssteuerungssignal
LAPG in der Lage ist und dessen Drain zum Ausgeben eines ersten
Blockleseverstärkeraktivierungssignals
LA in der Lage ist; einen NMOS-Transistor N3, dessen Source mit
einem Knoten NO2 verbunden ist, an dem eine Versorgungsspannung
vorgesehen ist, und dessen Gate zum Aufnehmen des zweiten Treiberaktivierungssteuersignals
LANG in der Lage ist und dessen Drain zum Ausgeben des zweiten Blockleseverstärkeraktivierungssignals
LANG in der Lage ist; aus ersten und zweiten NMOS-Transistoren N1
und N2, die mit ihren Drain-Source-Kanal zwischen den Drains der
PMOS- und NMOS-Transistoren P1, N2 verbunden sind, und deren Gates
ein Ausgleichssignal LAEQ gemeinsam aufnehmen; und einen NMOS Transistor
N4, dessen Gate zum Empfangen des Ausgleichssignals LAEQ in der
Lage ist und dessen Drain-Source Kanal zwischen den Drains der PMOS-
und NMOS-Transistoren
P1 bzw. N3 verbunden ist.
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8 stellt Betriebszeitabläufe des
Teilwortleitungsaktivierungsverfahrens dar, das auf die vorliegende
Erfindung angewended. Wie in 8 gezeigt,
kann die Aktivierung von Blocksteuersignalen BSYi und des Adresskodierungs-LSB-Signals
PXi ermöglichen,
entsprechende Wortleitungen und die ersten Blockleseverstärkeransteuersignale
LA und LAB freizugeben bzw. einzuschalten. Hierbei wird der Aktivierungspegel
der Signale BSYi mit "hoch" übertragen bzw. auf "hoch" gesetzt, beispielsweise
auf einem Hochspannungspegel VPP. Dies geschieht, da der Inverter 122 und
das NAND-Gatter 120 in
der Schaltung von 6 mit
einem Hochspannungspegel VPP als einem Betriebsspannungspegel betrieben
werden. Der Aktivierungspegel der Signale BSYi wird in Anbetracht
eines Kriech- bzw. Leckstroms höher
als der Pegel der Normalversorgungsspannung eingestellt.
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Im
Folgenden wird der Betrieb der LA-Treiber 300 unter Bezugnahme
der 2 und 3 gemäß den Ausführungsformen der vorliegenden
Erfindung beschrieben.
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Als
erstes wird anhand von 2 das
erste Aktivierungsverfahren beschrieben. Das Aktivierungsverfahren
betrifft einen Fall, bei dem zwei LA-Treiber 300a bzw. 300b bei
einem Verbindungsbereich 50 angeordnet sind. Wenn zwei
Blocksteuersignale BSYi zu zwei BSY-Schaltungen 200 übertragen
werden, werden LA-Treibersteuersignale LAPG und LANG, die durch
eine BSYD-Schaltung erzeugt worden sind, zum Ansteuern einer der
LA-Treiber (beispielsweise einen oberen Treiber) in dem betroffenen
Verbindungsbereich 50 und eines unteren LA-Treibers in
dem Verbindungsbereich, der an dem oberen Teil des betroffenen Verbindungsbereichs 50 angeordnet
ist übertragen.
Sobald obere LA-Treiber 300a in dem Verbindungsbereich 50 und
der untere LA-Treiber (nicht gezeigt) in dem Verbindungsbereich,
der an dem oberen Teil des Verbindungsbereichs 50 angeordnet
ist, gleichzeitig angesteuert werden, wird der übrig gebliebene LA-Treiber (in diesem
Fall der untere LA-Treiber 300b) in dem Verbindungsbereich 50 durch
LA-Ansteuersignale LAPG und LANG angesteuert, die von der BSYD-Schaltung in
einem anderen, darunterliegenden Verbindungsbereich vorgesehen werden.
Folglich werden zwei Signale BSYD zum Ansteuern von insgesamt 4 LA-Treibern
aktiviert, wodurch die zwei entsprechenden Blockleseverstärker vollständig gesteuert
werden. Die Bezugszeichen 101, 102, 103, 201, 202 und 204 bezeichnen
jeweils Eingang-/ Ausgangsknoten der Schaltung in 2. Beispielsweise bezeichnet Bezugszeichen 101 einen
Eingangsknoten, zu welchem Eingangssignale PXi übertragen werden. Falls in ähnlicher
Weise die Ansteuerkapazität
von LA-Treibern sichergestellt wird, ist es bekannt, daß sich eine
Verbesserung bei der Geschwindigkeit eines Lesens und einer aktiven
Wiederherstellung von Speicherzellen einstellt.
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Im
Folgenden wird das in 3 gezeigte zweite
Aktivierungsverfahren beschrieben. Es betrifft einen Fall, bei dem
ein LA-Treiber 350 in dem Verbindungsbereich 50 installiert
ist. Wie in 3 gezeigt, ist
lediglich ein LA-Treiber in dem Raum angeordnet, wo zwei LA-Treiber
untergebracht werden können. Hierbei
ist es möglich,
die Größe der PMOS-
und NMOS-Transistoren A und B der LA-Treiber 350, die in 7 gezeigt sind, zu verdoppeln.
Da der LA-Treiber 350, der eine Aktivierungskapazität aufweist,
die zweimal so groß ist,
wie die der in 2 gezeigten LA-Treiber,
die Blockleseverstärker 30 seines
eigenen Blocks ansteuert, kann in Wirklichkeit die gleiche Ansteuerkapazität wie in 2 sichergestellt werden.
Der Vorteil dieses Verfahrens liegt darin, daß die LA-Treibersteuersignale
LAPG und LANG in dem Verbindungsbereich 50 geführt (routed)
werden können.
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Bei
der Halbleiterspeichervorrichtung mit der in 1 gezeigten Struktur wird das Teilwortleitungsaktivierungsverfahren
in Intervallen des Refreshbetriebs ausgesetzt. Mit anderen Worten,
ein statischer Refreshbetrieb sollte mit den Intervallen des Refreshbetriebs
durchgeführt
werden, um die Wortleitungen nacheinander zu aktivieren. In diesem
Falle werden alle Signale SY1 – SYm
mit einem hohen Pegel übertragen.
Somit schalten alle Steuersignale BSY1 – BSYm auf ihren Hochpegel,
so daß die
Wortleitungen nicht teilweise freigegeben werden sondern vollständig freigegeben
werden. Außerdem
wird ebenso ein LA-Treiber vollständig aktiviert. Zuletzt werden
mit den Intervallen des Refreshbetriebs die Teilwortleitungen daran
gehindert, aktiviert zu werden.
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Es
ist offensichtlich, daß die
hier mit der vorliegenden Erfindung dargestellten Konzepte für bestimmte
Anwendungen in verschiedener Art und Weise verwendet werden können. Ebenso
stellt der detaillierte Aufbau der Blocksteuereinheit oder der Betriebszeitablaufsignale,
die bei den bevorzugten Ausführungsformen
der vorliegenden Erfindung offenbart worden sind, einen Teil der
Betriebsverfahren in Übereinstimmung
mit der vorliegenden Erfindung dar, und es können mehrere Verfahren durch
Schaltungsdesigner wirksam eingesetzt werden.
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Wie
vorhergehend beschrieben, gibt es Vorteile bei der vorliegenden
Erfindung, wie beispielsweise ein Verringern des Leistungsverbrauchs,
ein Sicherstellen von Ansteuerkapazität der LA-Treiber und ein Verbessern
der Geschwindigkeit beim Lesen und der aktiven Wiederherstellung
von Speicherzellen auf der Basis eines herkömmlichen Teilwortleitungsansteuerverfahrens.
Daher besteht ein Vorteil in der Verbesserung der Leistungsfähigkeit
einer Halbleiterspeichervorrichtung.