TW523758B - Method and apparatus for refreshing semiconductor memory - Google Patents

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Chang-Rae Kim
Sang-Jib Han
Jong-Yul Park
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Description

523758 A7 B7 五、發明説明（1 ) 發明背景 發明領域 本發明係關於更新半導體記憶體之方法與裝置。 相關技術討論 兩種最普遍的隨機存取記憶體（RAM)型式是靜態隨機存 取記憶體（SRAM)和動態隨機存取記憶體（DRAM)。SRAM 單元具備只要有電源供應就可一直儲存資料的靜態栓結構 。DRAM單元具備包含電容器和電晶體的儲存節點。 DRAM單元藉著保持電容器内的電荷而儲存資料。 因為電荷會從所有的電容器漏出，所以資料無法永遠儲 存被視為DRAM的一種特性。被充電的儲存節點會放電， 所以DRAM單元需要週期性地用新電荷“更新”。上述週期 性更新作業一般每秒對每個單元執行數次以防止資料流失。 更新電路被使用以執行DRAM更新作業。早期的DRAM 在外部記憶體裝置的控制下執行更新作業。最近大多數的 DRAM裝置有與更新電路合併的内部邏輯電路以執行“内 部更新作業”。傳統上内部更新的DRAM裝置的外部作業 條件不同於SRAM的外部作業條件。明確地說，内部更新 的DRAM應該滿足兩個外部作業條件中的至少一個：（1) 一 明確有限寫入恢復時間要被加到每個寫入循環的最後部分 及（2)最大寫入循環時間，對SRAM而言不需要任何一個條 件。拖長的寫入恢復時間使DRAM寫入存取時間比普通的 讀取存取時間為慢，且最大寫入循環時間對外部寫入循環 長度施加最大限制，而兩種條件都被利用以防止資料在更 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 523758 A7 B7 五、發明説明（2 新之前流失。 雖然有更新需求，DRAM仍有許多比SRAM為優的特點 。諸優點中，在類似製造過程中製造的DRAM單元比 SRAM單元小。記憶體單元尺寸縮小可降低製造成本同時 提供較大的資料儲存容量。所以，最好能開發可取代 SRAM而不需施加額外外部作業條件的DRAM。 在1989年6月12日頒布之第4,984,208號名為“Dynamic Read/Write Memory Device Having Better Refresh Operation”的美國專利揭橥一種可滿足寫入恢復時間和最 大循環時間的DRAM電路。 一種以啟動部分字組線之方法來存取之傳統DRAM裝置 的DRAM單元陣列佈局結構由Takahashi等人在2000年2月 29曰頒布之第6,03 1,779號美國專利中揭橥，其中記憶體單 元的次陣列被區段感測放大器陣列和次字組線驅動器陣列 包圍。 圖1顯示本技術領域中一般使用且如果需要的話可使用 於本發明中的更新型半導體記憶體裝置佈局的概略佈局。 複數個記憶體單元陣列區段40被分割成n數目個列區段和 m數目個行區段，且複數個記憶體感測放大器3〇依列或位 元線的方向配置在單元陣列區段4〇之間。區段感測放大器 3 0被兩個記憶體單元陣列區段4〇共用，但不被配置在記憶 體單元陣列區段40之兩端的記憶體單元陣列區段共用。在 字組線或行的方向上，次字組線驅動器SWD 20配置在結 構内5己憶體單元陣列區段4 〇之間以使兩個記憶體單元陣列
523758 A7 -----— B7 五、發明説明（3 ) 區段40共用一個次字組線驅動器2〇。即使未顯示於圖工中 歹J人行解碼為配置在列與行的方向。列與行解碼器對各 個記憶體單元指定位址。 在圖1所不佈局結構中，配置在佈局週邊上的區段感測 放大器30和次字組線驅動器2〇不被共用，而僅與一個記憶 體單元陣列區段40連接。在圖陣列有·部分是容納區段 感測放大器30與次字組線驅動器2〇的區域交錯的地方。交 錯的區域稱為連結區域50。驅動器（未顯示）配置在連結區 域5 0内以驅動區段感測放大器3 〇。 在佈局結構中，當位元線BL被預充電之後，一正常字 組線致能信號NWE與一位址編碼LSB信號ρχί被傳送以選 擇性地啟動配置在陣列的行方向之字組線之一。然後，被 選擇的字組線啟動以存取與其連接之記憶體單元的電晶體 ，以讓各圯憶體單元之儲存節點和連接至該記憶體單元的 特定位元線能共用充電電荷。結果，區段感測放大器3〇感 測到被啟動的位元線’然後用内部栓儲存被感測到的資料 。當一行選擇線CSL因應於行位址解碼信號而被致能時， 儲存資料被送交給輸入/輸出線。在此情況下，若資料因 為行選擇線C SL未被致能而未送交給輸入/輸出線，則資料 在一啟動恢復程序期間被重新寫入到對應的記憶體單元， 且在字組線被啟動期間執行更新作業。 在DRAM裝置的一般架構中’連接至要被致能之字組線 的所有3己丨思體早元不論是啟動恢復或更新作業均可共用電 荷。連結區域50的驅動器（下文中稱為LA驅動器）應該提前 -6 _ 本紙張尺度適财g g家標準(CNS) A4規格(210X297公爱)' --- 523758
被驅動以協助由連接至被選擇 隐體早兀陣列區段之位元 線的區段感測放大器3〇做資料碭 寸仏，貝彳。此程序需要相當大量 的電能。減少此種電力消耗的僂 ^ e i 1得統方法包括部分字組線啟 動，其中僅有最少數目個字組绩 且綠和la驅動器被致能和驅 動。換言由位址解碼的行區段資訊信號被混合以僅致 能對應於其行選擇線CSL為開路的記憶體單元陣列區段4〇 之子組線且僅驅動對應於該記情 <
X。已I思體早兀陣列區段4〇之LA 驅動器。 但是應用部分字組線啟動方法於DRAM架構會有問題。 譬如，當一字組線被致能時，兩個記憶體單元陣列區段會 共用新的充電電荷。這是因為一SWD陣列20為了使DRAM 裝置的尺寸極小化而由兩個記憶體單元陣列區段40共用。 此外，另一個問題是要僅驅動一個lA驅動器來驅動共 通連接至兩個區段位元線的區段感測放大器很困難，因為 部分子組線啟動方法是在一種次字組線驅動器20和區段感 測放大器3 0是由記憶體單元陣列區段共用的結構中做存取 。換言之，若由行區段位址解碼信號與譬如區段選擇γ (BSY)信號做“或”（〇R)處理的輸出信號控制連結區域的電 路，則僅有與兩個單元陣列區段相關的字組線被啟動以僅 驅動一接收“或”（OR)輸出信號的相關LA驅動器，但位置 在被驅動之驅動器上方與下方之連結區域的其他la驅動 器則不被驅動。現階段在感測或啟動恢復程序中沒有問題 ，但其代價是區段感測放大器30的總驅動容量會大幅降低 。考慮一種情況··其LA驅動器被選擇的一列區段之所有 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) A7 B7 五、發明説明（5 區段感測放大器都被致能並驅動，則當使用部分字組線欠 動方法日τγ ’位置在被遥擇之L A驅動器上方與下方之連名士 區域的其他LA驅動器不被驅動。結果，驅動容量的這才产 降低會導致位元線感測與啟動恢復速率的下降。 即使降低感測與啟動恢復程序的速率之問題可藉著於大 LA驅動态之PMOS與NMOS電晶體的尺寸來解決，還备+ 增加容納裝置佈局結構之區域的另一個問題。 所以很需要一種改良的技術以在以部分字組線啟動方法 存取之半導體記憶體裝置内保留LA驅動器的驅動容量而 不擴大LA驅動器之驅動電晶體的尺寸。換言之，很需要 開發一種可降低工作電力消耗、保證LA驅動器之驅動容 里且改善έ己丨思體單元之感測與啟動恢復（單元資料之重新 寫入）程序速率的裝置，藉此在半導體記憶體裝置的效能 上獲得進步。 發明概要 本發明揭橥一種半導體記憶體裝置，包括在位元線方向 上配置在所有記憶體單元陣列區段處且分別由兩個記憶體 單元陣列區段共用的複數個次字組線驅動器；在字組線方 向上配置在所5 a己彳思體早元陣列區段處且分別由兩個記憶 體單元陣列區段共用的複數個區段感測放大器；個別配置 在谷納次字組線驅動器與區段感測放大器交錯之連結區域 處的複數個電路區段’該等連結區域包括：一個或更多個 適合驅動區段感測放大器之LA驅動器；一個或更多個適 合產生驅動控制信號以控制次字組線驅動器的pXiE)電路 _ - 8 - 本紙張尺度適用中_家標準(⑽）A4規格(⑽χ撕公董) 523758
，及個或更多個適合根據傳送的區段控制信號而選擇性 地致能LA驅動器_SYD電路；及適合藉著合併行與列區 &位址解馬乜號並同時用區段控制信號啟動兩個或更多個 B SYD電路而產生上部與下部區段控制信號的複數個區段 控制單元。 在本發明的另一種相態中，區段控制單元產生上部與下 部區段控制信號BSYou，BSY〇d及區段控制信號與行區段 位址解碼信號SY1-Sym、列位址解碼LSB信號χ〇，χ〇#、 和區控制單元的輸出信號B s Yid，B S Yiu。 在本發明的另一種相態中，列位址解碼LSB信號X〇在當 奇數字組線驅動信號px14PX3被啟動的同時被啟動，而 列位址解碼LSB信號x〇#在當偶數字組線驅動信號ρχ〇或 Ρ X 2被啟動的同時被啟動。 在本發明的另一種相態中，由區段控制單元產生之區段 控制彳§谠的位準是高於普通供應電壓位準的電壓的高位準 VVP 〇 在本發明的另一種相態中，複數個電路區段之la驅動 器配置在每個連結區域内。 在本發明的另一種相態中，複數個電路區段中的LA驅 動器分別由兩個連結區域配置。 在本發明的另一種相態中，分別從複數個區段控制單元 輸出的所有區段控制信號BSYi在記憶體單元之更新作業 期間被設定為其高位準。 本發明說明揭橥的是半導體記憶體裝置的一種具體實例 ______冬 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X297公釐) 523758 A7 B7
，包括複數個用複數個更新型記憶體單元建構的記憶體單 元陣列區段，適合產生更新位址信號以在更新作業期間更 新a己彳思體單元的更新電路；適合根據位址信號指派位址給 一個或更多個記憶體單元的列與行解碼器；以第一方向配 置在記憶體單元陣列區段處且由兩個記憶體單元陣列區段 共用的複數個次字組線驅動器；以與第一方向垂直的第二 方向配置在記憶體單元陣列區段處且由兩個記憶體單元陣 列區共用的複數個區段感測放大器；以分別配置在各連 結區域處的L A驅動器建構之複數個電路區段，其中容納 次字組線驅動器與區段感測放大器之區域互相交錯，適合 驅動區段感測放大器’ 一產生驅動控制信號以控制次字組 線驅動器以啟動與記憶體單元連接之次字組線的pxiD電 路，及一適合因應於傳送的區段控制信號來選擇性地致能 該LA驅動器之BSYD電路；和根據電路區段數目配置且適 合藉著合併行與列區段位址解碼信號並同時啟動兩個或更 多個電路區段的B S YD電路來分別產生上部與下部區段控 制信號的複數個區段控制單元。 在本具體實例的另一種相態中，區段控制單元尚包括一 適合藉著接收列位址解碼LSB信號X〇，X〇#之一與行區段 位址解碼信號SYi以產生一NAND回應的第一NAND閘；適 合藉著接收列位址解碼LSB信號X〇，X〇#的另一個與行區 段位址解碼信號SYi以產生一 NAND回應的第二NAND閘； 一適合藉著接收行區段位址解碼信號與分別位於其頂部與 底部部分之區段控制單元的輸出信號BSYid，BSYiu以產 ________-10-_ 本紙張尺度通用中國國家標準(CNS) A4規格(210 X 297公釐) " " 523758 A7 B7 五、發明説明（8 ) 生一NOR回應的NOR閘；一適合反轉第一 NAND閘之輸出 並產生一上部區段控制信號BSYou的第一反轉器；一適合 反轉第二NAND閘之輸出並產生一下部區段控制信號 BSYou的第二反轉器；及一適合反轉NOR閘之輸出並產生 一區段控制信號BSYi的第三反轉器。 在具體實例的另一種相態中，BSYD電路包括一適合反 轉區段控制信號的第一反轉器；一適合反轉第一反轉器輸 出的第二反轉器；一適合接收第二反轉器之輸出與第一驅 動致能信號並輸出將二信號做NAND閘處理所得結果當作 第一驅動器啟動控制信號的NAND閘；及一適合接收第一 反轉器之輸出與第二啟動致能信號並將二信號做NOR閘處 理所得結果當作第二驅動啟動控制信號的NOR閘。 在具體實例的另一種相態中，PXiD電路包括適合接收 位址編碼LSB信號PXi與區段控制信號以產生一 NAND回應 的第一NAND閘；適合接收位址編碼LSB信號PXi與區段控 制信號以產生一 NAND回應的第二NAND閘；由一高位準 電壓操作適合反轉第一 NAND閘之輸出並產生第一驅動控 制信號以控制次字組線驅動器的第一反轉器；及適合反轉 第二NAND閘之輸出並產生第二驅動控制信號PXiDD以控 制次字組線驅動器之第二反轉器。 在具體實例的另一種相態中，LA驅動器包括一PMOS電 晶體，該電晶體之源極與供應電壓給單元陣列之節點連接 、其閘極接收第一驅動器啟動控制信號且其汲極輸出第一 區段感測放大器啟動信號；一 NMOS電晶體，該電晶體之 _-11 -_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 523758
源極與提供供應電壓之節點連接、其閘極接收第二驅動器 啟動控制信號且其汲極輸出第二區段感測放大器啟動信號 :第一與第二NMOS電晶體，其汲極一源極通道連接於 PMOS與NMOS電晶體的汲極之間且所有的閘極共同接收 一等化信號；及一等化NMOS電晶體，其閘極接收等化信 號且其没極一源極通道連接於PM〇S與NM〇s電晶體的汲 極之間。
在具體實例的另一種相態中，B SYD電路包括一適合反 轉區段控制信號的第一反轉器；一適合反轉第一反轉器之 輸出的第一反轉器；一適合接收第二反轉器之輸出與第一 驅動致能信號並將該二信號做N AND閘處理之結果輸出當 作第一驅動器啟動控制信號的NAND閘；及一適合接收第 一反轉為之輸出與第二啟動致能信號並將該二信號做NOR 閘處理之結果輸出當作第二驅動啟動控制信號的nor閘 104 〇 本發明說明也揭橥一種操作半導體記憶體裝置的方法， 包括合併行區段位址解碼信號與列位址解碼LSB信號；及 用合併的信號分別啟動驅動配置在連結區域内之LA驅動 器的兩個BSYD電路。 在該方法的另一種相態中，當兩個BSYD電路被啟動時 ，4個L A驅動器被驅動以驅動兩個區段感測放大器。 在該方法的另一種相態中，當兩個BSYD電路被啟動時 ’對共用被選擇行記憶體單元陣列區段之字組線的未被選 擇的行記憶體單元陣列區段如對被選擇的行記憶體單元陣 — -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 523758
發明説明 列區段一般執行感測與啟動恢復程序。 本發明揭橥一種半導體記憶體裝置，包括在位元線方向 上配置在所有記憶體單元陣列區段處且分別由兩個記憶體 單元陣列區段共用的複數個次字組線驅動器；在字組線方 向上配置在所有記憶體單元陣列區段處且分別由兩個記憶 體單元陣列區段共用的複數個區段感測放大器；個別配置 在谷納次字組線驅動器與區段感測放大器交錯之連結區域 處的複數個電路區段，該等連結區域包括：一個或更多個 用以驅動區段感測放大器之LA驅動器裝置；一個或更多 個用以產生驅動控制信號以控制次字組線驅動器的PXiD 電路裝置；及一個或更多個用以根據傳送的區段控制信號 而選擇性地致能LA驅動器的BSYD電路裝置；及用以產生 上部與下部區段控制信號的複數個區段控制單元裝置。 圖示簡述 圖1是以部分字組線啟動方法存取之本發明的更新型半 導體§己憶體裝置的佈局圖。 圖2顯示圖1中所示連結區域根據本發明的一種具體實例 之佈局結構。 圖3顯示圖1中所示連結區域根據本發明的另一種i體實 例之佈局結構。 圖4是根據圖2或3中所示BSYD電路之特定具體實例的電 路圖。 圖5疋根據本發明根據顯示於圖1中的區段控制單元之特 定具體實例繪製的電路圖。 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 ^297公釐） 523758 A7
圖6是根據顯示於圖3中的pxiD電路之特定具體 電路圖。 具w的 圖7顯不根據圖2或3中所示LA驅動器之較佳具體的 電路圖。 μ N的 圖8是根據本發明之部分字組線啟動方法的操作時程圖。 發明詳述 圖1疋可使用於本發明之以部分字組線啟動方法存取之 更新i半‘體5己憶體裝置的典型佈局結構。複數個記憶體 早兀陣列區段40、區段感測放大器3〇和次字組線驅動器2〇 以與傳統DRAM架構相同的方式配置，藉此使佈局結構内 的貧料儲存代價極小化。換言之，除了在記憶體單元陣列 區段4 0在字組線或位元線方向的兩端以外，一個次字組線 驅動器20和一個區段感測放大器3〇被兩個記憶體單元陣列 區段4 0共用。 參考圖2與3 ’在區段感測放大器3 〇與次字組線驅動器2 〇 父錯處的連結區域50内，配置有包括LA驅動器300、PXiD 電路100、與BSYD電路200之電路區段。此時，lA驅動器 300驅動區段感測放大器30。PXiD電路1〇〇產生驅動控制 信號以控制次字組線驅動器。區段選擇γ驅動器（B Syd)電 路200因應於傳送的區段控制信號而選擇性地致能la驅動 圖2與3顯示圖1中之連結區域50根據本發明之不同具體 實例的佈局結構。下文將對該等佈局結構做明確描述。普 通的字組線致能NWE信號線依字組線方向配置在記憶體單 _-14- 本紙張尺度適用中國國家標準(CNS) A4规格(21〇 x 297公董）
裝 隹 523758 A7 B7 五、發明説明（12 7L陣列區段4〇上方與對應的次字組線驅動器2〇連接以致能 字組線。當位址編碼LSB信號ΡΧ0，PX1，PX2，PX3被啟 動k 子組線WL0，WL 1，WL2，WL3與字組線驅動器2〇 連接。此時’除了陣列的最高與最低部分以外，字組線與 兩個$憶體單元陣列區段4〇共用連接。此外，與pXiD電 路100連接的位址編碼LSB信號PXi (ΡΧ0，PX1，ρχ2， PX3)在（字組線的）行方向行走於區段感測放大器3〇的頂部 部分。此時，ΡΧ0與PX1變成一對組，且]?}(2與？又3變成另 一對組。PXiD電路！〇〇之輸出信號PXiD，PXiDD，PXiBD 在（位元線的）列方向配置並由兩個次字組線驅動器2〇共用。 為了藉由確保LA驅動器之驅動容量以改善記憶體單元 之感測與啟動恢復程序的速率，行區段位址解碼信號與列 位址解碼LSB信號（來自圖^之义^ χ〇#)被合併以同時間驅 動連結區域50的兩個BSYD電路200。此程序由圖1中所示 區段控制單兀（BCU) 10執行。區段控制單元1〇的詳細具體 實例顯示於圖5中。 如圖5中所示，區段控制單元（BCU) 1〇包括一用以藉接 收列位址解碼LSB信號X〇，X〇#之一與行區段位址解碼信 號SYi : SYl-Sym來產生NAND回應的第一NAND閘110 ; 一用以藉接收列位址解碼LSB信號Χ0，χ〇#的另一個盥行 區段位址解碼信號SYi來產生NAND回應的第二nand閘 1 12 , —用以藉接收行區段位址解碼信號SYi與分別位在豆 頂部與底部之區段控制單元之輸出信號BSYid，bsYiu；^ 產生NOR回應的N0R閑m ; 一用以反轉第一 NAm^]ii()
裝 馨
523758 A7 _B7 五、發明説明（13 ) 之輸出並產生頂部區段控制信號BSYou的第一反轉器113 ;一用以反轉第二NAND閘1 12之輸出並產生底部區段控 制信號BS You的第二反轉器115 ;及一用以反轉NOR閘111 之輸出並產生區段控制信號B SYi的第三反轉器114。請注 意BSYid，BSYiu是位於圖示BCU上方與下方（請參考圖1) 的相鄰BCU之輸出信號BSYou，BSYod。信號BSYi控制 BSYD電路200。信號BSYou與BSYod分另4被提供當作圖1 中所示分別位於上方與下方之相鄰BCU 1 0的輸入。 如圖1或5中所示，列位址解碼信號之LSB信號X〇，x〇# 中的信號X0在PX1或PX3被啟動的同時間被啟動，且信號 X0#與ΡΧ0或PX2在相同時間被啟動。信號χ〇，χ0#決定 BCU 10的上部或下部控制信號BSYou，BSYod之輸出位準 。類似地，行區段位址解碼信號SYi與列位址解碼LSB信 號X0 ’ X0#被合併以產生上部與下部控制信號BSY〇u， BSYod與控制信號BSYi，以使控制信號BSYi在兩個或更 多個區段控制單元處被啟動以同時驅動兩個BSYD電路200 。譬如，如果SY2與ΡΧ0或PX2被啟動，則X0#被啟動以將 BCU 10的控制信號BSY2與BSYm-1轉變為啟動狀態。而且 ’若S Y2與PX 1或ρχ3被啟動，則χ〇被啟動以同時將控制 #號B S Y2.與B S Y1轉變為啟動狀態。此時，對共用被選擇 行記憶體單元陣列區段BY 1 -Bym與字組線之未被選擇行記 憶體單元陣列區段如對被選擇行記憶體單元陣列區段 B Y1 -Bym —般執行感測與啟動恢復程序。所以，部分字組 線啟動方法在類似圖1中所示的DRAM佈局結構中獲得最 —______- _ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) --
裝 * 523758 A7 B7 五、發明説明（14 ) 佳執行。 圖4顯示BSYD電路200之詳細結構。如圖4中所示， BSYD電路200包括用以反轉區段控制信號BSYi的第一反 轉器100;用以反轉第一反轉器100之輸出的第二反轉器 1 0 1 ;用以接收第二反轉器1 0 1之輸出與第一驅動致能信號 LAPGM並將兩個信號做NAND閘處理的結果輸出當作第一 驅動器啟動控制信號LAPG之NAND閘103 ;及用以接收第 一反轉器100之輸出與第二啟動致能信號LANGM#並將兩 個信號做NOR閘處理的結果輸出當作第二啟動控制信號 LANG之NOR閘104。電路200藉著用信號BSYi遮罩信號 LAPGM與LANGM#來決定被當作LA驅動器之啟動控信號 傳送的控制信號LANG，LAPG之輸出位準。 圖6中顯示PXiD電路100的一種特定結構。如圖6中所示 ，PXiD電路100接收電壓VPP的高位準當作操作電壓，包 括：用以接收位址編碼LSB信號PXi與區段控制信號並產 生NAND回應之第一 NAND閘120 ;用以接收位址編碼LSB 信號PXi與區段控制信號並產生NAND回應之第二NAND閘 121 ;由高位準電壓VPP操作用以反轉第一NAND閘120之 輸出並產生第一驅動控制信號PXiD以控制次字組線驅動 器的第一反轉器122;及用以反轉第二NAND閘121之輸出 並產生第二驅動控制信號PXiDD以控制次字組線驅動器的 第二反轉器123。為了要致能被選擇行記憶體單元陣列區 段的字組線，PXiD電路100接收列位址LSB解碼信號PXi (ΡΧ0，PXI，PX2，PX3)與信號 BSYi (BSY 卜 BSYm)當作輸 __- 17-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
參 523758 A7 B7 五、發明説明（15 ) 入信號以產生輸出信號PXiD，PXiDD，PXiBD。 圖7顯示LA驅動器3 00之詳細結構的一種具體實例。如 圖7中所示，LA驅動器300包括一 PMOS電晶體P1，該電晶 體之源極與供應單元陣列供應電壓之節點NO 1連接，其閘 極接收第一驅動器啟動控制信號LAPG且其汲極輸出.第一 區段感測放大器啟動信號LA ; —NMOS電晶體N3，·該電晶 體之源極與提供供應電壓之節點N02連接，其閘極接收第 二驅動器啟動控制信號LANG且其汲極輸出第二區段感測 放大器啟動信號LAB ;第一與第二NMOS電晶體Nl，N2， 其汲極-源極通道連接於PMOS與NMOS電晶體PI，N3的汲 極之間，且所有的閘極共通接收一等化信號LAEQ ;及一 NMOS電晶體N4，該電晶體之閘極接收等化信號LAEQ且 其汲極-源極通道連結於PMOS與NMOS電晶體PI，N3的汲 極之間。 圖8顯示應用於本發明之部分字組線啟動方法之操作時 程圖。如圖8中所示，區段控制信號BSYi之啟動可讓位址 編碼LSB信號PXi可以致能對應的字組線與第一區段感測 放大器驅動信號LA，LAB。此時，信號BSYi之啟動位準 被轉高一譬如到VVP的電壓高位準。這是因為在圖6之電 路内的反轉器122與NAND閘120係由高電壓位準VVP當作 操作電壓位準來操作。考慮到漏電流的問題，信號BSYi 之啟動位準被設定高於普通供應電壓的位準。 下文中LA驅動器300之操作將參考根據本發明之具體實 例的圖2與3來描述。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 523758 A7 ___________B7 五、發明説明（16 ) 首先，如圖2中所示將描述第一種啟動方法。該啟動方 法係關於兩個LA驅動器300a，300b配置在連結區域5〇内 的情況。當兩個區段控制信號BSYi被傳送到兩個BSYD電 路2 00時，由一個BSYD電路產生之[八驅動器控制信號 LAPG，LANG被用以驅動相關連結區域5〇中諸lA驅動器 中的一個（譬如上側驅動器）及連結區域内位置在相關連結 區域50頂部部分處的下側lA驅動器。一旦連結區域5〇内 的上側LA驅動器300a與連結區域内位置在連結區域5〇的 頂部部分的下側LA驅動器（未顯示）同時被驅動，連結區域 5〇内其餘的LA驅動(在此情況下為下側la驅.動器3〇〇b) 被由位於下方之另一連結區域内的B s YD電路提供的La驅 動為控制k號LAPG ’ LANG驅動。結果，兩個信號bsYi 被啟動以驅動總共4個LA驅動器，藉此完全地驅動兩個相 關的區段感測放大器。標示在圖2中的編號丨0 i，丨〇2，1 〇3 ，201，202，204分別表示電路的輸入/輸出節點。譬如， 編號1 0 1疋#號PXi傳送輸入節點。類似地，若LA驅動器 之驅動容量可被確保，則可知道記憶體單元之感測與啟動 恢復的速率有所改善。 現在如圖3中所示將描述第二種啟動方法。該方法係關 於一個L A驅動器350安裝在連結區域5〇内的情況。如圖3 中所示，僅有一個LA驅動器配置在可容納兩個la驅動器 的空間内。此時有可能擴大圖7中的la驅動器350之PMOS 與NMOS電晶體A，B的尺寸到兩倍。因為啟動容量為圖2 中所示者之啟動容量兩倍的LA驅動器35〇驅動其本身區段 -19- 本紙€尺度適用中國國家標準(CNS) A4規格(210X297公釐）— ----- 523758 A7 ___B7 五、發明説明（17~" " 的區段感測放大器3 0，所以實際上可以保證與圖2中相同 的驅動容量。此方法中有一優點是lA驅動器控制信號 L APG ’ L ANG可佈線經由連結區域5 〇内。 在具有圖1中所示結構的半導體記憶體裝置内，部分字 組線啟動方法在更新作業的間隔中被避免。換言之，靜態 更新作業應在更新作業的間隔中被執行以依序啟動字組線 。在此情況下’所有的信號S Y1 - s Y m均被轉到其高位準。 所以，全部的控制信號BSYl-BSYm轉成其高位準，以使 字組線不被部分致能，而是完全被致能。此外，la驅動 器也完全被啟動。至少在更新作業的間隔中，部分字組線 被防止啟動。 很清楚的是呈現在本發明中的觀念可以許多種方式使用 於特定應用上。而且揭橥在本發明較佳具體實例中的區段 控制單元或操作時程信號之細部結構舉例說明了根據本發 明之操作方法的一部份，且會有電路設計者有效採用的更 多方法。 如上文所述，本發明有許多基於傳統部分字組線驅動方 法的優點，像是降低功率消耗、確保LA驅動器之驅動容 量及改善記憶體單元之感測與啟動恢復速率等。所以本發 明有改善半導體記憶體裝置的效能之優點。 α月注思本發明說明揭橥之所有物理量一除非特意明顯地 指出以外一並不意味著正好等於所述的量，而是約略等於 所述的量。此外，當沒有‘‘約，，或類似的限定詞時並不意味 著明白表示任何此種所述的物理量是精確的量—不論此種 __ _-20-_ 本紙張尺度適jf]巾g國家標準(CNS) Α4規格(21GX 297公董) " - 523758 A7 B7 五、發明説明（18 ) 限定詞是否使用於本文中任何其他物理量。 雖然上文中顯示並描述了較佳具體實例，但是對其可有 許多種修改和替代而不背離本發明之精神與範疇。所以請 注意上文僅藉由舉例說明來描述本發明，且在此揭橥的此 類舉例說明和具體實例並不意味對本發明申請專利範圍限 制0 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. 523758 ABCD 六、申請專利範圍 1 ·.一種半導體記憶體裝置，包括： 複數個次字組線驅動器，以位元線方向配置在所有記 憶體單元陣列區段處且分別由兩個記憶體單元陣列區段 共用； 複數個區段感測放大器，以字組線方向配置在所有記 憶體單元陣列區段處且分別由兩個記憶體單元陣列區段 共用； 複數個電路區段，分別配置在容納次字組線驅動器與 區段感測放大器之區域交錯的連結區域處，該等連結區 域包括： 一個或更多個適合驅動區段感測放大器的LA驅 動器； 一個或更多個適合產生驅動控制信號以控制次字 組線驅動器的PXiD電路； 一個或更多個適合因應於傳送的區段控制信號以 選擇性地致能LA驅動器的BSYD電路；及 複數個區段控制單元，適合藉著合併行與列區段位址 解碼信號以產生上部與下部區段控制信號並用該等區段 控制信號同時啟動兩個或更多個B SYD電路。 2 ·如申請專利範圍第1項之裝置，其中區段控制單元產生 上部與下部區段控制信號B S Y 〇 u，B S Y 〇 d與和行區段位 址解碼信號SYl-SYm、列位址解碼LSB信號χ〇，x〇#、 及區段控制單元輸出信號BSYid，BSYiu合併之區段控 制信號。 -22- 本紙張尺歧财g @家標準(CNS) A4規格(21G x 297公董) -- 523758 A B c D 六、申請專利範圍 3 .如申請專利範圍第2項之裝置，其中列位址解碼lSB信 號X0在與奇數字組線驅動信號PX1或PX3啟動的相同時 間啟動’且列位址解碼LSB信號X0#在與偶數字組線驅 動信號PXO或PX2啟動的相同時間啟動。 4 ·如申請專利範圍第1項之裝置，其中由區段控制單元產 生之區段控制信號的位準是高於普通供應電壓位準的 高電壓位準VVP。 5 ·如申請專利範圍第1項之裝置，其中複數個電路區段之 LA驅動器配置在每個連結區域内。 6·如申請專利範圍第1項之裝置，其中複數個電路區段内 之L A驅動器分別由兩個連結區域配置。 7.如申請專利範圍第1項之裝置，其中分別從複數個區段 控制單元輸出之所有區段控制信號BSYi在記憶體單元 之更新作業期間被設定為其高位準。 8·—種半導體記憶體裝置，包括： 用複數個更新型記憶體單元建構之複數個記憶體單元 陣列區段； 適合產生更新位址信號以在更新作業期間更新記憶體 單元之更新電路； 適合根據位址信號指派位址給一個或更多個記憶體單 元的列與行解碼器； 以第一方向配置在記憶體單元陣列區段處且由兩個記 憶體單元陣列區段共用的複數個次字組線驅動器； 以與第一方向垂直的第二方向配置在記憶體單元陣列 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)一 523758 A B c D 六、申請專利範圍 .區段處且由兩個記億體單元陣列區段共用的複數個區段 感測放大器； 分別配置在每個連結區域處用la驅動器建構的複數 個電路區段，其中容納次字組線驅動器與區段感測放大 為之區域相交錯，適合驅動區段感測放大器，產生驅動 控制信號以控制次字組線驅動器以啟動與記憶體單元連 接之次字組線的PXiD電路；及 適合因應於傳送的區段控制信號以選擇性地致能該等 LA驅動器的BSYD電路；及 對應於電路區段之數目配置的複數個區段控制單元， 且該等區段控制單元適合藉著合併行與列區段位址解碼 信號分別產生上部與下部區段控制信號並同時啟動電路 區段的兩個或更多個BSYD電路。 9·如申請專利範圍第8項之裝置，其中區段控制單元尚包 括： 適合藉著接收列位址解碼LSB信號X〇，X〇#之一與行 區I又位址解碼信號SYi以產生NAND回應的第一 NAND閘； 適合藉著接收列位址解碼LSB信號X〇，X0#的另一個 與行區段位址解碼信號SYi以產生NAND回應的第二 NAND閘； 適合藉著接收行區段位址解碼信號與分別位於區段控 制單元頂部與底部部分之區段控制單元輸出信號B SYid ’ BSYiu以產生n〇R回應之NOR閘； 適合反轉第一NAND閘之輸出並產生上部區段控制信 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)一 "-- 523758 Αβ Ββ C8 ___ P8 六、申請專利範圍 .號BSYou的第一反轉器；. 適合反轉第二NAND閘之昝山、，*丄 J < W出亚產生下部區段控制信 號BSYou的第二反轉器；及 適合反轉NOR閘之輸出並產生區段控制信號縱㈣ 第三反轉器。 10·如申請專利範圍第8項之裝置，其中BSYDt路包括： 適合反轉區段控制信號的第_反轉器； 適合反轉第一反轉器之輸出的第二反轉器； 適合接收第二反轉器之輸出與第一驅動致能信號並將 該二信號做N A N D閘處理之結果輸出當作第一驅動器啟 動控制信號的NAND閘；及 適合接收第一反轉裔與第二啟動致能信號並將該二信 號做NOR閘處理之結果輸出當作第二驅動啟動控制信號 的 NOR 問 104。 11.如申請專利範圍第8項之裝置，其中PXiD電路包括： 適合接收位址編碼LSB信號pxi與區段控制信號以產 生NAND回應之第一 NAND閘； 適合接收位址編碼LSB信號PXi與區段控制信號以產 生NAND回應之第二NAND閘； 由高電壓位準操作適合反轉第一 NAND閘之輸出並產 生第一驅動控制信號以控制次字組線驅動器的第一反轉 器；及 適合反轉第二NAND閘之輸出並產生第二驅動控制信 ^虎P X i D D以控制次字組線驅動器的第二反轉器。 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公" 523758 8 8 8 8 A B c D 六、申請專利範圍 12..如申請專利範圍第8項之裝置，其中LA驅動器包括： PM〇S電晶體，該電晶體之源極與供應單元陣列供應 電壓之節點連接，其閘極接收第一驅動器啟動控制信號 且其没極輸出第一區段感測放大器啟動信號； NMOS電晶體，該電晶體之源極與提供供應電壓之節 點連接，其閘極接收第二驅動器啟動控制信號且其汲極 輸出第二區段感測放大器啟動信號； 第一與第二NMOS電晶體，其汲極-源極通道連接於 PNIOS與NMOS電晶體的；及極之間且所有的閘極共同接 收等化信號；及 等化NMOS電晶體，其閘極接收等化信號且其汲極-源極通道連接於PMOS與NMOS電晶體的汲極之間。 13. 如申請專利範圍第8項之裝置，其中BSYD電路包括： 適合反轉區段控制信號之第一反轉器； 適合反轉第一反轉器之輸出的第二反轉器； 適合接收第二反轉器之輸出與第一驅動致能信號並將 該二信號做NAND閘處理之結果輸出當作第一驅動器啟 動控制信號的NAND閘；及 適合接收第一反轉器之輸出與第二啟動致能信號並將 該二信號做NOR閘處理之結果輸出當作第二驅動啟動控 制信號的N〇R閘104。 14. 一種操作半導體記憶體裝置的方法，包括： 合併行區段位址解碼信號與列位址解碼LSB信號；及 用經合併的信號分別啟動兩個驅動配置在連結區域内 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 523758 A B c D 六、申請專利範圍 •的LA驅動器之BSYD電路。 1 5 ·如申請專利範圍第丨4項之方法，其中4個L A驅動器在兩 個B SYD電路被啟動時被驅動以驅動兩個區段感測放大 器。 1 6 ·如申请專利範圍第14項之方法，其中當兩個B SYD電路 被啟動時對共用被選擇行記憶體單元陣列區段之字組線 的未被選擇行記憶體單元陣列區段像對被選擇行記憶體 單元陣列區段一般執行感測與啟動恢復程序。 17· —種半導體記憶體裝置，包括： 在位元線方向配置在所有記憶體單元陣列區段處且分 別由兩個§己憶體單元陣列區段共用的複數個次字組線驅 動器； 在字組線方向配置在所有記憶體單元陣列區段處且分 別由兩個記憶體單元陣列區段共用的複數個區段感測放 大器； 分別配置在容納次字組線驅動器與區段感測放大器之 區域相交錯所在的連結區域處之複數個電路區段，該等 連結區域包括： 用以驅動該等區段感測放大器的一個或更多個 LA驅動器裝置； 用以產生驅動控制信號以控制次字組線驅動器的 一個或更多個PXiD電路裝置； 用以因應於傳送的區段控制信號以選擇性地致能 LA驅動器的一個或更多個BSYD電路裝置；及 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱） 523758 A8 B8 C8
    —一 ______D8 申請專利範園 用以產生上部與下部區段控制信號的複數個區段控制 早元裝置。 18.—種半導體記憶體裝置，包括： 複數個記憶體單元區段，該等記憶體單元區段包括複 數個更新型記憶體單元； 在位元線方向配置在所有記憶體單元陣列區段處且由 兩個5己憶體單元陣列區段共用之複數個次字組線驅動器； 在字組線方向配置在所有記憶體單元陣列區段處且由 3己憶體單元陣列區段中藉列位址和區段行位址所定的兩 個έ己憶體單元陣列區段共用並藉由列位址位元的一部份 同時啟動與該特定記憶體單元陣列區段相鄰之記憶體單 元陣列區段的複數個區段感測放大器。 19·一種半導體記憶體裝置，包括： 複數個ό己憶體單元區段’該等記憶體單元區段包括複 數個更新型記憶體單元； 在位元線方向配置在所有記憶體單元陣列區段處且由 兩個記憶體單元陣列區段共用的複數個次字組線驅動器； 在子組線方向配置在所有記憶體單元陣列區段處且由 5己憶體單元陣列區段中藉列位址和區段行位址所定的兩 個3己憶體單元陣列區段共用並藉由合併列位址的數個位 元同時啟動與該特定記憶體單元陣列區段相鄰之記憶體 單元陣列區段的複數個區段感測放大器。 20.如申請專利範圍第18項之裝置，其中該等相鄰的記憶體 單元陣列區段與特定記憶體陣列區段一起共用次字組線。 -28 -本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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