DE19906200A1 - Halbleiterspeichervorrichtung mit einer Subwortleitung-Ansteuerschaltung - Google Patents

Abstract

Eine Halbleiterspeichervorrichtung mit einer Subwortleitung-Ansteuerschaltung überwindet die Nachteile einer herkömmlichen Halbleiterspeichervorrichtung mit einer Subwortleitung-Ansteuerschaltung, die darin bestehen, daß sie zusätzliche NMOS-Transistoren benötigt, an deren Gate-Anschlüsse ein Vordecodiersignal angelegt wird, um alle Subwortleitungen mit der Erdung zu verbinden, die während des Betriebs der Subwortleitungs-Ansteuerschaltung auf einem freien Potential liegen können, und somit eine Anordnung der Vorrichtung kompliziert und die Größe des Speicherchips erhöht ist, und kann die Anordnung der Vorrichtung vereinfachen und die Speicherchipgröße reduzieren, indem der NMOS-Transistor (NM101-103; NM201-203) verwendet wird, der die benachbarten Subwortleitungen verbindet, an die ein identisches Vordecodiersignal angelegt ist, die aber verschiedene invertierte globale Wortleitung-Freigabesignale empfangen.

Description

Die vorliegende Erfindung bezieht sich auf eine Halb­ leiterspeichervorrichtung mit einer Subwortleitung- Ansteuerschaltung und insbesondere auf eine Halbleiterspei­ chervorrichtung mit einer Subwortleitung-Ansteuerschaltung, die deren Anordnung vereinfachen und eine Größe des Spei­ cherchips durch Verringern der Zahl zusätzlicher NMOS- Transistoren zum Verbinden von Subwortleitungen mit einer Erdung reduzieren kann.

Im allgemeinen enthält eine Halbleiterspeichervorrich­ tung einen Decodierer, der ein eingegebenes Adreßsignal de­ codiert, und eine Subwortleitung-Ansteuerschaltung, die ei­ ne Subwortleitung ansteuert, um durch eine Bitleitung gemäß einem Ausgangssignal von dem Decodierer Daten in einer spe­ zifischen Speicherzelle zu speichern oder die in der Spei­ cherzelle gespeicherten Daten auszugeben. Die Halbleiter­ speichervorrichtung mit der Subwortleitung-Ansteuerschal­ tung wird nun mit Verweis auf die beiliegenden Zeichnungen ausführlich beschrieben. Die Halbleiterspeichervorrichtung mit acht Subwortleitungen ist hier beispielhaft veranschau­ licht. Die Zahl der Subwortleitungen kann jedoch nötigen­ falls variiert werden.

Fig. 1 ist ein Blockdiagramm, das eine herkömmliche Halbleiterspeichervorrichtung mit einer Subwortleitung- Ansteuerschaltung veranschaulicht. Wie in Fig. 1 gezeigt ist, enthält die Halbleiterspeichervorrichtung einen Rei­ hendecodierer 10, der hohe signifikante Vordecodiersignale P4-Px empfängt, die durch Vordecodieren extern eingegebe­ ner hoher signifikanter Reihenadreßsignale erhalten werden, und invertierte erste und zweite globale Wortleitung- Freigabesignale GWLB0, GWLB1 ausgibt, eine erste Subwort­ leitung-Ansteuereinheit 20, die erste und zweite niedrige signifikante Vordecodiersignale P0, P1, die durch Vordeco­ dieren extern eingegebener niedriger signifikanter Reihen­ adreßsignale erhalten werden, oder ein Erdungspotential an die entsprechenden Subwortleitungen gemäß den invertierten ersten und zweiten globalen Wortleitung-Freigabesignalen GWLB0, GWLB1 und den invertierten ersten und zweiten nied­ rigen signifikanten Vordecodiersignalen PB0, PB1 selektiv ausgibt, eine zweite Subwortleitung-Ansteuereinheit 30, die dritte und vierte niedrige signifikante Vordecodiersignale P2, P3, die durch Vordecodieren extern eingegebener niedri­ ger signifikanter Reihenadreßsignale erhalten werden, oder das Erdungspotential an entsprechende Subwortleitungen ge­ mäß den invertierten ersten und zweiten globalen Wortlei­ tung-Freigabesignalen GWLB0, GWLB1 und invertierten dritten und vierten niedrigen signifikanten Vordecodiersignalen PB2, PB3 selektiv ausgibt, und eine Speicherzellenmatrix 40 mit mehreren Speicherzellen, die durch die Bitleitungen BL0-BL3 Daten speichern oder gespeicherte Daten ausgeben, wo­ bei die spezifische Subwortleitung gemäß dem niedrigen si­ gnifikanten Vordecodiersignal freigegeben wird, das von den ersten und zweiten Subwortleitung-Ansteuereinheiten 20, 30 selektiv ausgegeben wird.

Die ersten und zweiten Subwortleitung-Ansteuereinheiten 20, 30 und die Speicherzellenmatrix 40 sind hier in einer einzigen Einheit vorgesehen und können nötigenfalls in grö­ ßerer Zahl verwendet werden.

Fig. 2 ist ein ausführliches Schaltungsdiagramm, das die ersten und zweiten Subwortleitung-Ansteuereinheiten 20, 30 und die Speicherzellenmatrix 40 veranschaulicht, die in der herkömmlichen Halbleiterspeichervorrichtung in einer einzigen Einheit vorgesehen sind. Wie in Fig. 2 veran­ schaulicht ist, enthält die erste Subwortleitung-Ansteuer­ einheit 20 erste bis vierte Subwortleitung-Treiber SWLD11-SWLD14, die in dieser Reihenfolge die ersten bis vierten niedrigen signifikanten Vordecodiersignale P0-P3 oder das Erdungspotential an die entsprechenden Subwortleitungen SWL0, SWL2, SWL4, SWL6 gemäß den invertierten ersten und zweiten globalen Wortleitung-Freigabesignalen GWLB0, GWLB1 und den invertierten ersten bis vierten niedrigen signifi­ kanten Vordecodiersignalen PB0-PB3 selektiv ausgeben.

Der erste Subwortleitung-Treiber SWLD11 enthält hier einen Inverter, der aus einem ersten PMOS-Transistor PM11 und einem ersten NMOS-Transistor NM11-1 besteht, wobei das invertierte erste globale Wortleitung-Freigabesignal GWLB0 an einen gemeinsam verbundenen Gate-Anschluß der ersten PMOS- und NMOS-Transistoren PM11, NM11-1 angelegt ist, das erste niedrige signifikante Vordecodiersignal P0 an einen Source-Anschluß des ersten PMOS-Transistors PM11 angelegt ist, ein Source-Anschluß des ersten NMOS-Transistors NM11-1 mit der Erdung verbunden ist, und einen zweiten NNOS- Transistor NM11-2, wobei ein erstes globales Wortleitung- Freigabesignal GWL0 an dessen Gate-Anschluß angelegt ist, dessen Drain-Anschluß mit der ersten Subwortleitung SWL0 verbunden ist und dessen Source-Anschluß mit der Erdung verbunden ist. Der gemeinsam verbundene Drain-Anschluß der ersten PMOS- und NMOS-Transistoren PM11, NM11-1 ist hier mit der Subwortleitung SWL0 verbunden.

Die zweiten bis vierten Subwortleitung-Treiber SWLD12-SWLD14 sind identisch zu dem ersten Subwortleitung-Treiber SWLD11 aufgebaut und geben selektiv die ersten und zweiten niedrigen signifikanten Vordecodiersignale P0, P1 oder die Erdungsspannung an die dritte, fünfte bzw. siebte Subwort­ leitung SWL2, SWL4, SWL6 unter der Steuerung des invertier­ ten ersten oder zweiten globalen Wortleitung-Freigabesig­ nals GWLB0, GWLB1 und des invertierten ersten oder zweiten niedrigen signifikanten Vordecodiersignals PB0, PB1 aus.

Die zweite Subwortleitung-Ansteuereinheit 30 ist iden­ tisch zu der ersten Subwortleitung-Ansteuereinheit 20 auf­ gebaut. Das heißt, die ersten bis vierten Subwortleitung- Treiber SWLD21-SWLD24 sind identisch zu den ersten bis vierten Subwortleitung-Treibern SWLD11-SWLD14 der ersten Subwortleitung-Ansteuereinheit 20 aufgebaut und geben die dritten und vierten niedrigen signifikanten Vordecodiersi­ gnale P2, P3 oder die Erdungsspannung selektiv an die ent­ sprechenden Subwortleitungen SWL1, SWL3, SWL5, SWL7 unter der Steuerung der invertierten ersten und zweiten globalen Wortleitung-Freigabesignale GWLB0, GWLB1 und der invertier­ ten dritten und vierten niedrigen signifikanten Vordeco­ diersignale PB2, PB3 aus.

Die Speicherzellenmatrix 40 enthält die Vielzahl Spei­ cherzellen an Schnittpunkten der Subwortleitungen SWL0-SWL7, die mit den Subwortleitung-Treibern SWLD11-SWLD14, SWLD21-SWLD24 der ersten und zweiten Subwortleitung- Ansteuereinheiten 20, 30 jeweils verbunden sind, und der Bitleitungen B0-B3.

Die Zahl der Subwortleitung-Treiber wird hier gemäß der Zahl der Speicherzellen, nämlich einer Erhöhung der Zahl der Subwortleitungen, erhöht.

Der Betrieb der herkömmlichen Halbleiterspeichervor­ richtung mit der Subwortleitung-Ansteuerschaltung wird nun beschrieben.

Werden die durch Vordecodieren der hohen signifikanten Reihenadreßsignale erhaltenen hohen signifikanten Vordeco­ diersignale P4-Px empfangen, decodiert zuerst der Reihen­ decodierer 10 die Signale, wodurch die invertierten ersten und zweiten globalen Wortleitung-Freigabesignale GWLB0, GWLB1 ausgegeben werden.

Die niedrigen signifikanten Vordecodiersignale P0-P3, die durch Vordecodieren der niedrigen signifikanten Adreß­ signale erhalten werden, und deren invertierte Signale PB0-PB3 werden an die ersten und zweiten Subwortleitung- Ansteuereinheiten 20, 30 angelegt.

Wenn im Reihendecodierer 10 das invertierte erste glo­ bale Wortleitung-Freigabesignal GWLB0 bei einem niedrigen Pegel liegt und das erste Vordecodiersignal P0 bei einem hohen Pegel liegt, gibt hier z. B. der erste Subwortleitung- Treiber SWLD11 der ersten Subwortleitung-Ansteuereinheit 20 das erste Vordecodiersignal P0 mit einem hohen Pegel an die erste Subwortleitung SWL0 aus, wodurch ermöglicht wird, ei­ ne Lese/Schreiboperation von Daten durch die Bitleitungen BL0-BL3 auf den Speicherzellen der Speicherzellenmatrix 40 auszuführen, die mit der ersten Subwortleitung SWL0 ver­ bunden sind.

Die invertierten zweiten bis vierten niedrigen signifi­ kanten Vordecodiersignale PB1-PB3 liegen jedoch alle bei einem hohen Pegel, und somit werden die zweiten NMOS- Transistoren NM12-2, NM21-2, NM22-2 der Subwortleitung- Treiber SWLD12, SWLD21, SWLD22 eingeschaltet. Folglich sind die anderen Subwortleitungen SWL1-SWL7 mit der Erdung verbunden, und die in den mit den entsprechenden Subwort­ leitungen SWL1-SWL3 verbundenen Speicherzellen der Spei­ cherzellenmatrix 40 gespeicherten Daten werden gehalten. Das invertierte zweite globale Wortleitung-Freigabesig­ nal GWLB1 liegt außerdem bei einem hohen Pegel, und somit sind die fünften bis achten Subwortleitungen SWL4-SWL7 durch die ersten NMOS-Transistoren NM13-1, NN14-1, NM23-1, NM24-1 der Subwortleitung-Treiber SWLD13, SWLD14, SWLD23, SWLD24, die mit den Subwortleitungen SWL4-SWL7 verbunden sind, ungeachtet der ersten bis vierten niedrigen signifi­ kanten Vordecodiersignale P0-P3 mit der Erdung verbunden. Daher werden die Daten gehalten, die in den Speicherzellen der Speicherzellenmatrix 40 gespeichert sind, die mit den fünften bis achten Subwortleitungen SWL4-SWL7 verbunden sind.

Übrigens können die Subwortleitungen SWL0-SWL7 ausge­ wählt und freigegeben werden, indem die invertierten ersten und zweiten globalen Wortleitung-Freigabesignale GWLB0-GWLB1 und die ersten bis vierten niedrigen signifikanten Vordecodiersignale P0-P3 ausgewählt und angelegt werden. Somit wird ermöglicht, selektiv Daten auf einer vorzuzie­ henden Speicherzelle der Speicherzellenmatrix 40 zu schrei­ ben oder Daten darin zu speichern.

Wenn die herkömmliche Halbleiterspeichervorrichtung be­ trieben wird, benötigen die Subwortleitung-Ansteuerein­ heiten 20, 30 jedoch die zusätzlichen NMOS-Transistoren zum Verbinden der Subwortleitungen, die auf freies Potential gelegt werden können, mit der Erdung. Daher bestehen Nach­ teile der herkömmlichen Halbleiterspeichervorrichtung inso­ fern, als deren Anordnung kompliziert und die Größe des Speicherchips erhöht ist.

Eine Aufgabe der vorliegenden Erfindung besteht daher darin, eine Halbleiterspeichervorrichtung mit einer Sub­ wortleitung-Ansteuerschaltung zu schaffen, die deren Anord­ nung vereinfachen und eine Speicherchipgröße durch Vermin­ dern der Zahl zusätzlicher NMOS-Transistoren zum Verbinden der Subwortleitungen mit der Erdung reduzieren kann.

Um die Aufgabe der vorliegenden Erfindung zu lösen, wird eine Halbleiterspeichervorrichtung mit einer Subwort­ leitung-Ansteuerschaltung geschaffen, welche enthält: eine Vielzahl von Subwortleitung-Ansteuereinheiten, die jeweils mehrere Inverter enthalten, wobei jeder an seinem Eingang ein globales Wortleitungssignal von einem Reihendecodierer, der mit ihren Eingangsanschlüssen verbunden ist, und ein Vordecodiersignal empfängt, das durch Vordecodieren eines externen niedrigen signifikanten Reihenadreßsignals erhal­ ten wird, das mit ihren Leistungsanschlüssen verbunden ist, wobei ihre Ausgangsanschlüsse mit Subwortleitungen verbun­ den sind, und mehrere Transistoren, wobei ein Kanal von je­ dem dieser zwischen ein jeweiliges Paar benachbarte Sub­ wortleitungen geschaltet ist, die ein identisches Decodier­ signal empfangen, und ein Steueranschluß von jedem dieser ein invertiertes Reihendecodiersignal empfängt und durch das invertierte Reihendecodiersignal gesteuert wird.

Ein Ausführungsbeispiel einer Halbleiterspeichervor­ richtung mit einer Subwortleitung-Ansteuerschaltung gemäß der vorliegenden Erfindung wird im folgenden anhand der beigefügten Zeichnung ausführlich erklärt. Es zeigen:

Fig. 1 ein Blockdiagramm, das eine herkömmliche Halb­ leiterspeichervorrichtung mit einer Subwortleitung- Ansteuerschaltung veranschaulicht;

Fig. 2 ein ausführliches Schaltungsdiagramm, das erste und zweite Subwortleitung-Ansteuereinheiten und eine Spei­ cherzellenmatrix der herkömmlichen Halbleiterspeichervor­ richtung in Fig. 1 veranschaulicht;

Fig. 3 ein Blockdiagramm, das eine Halbleiterspeicher­ vorrichtung mit einer Subwortleitung-Ansteuerschaltung ge­ mäß der vorliegenden Erfindung veranschaulicht;

Fig. 4 ein ausführliches Schaltungsdiagramm, das erste und zweite Subwortleitung-Ansteuereinheiten und ein Spei­ cherzellenarray in der Halbleiterspeichervorrichtung in Fig. 3 gemäß der vorliegenden Erfindung veranschaulicht; und

Fig. 5 ein ausführliches Schaltungsdiagramm, das erste und zweite Subwortleitung-Ansteuereinheiten und ein Spei­ cherzellenarray der Halbleiterspeichervorrichtung gemäß ei­ ner anderen Ausführungsform der vorliegenden Erfindung ver­ anschaulicht.

Mit Verweis auf die beiliegenden Zeichnungen wird nun eine Halbleiterspeichervorrichtung mit einer Subwortlei­ tung-Ansteuerschaltung gemäß einer vorzuziehenden Ausfüh­ rungsform der vorliegenden Erfindung ausführlich beschrie­ ben.

Fig. 3 ist ein Blockdiagramm der Halbleiterspeicher­ vorrichtung mit der Subwortleitung-Ansteuerschaltung gemäß der vorliegenden Erfindung. Wie in Fig. 3 gezeigt ist, enthält die Halbleiterspeichervorrichtung einen Reihendeco­ dierer 100, der hohe signifikante Vordecodiersignale P4-Px empfängt, die durch Vordecodieren extern eingegebener hoher signifikanter Reihenadreßsignale erhalten werden, und invertierte erste und zweite globale Wortleitung-Freigabe­ signale GWLB0, GWLB1 ausgibt, eine erste Subwortleitung- Ansteuereinheit 200, die erste und zweite niedrige signifi­ kante Vordecodiersignale P0, P1, die durch Vordecodieren extern eingegebener niedriger signifikanter Reihenadreßsi­ gnale erhalten werden, oder ein Erdungspotential an ent­ sprechende Subwortleitungen SWL0, SWL2, SWL5 bzw. SWL7 ge­ mäß den invertierten ersten und zweiten globalen Wortlei­ tung-Freigabesignalen GWLB0, GWLB1 und invertierten ersten und zweiten niedrigen signifikanten Vordecodiersignalen PB0, PB1 selektiv ausgibt, eine zweite Subwortleitung- Ansteuereinheit 300, die dritte und vierte niedrige signi­ fikante Vordecodiersignale P2, P3, die durch Vordecodieren extern eingegebener signifikanter Reihenadreßsignale erhal­ ten werden, oder ein Erdungspotential an entsprechende Sub­ wortleitungen SWL1, SWL3, SWL4 bzw. SWL6 gemäß den inver­ tierten ersten und zweiten globalen Wortleitung-Freigabe­ signalen GWLB0, GWLB1 und invertierten dritten und vierten niedrigen signifikanten Vordecodiersignalen PB2, PB3 selek­ tiv ausgibt, und eine Speicherzellenmatrix 400 mit einer Vielzahl von Speicherzellen, die durch Bitleitungen BL0-BL3 Daten speichern oder gespeicherte Daten ausgeben, wobei eine spezifische Subwortleitung gemäß den ersten bis vier­ ten niedrigen signifikanten Vordecodiersignalen P0-P3 freigegeben wird, die von den ersten und zweiten Subwort­ leitung-Ansteuereinheiten 200, 300 selektiv ausgegeben wer­ den.

Die ersten und zweiten Subwortleitung-Ansteuereinheiten 200, 300 und die Speicherzellenmatrix 400 sind hier in ei­ ner einzigen Einheit vorgesehen und können nötigenfalls in größerer Zahl verwendet werden.

Fig. 4 ist ein ausführliches Schaltungsdiagramm, das die ersten und zweiten Subwortleitung-Ansteuereinheiten 200, 300 und die Speicherzellenmatrix 400 veranschaulicht, die in einer einzigen Einheit in der Halbleiterspeichervor­ richtung mit der Subwortleitung-Ansteuerschaltung vorgese­ hen sind. Wie in Fig. 4 veranschaulicht ist, enthält die erste Subwortleitung-Ansteuereinheit 200 erste bis vierte Subwortleitung-Treiber SWLD101-SWLD104, die die ersten und zweiten niedrigen signifikanten Vordecodiersignale P0, P1 oder das Erdungspotential jeweils selektiv an die ent­ sprechenden Subwortleitungen SWL0, SWL3, SWL5, SWL7 gemäß den invertierten ersten und zweiten globalen Wortleitung- Freigabesignalen GWLB0, GWLB1 ausgeben, und erste bis drit­ te NMOS-Transistoren NM101-NM103, die jeweils die benach­ barten Subwortleitungen verbinden, die das identische nied­ rige signifikante Vordecodiersignal empfangen, wobei die invertierten ersten und zweiten niedrigen signifikanten Vordecodiersignale PB0, PB1 an deren Gate-Anschlüsse ange­ legt werden. Die Drain- und Source-Anschlüsse der ersten und dritten NMOS-Transistoren NM101, NM103 sind hier je­ weils mit der Erdung verbunden, weil sie an den Endab­ schnitten der Speicherzellenmatrix 400 positioniert sind.

Der Subwortleitung-Treiber und NMOS-Transistor können hier verbunden sein und in größerer Zahl verwendet werden.

Der erste Subwortleitung-Treiber SWLD101 ist ein Inver­ ter mit einem PMOS-Transistor PM111 und einem NMOS-Transi­ stor NM111, wobei das invertierte erste globale Wortlei­ tung-Freigabesignal GWLB0 an ihren gemeinsam verbundenen Gate-Anschluß angelegt ist, ihr gemeinsam verbundener Drain-Anschluß mit der ersten Subwortleitung SWL0 verbunden ist, das erste niedrige signifikante Vordecodiersignal P0 an einen Source-Anschluß des PMOS-Transistors PM111 ange­ legt ist und ein Source-Anschluß des NMOS-Transistors NM111 mit der Erdung verbunden ist.

Die zweiten bis vierten Subwortleitung-Treiber SWLD102-SWLD104 sind identisch zu dem ersten Subwortleitung- Treiber SWLD101 aufgebaut und geben jeweils selektiv die ersten und zweiten niedrigen signifikanten Vordecodiersi­ gnale P0, P1 oder das Erdungspotential an die entsprechen­ den Subwortleitungen SWL2, SWL5, SWL7 gemäß den invertier­ ten ersten und zweiten globalen Wortleitung-Freigabe­ signalen GWLB0, GWLB1 aus.

Die zweite Subwortleitung-Ansteuereinheit 300 enthält die ersten bis vierten Subwortleitung-Treiber SWLD201-SWLD204 und die ersten bis dritten NMOS-Transistoren NM201-NM203 und ist identisch zu der ersten Subwortleitung- Ansteuereinheit 200 aufgebaut. Die zweite Subwortleitung- Ansteuereinheit 300 dient dazu, die dritten und vierten niedrigen signifikanten Vordecodiersignale P2, P3 oder das Erdungspotential jeweils selektiv an die entsprechenden Subwortleitungen SWL1, SWL3, SWL4, SWL6 gemäß den inver­ tierten ersten und zweiten globalen Wortleitung-Frei­ gabesignalen GWLB0, GWLB1 auszugeben. Die ersten bis drit­ ten NMOS-Transistoren NM201-NM203 empfangen das identi­ sche niedrige signifikante Vordecodiersignal (P2 oder P3), verbinden aber die benachbarten Subwortleitungen, die ver­ schiedene globale Wortleitung-Freigabesignale empfangen.

Mit Verweis auf die beiliegenden Zeichnungen wird nun der Betrieb der Halbleiterspeichervorrichtung mit der Sub­ wortleitung-Ansteuerschaltung gemäß der vorliegenden Erfin­ dung ausführlich beschrieben.

Wenn die hohen signifikanten Vordecodiersignale P4-Px empfangen werden, die durch Vordecodieren der hohen signi­ fikanten Reihenadreßsignale erhalten werden, decodiert zu­ erst der Reihendecodierer 100 die Signale und gibt die in­ vertierten ersten und zweiten globalen Wortleitung- Freigabesignale GWLB0, GWLB1 aus.

Die ersten bis vierten niedrigen Vordecodiersignale P0-P3, die durch Vordecodieren der niedrigen signifikanten Reihenadressen erhalten werden, werden an die ersten und zweiten Subwortleitung-Ansteuereinheiten 200, 300 angelegt.

Wenn das invertierte erste globale Wortleitung-Frei­ gabesignal GWLB0, das von dem Reihendecodierer 100 ausgege­ ben wird, bei einem niedrigen Potential liegt und das erste Vordecodiersignal P0 bei einem hohen Potential liegt, liegt hier z. B. das invertierte erste Vordecodiersignal PB0 bei einem niedrigen Potential, und somit wird die erste Sub­ wortleitung SWL0 ausgewählt, wodurch ermöglicht wird, daß die Operation eines Schreibens oder Lesens von Daten auf der Speicherzelle der Speicherzellenmatrix 400 ausgeführt wird.

Das invertierte zweite globale Wortleitung-Freigabe­ signal GWLB1 liegt hier bei einem hohen Pegel, und somit sind die NMOS-Transistoren NM113, NM114, NM213, NM214 der dritten und vierten Subwortleitung-Treiber SWLD103, SWLD104, SWLD203, SWLD204 in den ersten und zweiten Sub­ wortleitung-Ansteuereinheiten 200, 300 eingeschaltet. Folg­ lich sind die ersten bis achten Subwortleitungen SWL4-SWL7 mit der Erdung verbunden, wobei somit die Daten in den damit verbundenen Speicherzellen gehalten werden.

Wenn das invertierte dritte Vordecodiersignal PB2 bei einem hohen Pegel liegt, wird außerdem der zweite NMOS- Transistor NM202 der zweiten Subwortleitung-Ansteuereinheit 300 eingeschaltet, und somit ist die vierte Subwortleitung SWL3 mit der fünften Subwortleitung SWL4 verbunden, die mit der Erdung verbunden ist. Dementsprechend liegt die vierte Subwortleitung SWL3 bei einem niedrigen Pegel, liegt das invertierte zweite Vordecodiersignal PB1 bei einem hohen Pegel, und somit ist die dritte Subwortleitung SWL2 mit der mit der Erdung verbundenen sechsten Subwortleitung SWL5 verbunden. Folglich liegt auch die dritte Subwortleitung SWL2 bei einem niedrigen Pegel, ist das invertierte vierte Vordecodiersignal PB3 bei einem hohen Pegel, und somit ist der erste NMOS-Transistor 201 der zweiten Subwortleitung- Ansteuereinheit 300 eingeschaltet. Deshalb ist die zweite Subwortleitung SWL1 mit der Erdung verbunden, wodurch die Daten in den mit den zweiten bis vierten Subwortleitungen SWL1-SWL3 verbundenen Speicherzellen gehalten werden.

Das invertierte erste Vordecodiersignal PB0 liegt je­ doch bei einem niedrigen Pegel, und somit ist der erste NNOS-Transistor NM101 der ersten Subwortleitung-Ansteuer­ einheit 200 ausgeschaltet, wodurch die erste Subwortleitung SWL0 freigegeben wird.

Wenn die ersten und zweiten globalen Wortleitung- Freigabesignale GWLB0, GWLB1 und die niedrigen signifikan­ ten Vordecodiersignale P0-P3 ausgewählt und angelegt wer­ den, kann übrigens die erforderliche Subwortleitung ausge­ wählt und freigegeben werden, wodurch ermöglicht wird, eine erforderliche Speicherzelle aus der Speicherzellenmatrix 400 auszuwählen und Daten darin zu schreiben oder zu lesen.

Fig. 5 ist ein ausführliches Schaltungsdiagramm, das erste und zweite Subwortleitung-Ansteuereinheiten 200', 300' und eine Speicherzellenmatrix 400, die in einem einzi­ gen Körper geschaffen sind, gemäß einer anderen Ausfüh­ rungsform der vorliegenden Erfindung veranschaulicht, die zu den oben beschriebenen nahezu identisch aufgebaut ist. Die invertierten ersten und zweiten globalen Wortleitung- Freigabesignale GWLB0, GWLB1 gehen jedoch durch die erste Subwortleitung-Ansteuereinheit 200' durch, kreuzen einander an einem Schnittpunkt und werden an die zweite Subwortlei­ tung-Ansteuereinheit 300' angelegt.

Der Betrieb der Halbleiterspeichervorrichtung mit der Subwortleitung-Ansteuerschaltung gemäß einer anderen Aus­ führungsform der vorliegenden Erfindung wird nun beschrie­ ben.

Ihr Betrieb ist im Grunde zu dem der oben beschriebenen identisch. Die ersten und zweiten Subwortleitung-Treiber SWLD201', SWLD202' der zweiten Subwortleitung-Ansteuer­ einheit 300' werden jedoch durch das invertierte zweite globale Wortleitung-Freigabesignal GWLB1 angesteuert, und die dritten und vierten Subwortleitung-Treiber SWLD203', SWLD204' werden durch das invertierte erste globale Wort­ leitung-Freigabesignal GWLB0 angesteuert.

Der NMOS-Transistor zum Verbinden der Subwortleitungen ist alle zwei Subwortleitungen vorgesehen, wodurch die Chipgröße reduziert und eine Integration verbessert wird.

Da die vorliegende Erfindung in mehreren Formen verkör­ pert werden kann, ohne vom Geist ihrer wesentlichen Eigen­ schaften abzuweichen, sollte es sich auch verstehen, daß die oben beschriebenen Ausführungsformen nicht durch ir­ gendwelche Einzelheiten der vorhergehenden Beschreibung be­ schränkt sind, außer es ist ansonsten im einzelnen ausge­ führt, sondern vielmehr allgemein innerhalb ihres Geistes und Umfangs wie in den beigefügten Ansprüchen definiert aufgefaßt werden sollten, und daher sollen alle Änderungen und Abwandlungen, die innerhalb der Anforderung und Grenzen der Ansprüche fallen, oder Äquivalente solcher Ansprüche und Grenzen durch die beigefügten Ansprüche eingeschlossen sein.

Claims (6)

1. Halbleiterspeichervorrichtung mit einer Subwortlei­ tung-Ansteuerschaltung, aufweisend:
eine Mehrzahl von Subwortleitung-Ansteuereinheiten (200, 300), die jeweils eine Mehrzahl Inverter (SWLD101-104; SWLD201-204) enthalten, die jeweils an ihrem Eingang ein globales Wortleitungssignal (GWLB0, GWLB1) von einem Reihendecodierer (100), der mit ihren Eingangsanschlüssen verbunden ist, und ein Vordecodiersignal empfangen, das durch Vordecodieren eines externen niedrig-signifikanten Reihenadreßsignals erhalten wird, das mit ihren Leistungs­ anschlüssen verbunden ist, wobei ihre Ausgangsanschlüsse mit Subwortleitungen (SWL0-7) verbunden sind; und
eine Mehrzahl Transistoren (NM101-103; NM201-203), wo­ bei ein Kanal von jedem dieser zwischen ein jeweiliges Paar benachbarte Subwortleitungen geschaltet ist, die ein iden­ tisches Decodiersignal empfangen, und ein Steueranschluß von jedem dieser ein invertiertes Reihendecodiersignal emp­ fängt und durch das invertierte Reihendecodiersignal ge­ steuert wird.

2. Vorrichtung nach Anspruch 1, worin der Reihendeco­ dierer (100) das externe Adreßsignal empfängt, das Wortlei­ tungssignal durch ein Signal erzeugt, das durch Decodieren des hohen signifikanten Adreßsignals erhalten wird, und das Decodiersignal durch Decodieren des niedrigen signifikanten Adreßsignals ausgibt.

3. Vorrichtung nach Anspruch 1, worin das Steuersignal des Transistors ein invertiertes Signal des Decodiersignals ist, das mit dem Leistungsanschluß verbunden ist.

4. Vorrichtung nach Anspruch 1, worin der Transistor ein NMOS-Transistor ist.

5. Halbleiterspeichervorrichtung mit einer Subwortlei­ tung-Ansteuerschaltung, aufweisend:
erste und zweite Subwortleitung-Ansteuereinheiten (200, 300) mit einer Vielzahl von Subwortleitung-Treibern (SWLD101-104; SWLD201-204), die jeweils ein spezifisches Subwortleitung-Ansteuersignal durch ein Wortleitungssignal und ein Reihendecodiersignal ausgeben; und
eine Speicherzellenmatrix (400), die eine spezifische Speicherzelle gemäß Ausgangssignalen von den ersten und zweiten Subwortleitung-Ansteuereinheiten (200, 300) aus­ wählt und Daten durch Bitleitungen (BL0-BL3) speichert oder ausgibt, wobei die ersten und zweiten Einheiten (200, 300) und die Speicherzellenmatrix (400) abwechselnd in einer einzigen Einheit angeordnet sind, die ersten und zweiten Subwortleitung-Ansteuereinheiten eine Vielzahl von Subwort­ leitung-Treibern enthalten, die jeweils mehrere Inverter aufweisen, wobei jeder an seinem Eingang ein globales Wort­ leitungssignal von einem Reihendecodierer (100), der mit ihren Eingangsanschlüssen verbunden ist, und ein Vordeco­ diersignal empfängt, das durch Vordecodieren eines niedri­ gen signifikanten Reihenadreßsignals erhalten wird, das mit ihren Leistungsanschlüssen verbunden ist, wobei ihre Aus­ gangsanschlüsse mit Subwortleitungen verbunden sind, und die Vielzahl von Subwortleitung-Treibern jeweils mehrere Transistoren enthält, wobei ein Kanal von jedem dieser zwi­ schen ein jeweiliges Paar benachbarte Subwortleitungen ge­ schaltet ist, die ein identisches Decodiersignal und ver­ schiedene globale Wortleitung-Freigabesignale empfangen, und durch das invertierte Decodiersignal gesteuert wird, das in den Subwortleitung-Treiber eingegeben wird.

6. Vorrichtung nach Anspruch 5, worin der Inverter ei­ nen PMOS-Transistor (PM111-114; PM211-214) und einen NMOS- Transistor (NM111-114; NM211-214) enthält, wobei deren ge­ meinsam verbundener Gate-Anschluß einen Eingangsanschluß bildet, deren gemeinsam verbundener Drain-Anschluß einen Ausgangsanschluß bildet und deren Source-Anschlüsse mit dem Decodiersignal bzw. der Erdung verbunden sind.