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TECHNISCHES
GEBIET
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Die
vorliegende Erfindung betrifft integrierte Speicherschaltkreise
und insbesondere einen -integrierten Speicherschaltkreis, speziell
einen dynamischen Arbeitspeicher (Dynamic Random Access Memory,
DRAM), dessen gespeicherte Inhalte durch schwache Spannungssignale
auf Bitleitungen gelesen werden.
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ZUGRUNDE LIEGENDE
TECHNIK
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Gegenwärtig erfolgt
der Zugriff auf DRAMs im Allgemeinen langsamer als auf statische
Arbeitsspeicher (Static Random Access Memory, SRAM) oder Nur-Lese-Speicher
(Read Only Memory, ROM). Bisher sind DRAMs als eigenständige unabhängige integrierte
Schaltkreise zur Speicherung großer Datenmengen hergestellt
worden, die einen schnelleren Zugriff als magnetische oder optische
Plattenspeichermedien ermöglichen,
relativ preiswert sind und wenig Strom verbrauchen. Der Speicherzugriff
auf SRAMs und ROMs hingegen war normalerweise zwar schneller als
bei DRAMs, aber oft mit höheren Preisen
und höherer
Stromaufnahme verbunden, da diese Speichertypen für jedes
gespeicherte Datenbit mehr Bauelemente benötigen, was die Kosten und die
Bauelementdichte in die Höhe
treibt.
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In
letzter Zeit nimmt das Interesse an der Verwendung von DRAMs als
eines von mehreren Elementen eines integrierten Schaltkreises zu,
z.B. eines „Systems
auf einem Chip",
das auch lineare oder Logikschaltungen oder andere Schaltkreistypen beinhalten
kann. Solche DRAM-Elemente tragen die Bezeichnung eingebetteter
DRAM oder „EDRAM". Das Ziel der Verwendung
von eingebetteten DRAMs besteht unter anderem darin, möglichst
viel leicht wiederbeschreibbaren Speicherplatz mit kurzen Zugriffszeiten
zu schaffen, der jedoch kostengünstiger und
stromsparender als SRAMs ist. Ein Problem der gegenwärtigen DRAMs
besteht darin, dass das Schreiben eines neuen Datenwerts in eine
Speicherzelle länger
dauert als den Datenwert in dieser Speicherzelle zu lesen oder zu
aktualisieren. Dieses Problem wird durch die 1 und 2 veranschaulicht.
Insbesondere zeigt 1 Signale, die aktiv sind, wenn
eine DRAM-Speicherzelle nach dem Stand der Technik gerade gelesen
wird. Eine Leseoperation beginnt damit, dass die Spannung 10 der Wortleitung
von einem Ruhewert (im vorliegenden Falle etwa –0,4 V) auf einen aktivierten
Wert erhöht wird,
der den Zugriffstransistor der Speicherzelle leitend macht. Dann
beginnt die in einem Kondensator der Speicherzelle gespeicherte
Ladung durch den Transistor über
eine Bitleitung zum Leseverstärker
zu fließen.
Im Leseverstärker
entsteht ein schwaches Spannungsdifferenzsignal 11 zwischen
der Spannung 12 auf der Bitleitung BT und der Spannung 14 auf
einer Referenzbitleitung BC, die nicht mit der gerade gelesenen
Speicherzelle verbunden ist. Der Leseverstärker dient dazu, eine schwache
Spannungsdifferenz, z.B. ein „analoges" Signal zwischen
der Bitleitung BT und der Referenzbitleitung BC in ein starkes Logiksignal
zur Speicherung in oder Übertragung des
Datenwerts aus der Speicherzelle umzuwandeln. Nach dem Erscheinen
des schwachen Spannungssignals 11 wird der Leseverstärker eingestellt,
d.h. durch ein Signal SETP 16 gestartet, um das schwache
Spannungssignal 11 auf hohe Logikpegel zu verstärken. Das
führt dazu,
dass die ursprünglich
geringe Spannungsdifferenz zwischen der Spannung 12 der
Bitleitung und der Spannung 14 der Referenzbitleitung auf
einen entsprechenden vorgegebenen hohen und niedrigen Logikpegel
verstärkt
wird, im vorliegenden Falle auf etwa 1,2 V bzw. 0,0 V. Die in der Speicherzelle
gespeicherte Spannung ist in 1 durch
die Kurve 18 dargestellt.
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Einige
Schreiboperationen dauern jedoch bei herkömmlichen DRAMs länger als
eine Leseoperation. Eine Schreiboperation in 2 in eine
Speicherzelle von einem aktuell gespeicherten niedrigen Logikpegel,
d.h. einem Zustand „0", auf einen hohen Logikpegel,
d.h. einen Zustand „1", ist als Operation „Read_0_Modify_Write_1" bekannt. Diese Schreiboperation
beginnt damit, dass die Speicherzelle, die den Zustand „0" enthält, gelesen
und dann zur Speicherung des entgegengesetzten Wertes „1" veranlasst wird.
Der vorangehende Leseschritt ist erforderlich, damit die gespeicherten
Inhalte von Speicherzellen auf benachbarten Bitleitung nicht beschädigt werden.
Während
die eine Speicherzelle von einem Zustand „0" auf einen Zustand „1" umgeschrieben wird, werden die über dieselbe
Wortleitung erreichbaren Speicherzellen auf anderen Bitleitungen
gelesen und dieselben bereits in ihnen gespeicherten Daten wieder
in sie „zurückgeschrieben".
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2 zeigt,
dass die Operation read_modify_write ebenso wie die Leseoperation
mit der Erhöhung
der Spannung 10 der Wortleitung vom Ruhewert auf einen
aktivierten Wert beginnt. Dann beginnt die durch einen Kondensator
in der Speicherzelle gespeicherte Ladung durch den Transistor über eine
Bitleitung zu einem Leseverstärker
zu fließen, wo
ein schwaches Spannungsdifferenzsignal 21 zwischen der
Spannung 22 auf einer Bitleitung BT und einer Spannung 20 auf
einer Referenzbitleitung BC entsteht, die nicht mit der gerade beschriebenen Speicherzelle
verbunden ist. Nach dem Eintreffen des schwachen Spannungssignals 21 wird
der Leseverstärker
durch das Signal SETP 16 eingestellt, woraufhin das schwache
Spannungssignal 21 zu einem vorgegebenen hohen und einem
vorgegebenen niedrigen Spannungspegel auf der Referenzbitleitung
BC bzw. der Bitleitung BT, verstärkt
wird, welche den ursprünglichen
Zustand „0" des in der Speicherzelle gespeicherten
Datenwerts darstellen.
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Bei
der in 2 dargestellten Funktionsweise des DRAM nach dem
Stand der Technik werden die Spannungen 22, 20 auf
der Bitleitung BT und der Referenzbitleitung BC erst dann in neue
Zustände versetzt,
nachdem der Leseverstärker
eingestellt wurde. Nach dem Einstellen des Leseverstärkers nähern sich
die Spannungen 20, 22 fast vollständig dem hohen
bzw. dem niedrigen Logikpegel an. Dann kehren sich die Spannungen
der Bitleitung und der Referenzbitleitung um, um die für die Schreiboperation
erforderlichen entgegengesetzten Zustände zu erreichen. Die zur Ausführung der
dem Schreiben vorangehenden Leseoperation benötigte Zeit bewirkt, dass der
Anstieg der Spannung 24 in der Speicherzelle länger dauert
als bei der Leseoperation. Im Vergleich zu der in 1 gezeigten
Leseoperation dauert der Spannungsanstieg der Speicherzelle bei
der Operation read_modify_write bis auf 90% ihres Endwertes etwa
30% länger
als bei der Leseoperation, was aus dem Vergleich des Zeitintervalls
t0 bis t1 von 1 mit dem
Zeitintervall t0' bis t1' von 2 zu
ersehen ist.
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Bislang
ist die für
die Ausführung
der Operation read_modify_write erforderliche längere Zeit als hinnehmbar angesehen
worden. Das liegt daran, dass beim zu frühen Wechsel der Signalpegel
auf neue Werte Daten aufgrund des Übersprechens zwischen der beschriebenen
Bitleitung und einer benachbarten Bitleitung verloren gehen können. Bisher gab
es keine Möglichkeit,
eine Speicherzelle schnell mit einem neuen Wert zu überschreiben,
ohne das Risiko des Datenverlustes in Speicherzellen einzugehen,
auf die über
benachbarte Bitleitungen zugegriffen wird.
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BESCHREIBUNG
DER ERFINDUNG
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Demzufolge
gibt es unter anderem folgende Aufgaben der Erfindung, die jeweils
alternativ zu oder in Verbindung mit anderen Aufgaben gelöst werden können:
Eine
Aufgabe der Erfindung besteht darin, eine Schreiboperation in eine
Speicherzelle während
einer etwa so kurzen Zeit wie eine Leseoperation auszuführen.
Eine
andere Aufgabe der Erfindung besteht darin, eine Schreiboperation
in eine Speicherzelle schnell auszuführen, ohne das Risiko des Datenverlusts
in Speicherzellen einzugehen, auf die über benachbarte Bitleitungen
zugegriffen wird.
Eine weitere Aufgabe der Erfindung besteht
darin, ein System bereitzustellen, in welchem über Bitverteiler, die mit den
primären
Leseverstärkern
verbunden sind, ein Vorladen eines Leitungspfades erfolgt.
Noch
eine weitere Aufgabe der Erfindung besteht darin, eine Schreiboperation
durch Halten lediglich einer der beiden Bitleitungen, die echte
Bitleitung oder die Referenzbitleitung, auf einem festen Potenzial und
Einstellen eines Leseverstärkers
auf das Verstärken
einer kleine Spannungsdifferenz zwischen der echten und der Referenzbitleitung
auf vorgegebene hohe und niedrige Logikpegel auszuführen, um einen
Datenwert in einer Speicherzelle zu speichern.
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Die
vorliegende Erfindung stellt ein Verfahren nach Anspruch und einen
entsprechenden integrierten Schaltkreis nach Anspruch 6 bereit.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird demzufolge ein integrierter
Schaltkreis mit einem Speicher bereitgestellt, der zum Schreiben eines
Datenwertes in eine Speicherzelle mittels Bitverteilern geeignet
ist, die nur eine der beiden Bitleitungen, die echte Bitleitung
oder die Referenzbitleitung, auf einem festen Potenzial halten,
wenn ein Leseverstärker
eingestellt ist, wobei der Leseverstärker dazu eingerichtet ist,
eine kleine Spannungsdifferenz zwischen der echten und der Referenzbitleitung
auf eine vorgegebene hohe Spannung und auf eine vorgegebene niedrige
Spannung zu verstärken.
Dann liegt auf der echten Bitleitung die vorgegebene hohe Spannung
bzw. die vorgegebene niedrige Spannung, und diese Spannung wird
zum Schreiben des Datenwertes zur Speicherzelle übertragen.
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Bei
einem besonders bevorzugten Aspekt der Erfindung wird über eine
Wortleitung auf die gerade beschriebene Speicherzelle und andere
Speicherzellen zugegriffen. Bitverteiler an solchen anderen Speicherzellen,
die gerade nicht beschrieben werden, dienen zur Isolierung der mit
diesen Speicherzellen verbundenen echten und Referenzbitleitungen,
wenn die mit diesen Bitleitungen verbundenen Leseverstärkern eingestellt
sind, sodass die gespeicherten Inhalte solcher Speicherzellen, die
gerade nicht beschrieben werden, aktualisiert werden, während die
ausgewählte
Speicherzelle beschreiben wird.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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1 und 2 sind
Zeitablaufdiagramme, welche die Operationen Lesen bzw. read_modify_write
nach dem Stand der Technik zeigen.
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3 bis 4 sind Schaubilder, welche die Schaltlogik
einer bevorzugten Ausführungsart
der Erfindung zeigen.
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5 ist
ein Zeitablaufdiagramm, welches die Schreib- und Leseoperationen
einer bevorzugten Ausführungsart
der Erfindung zeigt.
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BESTE AUSFÜHRUNGSFORM
DER ERFINDUNG
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Die
vorliegende Erfindung stellt ein System und ein Verfahren zum Schreiben
eines Datenwertes in eine Speicherzelle durch Halten lediglich einer
der beiden Bitleitungen, die echte Bitleitung oder die Referenzbitleitung,
d.h. komplementäre
Bitleitung, auf einem festen Potenzial, zum Beispiel Massepotenzial,
bereit, wenn der Leseverstärker
eingestellt ist. Somit werden bei der Ausführung der Verfahrensschritte zunächst die
echte Bitleitung und die Referenzbitleitung auf ein festes Potenzial
vorgeladen. Für
die Schreiboperation wird dann eine der beiden Bitleitungen, die
echte Bitleitung oder die Referenzbitleitung, auf einem festen Potenzial
gehalten. Nach der Aktivierung der Wortleitung tritt zwischen der
echten und der Referenzbitleitung eine kleine Spannungsdifferenz
auf. Dann wird der Leseverstärker
eingestellt, der die kleine Spannungsdifferenz auf ein starkes Spannungssignal
mit einer vorgegebenen hohen Spannung (Vdd) auf einer der beiden
Bitleitungen, die echte Bitleitung oder die Referenzbitleitung,
und einer vorgegebenen niedrigen Spannung (Massepotenzial) auf der
anderen Bitleitung verstärkt.
Die Speicherzelle wird beschrieben, indem die auf der echten Bitleitung
liegende hohe oder die niedrige Spannung gespeichert wird.
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Die
Erfindung stellt auch neuartige Verfahrensweise zum Vorladen der
echten und der Referenzbitleitung ohne Vorladeinrichtungen innerhalb der
primären
Leseverstärker
bereit. Das Vorladen erfolgt stattdessen durch Einschalten von Bitverteilern, die
mit einer Eingangssignalverzweigung verbunden sind, zu einem Zeitpunkt,
da die darin befindlichen Bauelemente mit einem Vorladepotenzial
wie beispielsweise Massepotenzial verbunden sind. Auf diese Weise
stellen die Bitverteiler einen Leitungspfad zum Vorladen der Bitleitungen
her.
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In
einem solchen System, in welchem die echte und die Referenzbitleitung
vorher auf Massepotenzial vorgeladen sind, wird somit auf folgende Weise
eine niedriger Spannungspegel (Massepotenzial) als „0" in einer Speicherzelle
gespeichert. Die Wortleitung wird aktiviert. Die echte Bitleitung
wird auf Massepotenzial gehalten, während auf der Referenzbitleitung
ein Referenzpotenzial oberhalb Massepotenzial liegt, indem zum Beispiel
Ladung von einer Referenzzelle übertragen
wird, in welcher eine Spannung Vdd/2 gespeichert worden ist. Zwischen
der echten und der Referenzbitleitung entsteht eine kleine Spannungsdifferenz.
Dann wird der Leseverstärker
eingestellt, der die kleine Spannungsdifferenz auf ein starkes Spannungssignal
mit einer vorgegebenen niedrigen Spannung, d.h. Massepotenzial,
auf der echten Bitleitung und einer vorgegebenen hohen Spannung
(Vdd) auf der Referenzbitleitung verstärkt. Die auf der echten Bitleitung
liegende niedrige Spannung wird in die Speicherzelle geschrieben, um
die „0" zu schreiben.
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Bei
einer Leseoperation werden die echte und die Referenzbitleitung
vorher auf Massepotenzial vorgeladen. Die Wortleitung wird aktiviert
und zwischen der echten und der Referenzbitleitung entsteht durch
Ladungsübertragung
von der Speicherzelle auf die echte Bitleitung und ein Referenzpotenzial
auf der Referenzbitleitung eine kleine Spannungsdifferenz. Auf der
Referenzbitleitung wird zum Beispiel durch Ladungsübertragung
von einer Referenzzelle auf die Referenzbitleitung ein Referenzpotenzial
erzeugt, wobei in der Referenzzelle eine mittlere Spannung wie beispielsweise
Vdd/2 gespeichert ist. Dann wird der Leseverstärker eingestellt, der die kleine
Spannungsdifferenz auf ein starkes Spannungssignal mit einer vorgegebenen
hohen Spannung (Vdd) auf einer der beiden Bitleitungen, der echten
Bitleitung oder der Referenzbitleitung, und einer vorgegebenen niedrigen
Spannung (Massepotenzial) auf der anderen Bitleitung verstärkt.
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Bei
den im Folgenden beschriebenen Ausführungsarten steuert bei einer
Schreiboperation ein Bitverteilerpaar, bei welchem aus einer Vielzahl
von Bitleitungspaaren, z.B. vier Paaren, eine der Bitleitungen,
die echten Bitleitung oder die Referenzbitleitung, auf dem festen
Potenzial gehalten wird, wenn der Leseverstärker eingestellt wird. 3 ist
ein Blockschaltbild der mit einer Speicheranordnung verbundenen
Eingabe-/Ausgabe-Schaltlogik, in welcher ausgehend von 1024 primären Leseverstärkern ein 265
Bit breiter E/A-Pfad in Form einer 1:4-Eingangssignalverzweigung
bereitstellt wird. 3 zeigt, dass Bitverteiler,
die durch EIN/AUS-Signale BXP<0:3> geschaltet werden,
innerhalb jeder Gruppe 50 von je vier primären Leseverstärkern den
Signalfluss während
einer Leseoperation auf der echten Bitleitung und der Referenzbitleitung
von einer Gruppe 50 primärer Leseverstärker zu
einem Lesepuffer 60 steuern. Die Bitverteiler wählen ebenfalls
aus, welches der vier Bitleitungspaare während einer Schreiboperation
beschrieben werden soll, indem sie für eine der beiden Bitleitungen,
die echte Bitleitung oder die Referenzbitleitung, einen Leitungspfad
auf einem festen Potenzial, z.B. Massepotenzial, bereitstellen,
sodass das feste Potenzial am primären Leseverstärker anliegt,
wenn er eingestellt wird. Jeder Lesepuffer 60 weist einen
echten Verteilerkonten und einen komplementären Verteilerknoten auf, die
durch vier Bitverteilerpaare jeweils mit einer der vier echten Bitleitungen
bzw. einer der vier Referenzbitleitungen in der Gruppe 50 verbunden
sind. Von jeden vier Bitverteilerpaaren ist zu jedem Zeitpunkt ein
Paar durch die Signale BXP<0:3> eingeschaltet, um
während
der Schreiboperation den Signalfluss zur echten Bitleitung und zur
Referenzbitleitung und während
der Leseoperation von der echten Bitleitung und der Referenzbitleitung
zum Lesepuffer freizugeben. Der Steuerblock 56 ist zwischen
die Gruppe 50 der primären Leseverstärker und
die Lesepuffer 60 geschaltet, um die Lese- und Schreiboperationen
entsprechend den Eingabebefehlen READ, EQN, WRITE0N und WRITE1N
zu steuern.
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3 und 4 beruhen auf einer 1:4-Eingangssignalverzweigung,
bei welcher Daten, die nur von einem der vier primären Leseverstärker in
einer Gruppe 50 gelesen werden, bei einer Leseoperation einem
Lesepuffer 60 zugeführt
werden. Dem Fachmann ist klar, welche allgemein bekannten Änderungen
erforderlich sind, um eine 1:8-Eingangssignalverzweigung
für einen
256 Bit breiten E/A-Pfad unter Verwendung von 2048 primären Leseverstärkern zu erzeugen
und die Anzahl der primären
Leseverstärker
für jeden
Verteilerknoten zu erhöhen
oder zu verringern, die für
ein gewünschtes
Schaltungsdesign benötigt
werden. Ferner ist klar, dass die Breite des E/A-Pfades nur von
der gewählten
Schaltungsausführung
abhängt
und im vorliegenden Fall nur beispielhaft mit einer Breite von 256
Bit dargestellt ist. Ferner ist klar, wie bei einer alternativen
Anordnung die Lesepuffer 60 gemeinsam durch obere und untere
Teilschaltungen genutzt werden können.
In 3 ist nur eine Eingabe-/Ausgabe-Schaltlogik für eine obere
Teilschaltung dargestellt.
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4 ist ein schematische Blockschaltbild, welches
primäre
Leseverstärker 51, 52, 53, 54,
vier mit diesen verbundene Paare BT0, BC0; BT1, BC1; BT2, BC2; und
BT3, BC3 aus einer echten und einer Referenzbitleitung, Bitverteilerpaare
T1, die jeweils mit je einem Bitleitungspaar verbunden sind und
gemäß der Figur
durch Signale BXP0 ... 3 gesteuert werden, und einen Lesepuffer 60 zeigt.
Ein Steuerblock 56 enthält
Transistoren T2, die beim Übergang des
Signals READ auf HIGH leitend werden und somit einen Leitungspfad
während
einer Leseoperation zwischen zwei Bitleitungspaaren bzw. einem Paar aus
einem echten Verteilerknoten FT und einem komplementären Verteilerknoten
FC erzeugen. Der Steuerblock 56 enthält auch Schreibpfadtransistoren
T3, von denen jeweils nur einer leitend ist, um auf ein Bitleitungspaar,
z.B. BO0, BC0, zu schreiben. Während einer
Schreiboperation setzen die Schreibpfadtransistoren T3 einen Leitungspfad
nur zwischen einem ausgewählten
Paar aus echter und Referenzbitleitung auf ein festes Potenzial.
Während
einer Vorladeoperation sind die Schreibpfadtransistoren T3 jedes Bitleitungspaars
sowie die Bitverteiler T1 leitend, um die Bitleitungen auf ein festes
Potenzial vorzuladen. Wenn bei einer Schreiboperation eine bestimmte Gruppe 50 von
primären
Leseverstärkern
ausgeblendet werden soll, wird eine Schreibmaskierung durchgeführt, indem
beide Schreibpfadtransistoren T3 auf nichtleitend geschaltet werden. 4 zeigt, dass es sich bei dem festen Potenzial
um Massepotenzial handelt. Im Folgenden wird jedoch ausführlich beschrieben,
dass bei einer anderen Anordnung das feste Potenzial gleich Vdd
sein kann, welches gleich der vorgegebenen hohen Spannung ist, mit
der ein Logikpegel HIGH oder „1" in die Speicherzelle
geschrieben wird.
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Zwei
Bitleitungspaare, z.B. BT0 ... BT1, sind leitend zu Zwischenverteilerknoten
FT01, FC01 so miteinander verbunden, dass jeder Lesepfadtransistor
T2 und jeder Schreibpfadtransistor T3 einen gemeinsamen Leitungspfad
für zwei
echte Bitleitungen oder zwei Referenzbitleitungen erzeugt. In derselben Konfiguration
sind zwei andere Bitleitungspaare BT2 ... BT3 leitend zu Zwischenverteilerknoten
FT23, FC23 verbunden. Durch eine solche gemeinsame Nutzung wird
die Anzahl der Bauelemente im Steuerblock 56 verringert.
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Die
Schreibsignale werden durch NAND-Gatter 70, 72 gesteuert,
welche den Schreibpfadtransistoren T3 EIN/AUS-Signale zuführen. Wenn
in eine Speicherzelle, auf welche der Zugriff über die Bitleitung BT0 erfolgt,
eine „0" geschrieben wird,
wird der Transistor T3 74 durch einen auf LOW wechselnden
Impuls WRITE1N am NAND-Gatter 72 leitend. Dieses Signal
setzt die Bitleitung BT0 auf Massepotenzial, wenn das Bitverteilerpaar
(Transistoren T1) durch das Signal BXP0 leitend wird, sodass beim
Einstellen des Leseverstärkers
die Bitleitung BT0 auf Massepotenzial bleibt und die Bitleitung
BC0 auf eine vorgegebene hohe Spannung, d.h. auf Vdd, gesetzt wird.
Wenn in die Speicherzelle, auf die über die Bitleitung BT0 zugegriffen
wird, eine „1" geschrieben werden
soll, wird der Transistor T3 76 durch einen auf LOW wechselnden
Impuls WRITE1N am NAND-Gatter 70 leitend. Hierdurch wird
die Bitleitung BC0 auf Massepotenzial gesetzt, wenn das Bitverteilerpaar
(Transistoren T1) durch das Signal BXP0 leitend wird, sodass beim
Einstellen des Leseverstärkers
die Bitleitung BC0 auf Massepotenzial bleibt und die Bitleitung
BT0 auf eine vorgegebene Spannung, d.h. auf Vdd, gesetzt wird.
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Die
NAND-Gatter 70, 72 und die Schreibpfadtransistoren
T3 steuern auch die Vorladeoperation. Bei der vorliegenden Ausführungsart
werden alle Bitleitungen und Zwischenverteilerknoten auf Massepotenzial
vorgeladen. Während
des Vorladens werden die Bitverteiler T1 durch die Bitverteilersignale BXP0
... 3 leitend und durch die NAND-Gatter 70, 72 ein
auf LOW wechselndes Ausgleichsignal EQN übertragen, um alle Transistoren
T3 leitend zu machen und so die Zwischenverteilerknoten und Bitleitungen
zu entladen und auf Massepotenzial zu setzen. Auf diese Weise brauchen
direkt bei den Leseverstärkern 51 ... 54 keine
Bauelemente zum Entladen angeordnet zu werden, und ein und dieselben Transistoren
T3 können
sowohl zum Entladen als auch zur Steuerung des Datenschreibens verwendet werden.
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Der
Lesepuffer 60 enthält
Bauelemente zum Vorladen der Verteilerknoten FT und FC auf die Spannung
Vdd nach dem Anlegen des Signals LBRESTN. Ein Paar über Kreuz
geschalteter Bauelemente 80, vorzugsweise p-FETs gemäß der Darstellung,
dient dazu, an den Verteilerknoten FT und FC unterschiedliche Spannungen
mit jeweils hohen und niedrigen vorgegebenen Werten aufrechtzuerhalten. Daten
der Leseoperation werden am Anschluss PDOT ausgegeben.
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5 zeigt
den zeitlichen Ablauf wie folgt. Als Erstes werden bei einer Schreiboperation
die Bitleitungen und Zwischenverteilerknoten auf Massepotenzial
vorgeladen, indem die Bitverteiler T1 durch die HIGH-Signale BXP0
... 3 und das LOW-Signal EQN leitend gemacht werden. Die Transistoren
T3 werden leitend und entladen dadurch die Zwischenverteilerknoten
und Bitleitungen auf Massepotenzial. Nach dem Vorladen geht das
Signal EQN wieder auf HIGH zurück.
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Eine „0" wird wie folgt in
eine Speicherzelle geschrieben, auf die über die echte Bitleitung BT0
zugegriffen wird. Das Schreibsteuersignal WRITE0N am NAND-Gatter 72 wechselt
auf LOW macht nur den Schreibpfadtransistor T3 74 leitend
und setzt ihn auf Massepotenzial. Im vorliegenden Beispiel stellt das
Signal LWE (Local Write Enable, lokale Schreibfreigabe) die Ausgabe
des NAND-Gatters 72 dar. Wenn das Signal LWE HIGH ist,
wird der Transistor T3 74 leitend. Das durch das Signal
BXP0 gesteuerte Bitverteilerpaar T1 bleibt leitend, während andere Bitverteiler
durch die Signale BXP1 ... BXP3 nichtleitend werden, sodass nur
die echte Bitleitung BT0 auf Massepotenzial bleibt.
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Wenn
WL auf HIGH geht, wird die Wortleitung aktiviert, sodass die echte
Bitleitung BT0 mit der Speicherschaltung verbunden wird. Zu diesem
Zeitpunkt wird die Referenzbitleitung BC0 auch auf ein Referenzpotenzial
oberhalb Massepotenzial gesetzt. Dies erfolgt vorzugsweise mittels
einer in einer Referenzzelle gespeicherten Spannung Vdd/2, wobei
auf die Referenzzelle über
eine Referenzwortleitung zugegriffen wird, die gleichzeitig mit
der Wortleitung der Speicherschaltung aktiviert wurde. Zwischen
den Bitleitungen BT0 und BC0 entsteht eine kleine Spannungsdifferenz 90.
Dann wird der primäre
Leseverstärker 51 durch
das Signal SETP eingestellt, das auf HIGH wechselt. Da die Bitleitung
BT0 auf Massepotenzial bleibt, wird das Signal auf der Bitleitung
BC0 auf eine vorgegebene hohe Spannung Vdd gesetzt, während die
Bitleitung BT0 auf Massepotenzial bleibt. Die durch das Signal BXP0
gesteuerten Bitverteiler T1 bleiben leitend, während die Wortleitung aktiv
bleibt, um eine vorgegebene niedrige Spannung, d.h. Massepotenzial,
als Datenwert „0" in die Speicherzelle
zu schreiben. Zum Abschluss der Schreiboperation sinkt wieder die
Aktivierungsspannung WL der Wortleitung ebenso wie das Signal SETP,
um den Leseverstärker
zurückzusetzen.
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Wenn
es sich hierbei um eine Schreiboperation zum Schreiben einer „1" in eine Speicherzelle
0 gehandelt hätte,
auf die über
die Bitleitung BT0 zugegriffen wird, wäre das Signal WRITE0N im Zustand HIGH
verblieben und stattdessen ein LOW-Impuls WRITE1N erzeugt worden. Das NAND-Gatter 70 und der
(jetzt leitende) Transistor T3 76 würden dann die Referenzbitleitung
BC0 auf Massepotenzial halten. Nach dem Aktivieren der Wortleitung
(WL wechselt auf HIGH) würde
dann der Leseverstärker
durch das Signal SETP eingestellt und die Spannung auf der Bitleitung
BC0 auf Massepotenzial gehalten. Die Spannung auf der echten Bitleitung
BT0 würde
durch den primären
Leseverstärker 51 auf
die vorgegebene hohe Spannung Vdd gesetzt. Die vorgegebene hohe Spannung
auf der echten Bitleitung BT0 würde
in der Speicherzelle als „1" gespeichert. Zum
Abschluss der Schreiboperation würden
dann die Signale SETP und WL wieder auf LOW zurückgehen.
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Als
Nächstes
wird dann gemäß 5 genauso
wie oben ein Vorladen auf Massepotenzial durchgeführt, indem
die Bitverteiler T1 durch die auf HIGH wechselnden Signale BXP0
... 3 leiten werden und das Signal EQN auf LOW wechselt, um durch
die Transistoren T3 die Bitleitungen und die Zwischenverteilerknoten
auf Massepotenzial zu entladen.
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Aus
dem oben Gesagten ist klar, dass die Schreiboperation auf einer
Bitleitung, z.B. der Bitleitung BT0, gleichzeitig erfolgt und höchstens
so lange dauert wie eine Auffrischoperation (Rückschreiboperation) auf anderen
mit derselben aktivierten Wortleitung verbundenen Bitleitungen.
Die Bitleitungen BT0 ... BT3 sind mit Speicherzellen verbunden,
auf die sämtlich über dieselbe
Wortleitung zugegriffen wird. Während
auf der Bitleitung BT0 ein neuer Datenwert in eine bestimmte Speicherzelle
0 geschrieben wird, werden die Daten in den Speicherzellen auf den
anderen Bitleitungen BT1 ... BT3 aufgefrischt, das heißt zurückgeschrieben.
Wenn die Wortleitung (durch Wechsel des Signals WL auf HIGH) aktiviert
wird, fließt
die in allen Speicherzellen entlang dieser Wortleitung gespeicherte
Ladung über
die Bitleitungen zu den Leseverstärkern. Somit wandern nach der
Aktivierung der Wortleitung Signale, welche gespeicherte Daten darstellen,
von den Speicherzellen über
die Bitleitungen BT0 ... BT3 zu den entsprechenden primären Leseverstärkern 51 ... 54.
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Bei
einer normalen Schreiboperation, wie sie oben beschrieben wurde,
wird nur die Speicherzelle auf der Bitleitung BT0 beschrieben, da
zu diesem Zeitpunkt nur das Bitverteilerpaar BXP0 leitend ist. Die
Speicherzellen auf den Bitleitungen BT1 ... BT3 werden nicht beschrieben,
sondern nur zurückgeschrieben,
da die Bitverteilerpaare BXP1 ... BXP3 dann nichtleitend sind. Somit
trennen die Bitverteiler BXP1 ... BXP3 die Bitleitungspaare BT1,
BC1 usw. in jedem Fall in jeder Gruppe 50 (3),
wenn der Datenwert auf einer anderen Bitleitung, z.B. BT0, geschrieben
wird. Auf diese Weise empfangen die primären Leseverstärker 52 ... 54 die
gespeicherten Datensignale von den mit ihnen verbundenen Bitleitungen
und regenerieren die Datensignale auf vorgegebene Logikpegel HIGH
und LOW, die dann wieder in den Speicherzellen gespeichert werden
(Rückschreibfunktion).
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Aus
dem oben Gesagten ist klar, dass die Erfindung eine neue Funktion
ermöglicht,
wenn die Bitverteiler unterschiedlich gesteuert werden. Dadurch, dass
während
einer Schreiboperation zwei oder mehr Bitverteiler leitend werden,
ermöglicht
die Erfindung, denselben Datenwert gleichzeitig „im Block" in zwei oder mehr Speicherzellen zu
schreiben, auf die über
dieselbe Gruppe 50 von primären Leseverstärkern zugegriffen
wird, sodass die Anzahl der zum Schreiben in die Speicherzellen
auf derselben Wortleitung erforderlichen Schreiboperationen verringert wird.
Das kann wünschenswert
sein, wenn ein sich wiederholendes Muster geschrieben oder eine
Speicherschaltung mit Nullen gefüllt
werden soll.
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Als
Nächstes
wird mittels einer echten Bitleitung BT0 und einer Referenzbitleitung
BC0 eine Leseoperation von der Speicherzelle 0 ausgeführt. Nach
dem Vorladen bleibt nur das Signal BXP0 auf HIGH, damit die Bitverteiler
T1 auf den Bitleitungen BT0 und BC0 leitend bleiben, während die
anderen Bitverteilerpaare nichtleitend werden, indem die Signale
BXP1 ... 3 auf LOW wechseln. Die Wortleitung wird durch den Wechsel
des Signals WL auf HIGH aktiviert, und zwischen der echten Bitleitung
BT0 und der Referenzbitleitung BC0 entsteht eine kleine Spannungsdifferenz 92.
Dann wird durch das Auf HIGH wechselnde Signal SETP der primäre Leseverstärker 51 eingestellt,
der die Spannungen auf den Bitleitungen BT0 und BC0 in die vorgegebenen Spannungswerte
LOW und HIGH bzw. Massepotenzial und Vdd trennt. Die Lesepfadtransistoren
T2 bleiben nichtleitend, wenn der primäre Leseverstärker (51 im
vorliegenden Falle) die Spannungsdifferenz 92 verstärkt. Dadurch
werden die Ladung des primären
Leseverstärkers
und die mögliche
Signalverschlechterung auf ein Minimum verringert, wozu es ansonsten
infolge der zusätzlichen
Kapazitäten
der Bitleitungspaare in der Gruppe 50 und vom Lesepuffer 60 kommen
könnte.
Wenn die Spannungen BT0 und BC0 nach der Verstärkung der Signale getrennt sind,
wechselt das Signal READ auf HIGH, und die Lesepfadtransistoren
T2 werden leitend, wodurch die Bitleitungssignale zwischen BT0 und
FT sowie zwischen BC0 und FC des Lesepuffers 60 übertragen werden.
Im Lesepuffer 60 stellen nun die Spannungen FT und FC des
Verteilerknotens den von der Speicherzelle 0 auf der Bitleitung
BT0 gelesenen Datenwert dar. Die Signalübertragung wird durch die Überkreuzschaltung
der Schaltelemente 80 unterstützt, welche die Spannungen
an den Verteilerknoten FT und FC jeweils auf Vdd bzw. Massepotenzial halten.
Der Datenwert wird am Anschluss PDOT ausgegeben. Damit ist die Leseoperation
nun vollständig beschrieben.
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Dem
Fachmann ist klar, dass die unter Bezug auf die 3 bis 5 beschriebene
Anordnung durch einfache Änderungen
so abgewandelt werden kann, dass die Bitleitungen nicht auf Massepotenzial, sondern
auf eine vorgegebene hohe Spannung Vdd vorgeladen werden können. Bei
einer derart abgewandelten Anordnung würde eine echte Bitleitung oder
Referenzbitleitung während
der Schreiboperation auf der Spannung Vdd gehalten, während auf
der Referenzbitleitung ein niedrigeres Referenzpotenzial liegt,
das zum Beispiel durch Ladungsübertragung von
einer Referenzzelle erzeugt wird, in der eine Spannung Vdd/2 gespeichert
worden ist. Ähnlich
wie bei der Anordnung der 3 bis 5 würde die Steuerung
durch einen Bitverteiler, der nach dem Vorladen mit der Spannung
Vdd leitend bleibt, und einen Schreibpfadtransistor erfolgen, um
die ausgewählte
echte Bitleitung oder Referenzbitleitung mit der Spannung Vdd zu
verbinden.
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Wenn
zum Beispiel eine „1" in die Speicherzelle
geschrieben wird, bleibt die Spannung Vdd auf der echten Bitleitung
erhalten, während
der Bitverteiler leitend und der Schreibpfadtransistor aktiv ist. Zwischen
der echten Bitleitung und der Referenzbitleitung entsteht eine kleine
Spannungsdifferenz dergestalt, dass, wenn der Leseverstärker eingestellt wird,
die echte Bitleitung auf Spannung Vdd bleibt, während die Referenzbitleitung
auf eine vorgegebenen niedrige Spannung, zum Beispiel Massepotenzial,
gesetzt wird. Dann wird die Speicherzelle mit der vorgegebenen hohen Spannung
Vdd beschrieben, die auf der echten Bitleitung anliegt.