DE4220211C2 - Spaltenauswahlschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Spaltenauswahl­ schaltung nach dem Oberbegriff des Patentanspruchs 1. Insbesondere bezieht sie sich auf eine Spaltenauswahlvorrichtung in einer Halb­ leiterspeichervorrichtung, bei welcher ein Speicherzellenfeld in eine Mehrzahl von Blöcken eingeteilt ist und entsprechende Bitleitungen in jeweiligen Blöcken gleichzeitig ausgewählt wer­ den.

Fig. 9 ist ein Blockschaltbild mit dem Aufbau einer herkömmli­ chen Halbleiterspeichervorrichtung (beispielsweise eines dynami­ schen RAM). Die Fig. 9 zeigt nur ein Speicherzellenfeld und ein Spaltenauswahlsystem aus Gründen der Vereinfachung. Ein Spei­ cherzellenfeld MCA ist mit einer Mehrzahl von Wortleitungen ver­ sehen, einer Mehrzahl von die Wortleitungen im rechten Winkel schneidend angeordneten Bitleitungspaaren sowie einer Mehrzahl von Speicherzellen, die an jeweiligen Kreuzungspunkten der Wort­ leitungen mit den Bitleitungspaaren angeordnet sind. Eine Lese­ verstärkergruppe SAG umfaßt eine Mehrzahl von Leseverstärkern, die für jeweilige Bitleitungen vorgesehen sind. Jeder Lesever­ stärker verstärkt aus einer Speicherzelle auf ein Bitleitungs­ paar ausgelesene Daten, oder von außen zu einem Bitleitungspaar übertragene Daten. Ein Spaltendecoder CD decodiert eine ex­ tern angelegte Spaltenadresse und stellt ein Signal zum Auswäh­ len eines Bitleitungspaares aus einer Mehrzahl von Bitleitungs­ paaren bereit.

Die Speicherkapazität einer Halbleiterspeichervorrichtung ist in den vergangenen Jahren mit der fortschreitenden Weiterentwick­ lung der Halbleitertechnologie ständig erhöht worden. Hierdurch wird die Länge einer Bitleitung länger, und die Anzahl von mit einer Bitleitung verbundenen Speicherzellen ist erhöht. Als Er­ gebnis tritt das Problem auf, daß die Kapazität einer Bitleitung erhöht wird und die Lese- und Schreibgeschwindigkeit vermindert wird.

Es wurde bereits eine Halbleiterspeichervorrichtung vorgeschlagen, bei welcher ein Speicherzellenfeld in eine Mehrzahl von Blöcken ein­ geteilt wird, und eine Auswahl einer Bitleitung wird einzeln in jedem Block ausgeführt, um die Kapazität einer Bitleitung zu vermindern. Beispielsweise umfaßt eine in Fig. 10 dargestellte Halbleiterspeichervorrichtung ein in vier Blöcke eingeteiltes Speicherzellenfeld, das heißt, die Speicherzellenfelder MCA1, MCA4. Jedes der Speicherzellenfelder MCA1-MCA4 umfaßt eine Lese­ verstärkergruppe SAG1-SAG4 sowie einen Spaltendecoder CD1-CD4. Eine Spaltenadresse wird einmal als Eingangssignal in einen Vor­ decoder PD eingegeben und wird vordecodiert. Vom Vordecoder PD bereitgestellte vordecodierte Signale werden an die Spaltendeco­ der CD1-CD4 angelegt. Jeder der Spaltendecoder CD-CD4 decodiert das angelegte vordecodierte Signal weiter und wählt Bitleitungs­ paar im entsprechenden Speicherzellenfeld aus. Der Vordecodierer PD dient dazu, ein Speicherzellenfeld aus den Speicherzel­ lenfeldern MCA1-MCA4 auszuwählen.

Obwohl es möglich ist, bei der in Fig. 10 gezeigten Halbleiter­ speichervorrichtung die Kapazität einer Bitleitung zu vermin­ dern, ist es nötig, einen Spaltendecoder für jedes Speicherzel­ lenfeld vorzusehen, und es entsteht das Problem, daß die Schal­ tungsfläche vergrößert wird.

Ferner wurde eine Halbleiterspeichervorrichtung vorgeschlagen, bei der die Spaltendecoder, die einzeln in den jeweiligen Spei­ cherzellenfeldern vorgesehen waren, gemeinsam realisiert werden, um die Schaltungsfläche zu vermindern. Die Fig. 11 zeigt ein Blockschaltbild mit einem Beispiel einer derartigen Halbleiter­ speichervorrichtung. Jedes Speicherzellenfeld ist mit einer Mehrzahl von gemeinsamen Spaltenauswahlleitungen CSL versehen. Ein Spaltendecoder CD treibt selektiv eine der Mehrzahl von Spaltenauswahlleitungen CSL auf der Basis einer extern angeleg­ ten Spaltenadresse. Hierdurch wird bewirkt, daß entsprechende Bitleitungspaare in den jeweiligen Speicherzellenfeldern MCA1-MCA4 gleichzeitig ausgewählt werden. Folglich werden Daten gleichzeitig von den Leseverstärkergruppen SAG1-SAG4 bereitge­ stellt, und eines der Daten wird durch einen Selektor SEL ausge­ wählt und als Ausgangssignal bereitgestellt.

Die Fig. 12 ist ein Blockschaltbild zum Darstellen eines de­ taillierteren Aufbaus der in Fig. 11 dargestellten herkömmli­ chen Halbleiterspeichervorrichtung. Ein Spaltenadreßpuffer CAB umfaßt eine Mehrzahl von 1-Bitpuffern BB0-BB11 und konvertiert extern angelegte Spaltenadressen A0-A11 in geeignete Signale CA0, /CA0-CA11, /CA11 zur Benutzung in der Halbleiterspeicher­ vorrichtung, wie in Fig. 13 gezeigt. Die Signale CA2, /CA2-CA9, /CA9 sowie CA11, /CA11 werden an einen Vordecoder PD angelegt und vordecodiert. Wie in Fig. 14 dargestellt, umfaßt der Vor­ decoder PD eine Mehrzahl von Unterdecodern DC01-DC04 und erzeugt vordecodierte Signale Y4-Y23. Die vordecodierten Signale Y4-Y23 werden an einen Spaltendecoder CD angelegt. Wie in Fig. 15 dar­ gestellt, umfaßt der Spaltendecoder CD eine Mehrzahl von Spal­ tentreibern DRV. Eines der vordecodierten Signale Y4-Y7, eines der vordecodierten Signale Y8-11, eines der vordecodierten Si­ gnale Y12-15 sowie eines der vordecodierten Signale Y16-23 wer­ den an jeden Spaltentreiber DRV angelegt. Jeder Spaltentreiber DRV wird aktiviert und treibt eine entsprechende Spaltenauswahl­ leitung CSL, wenn alle vordecodierten vom Vordecoder PD angeleg­ ten Signale sich auf einem aktiven Pegel (beispielsweise auf hohem oder "H" Pegel) befinden.

Wie in Fig. 16 dargestellt, ist jedes der Speicherzellenfelder MCA1-MCA4 mit einer Mehrzahl von Wortleitungen WL, einer Mehr­ zahl von Bitleitungspaaren BL, /BL, die Wortleitungen WL im rech­ ten Winkel kreuzend angeordnet, versehen, sowie Speicherzellen MC, die an jeweiligen Kreuzungspunkten der Wortleitungen und der Bitleitungspaare angeordnet sind. Jede der Leseverstärkergruppen SAG1-SAG4 umfaßt Leseverstärker SA, die für jeweilige Bitlei­ tungspaare in einem entsprechenden Speicherzellenfeld vorgesehen sind. Jeder Leseverstärker SA ist über ein entsprechendes Trans­ fergatter TG mit einem entsprechenden Eingabe/Ausgabeleitungs­ paar IO, /IO verbunden. Jedes Eingabe/Ausgabeleitungspaar IO, /IO ist mit einem Selektor (Auswahlschaltung) SEL verbunden. Spaltenauswahlleitungen CSL sind beispielsweise mit einem Ver­ hältnis von einer Spaltenauswahlleitung für vier Bitleitungspaa­ re vorgesehen. Jede Spaltenauswahlleitung CSL ist mit Gates von Transistoren verbunden, die die Transfergatter TG entsprechender Bitleitungspaare bilden.

Wenn eine Wortleitung WL durch einen nichtgezeigten Zeilendeco­ der ausgewählt wird, werden aus den mit der ausgewählten Wort­ leitung verbundenen Speicherzellen gespeicherte Daten ausgelesen und jeweils zu entsprechenden Bitleitungspaaren übertragen.

Wenn danach eine der Spaltenauswahlleitungen CSL durch den Spal­ tendecoder CD getrieben wird, werden vier Transfergatter TG in den jeweiligen Speicherzellenfeldern MCA1-MCA4 gleichzeitig ein­ geschaltet. Daher werden vier den ausgewählten Spaltenauswahl­ leitungen CSL entsprechende Bitleitungspaare in jedem der Spei­ cherzellenfelder MCA1-MCA4 ausgewählt. Die auf jedes der ausge­ wählten Bitleitungspaare ausgelesenen Daten werden über einen entsprechenden Leseverstärker SA, ein Transfergatter TG und ein Eingabe/Ausgabeleitungspaar IO, /IO zum Selektor SEL übertragen.

Der Selektor SEL wählt ein gelesenes Datum aus, das von einem der Bitleitungspaare in einem der Speicherzellenfelder übertra­ gen wurde, auf der Basis von Signalen CA0, /CA0, CA1, /CA1, CA10, /CA10, die vom Spaltenadreßpuffer CAB angelegt wurden, und stellt es als Ausgabesignal bereit.

Wie oben beschrieben, werden bei einer in Fig. 12 dargestellten herkömmlichen Halbleiterspeichervorrichtung entsprechende Bit­ leitungspaare in jeweiligen Speicherzellenfeldern MCA1-MCA4 gleichzeitig durch einen gemeinsamen Spaltendecoder CD ausge­ wählt, so daß die Schaltungsfläche verglichen mit der Halblei­ terspeichervorrichtung mit Spaltendecodern für jedes Speicher­ zellenfeld wie in Fig. 10 vermindert werden kann.

Allerdings existiert bei der in Fig. 12 dargestellten Halblei­ terspeichervorrichtung das Problem der Verdrahtungsstruktur für vordecodierte Signale Y4-Y23 zwischen dem Vordecoder PD und dem Spaltendecoder CD. Genauer gesagt sind, wie in Fig. 15 oder Fig. 8 dargestellt, bei der in Fig. 12 gezeigten Halbleiter­ speichervorrichtung alle Signalleitungen zum Übertragen von je­ weiligen vordecodierten Signalen Y4-Y23 zum Spaltendecoder CD so angeordnet, daß sie die Gesamtlänge des Spaltendecoders CD ab­ decken. Daher ist die Verdrahtungslänge für jedes vordecodierte Signal unnötig lang, und die Kapazität der Verdrahtung entspre­ chend hoch. Als Ergebnis wird eine Verzögerung des vordecodier­ ten Signals erhöht und der Stromverbrauch ebenfalls erhöht. Au­ ßerdem ist die benötigte Fläche für das Verdrahtungslayout für das vordecodierte Signal erhöht.

Aus der US 4 429 374 ist eine Spaltenauswahl­ schaltung nach dem Oberbegriff des Patentanspruchs 1 bekannt.

Aufgabe der vorliegenden Erfin­ dung ist es, eine Spaltenauswahlschaltung nach dem Oberbegriff des Patentanspruchs 1 vorzusehen, bei welcher die Layoutfläche eines Spaltenauswahlsystems in der Halbleiterspeichervorrichtung vermindert werden kann, die Betriebsgeschwindigkeit erhöht und der Stromverbrauch vermindert werden kann.

Die Aufgabe wird durch die Spaltenauswahlschaltung nach dem Pa­ tentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.

Die Vordecodiervorrichtung stellt unabhängige vordecodierte Signale für jeweilige Gruppen der Spaltenauswahlleitungstreibervorrichtung bereit, und die Verdrahtung für das vordecodierte Signal weist eine Verdrahtungs­ struktur auf, die für jede Gruppe der Spaltenauswahlleitungs­ treibervorrichtung geteilt ist. Hierdurch wird bewirkt, daß die Verdrahtungslänge für jedes vordecodierte Signal verkürzt ist und die Layoutfläche vermindert wird. Zusätzlich wird die Kapa­ zität jeder Leitung für ein vordecodiertes Signal vermindert, und eine Hochgeschwindigkeitsoperation sowie niedrigerer Strom­ verbrauch werden möglich.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild mit dem Aufbau einer Ausfüh­ rungsform;

Fig. 2 ein Blockdiagramm mit dem weiter detaillierten Aufbau des ersten in Fig. 1 gezeigten Vordeco­ ders;

Fig. 3 ein Blockschaltbild mit einer weiteren Detail­ struktur des zweiten in Fig. 1 gezeigten Vorde­ coders;

Fig. 4 ein Blockschaltbild mit einem Detailaufbau des CDE-Puffers in Fig. 1;

Fig. 5 ein Blockschaltbild mit einem Detailaufbau des Spaltendecoders und dessen Peripherieteil aus Fig. 1;

Fig. 6 ein Schaltbild mit einem Detailaufbau des im Spaltendecoder nach Fig. 1 enthaltenen Spalten­ treibers;

Fig. 7 ein Diagramm mit einer Verdrahtungsstruktur für die vordecodierten Signale bei der in Fig. 1 gezeigten Ausführungsform;

Fig. 8 ein Diagramm mit einer Verdrahtungsstruktur der vordecodierten Signalleitungen der in Fig. 12 gezeigten herkömmlichen Halbleiterspeichervor­ richtung;

Fig. 9 ein Blockschaltbild mit einem Beispiel einer her­ kömmlichen Halbleiterspeichervorrichtung;

Fig. 10 ein Blockschaltbild mit einem weiteren Beispiel einer herkömmlichen Halbleiterspeichervorrich­ tung;

Fig. 11 ein Blockschaltbild mit einem weiteren Beispiel einer herkömmlichen Halbleiterspeichervorrich­ tung;

Fig. 12 ein Blockschaltbild mit einem Detailaufbau der Halbleiterspeichervorrichtung nach Fig. 11;

Fig. 13 ein Blockschaltbild mit einem Detailaufbau des Spaltenadreßpuffers aus Fig. 12;

Fig. 14 ein Blockschaltbild mit einem Detailaufbau des Vordecoders aus Fig. 12;

Fig. 15 ein Blockschaltbild mit einer Detailstruktur des Spaltendecoders und dessen Peripherie aus Fig. 12;

Fig. 16 ein Blockschaltbild mit Details eines Ausbaus bezogen auf eine Spaltenauswahlleitung in der herkömmlichen Halbleiterspeichervorrichtung nach Fig. 12.

Die Fig. 1 ist ein Blockschaltbild mit dem Aufbau eines dynami­ schen RAM entsprechend einer Ausführungsform der vorliegenden Erfindung. Die in Fig. 1 gezeigte Ausführungsform zeigt nur den Aufbau von Speicherzellenfeldern und eines Spaltenauswahlsystems im dynamischen RAM aus Gründen der Vereinfachung der Beschrei­ bung. Der Aufbau der in Fig. 1 dargestellten Ausführungsform ist derselbe wie der Aufbau eines in Fig. 12 gezeigten herkömm­ lichen dynamischen RAM mit Ausnahme der folgenden Punkte, so daß die entsprechenden Teile mit denselben Bezugszeichen versehen sind und deren Beschreibung nicht wiederholt wird. Signale CA2, /CA2-CA7, /CA7 aus einer Mehrzahl von Signalen (siehe Fig. 13), die von einem Spaltenadreßpuffer CAB bereitgestellt werden, wer­ den an einen ersten Vordecoder PD1 angelegt. Wie in Fig. 2 ge­ zeigt, umfaßt der erste Vordecoder PD1 eine Mehrzahl von Unter­ decodern DC011-DC013 und erzeugt vordecodierte Signale Y4-Y15 auf der Basis der vom Spaltenadreßpuffer CAB angelegten Signale. Beispielsweise aktiviert der Unterdecoder DC011 eines der vor­ decodierten Signale Y4-Y7 auf hohen oder "H"-Pegel entsprechend einer Kombination der Signalzustände CA2, /CA2, CA3 und /CA3. Die anderen Unterdecoder CD012, DC013 arbeiten auf dieselbe Wei­ se. Die oben beschriebenen vordecodierten Signale Y4-Y15 werden an einen zweiten Vordecoder PD2 angelegt. Signale CA9, /CA9, CA11, /CA11 werden ferner vom Spaltenadreßpuffer CAB zum zweiten Vordecoder PD2 angelegt. Wie in Fig. 3 gezeigt, umfaßt der zweite Vordecoder PD2 eine Mehrzahl von Unterdecodern DC0204-DC0215 und erzeugt vordecodierte Signale Y4a-Y15a, Y4b-Y15b, Y4c-Y15c sowie Y4d-Yl1d. Wenn beispielsweise sich das vordeco­ dierte Signal Y4 in einem aktivierten Zustand befindet (bei­ spielsweise auf "H"-Pegel) bringt der Unterdecoder DC0204 eines der vordecodierten Signale Y4a, Y4b, Y4c, Y4d in einen aktivier­ ten Zustand (beispielsweise auf "H"-Pegel) entsprechend einer Kombination der Logikzustände der Signale CA9, /CA9, CA11 und /CA11. Die anderen Unterdecoder CD0205-DC0215 arbeiten auf die­ selbe Weise.

Signale CA8, /CA8, CA9, /CA9, CA11 und /CA11 aus der Mehrzahl von ausgegebenen Signalen des Spaltenadreßpuffers CAB werden an einen CDE-Puffer CDB angelegt. Wie in Fig. 4 gezeigt verbringt der CDE-Puffer CDB eines von vorcodierten Signalen CDE0-CDE7 in einen aktivierten Zustand (beispielsweise "H"-Pegel) entspre­ chend einer Kombination der Logikzustände der Signale CA8, /CA8, CA9, /CA9, CA11 und /CA11.

Der Spaltendecoder CD umfaßt beispielsweise 512 Spaltentreiber DRV. Wie in den Fig. 5 und 7 gezeigt, sind 512 Spaltentreiber DRV in vier große Gruppen (Gruppen a-d) eingeteilt, die jeweils 128 Spaltentreiber umfassen, und jede der Gruppen a-d ist ferner in zwei kleine Gruppen eingeteilt, die jeweils 64 Spaltentreiber umfassen. Die Signalleitungen von vordecodierten Signalen Y4a-Y15a werden nur zu der unteren Seite der Spaltentreiber ver­ teilt, die zur Gruppe a gehören. Entsprechend werden die Signal­ leitungen der vordecodierten Signale Y4b-Y15b nur zur unteren Seite der Spaltentreiber weitergeleitet, die zur Gruppe b gehö­ ren, die Signalleitungen der vordecodierten Signale Y4c-Y15c nur zur unteren Seite der Spaltentreiber geleitet, die zur Gruppe c gehören, und die Signalleitungen der vordecodierten Signale Y4d-Y15d nur zur unteren Seite der Spaltentreiber geleitet, die zur Gruppe d gehören. Beispielsweise wird eines der Signalleitungen der vordecodierten Signale Y4a-Y7a, eines der Signalleitungen der vordecodierten Signale Y8a-Y11a, und eines der Signalleitun­ gen der vordecodierten Signale Y12a-Y15a mit jedem Spaltentrei­ ber in Gruppe a verbunden. Dies gilt entsprechend für die Spal­ tentreiber in den anderen Gruppen.

Andererseits werden Signalleitungen von vordecodierten Signalen CDE0-CDE7, die vom CDE-Puffer CDB bereitgestellt werden, jeweils zu den kleinen Gruppen mit jeweils 64 Spaltentreibern verteilt. Genauer gesagt wird die Signalleitung des vordecodierten Signals CDE0 nur zur unteren Seite des Spaltentreibers verteilt, der zu einer kleinen Gruppe in Gruppe a gehört. Die Signalleitung des vordecodierten Signals CDE1 wird nur zur unteren Seite des Spal­ tentreibers verteilt, der zur anderen kleinen Gruppe in Gruppe a gehört. Dies gilt entsprechend für die anderen vordecodierten Signale CDE2-CDE7. Wie in Fig. 6 gezeigt, wird jeder Spalten­ treiber DRV mit einem P-Kanal MOSFET 21-23 und 27 sowie einem N- Kanal MOSFET 24-26, 28 und 29 realisiert.

Wie oben beschrieben stellen bei der in Fig. 1 beschriebenen Ausführungsform der zweite Vordecoder PD2 und der CDE-Puffer CDB unabhängige vordecodierte Signale Y4a-Y15a, Y4b-Y15b, Y4c-Y15c, Y4d-Y15d sowie CDE0-CDE7 für jeweilige Gruppen von Spaltentrei­ bern DRV bereit. Als Ergebnis kann, wie in Fig. 7 dargestellt, die Signalleitung jedes vordecodierten Signals nur zur unteren Seite des Spaltentreibers in einer entsprechenden Gruppe ver­ teilt werden. Daher ist die Verdrahtungslänge für jedes vordeco­ dierte Signal verkürzt. Durch das Verkürzen der Verdrahtungslän­ ge wird die Kapazität der Verdrahtung kleiner, so daß es möglich wird, eine Operation mit höherer Geschwindigkeit und niedrigerem Stromverbrauch zu realisieren. Obwohl das Verteilen der Signal­ leitungen der vordecodierten Signale zu betreffenden Gruppen die Anzahl der vordecodierten Signale als Ganzes verglichen mit der in Fig. 12 dargestellten herkömmlichen Halbleiterspeichervor­ richtung erhöht, wird zusätzlich die Verdrahtungslänge für jedes vordecodierte Signal verkürzt, und eine Verdrahtung für jede Gruppe kann in einer Linie in lateraler Richtung entlang der Länge des Spaltendecoders CD angeordnet werden, um die Layout­ fläche der Verdrahtung als Ganzes verglichen mit der in Fig. 12 dargestellten herkömmlichen Halbleiterspeichervorrichtung zu verringern. Ergänzend stellt bei der in Fig. 1 dargestellten Ausführungsform der CDE-Puffer CDB unabhängige vordecodierte Signale CDE0-CDE7 für kleine Gruppen von jeweils 64 Spaltentrei­ bern bereit, so daß es möglich ist, die Signalleitungen von je­ weils vordecodierten Signalen CDE0-CDE7 in einer im wesentlichen geraden Linie, wie in Fig. 7 gezeigt, zu verteilen. Hierdurch kann weiter die Layoutfläche für die vordecodierten Signale ver­ ringert werden.

Auf der anderen Seite ist zu sehen, daß bei der in Fig. 12 dar­ gestellten herkömmlichen Halbleiterspeichervorrichtung die Si­ gnalleitungen aller vordecodierten Signale Y4-Y23 über die ge­ samte Länge des Spaltendecoders CD, wie in Fig. 8 gezeigt, ver­ teilt werden, so daß die Verdrahtungslänge und die Layoutfläche verglichen mit der Verdrahtungsstruktur der obigen Ausführungs­ form (siehe Fig. 7) vergrößert ist.

Während einer Ausführungsform eines dynamischen RAM oben be­ schrieben wurde, ist die vorliegende Ausführung auf einen stati­ schen RAM oder ein EEPROM anwendbar.

Die Anzahl von im Spaltendecoder CD enthaltenen Spaltentreibern kann beliebig entsprechend der Größe des Speicherzellenfeldes geändert werden.

Während die Spaltentreiber DRV im Spaltendecoder CD in vier Gruppen a-d bei der obigen Ausführungsform eingeteilt sind, ist die Anzahl der Gruppen nicht auf vier beschränkt und kann belie­ big sein. Während jede der Gruppe in a-d ferner in kleineren Gruppen eingeteilt ist und die Verdrahtungsstruktur für die vor­ decodierten Signale in zwei Hierarchien, größeren Gruppen und kleineren Gruppen, realisiert ist, kann sie ohne derartige Hier­ archien oder mit mehreren Hierarchien realisiert werden. Selbst wenn die Verdrahtungsstruktur für die vordecodierten Signale nicht in Hierarchien realisiert ist, ist es immer noch möglich, die Layoutfläche zu vermindern. In einem Fall, daß die Signal­ leitungen der vordecodierten Signale nicht in Hierarchien reali­ siert sind, sind die Signalleitungen der vordecodierten Signale CDE0 und CDE1 zueinander parallel beispielsweise in Gruppe a angeordnet.

Während ferner die Anzahl der Bitleitungspaare in jedem Spei­ cherzellenfeld, die durch eine Spaltenauswahlleitung CSL ausge­ wählt werden, in der obigen Ausführungsform 4 beträgt, kann sie eine beliebige andere Anzahl sein.

Wie oben beschrieben wird die Verdrahtungslänge für jedes vor­ decodierte Signal verkürzt, so daß es möglich ist, eine vermin­ derte Layoutfläche, eine Operation mit höherer Geschwindigkeit und einen verminderten Stromverbrauch zu realisieren.

Claims (8)

1. Spaltenauswahlschaltung zum Auswählen einer Bitleitung in einer Halbleiterspeichervorrichtung, die ein in eine Mehrzahl von Blöcken (MCA1-MCA4) eingeteiltes Speicherzellenfeld umfaßt, wobei jeder der Blöcke des Speicherzellenfeldes eine Mehrzahl von Wortleitungen (WL), eine Mehrzahl von die Wortleitungen kreuzend angeordneten Bitleitungen (BL oder /BL) und eine Mehrzahl von an jeweiligen Kreuzungspunkten der Wortleitungen mit den Bitleitun­ gen angeordneten Speicherzellen (MC) aufweist, mit
einer Mehrzahl, von Spaltenauswahlleitungen (CSL) zum Auswählen entsprechender Bitleitungen des Speicherzellenfeldes als Reaktion auf ein Auswahlsignal,
einer Vordecodiervorrichtung (PD1, PD2, CDB) zum Vordecodieren eines angelegten Spaltenadreßsignals und zum Bereitstellen einer Mehrzahl von vordecodierten Signalen (Y4a-Y15a, Y4b-Y15b, Y4c-Y15c, Y4d-Y15d, CDE0-CDE7),
einer Spaltendecodiervorrichtung (CD) zum Decodieren der vorde­ codierten Signale und zum Auswählen einer der Mehrzahl von Spal­ tenauswahlleitungen, und
einer Verdrahtungsvorrichtung zum Übertragen der vordecodierten Signale an die Spaltendecodiervorrichtung,
wobei die Decodiervorrichtung (CD) eine Mehrzahl von Auswahlsignalbe­ reitstellungsvorrichtungen (DRV) aufweist, die jeweils für die Spaltenauswahlleitungen zum Anlegen der Auswahlsignale an ent­ sprechende Spaltenauswahlleitungen vorgesehen sind, dadurch gekennzeichnet,
daß die Auswahlsignalbereitstellungsvorrichtungen eine Mehrzahl von Gruppen eingeteilt sind, die jeweils eine vorbestimmte Anzahl der Auswahlsignalbereitstellungsvorrichtungen aufweisen,
die Vordecodiervorrichtung jeweils voneinander unabhängige vordecodierte Signale für die Gruppen der Auswahlsignalbereitstellungsvorrich­ tungen bereitstellt und
die Verdrahtungsvorrichtung eine Verdrahtungsstruktur aufweist, die zwischen den Gruppen der Auswahlsignalbereitstellungsvor­ richtungen aufgeteilt ist.

2. Spaltenauswahlschaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß
die Auswahlsignalbereitstellungsvorrichtungen in eine Mehrzahl von Hierarchien und in Gruppen eingeteilt sind,
die Vordecodiervorrichtung jeweils voneinander unabhängige vordecodierte Signale für die jeweilige Hierarchien und für die Gruppen bereitstellt und
die Verdrahtungsvorrichtung eine in Hierarchien realisierte Ver­ drahtungsstruktur aufweist, zum Übertragen der vordecodierten Signale an die jeweiligen Hierarchien und an die jeweiligen Gruppen der Auswahlsignalbereitstellungsvorrichtung.

3. Spaltenauswahlschaltung nach Anspruch 2, dadurch gekenn­ zeichnet, daß
die Auswahlsignalbereitstellungsvorrichtung in eine Mehrzahl von Gruppen in einer ersten Hierarchie und in eine Mehrzahl von Gruppen in einer zweiten Hierarchie eingeteilt ist, wobei jede Gruppe der ersten Hierarchie erneut geteilt ist, und
ein Teil der Verdrahtungsvorrichtung für betreffende Gruppen in der ersten Hierarchie eingeteilt ist, und der Rest für betref­ fende Gruppen in der zweiten Hierarchie aufgeteilt ist.

4. Spaltenauswahlschaltung nach Anspruch 3, dadurch gekenn­ zeichnet, daß
die Vordecodiervorrichtung eine erste Vordecodiereinrichtung (PD1, PD2) für die erste Hierarchie zum Erzeugen von jeweils voneinander unabhängi­ gen vordecodierten Signalen (Y4a-Y15a, Y4b-Y15b, Y4c-Y15c, Y4d-Y15d) aufweist, für jeweilige Gruppen der ersten Hierarchie, und
eine zweite Vordecodiereinrichtung (CDB) aufweist, für die zwei­ te Hierarchie, zum Erzeugen von jeweils voneinander unabhängigen vordecodierten Si­ gnalen (CDEO-CDE7) für jeweilige Gruppen der zweiten Hierarchie.

5. Spaltenauswahlschaltung nach einem der Ansprüche 1 bis, 4, dadurch gekennzeichnet, daß die Vordecodiervorrichtung auf eine Adreßeingabe reagiert zum Erzeugen der Mehrzahl von vordecodierten Signalen auf ei­ ner Mehrzahl von Vordecodier-Ausgabeanschlüssen,
die Verdrahtungsvorrichtung Gruppen der Vordecodier-Ausgabeanschlüsse mit entsprechenden Gruppen der als Spaltentreiberschaltungen ausgebildeten Auswahlsignalbereitstellungsvorrichtungen verbindet, und
eine Spaltendecoderpuffervorrichtung mit einer vorbestimmten Anzahl von Pufferausgabeschaltungen, die jeder der Gruppe von Spaltentreiberschaltungen entsprechen, zum Anlegen eines Spal­ tendecoderpufferausgabesignals an Eingabeanschlüsse von entspre­ chenden Spaltentreiberschaltungen als Reaktion auf die Adreßein­ gabe vorgesehen ist.

6. Spaltenauswahlschaltung nach Anspruch 5, gekennzeichnet durch eine Auswahlvorrichtung zum Auswählen einer Spalte aus einem Satz von Speicherspalten, auf die durch eine der Spaltentreiber­ schaltungen zugegriffen wird.

7. Spaltenauswahlschaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß jede Gruppe von Spaltentreiberschaltungen in eine Mehrzahl von Untergruppen eingeteilt ist, ein Eingabeanschluß jeder Spalten­ treiberschaltung jeder Untergruppe mit einem der Pufferausgabe­ anschlüsse verbunden ist, wobei jeder Pufferausgabeanschluß ei­ ner entsprechenden Untergruppe entspricht.

8. Spaltenauswahlschaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß das Speicherfeld in eine Mehrzahl von Blöcken eingeteilt ist, die entsprechende Speicherzellenspalten aufweisen, auf die durch die Spaltentreiberschaltungen zugegriffen werden kann.