DE10139827A1 - Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich - Google Patents

Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich

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DE10139827A1
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Matthias Goldbach
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Abstract

Die obere Kondensatorelektrode (10) des Grabenkondensators ist durch einen rohrförmigen monokristallinen Si-Kontaktierungsbereich (7.1) mit einem epitaktisch aufgewachsenen Source-/Drain-Gebiet (21) des Auswahltransistors (20) verbunden. Die Gateelektrodenschicht (24) weist einen ovalen Umfangsverlauf um den Transistor (20) auf, wobei die ovalen Umfangsverläufe der Gateelektrodenschichten (24) von entlang einer Wortleitung aneinandergereihter Speicherzellen zur Steigerung der Packungsdichte Überlappungsbereiche (24.3) bilden.

Description

  • Die Erfindung betrifft eine Speicherzelle nach dem Oberbegriff des Patentanspruchs 1, einen Feldeffekt-Transistor nach dem Oberbegriff des Patentanspruchs 9 und eine Speicherzelle nach dem Oberbegriff des Patentanspruchs 1 mit einem derartigen Feldeffekt-Transistor, sowie aus solchen Speicherzellen zusammengesetzten Speicherzellenanordnungen. Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer Speicherzelle nach dem Oberbegriff des Patentanspruchs 16.
  • In Speicherzellenanordnungen mit dynamischem wahlfreien Zugriff werden fast ausschließlich sogenannte Eintransistor- Speicherzellen eingesetzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslese- oder Auswahltransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und gleichzeitigen Unterscheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicherkondensators wird derzeit bei 25 fF gesehen.
  • Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensators erhalten bleiben.
  • Bis zur 1-Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4-Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensionale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Kondensator in einem Graben zu realisieren (siehe z. B. K. Yamada et al., Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusionsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert.
  • Bei den seit der 4-Mbit-Speichergeneration in Serie gefertigten Speicherzellen ist die obere Kondensatorelektrode des Grabenkondensators mit einem horizontalen Auswahltransistor, der oberhalb des Grabenkondensators und seitlich davon versetzt angeordnet ist, über eine Leitungsbrücke aus polykristallinem Silizium elektrisch verbunden. Eine derartige Anordnung benötigt jedoch aufgrund des horizontal ausgerichteten Auswahltransistors relativ viel Platz, so daß eine weitere Steigerung der Packungsdichte der Speicherzellen nur noch begrenzt möglich ist.
  • Seit einiger Zeit wird daher eine andere Variante einer Speicherzelle mit Grabenkondensator vorgeschlagen, bei der der Auswahltransistor als vertikaler MOSFET-Transistor direkt oberhalb des Grabenkondensators angeordnet ist.
  • In der EP 1 077 487 A2 wird eine DRAM-Speicherzelle mit Grabenkondensator beschrieben, bei welcher in einem unteren Abschnitt eines in einem Halbleitersubstrat geformten Grabens ein Kondensator und in einem oberen Abschnitt des Grabens ein Auswahltransistor geformt ist. Die Kanalregion des Auswahltransistors erstreckt sich dabei entlang der Seitenwand des Grabens zwischen einem ersten, mit der oberen Kondensatorelektrode des Grabenkondensators gekoppelten Source-/Drain-Anschluß und einem zweiten, nahe der Substratoberfläche angeordneten Source-/Drain-Anschluß. Die Gateelektrode befindet sich in dem Graben oberhalb des Kondensators und an der Grenzfläche zur Kanalregion befindet sich eine Gateoxidschicht. Der Nachteil dieser Anordnung besteht in der relativ großen Kanallänge des Auswahltransistors und der daraus resultierenden schlechten Steuerbarkeit und langsamen Ansprechzeit des Auswahltransistors.
  • Die US-A-6,137,128 offenbart eine Speicherzelle mit einem Grabenkondensator, welcher einen in ein Halbleitersubstrat geformten Graben aufweist, in dessen unterem Grabenbereich eine untere Kondensatorelektrode an einer Wand des Grabens angrenzt und in welchen ein Speicherdielektrikum und eine elektrisch leitende Grabenfüllung aus polykristallinem Silizium als obere Kondensatorelektrode eingebracht sind. Oberhalb des Grabenkondensators ist ein vertikaler MOSFET als Auswahltransistor angeordnet, wobei sowohl das Gate als auch Source, Drain und das Kanalgebiet als ringförmig um eine zentrale Isolationsschicht umlaufende Regionen gebildet sind. Nachteilig ist somit, daß der Source-Drain-Strom des MOSFET ringförmig aufgefächert wird und daß außerdem ein Isolationskragen (Collar) geformt werden muß, um den unteren Source- /Drain-Bereich des MOSFET von der unteren vergrabenen Kondensatorelektrode des Grabenkondensators zu isolieren.
  • In der gattungsbildenden EP 0 905 772 A2 ist ebenfalls eine DRAM-Speicherzelle und ein Verfahren zu ihrer Herstellung beschrieben, bei welchem oberhalb eines Grabenkondensators, der mit polykristallinem Silizium als obere Kondensatorelektrode gefüllt ist, ein vertikaler MOSFET als Auswahltransistor geformt wird. Der MOSFET weist ein erstes ndotiertes Source- /Drain-Gebiet, ein p-dotiertes Kanalgebiet und ein zweites n- dotiertes Source-/Drain-Gebiet auf, die im wesentlichen durch Epitaxie auf dem polykristallinem Silizium der Grabenfüllung abgeschieden werden. Diese Schichtenfolge wird vertikal derart strukturiert, daß sie einen quadratischen Querschnitt aufweist, und eine die vier Seiten bedeckende und die Schichtenfolge umgebende Gateelektrodenschicht wird auf der Höhe des Kanalgebiets abgeschieden. Ein Nachteil dieses Verfahrens besteht darin, daß der MOSFET im wesentlichen epitaktisch auf dem Poly-Silizium der Grabenfüllung aufgewachsen wird, wodurch Defekte und Korngrenzen in den MOSFET eingebracht werden. Ein weiterer Nachteil besteht darin, daß vor der Herstellung des MOSFET eine vertikale Ätzung in eine das Substrat mit dem Grabenkondensator bedeckende hochdotierte Poly-Siliziumschicht direkt oberhalb des Grabenkondensators durchgeführt und anschließend an den geätzten Seitenwänden unmittelbar das Gateoxid aufgebracht wird, so daß das Gateoxid keine optimale Qualität aufweist. Ein weiterer Nachteil ist darin zu sehen, daß die Form der das Kanalgebiet umgebenden Gateelektrode des vertikalen MOSFET keinen optimalen Potentialdurchgriff des Gateelektrodenpotentials durch das Kanalgebiet ermöglicht. Ein weiterer Nachteil besteht darin, daß die dargestellte Speicherzellenanordnung und die Aneinanderreihung der Speicherzellen entlang der durch die Gateelektroden gebildeten Wortleitung keine hohe Packungsdichte ermöglicht.
  • Es ist dementsprechend Aufgabe der vorliegenden Erfindung, eine Speicherzelle mit einem Grabenkondensator und einem vertikalen Auswahltransistor anzugeben, mit der einerseits eine hohe Speicherdichte ermöglicht werden kann, und bei der andererseits sowohl der Grabenkondensator als auch der Auswahltransistor mit guten elektrischen Leistungseigenschaften hergestellt werden können.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Feldeffekt-Transistor mit umlaufender Gateelektrode, insbesondere für den Einsatz als Auswahltransistor in einer Speicherzelle anzugeben, welcher ein verbessertes Leistungsverhalten aufweist. Darauf aufbauend ist es eine weitere Aufgabe der vorliegenden Erfindung, eine Speicherzellenanordnung anzugeben, bei der entlang einer Richtung aneinandergefügte Speicherzellen dichter gepackt werden können.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zur Herstellung einer Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einer Speicherzellenanordnung daraus anzugeben, mit welchem eine entsprechende Speicherzelle mit verbesserten Eigenschaften und eine Speicherzellenanordnung mit höherer Packungsdichte hergestellt werden kann.
  • Diese Aufgaben werden durch die kennzeichnenden Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind in den Unteransprüchen angegeben.
  • Ein erster Aspekt der vorliegenden Erfindung bezieht sich auf eine Speicherzelle mit einem Grabenkondensator, welcher einen in ein Halbleitersubstrat geformten Graben aufweist, in dessen unterem Grabenbereich eine untere Kondensatorelektrode an einer Wand des Grabens angrenzt und in welchen ein Speicherdielektrikum und eine elektrisch leitende Grabenfüllung als obere Kondensatorelektrode eingebracht sind, und einem oberhalb des Grabenkondensators angeordneten vertikalen Feldeffekt Transistor als Auswahltransistor. Die obere Kondensatorelektrode ist durch einen ihren oberen Endabschnitt umfangsseitig mindestens teilweise umschließenden Kontaktierungsbereich mit einem Source-/Drain-Gebiet des Auswahltransistors verbunden.
  • Es gibt dabei vorzugsweise keinerlei direkte mechanische und elektrische Verbindung zwischen der oberen Kondensatorelektrode und dem Auswahltransistor, so daß diese Verbindung vorzugsweise ausschließlich durch den Kontaktierungsbereich bereitgestellt wird.
  • Die Verbindung des Grabenkondensators und des Auswahltransistors durch den umfangsseitigen Kontaktierungsbereich ermöglicht es, den Auswahltransistor mit guter kristalliner Qualität und guten elektrischen Leistungseigenschaften herzustellen. Wenn nämlich der Kontaktierungsbereich bevorzugtermaßen aus im wesentlichen monokristallinem dotiertem Halbleitermaterial hergestellt wird, kann der Auswahltransistor darauf durch epitaktisches Wachstum abgeschieden und somit aus einem Halbleitermaterial mit guter kristalliner Qualität gefertigt werden.
  • Der Kontaktierungsbereich kann vorteilhafterweise derart beschaffen sein, daß er den oberen Endabschnitt der oberen Kondensatorelektrode, also der elektrisch leitenden Grabenfüllung, ring- oder rohrförmig umfaßt, den oberen Endabschnitt also umfangsseitig vollständig umschließt. Wenn der Kontaktierungsbereich rohrförmig gebildet ist, kann er mit seinem unteren Abschnitt den oberen Endabschnitt der oberen Kondensatorelektrode und mit seinem oberen Abschnitt das Source- /Drain-Gebiet des Auswahltransistors rohr- oder flanschartig umfassen.
  • Der Terminus ring- oder rohrförmig legt damit keinesfalls einen bestimmten, etwa kreisrunden Rohrquerschnitt fest. Vielmehr kann der Graben in diesem Abschnitt jeden denkbaren Querschnitt aufweisen.
  • Wie bereits angedeutet wurde, steht die obere Kondensatorelektrode vorzugsweise nicht in direktem mechanischen Kontakt mit dem Source-/Drain-Gebiet des Auswahltransistors. Dies hat seinen Grund darin, daß die die obere Kondensatorelektrode bildende Grabenfüllung meistens durch dotiertes polykristallines Silizium bereitgestellt wird. Bei der Abscheidung der kristallinen Halbleiterschichten des MOSFET-Auswahltransistors sollte das epitaktische Wachstum lediglich auf dem monokristallinen Kontaktierungsbereich stattfinden, nicht jedoch zusätzlich auf dem Poly-Silizium der Grabenfüllung. Daher wird auf der Oberfläche des oberen Endabschnitts der Poly-Silizium-Grabenfüllung eine Isolationsschicht, vorzugsweise eine Siliziumoxidschicht (TTO, Trench Top Oxide) abgeschieden.
  • Aus demselben Grund kann zwischen dem aus monokristallinen Halbleitermaterial gefertigten Kontaktierungsbereich und dem Poly-Silizium des oberen Endabschnitts der oberen Kondensatorelektrode eine Zwischenschicht angeordnet sein, um zu vermeiden, daß sich Kristalldefekte aus dem Poly-Silizium in den Kontaktierungsbereich fortsetzen. Diese Zwischenschicht darf aber die elektrische Verbindung zwischen diesen Bereichen nicht behindern, ist also beispielsweise als eine ultradünne Tunnelkontaktschicht, etwa aus Siliziumnitrid, gebildet.
  • Zwischen dem Kontaktierungsbereich und dem Halbleitersubstrat ist vorzugsweise eine Isolationsschicht, etwa eine Oxidschicht, eingefügt, um einerseits den Kontaktierungsbereich von dem Substrat elektrisch zu isolieren, und um andererseits eine Ausdiffusion des Kontaktierungsbereichs in das Substrat zu vermeiden.
  • Ein zweiter Aspekt der vorliegenden Erfindung bezieht sich auf einen Feldeffekt-Transistor, welcher einen Schichtaufbau mit einer ersten Source-/Drain-Schicht, einer Kanalschicht und einer zweiten Source-/Drain-Schicht aufweist, wobei diese Schichten auf einem Substrat abgeschieden sind. Die Schichtenfolge des Feldeffekt-Transistors ist derart vertikal strukturiert, daß sie einen im wesentlichen ovalen Querschnitt aufweist, wobei die Schichtenfolge zumindest im Bereich der Kanalschicht von einer Gateelektrodenschicht mit einem im wesentlichen ovalen Umfangsverlauf und von einer dazwischen befindlichen Gateoxidschicht umgeben ist.
  • Der Vorteil eines derartig geformten MOSFET-Transistors ist, daß zum einen ein guter Potentialdurchgriff des Gateelektrodenpotentials durch das Kanalgebiet bereitgestellt wird, und daß zum anderen die ovale Form der Gateelektroden dazu benutzt werden kann, um bei einer Speicherzellenanordnung die entlang einer Richtung aneinandergefügten Speicherzellen möglichst dicht anzuordnen.
  • Ein derartiger MOSFET-Transistor kann in vorteilhafter Weise bei einer erfindungsgemäßen Speicherzelle gemäß dem ersten Aspekt der Erfindung verwendet werden. In diesem Fall kann die Schichtenfolge des MOSFET-Transistors beispielsweise auf der TTO-Isolationsschicht und epitaktisch auf dem Kontaktierungsbereich abgeschieden werden.
  • Das oben beschriebene Konzept eines MOSFET-Transistors ist jedoch universell und nicht nur als Auswahltransistor einer Speicherzelle, sondern auch für andere technologische Anwendungen einsetzbar. Insbesondere kann der MOSFET-Transistor auch bei solchen Speicherzellen als vertikaler Auswahltransistor zum Einsatz kommen, die nicht wie eine oben beschriebene Speicherzelle gemäß dem ersten Aspekt der Erfindung aufgebaut sind.
  • Bei einer Ausführungsform einer Speicherzelle, die von dem vorbeschriebenen MOSFET-Transistor Gebrauch macht, ist beispielsweise der Grabenkondensator in dem Halbleitersubstrat geformt und auf dem Halbleitersubstrat ist eine Isolationsschicht abgeschieden, innerhalb der die Gateelektrodenschicht geformt ist. Die Speicherzelle kann dabei ansonsten wie eine konventionelle Speicherzelle gebildet sein, d. h. ohne daß ein wie oben beschriebener Kontaktierungsbereich zwischen Grabenkondensator und Vertikaltransistor geformt ist.
  • Ein Vorteil einer derartigen Konzeption liegt darin, daß nicht wie bei anderen Konzepten zwecks Isolation der einzelnen Speicherzellen voneinander sogenannte STI-Isolationsbereiche (shallow trench isolation) geätzt und mit einem Isolator gefüllt werden müssen.
  • Auch bei einer Ausführungsform einer Speicherzelle gemäß dem ersten Aspekt der Erfindung, die einen Auswahltransistor gemäß dem zweiten Aspekt der Erfindung enthält, kann vorgesehen sein, daß der Grabenkondensator in dem Halbleitersubstrat geformt und auf dem Halbleitersubstrat eine Isolationsschicht abgeschieden ist, innerhalb der die Gateelektrodenschicht geformt ist. In diesem Fall kann beispielsweise der Kontaktierungsbereich bis zu der Grenzfläche zwischen Halbleitersubstrat und Isolationsschicht geführt sein.
  • Es können weiterhin eine Mehrzahl von Speicherzellen, die jeweils Feldeffekt-Transistoren gemäß dem zweiten Aspekt der Erfindung enthalten, in einer Speicherzellenanordnung zusammengefaßt werden, in welcher eine Anzahl von Speicherzellen entlang einer Richtung angeordnet sind, bei welchen die Gateelektrodenschichten benachbarter Speicherzellen derart aneinandergefügt sind, daß ihre ovalen Umfangsverläufe in einem Abschnitt einander überlappen und die Gateelektrodenschichten in diesem Abschnitt zusammenfallen.
  • Diese Anordnung ermöglicht eine dichte Integration von Speicherzellen entlang der genannten Richtung.
  • Eine solche Anordnung kann weitergebildet werden, indem eine Anzahl Speicherzellen in Form einer Matrix angeordnet und durch Wort- und Bitleitungen ansteuerbar sind, und die Wortleitung durch Gateelektrodenbereiche von entlang einer von zwei orthogonalen Richtungen angeordneten Speicherzellen gebildet ist, und die Bitleitung in der anderen der zwei orthogonalen Richtungen über die Auswahltransistoren verlaufen und jeweils mit deren zweiten Source-/Drain-Schichten elektrisch verbunden sind.
  • Ein dritter Aspekt der Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Speicherzelle, welche einen Grabenkondensator und einen oberhalb des Grabenkondensators angeordneten vertikalen Feldeffekt-Transistor aufweist, wobei das Verfahren die Schritte aufweist:
    • - Aufbringen einer Isolationsschicht auf einem Halbleitersubstrat,
    • - Ausbilden eines sich durch die Isolationsschicht und einen Abschnitt des Substrats erstreckenden Grabens,
    • - laterales Aufweiten des Substratgrabenabschnitts durch isotropes und/oder anisotropes Ätzen und damit Erzeugen eines im wesentlichen ringförmigen Kontaktierungsbereichs,
    • - Aufbringen einer Isolationsschicht auf die seitliche Innenwand des Substratgrabenabschnitts,
    • - epitaktisches Aufwachsen einer den Substratgrabenabschnitt vollständig auffüllenden Halbleiterschicht,
    • - Entfernen der Halbleiterschicht bis auf den ringförmigen Kontaktierungsbereichs,
    • - Vertiefen des Grabens,
    • - Bereitstellen einer unteren Kondensatorelektrode, welche im unteren Grabenbereich an einer Wand des Grabens angrenzt, eines Speicherdielektrikums und einer oberen Kondensatorelektrode, mit welcher der Graben bis mindestens zu dem unteren Rand des Kontaktierungsbereichs aufgefüllt wird,
    • - Elektrisches Kontaktieren der oberen Kondensatorelektrode mit dem Kontaktierungsbereich,
    • - epitaktisches Aufwachsen der Schichtenfolge des Feldeffekt- Transistors auf dem Kontaktierungsbereich und der Isolationsschicht.
  • Nach dem elektrischen Kontaktieren der oberen Kondensatorelektrode mit dem Kontaktierungsbereich kann auf der oberen Kondensatorelektrode eine Isolationsschicht, eine sogenannte TTO-Schicht (Trench Top Oxide) gebildet werden. Da die obere Kondensatorelektrode oftmals aus Poly-Silizium gebildet wird, kann dadurch ein direkter mechanischer Kontakt zwischen dem Poly-Silizium und dem kristallinen Silizium des Transistors und somit die Fortpflanzung von Kristallfehlern in dieses hinein verhindert werden.
  • Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels der Herstellung einer erfindungsgemäßen Speicherzelle und einer matrixförmigen Speicherzellenanordnung näher erläutert. Es zeigen
  • Fig. 1 ein Halbleitersubstrat mit aufgebrachten Ätzmaskenschichten;
  • Fig. 2 die Speicherzelle nach der selektiven Entfernung der in den Graben abgeschiedenen Oxidschicht im Bodenbereich;
  • Fig. 3 die Speicherzelle nach dem epitaktischen Wachstum monokristallinen Siliziums in dem aufgeweiteten Grabenabschnitt;
  • Fig. 4 die Speicherzelle nach dem Abscheiden einer Oxidschicht auf die Wand des Kontaktierungsbereichs und den Bodenbereich;
  • Fig. 5 die Speicherzelle nach der Vertiefung des Grabens und der Ausbildung des Dielektrikums und der oberen Kondensatorelektrode;
  • Fig. 6 die Speicherzelle nach dem epitaktischen Wachstum der Schichtenfolge des MOSFET;
  • Fig. 7 die Speicherzelle nach der Ausbildung der Gateelektrodenschicht;
  • Fig. 8 die Speicherzelle nach der Kontaktierung mit der Bitleitung;
  • Fig. 9 eine Draufsicht auf eine matrixförmige Speicherzellenanordnung mit Wort- und Bitleitungen.
  • Die Fig. 1 bis 8 zeigen jeweils einen Querschnitt durch eine zu prozessierende Speicherzelle entlang einer den Graben symmetrisch teilenden Ebene.
  • Gemäß Fig. 1 wird auf ein monokristallines Siliziumsubstrat 1 zunächst eine ca. 200 nm dicke STI-(shallow trench isolation) Isolationsschicht 2 aus SiO2 abgeschieden, die dazu dient, die fertiggestellten Speicherzellen voneinander zu isolieren, wie noch zu sehen sein wird. Auf diese wird dann eine ca. 100 nm dicke erste Maskenschicht 3 aus SiN und darauf eine zweite Maskenschicht 4 aus SiO2 abgeschieden. Diese Schichten dienen als Hartmaskenschichten bei den nachfolgenden Ätzprozessen.
  • Dann werden mittels konventioneller Photolithographie und Resisttechnik Bereiche definiert, in denen Gräben 5 geätzt werden sollen. Zunächst wird in diesen Bereichen mit einem ersten Ätzprozeß ein Graben erzeugt, sich durch die STI-Isolationsschicht 2 hindurch erstreckt und im Substrat einen ersten Grabenabschnitt 5A erzeugt, der eine Tiefe von ca. 200 nm unterhalb der Hauptoberfläche des Substrats 1 aufweist. Diese Tiefe legt die Länge des später zu erzeugenden Kontaktierungsabschnitts fest.
  • Generell weisen die Gräben 5 eine im Querschnitt längliche Form, etwa ein Rechteck von ca. 100 nm × 250 nm Kantenlänge oder ein Oval mit entsprechenden Längs- und Querabmessungen auf. Zumeist sind maskenseitig Rechtecke der angegebenen Dimensionen vorgesehen, wobei sich in der Praxis aufgrund der geringen Abmessungen ovalförmige Gräben ergeben. Entsprechend der Anordnung der zu erzeugenden Speicherzellen wird eine matrixförmige Anordnung derartiger Gräben 5 erzeugt, die voneinander in beiden orthogonalen Richtungen einen Abstand von ca. 100 nm aufweisen.
  • Anschließend wird der erste Grabenabschnitt 5A durch eine isotrope Ätzung nach allen Seiten um einige 10 nm verbreitert, wodurch die Breite des ringförmigen Kontaktierungsabschnitts definiert wird. In den so erzeugten Graben 5 wird eine Zwischenlage 6 ("Liner") aus SiO2 abgeschieden, der in dem Grabenabschnitt 5A die Funktion haben wird, den zu erzeugenden Kontaktierungsbereich von dem Substrat 1 sowohl elektrisch zu isolieren als auch eine Ausdiffusion aus dem Kontaktierungsbereich in das Substrat 1 zu verhindern. Durch einen anisotropen Ätzprozeß wird die Zwischenlage 6 im Bodenbereich auf einem Abschnitt wieder entfernt, der in etwa den ursprünglichen Dimensionen des Grabens 5 entspricht. Das Ergebnis dieser Verfahrensschritte ist in Fig. 2 dargestellt.
  • In Fig. 3 ist dargestellt, wie anschließend durch selektive Epitaxie, etwa durch einen CVD-Prozeß oder dergleichen, eine Siliziumfüllung 7 in dem Grabenabschnitt 5A abgeschieden wird, so daß es diesen vollständig ausfüllt. Da die Siliziumfüllung 7 durch Epitaxie auf dem Silizium des Substrats 1 erzeugt wird, kann sie mit einer guten kristallinen Qualität hergestellt werden. Während dieser Abscheidung kann eine insitu-Dotierung durchgeführt werden, um eine ausreichende elektrische Leitfähigkeit des aus der Siliziumfüllung 7 zu bildenden Kontaktierungsbereichs bereitzustellen. Es kann aber auch das Silizium zunächst nominell undotiert abgeschieden werden und die Dotierung in einem späteren Verfahrensschritt nachgeholt werden, wie noch zu sehen wird. Das Ergebnis dieser Verfahrensschritte ist in Fig. 3 dargestellt.
  • Durch einen anisotropen Ätzprozeß wird anschließend die epitaktisch gewachsene Siliziumfüllung 7 in einem Bereich wieder entfernt, der dem Querschnitt des ursprünglichen Grabens 5 entspricht, so daß ein ringförmiger Kontaktierungsbereich 7.1 aus dotiertem, im wesentlichen monokristallinen Silizium stehenbleibt. Der ringförmige Kontaktierungsbereich weist im vorliegenden Fall einen ovalen Umfangsverlauf auf, da - wie bereits angedeutet - der Graben 5 ovalen Querschnitt aufweist.
  • Im Anschluß daran wird auf der Innenwand des ringförmigen Kontaktierungsbereichs 7.1 eine ca. 5 nm dicke Oxidationsschicht (SiO2) 8 bereitgestellt (abgeschieden oder durch thermische Oxidation erzeugt), die zum einen als Ätzschutz dient und desweiteren die Funktion hat, den ringförmigen Kontaktierungsbereich 7.1 bei einer später vorzunehmenden Dotierung abzuschirmen, um somit eine bereits voreingestellte Dotierung beizubehalten. Die Oxidationsschicht 8 wird im gesamten Graben erzeugt, ist aber nur im Grabenabschnitt 5A dargestellt. Das Ergebnis dieser Verfahrensschritte ist in Fig. 4 dargestellt.
  • Darauf folgend wird durch einen anisotropen Ätzprozeß der Graben 5 vertieft und dabei ein zweiter Grabenabschnitt 5B erzeugt, in dem der Grabenkondensator hergestellt werden soll. Durch eine Dotierung des Siliziumsubstrats 1 in dem zweiten Grabenabschnitt 5B kann dann zunächst in an sich bekannter Weise die untere Kondensatorelektrode (nicht dargestellt) bereitgestellt werden. Falls gewünscht, kann - wie oben bereits angedeutet wurde - mit dieser Dotierung gleichzeitig der Kontaktierungsbereich 7.1 dotiert werden, so daß in Fig. 3 die Siliziumfüllung 7 nicht in-situ dotiert werden muß und die Oxidationsschicht 8 dünner ausgeführt oder gänzlich weggelassen werden kann.
  • Es kann auch die untere Kondensatorelektrode durch Abscheidung einer metallischen Schicht in den zweiten Grabenabschnitt 5B bereitgestellt werden, wie dies beispielsweise in der DE 199 44 012 beschrieben wurde. Vorzugsweise wird auch in diesem Fall eine vorherige Dotierung vorgenommen, um einen ohmschen Kontakt zu dem Siliziumsubstrat 1 herzustellen.
  • Nach der Herstellung der unteren Kondensatorelektrode wird in an sich bekannter Weise in den zweiten Grabenabschnitt 5B als Kondensatordielektrikum eine dielektrische Schicht 9 mit einer Dicke von etwa 5 nm abgeschieden, die SiO2 und/oder Si3N4, sowie gegebenenfalls Siliziumoxynitrid oder auch Al2O3, TaO5oder TiO2 (ggf. mit Beimischungen von Hafnium und/oder Zirkonium) enthalten kann.
  • Dann wird in an sich bekannter Weise die obere Kondensatorelektrode 10 eingebracht. Im einfachsten Fall handelt es sich dabei um dotiertes Poly-Silizium, mit welchem zuerst der Graben vollständig aufgefüllt und anschließend wieder zurückgeätzt wird, so daß es in dem Graben eine Füllhöhe bis etwa in den mittleren Bereich des Kontaktierungsbereichs 7.1 aufweist. Oberhalb davon wird dann die dielektrische Schicht 9 entfernt. Das Ergebnis dieser Verfahrensschritte ist in Fig. 5 dargestellt.
  • Im Anschluß daran wird die SiO2-Schicht 4, die im oberen Grabenabschnitt auf den Schichten 2 und 3 befindliche Oxidationsschicht 6 und die Oxidationsschicht 8 durch einen Ätzschritt entfernt. Die SiN-Maskenschicht 3 wird dann - wie in Fig. 6 gezeigt ist - durch eine isotrope Ätzung vom Grabenrand gleichmäßig zurückgezogen und gleichzeitig gedünnt. Wie noch zu sehen sein wird, dient dies bereits der Vorbereitung der noch zu erzeugenden Gateelektroden.
  • Im unteren Abschnitt des Kontaktierungsbereichs 7.1 muß dann dieser zunächst elektrisch leitend mit dem Poly-Silizium der oberen Kondensatorelektrode 10 verbunden werden, da zwischen diesen durch die zuvor erfolgte Entfernung der dazwischen befindlichen Oxidationsschicht 8 eine Lücke entstanden ist. Diese Verbindung kann in zwei Varianten realisiert werden. In der dargestellten Variante wird eine nur etwa 0,5 nm dicke Tunnelkontaktschicht 11 aus SiN auf dem Poly-Silizium erzeugt und anschließend der verbleibende Zwischenraum zwischen dem Kontaktierungsbereich 7.1 und der oberen Kondensatorelektrode 10 durch Abscheiden einer polykristallinen Siliziumschicht und anschließendes Entfernen außerhalb dieses Zwischenraums befüllt. Mit der Tunnelkontaktschicht 11 soll ein direkter mechanischer Kontakt zwischen dem Poly-Silizium der oberen Kondensatorelektrode und dem monokristallinen Silizium des Kontaktierungsbereichs 7.1 und damit die Ausbreitung von Kristalldefekten vermieden werden. Falls die Tunnelkontaktschicht 11 jedoch nicht notwendig sein sollte, kann sie auch weggelassen werden und stattdessen die Verbindung des Kontaktierungsbereichs 7.1 mit der oberen Kondensatorelektrode 10 durch ein Reflow-Verfahren durchgeführt werden, bei welchem durch einen Temperaturbehandlungsschritt Poly-Silizium in den Zwischenraum hineinfließt.
  • Dann wird auf die Oberfläche der oberen Kondensatorelektrode 10 beispielsweise durch eine HDP-Oxidabscheidung (high density plasma) und anschließende isotrope Rückätzung eine Isolationsschicht 12 (TTO, Trench Top Oxide) aufgebracht. Diese Isolationsschicht 12 ist vorteilhaft, da sie das Poly-Silizium 5B der Grabenfüllung von dem nachfolgend epitaktisch aufzuwachsenden kristallinen Silizium des Transistors trennt und somit verhindert, daß sich Kristalldefekte aus dem Poly- Silizium in das kristalline Silizium ausbreiten. Die Isolationsschicht 12 kann jedoch gegebenenfalls auch weggelassen werden, wenn die Gefahr einer Beeinträchtigung des darüber befindlichen kristallinen Siliziums nicht besteht. Dies kann beispielsweise der Fall sein, wenn die Grabenfüllung im oberen Bereich nicht aus Poly-Silizium sondern aus einem anderen elektrisch leitfähigen Material gebildet wird.
  • Mittels selektiver Silizium-Epitaxie wird anschließend der obere Bereich des Grabens gefüllt und dabei der MOSFET-Auswahltransistor 20 der Speicherzelle hergestellt. Dabei wird als erstes eine n-dotierte erste Source-/Drain-Schicht 21 aufgewachsen, auf diese dann eine p-dotierte Kanalschicht 22 abgeschieden und auf diese dann schließlich eine n-dotierte zweite Source-/Drain-Schicht 23 aufgebracht. Im Anschluß daran wird der noch verbliebene Rest der SiO2-Maskenschicht 4 und der SiN-Maskenschicht 3 entfernt. Das Ergebnis dieser Verfahrensschritte ist in Fig. 6 dargestellt.
  • Ein derartiger Auswahltransistor 20 wird auch als floating- body-Transistor bezeichnet, da er nicht auf einem Substrat mit konstantem elektrischen Potential aufgebaut ist.
  • Da die Schichtenfolge des Auswahltransistors 20 in den oberen, innerhalb der STI-Isolationsschicht 2 befindlichen Grabenabschnitt geformt wird, weist sie im Querschnitt dieselbe Struktur wie die des geätzten Grabens 5, vorzugsweise also eine ovalförmige Struktur auf.
  • Im folgenden wird der Auswahltransistor 20 fertig gestellt. Dazu wird zunächst mittels einer anisotropen Ätzung der durch das zuvor erfolgte Zurückziehen der SiN-Schicht 3 freigelegte Abschnitt der STI-Isolationsschicht 2 entfernt und somit Platz für die Gateelektrode 24 geschaffen, wie es in Fig. 7 im Ergebnis dargestellt ist. Diese anisotrope Ätzung ist ein selbstjustierter Prozeß, durch die um die Schichtenfolge des Auswahltransistors 20 ein Graben in der STI-Isolationsschicht 2 erzeugt wird, dessen Verlauf dem Querschnitt des anfänglich geätzten Grabens 5 und somit nunmehr dem Querschnitt der freigelegten Schichtenfolge des Auswahltransistors 20 angepaßt ist. Wie bereits mehrfach erwähnt, ist der Umfangsverlauf dieses durch die anisotrope Ätzung erzeugten Grabens vorzugsweise von länglicher, insbesondere ovaler Form. In dem Fall, indem bereits der ursprünglich geätzte Graben 5 einen im wesentlichen ovalen Querschnitt aufweist, wird also die späterhin in dem Graben zu erzeugende Gateelektrodenschicht 24 mit ovalem Umfangsverlauf hergestellt werden, die an jeder Stelle von der Schichtenfolge des Auswahltransistors 20 gleich beabstandet ist.
  • Da die STI-Ätzung - wie bereits erwähnt - durch einen selbstjustierten Prozeß erfolgt, entfällt der an dieser Stelle üblicherweise vorgesehene Lithographieschritt mittels der sogenannten AA-Maske.
  • Nach der Erzeugung dieses ovalen Grabens wird auf die freigelegte Schichtenfolge des Auswahltransistors 20 eine Gateoxidschicht 25, beispielsweise durch thermische Oxidation erzeugt. Diese Gateoxidschicht 25 ist ebenfalls in ihrem Umfangsverlauf an den Querschnitt der freigeätzten Schichtenfolge angepaßt und weist vorzugsweise somit einen ovalen Umfangsverlauf auf. Der horizontale Schichtabschnitt der Gateoxidschicht 25 auf der Source-/Drainschicht 23 wird anschließend durch einen Ätzschritt wieder entfernt.
  • Wie in Fig. 9 dargestellt ist, werden die Gräben bei einer matrixförmigen Speicheranordnung ferner derart geätzt, daß sich zwischen den ovalen Umfangsverläufen von entlang einer orthogonalen Richtung aneinandergefügten Speicherzellen Überlappungsbereiche 24.3 ergeben. Dadurch daß die ovalen Gräben der einzelnen Speicherzellen derart überlappend aneinandergefügt werden, kann eine dichte Aufeinanderfolge und damit eine hohe Integration der Speicherzellen auf dem Chip erzeugt werden. Durch diesen Überlapp entstehen dann auch Linien, die später als Wortleitung für die Speicheradressierung genutzt werden können. Die Wortleitungen schlängeln sich gewissermaßen von einem Grabenbereich zum nächsten um die Transistoren herum. In der Fig. 9 sind somit aus der gesamten Speicheranordnung zwei Wortleitungen 24.1 und 24.2 in vertikaler Richtung dargestellt, die von drei Bitleitungen in horizontaler Richtung gekreuzt werden. Unterhalb der Kreuzungspunkte befinden dich die Speicherzellen.
  • Bei der in Fig. 9 dargestellten Anordnung verlaufen Wort- und Bitleitungen exakt orthogonal zueinander und die Speicherzellen benachbarter Wortleitungen 24.1, 24.2 sind exakt auf gleicher Höhe nebeneinander angeordnet. Eine dazu alternative Anordnung mit noch höherer Packungsdichte sieht vor, daß die Speicherzellen um genau einen halben Abstand gegeneinander höhenversetzt sind, so daß eine Speicherzelle der einen Wortleitung höhenmäßig zwischen zwei Speicherzellen der benachbarten Wortleitung zu liegen kommt. Infolge dieses Versatzes ist es erforderlich, daß die Bitleitungen nicht mehr orthogonal, sondern in einem schrägen Winkel zu den Wortleitungen verlauf en.
  • In Fig. 9 ist die Querschnittsebene 8-8 angedeutet, entlang der die Darstellung der Fig. 8 erzeugt wurde.
  • Nach der Ätzung der Gräben in die STI-Isolationsschicht 2 wird das Gateoxid 25 erzeugt und anschließend die Gateelektrodenschicht 24 in die Gräben abgeschieden. Als Gateelektrodenschicht 24 kann wahlweise ein reines Polysiliziumgate oder eine Schichtenfolge aus einem Metall und Polysilizium verwendet werden. Mittels chemisch-mechanischem Polieren wird nach Abscheidung der Gateelektrodenschicht 24 das Gateelektrodenmaterial auf der STI-Isolationsschicht 2 entfernt. Die Gateelektrode 24 kann dann noch geringfügig zurückgeätzt werden, um sicherzustellen, daß sie sich nicht mit der oberen Source- /Drain-Schicht 23 des Auswahltransistors überlappt. Das Ergebnis dieser Verfahrensschritte ist in Fig. 7 dargestellt.
  • Anschließend wird eine dielektrische Zwischenschicht 13 auf den Transistoren 20 und den Wortleitungen 24.1, 24.2 abgeschieden. In diese werden oberhalb der Speicherzellen Vertiefungen bis zu der oberen Source-/Drain-Schicht 23 des Auswahltransistors geätzt und in diese ein leitfähiges Material wie Polysilizium abgeschieden, welches nach Abscheidung durch einen CMP-Prozeß rückpoliert wird, so daß geeignete Durchgangskontakte 14 gebildet werden. Darauf können dann Bitleitungen 15 in einer Richtung orthogonal zu den Wortleitungen aufgebracht und mit den Durchgangskontakten 14 kontaktiert werden. In Fig. 9 sind drei Bitleitungen 15 dargestellt.

Claims (22)

1. Speicherzelle mit
einem Grabenkondensator, welcher
einen in ein Halbleitersubstrat (1) geformten Graben (5) aufweist, in dessen unterem Grabenbereich (5B)
eine untere Kondensatorelektrode an einer Wand des Grabens (5) angrenzt und in welchen
ein Speicherdielektrikum (9) und
eine elektrisch leitende Grabenfüllung als obere Kondensatorelektrode (10) eingebracht sind, und
einem oberhalb des Grabenkondensators angeordneten vertikalen Feldeffekt-Transistor (20) als Auswahltransistor,
dadurch gekennzeichnet, dass
die obere Kondensatorelektrode (10) durch einen ihren oberen Endabschnitt umfangsseitig mindestens teilweise umschließenden Kontaktierungsbereich (7.1) mit einem Source- /Drain-Gebiet (21) des Auswahltransistors (20) verbunden ist.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass
der Kontaktierungsbereich (7.1) mit seinem unteren Abschnitt den oberen Endabschnitt der oberen Kondensatorelektrode (10) und mit seinem oberen Abschnitt das Source- /Drain-Gebiet (21) ring- oder rohrförmig umschließt.
3. Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass
der Kontaktierungsbereich (7.1) im wesentlichen aus monokristallinem dotiertem Halbleitermaterial gebildet ist, und
das Source-/Drain-Gebiet (21) epitaktisch auf dem Kontaktierungsbereich (7.1) aufgewachsen ist.
4. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass
auf dem oberen Endabschnitt der oberen Kondensatorelektrode (10) eine Isolationsschicht (12) abgeschieden ist, und
das Source-/Drain-Gebiet (21) auf der Isolationsschicht (12) aufgebracht ist.
5. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der obere Endabschnitt der oberen Kondensatorelektrode (10) zumindest an seiner Oberfläche durch polykristallines Halbleitermaterial gebildet ist.
6. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass
der obere Endabschnitt der oberen Kondensatorelektrode (10) zumindest an seiner Oberfläche durch ein metallhaltiges Material gebildet ist.
7. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass
zwischen dem Kontaktierungsbereich (7.1) und dem oberen Endabschnitt der oberen Kondensatorelektrode (10) eine Tunnelkontaktschicht (11) angeordnet ist.
8. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass
zwischen dem Kontaktierungsbereich (7.1) und dem umgebenden Halbleitersubstrat (1) eine Isolationsschicht (6) angeordnet ist.
9. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die untere Kondensatorelektrode durch eine Dotierung des
Halbleitersubstrats (1) bereitgestellt ist.
10. Feldeffekt-Transistor (20) mit
einer ersten Source-/Drain-Schicht (21), einer Kanalschicht (22) und einer zweiten Source-/Drain-Schicht (23), welche Schichten auf einem Substrat abgeschieden sind, dadurch gekennzeichnet, dass
die Schichtenfolge zumindest im Bereich der Kanalschicht (22) von einer Gateelektrodenschicht (24) mit einem im wesentlichen ovalen Umfangsverlauf und von einer dazwischen befindlichen Gateoxidschicht (25) umgeben ist.
11. Feldeffekt-Transistor (20) nach Anspruch 10, dadurch gekennzeichnet, dass die Schichtenfolge derart vertikal strukturiert ist, daß sie einen im wesentlichen rechteckigen oder ovalen Querschnitt aufweist.
12. Speicherzelle nach dem Oberbegriff des Anspruchs 1 und einem Feldeffekt-Transistor (20) nach Anspruch 10 oder 11 als Auswahltransistor.
13. Speicherzelle nach Anspruch 1 und einem Feldeffekt-Transistor (20) nach Anspruch 10 oder 11 als Auswahltransistor.
14. Speicherzelle nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass
sie in dem Halbleitersubstrat (1) und einer auf dem Halbleitersubstrat (1) abgeschiedenen Isolationsschicht (2) geformt ist, wobei
die Gateelektrodenschicht (24) innerhalb der Isolationsschicht (2) geformt ist.
15. Speicherzelle nach den Ansprüchen 12 und 14, dadurch gekennzeichnet, dass
der Kontaktierungsbereich (7.1) sich bis zur Grenzfläche zwischen dem Halbleitersubstrat (1) und der Isolationsschicht (2) erstreckt.
16. Speicherzellenanordnung mit
einer Anzahl entlang einer Richtung angeordneter Speicherzellen nach einem der Ansprüche 11 bis 13, bei welchen
die Gateelektrodenschichten (24) benachbarter Speicherzellen derart aneinandergefügt sind, daß ihre ovalen Umfangsverläufe in einem Abschnitt (24.3) einander überlappen und die Gateelektrodenschichten (24) in diesem Abschnitt (24.3) zusammenfallen.
17. Speicherzellenanordnung nach Anspruch 16, dadurch gekennzeichnet, dass
eine Anzahl Speicherzellen in Form einer Matrix angeordnet und durch Wort- (24.1, 24.2) und Bitleitungen (15) ansteuerbar sind, und
die Wortleitung (24.1, 24.2) durch Gateelektrodenschichten (24) von entlang einer von zwei orthogonalen Richtungen angeordneten Speicherzellen gebildet ist, und
die Bitleitung (15) in der anderen der zwei orthogonalen Richtungen über die Auswahltransistoren (20) verlaufen und jeweils mit deren zweiten Source-/Drain-Schichten (23) elektrisch verbunden sind.
18. Verfahren zur Herstellung einer Speicherzelle, welche einen Grabenkondensator und einen oberhalb des Grabenkondensators angeordneten vertikalen Feldeffekt-Transistor (20) aufweist, gekennzeichnet durch die Verfahrensschritte
- Aufbringen einer Isolationsschicht (2) auf einem Halbleitersubstrat (1),
- Ausbilden eines sich durch die Isolationsschicht (2) und einen Abschnitt des Substrats (1) erstreckenden Grabens (5),
- laterales Aufweiten des Substratgrabenabschnitts (5A) durch isotropes und/oder anisotropes Ätzen und damit Erzeugen eines Raums für einen im wesentlichen ringförmigen Kontaktierungsbereichs (7.1),
- Aufbringen einer Isolationsschicht (6) auf die seitliche Innenwand des Substratgrabenabschnitts (5A),
- epitaktisches Aufwachsen einer den Substratgrabenabschnitt (5A) vollständig auffüllenden Halbleiterschicht (7),
- Entfernen der Halbleiterschicht (7) bis auf den ringförmigen Kontaktierungsbereichs (7.1),
- Vertiefen des Grabens (5),
- Bereitstellen einer unteren Kondensatorelektrode, welche im unteren Grabenbereich an einer Wand des Grabens (5) angrenzt, eines Speicherdielektrikums (9) und einer oberen Kondensatorelektrode (10), mit welcher der Graben (5) bis mindestens zu dem unteren Rand des Kontaktierungsbereichs (7.1) aufgefüllt wird,
- Elektrisches Kontaktieren der oberen Kondensatorelektrode (10) mit dem Kontaktierungsbereich (7.1),
- epitaktisches Aufwachsen der Schichtenfolge des Feldeffekt- Transistors (20) auf dem Kontaktierungsbereich (7.1) und oberhalb der oberen Kondensatorelektrode (10), und
- Ausbilden einer Gateelektrodenschicht (24) in der Isolationsschicht (2).
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass
nach dem elektrischen Kontaktieren der oberen Kondensatorelektrode (10) mit dem Kontaktierungsbereich (7.1) eine Isolationsschicht (12) auf der oberen Kondensatorelektrode (10) ausgebildet wird, wobei anschließend
die Schichtenfolge des Feldeffekttransistors (20) direkt oberhalb der Isolationsschicht (12) epitaktisch auf dem Kontaktierungsbereich (7.1) aufgewachsen wird.
20. Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass die Gateelektrodenschicht (24) dadurch hergestellt wird, daß um die Schichtenfolge des Feldeffekt-Transistors (20) herum im wesentliche ovale Gräben in die Isolationsschicht (2) geätzt und mit einem leitfähigen Material gefüllt werden.
21. Verfahren zur Herstellung einer Speicherzellenanordnung mit den Verfahrensschritten
- Herstellen einer Matrix von Speicherzellen nach einem der Ansprüche 18 bis 20,
- die Gateelektrodenschichten (24) von entlang einer von zwei orthogonalen Richtungen angeordneten Speicherzellen jeweils miteinander zu Wortleitungen (24.1, 24.2) verbunden werden.
22. Verfahren nach Anspruch 21 in Verbindung mit Anspruch 20, dadurch gekennzeichnet, dass
die Gateelektrodenschichten (24) benachbarter Speicherzellen derart miteinander verbunden werden, daß ihre ovalen Umfangsverläufe in einem Abschnitt (24.3) einander überlappen und die Gateelektrodenschichten (24) beider Speicherzellen in diesem Abschnitt (24.3) zusammenfallen.
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