EP1145320A1 - Dram-zellenanordnung und verfahren zur deren herstellung - Google Patents

Dram-zellenanordnung und verfahren zur deren herstellung

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Publication number
EP1145320A1
EP1145320A1 EP99967861A EP99967861A EP1145320A1 EP 1145320 A1 EP1145320 A1 EP 1145320A1 EP 99967861 A EP99967861 A EP 99967861A EP 99967861 A EP99967861 A EP 99967861A EP 1145320 A1 EP1145320 A1 EP 1145320A1
Authority
EP
European Patent Office
Prior art keywords
depression
recess
produced
memory cell
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP99967861A
Other languages
English (en)
French (fr)
Inventor
Bernd Goebel
Emmerich Bertagnolli
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1145320A1 publication Critical patent/EP1145320A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Definitions

  • the invention relates to a DRAM cell arrangement, i. H. a memory cell arrangement with dynamic random access, and a method for their production.
  • Memory cell used which comprises a transistor and a capacitor.
  • the information of the memory cell is stored in the form of a charge on the capacitor.
  • the capacitor is connected to the transistor, so that when the transistor is driven via a word line, the charge on the capacitor can be read out via a bit line.
  • the general aim is to produce a DRAM cell arrangement that has a high packing density.
  • US Pat. No. 5,208,657 describes a DRAM cell arrangement in which a memory cell comprises a transistor and a capacitor. To increase the packing density, the transistor is arranged on four flanks of a depression in which a storage node of the capacitor is arranged.
  • the recess is arranged under an area in which a word line and a bit line of the memory cell cross.
  • the transistor is designed as a vertical transistor and its gate electrode is arranged in the recess above the storage node. The space requirement of the
  • Memory cell is at least 6.25 F, where F is the minimum structure size that can be produced in the technology used.
  • the invention is based on the problem of specifying a DRAM cell arrangement whose memory cells have transistors and capacitors in comparison with the prior art can have improved electrical properties without having to reduce the packing density of the DRAM cell arrangement.
  • a method for producing such a DRAM cell arrangement is also to be specified.
  • a DRAM cell arrangement which has memory cells which each comprise at least one vertical transistor and one capacitor.
  • An upper source / drain region, a channel region and a lower source / drain region of the transistor are arranged one above the other and each adjoin both a first flank of a first depression and a second depression. At least part of the first flank of the first depression is provided with a capacitor dielectric of the capacitor, which has a cutout in the region of the lower source / drain region.
  • a storage node of the capacitor is arranged in the first depression and adjoins the lower source / drain region in the recess.
  • a gate electrode of the transistor is arranged in the second depression.
  • the memory cells are connected to word lines and to bit lines which run transversely to the word lines.
  • the problem is also solved by a method for producing a DRAM cell arrangement, in which memory cells are produced, each having a vertical transistor and a capacitor.
  • a lower source / drain region, a channel region and an upper source / drain region are produced in a substrate, so that they are arranged one above the other.
  • a first depression is produced in the substrate and adjoins the lower source / drain region, the channel region and the upper source / drain region with a first flank.
  • the first recess is provided with a capacitor dielectric of the capacitor.
  • the capacitor dielectric is on the first flank of the first Provide a recess in the area of the lower source / drain region.
  • a storage node of the capacitor is created in the first recess, which is adjacent to the lower source / drain region in the recess.
  • a second depression is created which is adjacent to the upper source / drain region, the channel region and the lower source / drain region.
  • a gate electrode of the transistor is produced in the second depression. Word lines and bit lines that run across the word lines are generated and connected to the memory cells.
  • the second depression of the memory cell lies outside the first depression of the memory cell.
  • the DRAM cell arrangement can have a high packing density since the transistor is designed as a vertical transistor, the storage node is arranged in a recess and a connection between the storage node and the lower source / drain region is made possible by a recess in the capacitor dielectric, which does not requires additional space.
  • the quality of a boundary layer of the channel region, at which a gate dielectric of the transistor is generated, generally has a great influence on electrical ones
  • the transistor can be manufactured with improved electrical properties compared to US Pat. No. 5,208,657, since different recesses are provided for the capacitor and for the transistor, so that the boundary layer of the channel region can be spared process steps for producing the first recess.
  • the provision of two different depressions also offers the advantage that the geometry of the boundary layer of the channel region is independent of one geometry an area on which the capacitor dielectric is produced.
  • the boundary layer of the channel region is preferably flat so that it has a defined orientation with respect to the crystal lattice of the substrate so that the gate dielectric can grow homogeneously.
  • the surface on which the capacitor dielectric is produced is preferably curved, so that the capacitor dielectric has no edges on which field distortions can lead to leakage currents. Both the transistor and the capacitor can have particularly good electrical properties.
  • a horizontal cross section of the first depression is, for example, circular or elliptical.
  • first depressions and the second depressions of the memory cells are arranged in such a way that the second depression of a first of the memory cells adjoins the storage node which is arranged in the first depression of a second of the memory cells.
  • the memory cells directly adjoin one another or overlap.
  • the storage node is at least initially generated in such a way that it also adjoins the substrate at least on a second flank of the first depression opposite the first flank of the first depression in the region of a further recess.
  • the capacitor dielectric is deposited substantially conformally, for example after the first depression has been produced, so that surfaces of the first depression are covered without the first depression being filled in the process.
  • the first recess is then filled with conductive material.
  • the conductive material is etched back to a lower level.
  • exposed parts of the Capacitor dielectric removed.
  • the first depression is filled again by separating further conductive material.
  • the conductive material is then etched back to an upper height that is above the lower height. In this way, the recess of the capacitor dielectric between the lower height and the upper height is created not only on the first flank of the first depression, but in particular also the further recess of the capacitor dielectric is formed on the second flank of the first depression. If the first depression adjoins the substrate with further flanks between the upper height and the lower height, then recesses are also produced on these flanks.
  • the storage node is produced from the conductive material.
  • the conductive material is, for example, doped silicon.
  • a further possibility of producing the storage node is to fill the first depression with conductive material after the capacitor dielectric has been separated off and to scratch the conductive material back up to the upper level.
  • Exposed parts of the capacitor dielectric and parts of the capacitor dielectric which are arranged between the upper height and the lower height are subsequently removed by isotropic etching.
  • a further gap between the conductive material and the substrate is filled by depositing and scratching off further conductive material.
  • Amorphous doped silicon is particularly suitable as a further conductive material, since it can be deposited conformally and does not cause any defects in the adjacent substrate.
  • a tempering step is carried out in which dopant diffuses from the storage node m at least in the region of the recess.
  • the lower source / drain region is produced by structuring a doped layer of the substrate.
  • a middle layer doped by a first conductivity type can be arranged between two layers doped by a second conductivity type opposite to the first conductivity type.
  • the layers can be generated by in situ doped epitaxy or by implantation.
  • the channel region is produced from the middle layer and the upper source / drain region and the lower source / drain region are produced from the other layers. This has the advantage that a channel length of the transistor can be set precisely, since the process inaccuracy with regard to the thickness of the layers is small, particularly in the case of epitaxy. If an implantation is carried out, this can also be done after the recesses have been created.
  • a low-doped part of the lower source / drain region is produced by structuring the doped layer, and a high-doped part of the lower source / drain region is produced by out-diffusion of dopant from the storage node.
  • the low doped part surrounds the highly doped
  • Such a DRAM cell arrangement has soft p-n junctions and consequently fewer leakage currents, since only the low-doped part of the lower source / drain region adjoins the channel region and the substrate.
  • the highly doped part is adjacent to the channel region but not to the substrate or to the substrate but not adjacent to the channel region.
  • the storage node does not adjoin the substrate on the second flank of the first depression. This enables a distance between each other to be reduced adjacent first depressions without leakage currents occurring between the associated storage nodes.
  • the storage node is first produced in such a way that it also adjoins the substrate on the second flank of the first depression.
  • the second recess is created so that its bottom is lower than a lower edge of the recess.
  • the second depression separates the memory node of the second memory cell from the substrate. It is consequently possible to dispense with the creation of a mask to prevent the further cutout, at the same time achieving a high packing density.
  • the lower source / drain region is produced in the form of a layer which first extends from the first depression of the first memory cell to the first depression of the second Storage cell extends.
  • the lower source / drain region is structured such that it no longer adjoins the first depression of the second memory cell and thus no longer abuts the storage node of the second memory cell.
  • an upper surface of the storage node lies in the region of the recess, for example at its upper edge, and an insulating structure is arranged in the first depression on the storage node. Since the storage node does not reach higher, for example not to a surface of the substrate, a capacitance between the storage node and the upper source / drain region or the channel region or the lower source / drain region of the transistor is avoided.
  • the insulating structure enables an interface between the storage node of the second memory cell and the second recess of the first memory cell to be reduced, so that a capacitance between the gate electrode of the first memory cell or a word line, which is partially in the second
  • the second depression is provided with a gate dielectric before the gate electrode is produced, and otherwise no further, thicker, capacitance-reducing insulating structure is provided in larger parts of the interface in the second depression.
  • the second depression of the first memory cell is laterally offset with respect to the first depression of the second memory cell, so that the second depression of the first memory cell is arranged partially in the first depression of the second memory cell and partially in the substrate.
  • the width of the insulating structure is at least large enough to prevent the transistor of the second memory cell from being activated by the gate electrode of the first memory cell and / or by the word line, which is partially arranged in the second recess of the first memory cell.
  • Structure size that can be produced by technology.
  • a distance between the first depressions can be F.
  • a distance between the second well and the first well of the same memory cell may be less than F.
  • At least the channel area and the lower one can be used first
  • Source / drain region of the transistor of the first memory cell are generated so that they are adjacent to the first recess of the first memory cell and to the first recess of the second memory cell before generating the second recess of the first memory cell.
  • a mask is produced which is arranged over the first flanks of the first depressions and does not cover regions over the second flanks of the first depressions.
  • the second depression is produced with the aid of the mask, with at least both the substrate and the conductive material being etched.
  • the conductive material is patterned through the second recess so that the storage node is created. It is within the scope of the invention if the upper source / drain region also adjoins the first depression of the first memory cell and the first depression of the second memory cell before the second depression is produced.
  • the second depression of the first memory cell is arranged in the substrate and outside the first depression of the second memory cell and adjoins the second flank of the first depression of the second memory cell.
  • the substrate is etched with the aid of a mask which is arranged over the first flanks of the first depressions when the second depression is produced.
  • the capacitor dielectric can also have the further recess in the finished DRAM cell arrangement, so that the second recess of the first Storage cell adjoins the storage node of the second storage cell in the region of the further recess.
  • a mask can first be created which covers the first depressions to be produced. Trenches are produced between the first depressions to be produced by creating spacers on the flanks of the mask and etching the substrate selectively with respect to the mask and the spacers. The trenches are filled with insulating material. Material is then deposited and etched back so that the material is located between parts of the mask. The mask is removed and the first recesses are created by etching the substrate selectively to the material. The substrate is covered with insulating material. A portion of the substrate that is adjacent to the first flank of the first depression of the first memory cell is exposed.
  • the substrate is etched isotropically, the trench filled with the insulating material acting as a lateral etching stop, so that a cutout is produced in the substrate, which recess adjoins the first flank of the first depression of the first memory cell.
  • the recess is filled with insulating material.
  • the insulating material and structure is partially replaced by the mask for the second wells by etching back the insulating material and structure and depositing and planarizing material until a portion of the substrate is exposed that contacts the second flank of the first Deepening of the second storage cell and adjacent to the trench.
  • the second wells are created using this mask by etching the substrate selectively to the material.
  • an expansion of the substrate perpendicular to the channel plane can also be set precisely when a distance between adjacent first depressions is only F.
  • This expansion determines the threshold voltage of the transistor. In this case it is through given the width of the spacers since the trenches are formed between mutually adjacent spacers, and the trenches, by acting as an etching stop, determine how large an area is that covers the mask for the second depressions.
  • the second depression of the first memory cell is arranged in the first depression of the second memory cell and shares part of the second flank of the first depression of the second memory cell with the first depression of the second memory cell.
  • the extent of the substrate perpendicular to the channel plane is determined by a first mask, which is used to produce the first depressions.
  • a first layer is applied to the substrate and structured in accordance with the first depressions.
  • a second layer is applied and structured so that it is arranged over the first flanks of the first depressions and does not cover the regions over second flanks of the first depressions opposite the first flanks.
  • the first layer and the second layer act as a mask in the production of the second depressions, in which the insulating structure and the conductive material are etched.
  • the first layer and the second layer consist of a material which is selectively etchable for the insulating structure. If the insulating structure consists of SiC> 2, the first layer and the second layer can consist of silicon nitride, for example.
  • a layer is produced on the first layer that can be etched selectively to the second layer.
  • the second layer is created on the layer.
  • the layer can act as an etch stop so that the first layer is not attacked.
  • a layer is applied to the substrate and structured in accordance with the first depressions. Spacers are produced on the first flanks of the first depressions.
  • the second depressions are created by etching the conductive material selectively to the layer and the spacers.
  • the spacers can be the insulating structures. Alternatively, the spacers are removed and replaced by the insulating structures. In both cases, a width of the second depressions is determined by the thickness of the spacers.
  • the DRAM cell arrangement has so-called folded bit lines.
  • the signal of the bit line via which the information is read out is compared with the signal of a bit line adjacent to the bit line, the signal of which consists of background noise. In this way the background noise can be filtered out. So that the signal of the adjacent bit line consists only of background noise, no memory cell which is connected to the adjacent bit line may be connected to the word line to which the memory cell to be read out is connected.
  • the second depression is part of a word line trench in which two different word lines are arranged.
  • the gate electrode of the transistor is part of one of the word lines.
  • conductive material can be deposited and etched back, so that the word lines in the form of
  • Spacers are formed on the flanks of the word line trench.
  • the second depression is partially arranged in the substrate and partially in the first depression, since the second depression can have at least a width of F with a high packing density at the same time, so that the two word lines have space in the same word line trench.
  • Word line trenches only a single word line is arranged. In this case one speaks of so-called open bit lines.
  • a dopant source can be generated in the first depression before the storage node is generated, from which dopant diffuses into the substrate in a tempering step.
  • Capacitor electrode is a doped region in the substrate and surrounds at least part of the first recess.
  • a dopant source z.
  • B. arsenic glass is suitable, which is deposited so that surfaces of the first wells are covered, but the first wells are not filled. Then the first wells with a polymer, e.g. B. photoresist, filled that is etched back to a height which is below the height of the lower source / drain regions to be generated. Exposed arsenic glass is then removed. Through a tempering step, arsenic diffuses from the arsenic glass into the substrate. If a distance between adjacent first depressions is sufficiently small, adjacent capacitor electrodes grow together and form a common capacitor electrode.
  • the capacitor electrode can also be produced by plasma immersion. Ions of a plasma diffuse into the substrate.
  • the common capacitor electrode can also be formed as a doped layer of the substrate before the first depression is produced be generated. This layer is created, for example, by epitaxy or by implantation.
  • the lower source / drain region is diffused out of dopant from e.g. the storage node or through
  • Insulations are arranged. This prevents a word line in the word line trenches of the first memory cell from driving the transistor of the second memory cell in the region of edges of the first recess which adjoin the first edge of the first recess.
  • the isolations prevent the upper source / drain region from adjoining the word line trenches.
  • the upper source / drain region, the channel region and the lower source / drain region are arranged along the direction of the bit lines between the first depression and the second depression.
  • isolation trenches are created after the creation of the first depression, which run essentially parallel to one another and to the bit lines.
  • the first depression is cut by two of the isolation trenches that are adjacent to one another.
  • Transistor of the second memory cell is only on the first edge of the first depression of the second Arranged memory cell and can not be controlled by a word line of the second recess of the first memory cell.
  • the isolation trenches are filled with the isolations by separating isolating material. Word line trenches which run essentially parallel to one another are then produced by etching at least both the substrate and the insulation.
  • the isolating structures can be created before, after or together with the isolations.
  • the dimension of the first recess parallel to the distance between the two insulations is more than F.
  • the first depression is preferably produced in a self-aligned manner adjacent to the insulation.
  • the substrate is selectively etched to the insulation using a strip-shaped mask, the strips of which run transversely to the isolation trenches.
  • the dimension of the first depression F can be parallel to the distance between the insulations.
  • the capacitor electrode is preferably not produced by out-diffusion.
  • the bottoms of the isolation trenches are lower than the lower source / drain regions.
  • the lower source / drain region is delimited on two sides by the isolation trenches and delimited on the remaining two sides by the first depression or by the second depression.
  • the channel area which is consequently a floating body. Since the gate electrode is preferably arranged on a flank of the second depression only in the region of the channel region, it is expedient if the word line trench is flatter than the insulation trenches.
  • the word line can protrude from the word line trenches. This is advantageous since parts of the word line arranged outside the word line trench can be produced from metal, so that the word line has an increased electrical conductivity. In addition, such
  • Word line are structured together with gate electrodes of transistors of the periphery of the DRAM cell arrangement, which means a process simplification.
  • at least one conductive material e.g. B. doped polysilicon, deposited, and structured with the aid of a strip-shaped mask, the strips of which run essentially parallel to the word line trenches and which do not cover the at least parts of the word line trenches.
  • a protective layer for. B. is generated in the generation of the gate dielectric, is arranged, which serves as an etch stop.
  • a material with a high electrical conductivity for. B. a metal or a metal silicide, are deposited on the conductive material and then structured together with the conductive material.
  • bit lines are generated in such a way that they run above the word lines, it is advantageous to encapsulate the word lines in order to avoid short circuits between the bit lines and the word lines.
  • an insulating material for example silicon nitride, is deposited and etched back, so that protective spacers are produced on the flanks of the protruding parts of the word line.
  • the word line can also be covered with insulating material by separating the insulating material before structuring the conductive material of the word line and structuring it together with the conductive material. Spaces between the word lines can be used to create a planar
  • the insulating layer is selectively etched to the insulating material with the aid of a mask, which does not cover regions above the upper source / drain regions. Since the
  • the DRAM cell arrangement can be produced with a high packing density. A slight misalignment of the mask does not lead to a short circuit of the word lines with the bit lines. Contacts are created in the contact holes.
  • the contacts and the bit lines are produced by depositing conductive material and structuring with the aid of a strip-shaped mask, the strips of which run transversely to the word lines and which at least partially do not cover the contacts. To topology problems due to a too high
  • the word lines are generated, for example, by conducting material, eg. B. doped polysilicon, is deposited so that the word line trenches are filled, and then etched back until the conductive material is removed outside the word line trenches.
  • conducting material eg. B. doped polysilicon
  • the first depressions are arranged such that storage nodes which adjoin the word line trenches alternately adjoin a first flank and a second flank of the word line trench from adjacent memory cells. If a first word line borders the first edge of the word line trench and a second word line borders the second edge of the word line trench, the DRAM cell arrangement has folded bit lines. The first word line is only connected to every second of these memory cells. The second word line is connected to the rest of these memory cells, so that memory cells which are connected to adjacent bit lines are not connected to the same word line.
  • a memory cell of the DRAM cell arrangement can have a space requirement of 5-6 F 2 .
  • first depressions are arranged such that storage nodes which adjoin the word line trenches adjoin adjacent memory cells to the same flank of the word line trench.
  • a distance between adjacent word lines and a distance between each other adjacent bit lines can be F, so that an effective space requirement per memory cell 4 can be F 2 .
  • Word lines have protuberances which are arranged in the second depressions.
  • the word line is arranged in the second depression of the first memory cell and in the second depression of the second memory cell.
  • the substrate is preferably a semiconductor substrate comprising monocrystalline silicon and / or germanium.
  • the substrate can contain GaAs.
  • the substrate can comprise epitaxially grown layers of semiconductor material.
  • FIG. 1 shows a cross section through a first substrate after depressions, a capacitor electrode, a first part of a capacitor dielectric, a second part of a capacitor dielectric and storage nodes have been produced.
  • FIG. 2a shows a cross section from FIG. 1 after the first insulating structures, isolation trenches, isolations, upper source / drain regions and lower source / drain regions of transistors have been produced.
  • Figure 2b shows a cross section perpendicular to the cross section of Figure 2a through the first substrate.
  • FIG. 2c shows a top view of the first substrate, in which the depressions and the isolation trenches are shown.
  • FIG. 3a shows the cross section from FIG. 2a after a first layer, a second layer and a mask have been produced and structured from photoresist.
  • Figure 3b shows the top view of Figure 2c, in which the
  • Figure 4 shows the cross section of Figure 3a after
  • Word line trenches, second insulating structures, a gate dielectric, word lines and third insulating structures were produced.
  • FIG. 5a shows the cross section from FIG. 4 after fourth insulating structures, fifth insulating structures, an insulating layer, contacts and bit lines have been produced.
  • FIG. 5b shows the cross section from FIG. 2b after the process steps from FIG. 5a.
  • FIG. 5c shows the top view from FIG. 3b, in which the depressions, the isolation trenches, the
  • Word line trenches, the contacts and the bit lines are shown.
  • Figure 6 shows a cross section through a second substrate after recesses, a capacitor electrode
  • Capacitor dielectric storage node first insulating structures, isolation trenches with Insulations (not shown), word line trenches, second insulating structures, a gate dielectric, upper source / drain regions, channel regions, lower source / drain regions, word lines, third insulating structures, spacers, an insulating one
  • FIG. 7 shows a cross section through a third substrate, after depressions, a capacitor electrode, a capacitor dielectric, storage nodes, first insulating structures, isolation trenches with insulation (not shown), word line trenches, second insulating structures, a gate dielectric, upper source / drain regions, channel regions, lower source / drain regions, word lines, fourth insulating structures, fifth insulating structures, an insulating layer, contacts and bit lines were generated.
  • FIG. 8a shows a cross section through a fourth substrate after isolation trenches with insulations, depressions, a capacitor electrode and a capacitor dielectric have been produced and conductive material has been deposited and etched back.
  • FIG. 8b shows a top view of the fourth substrate after the process steps from FIG. 8a.
  • FIG. 9a shows a cross section through a fifth substrate after isolation trenches with isolations (in FIG. 9
  • depressions a capacitor electrode, a capacitor dielectric, storage nodes first insulating structures, word line trenches, second insulating structures, a gate dielectric, upper source / drain regions,
  • FIG. 9b shows a cross section through the fifth substrate perpendicular to the cross section from FIG. 9a.
  • FIG. 9c shows a top view of the fifth substrate, in which the isolations, the first depressions, the word line trenches, the bit lines and regions which are not covered by a mask are shown.
  • Figure 10a shows a cross section through a sixth
  • Substrate after a first layer, a second layer and a third layer have been produced.
  • FIG. 10b shows the cross section from FIG. 10a after depressions, a capacitor electrode, a capacitor dielectric, storage nodes, first insulating structures, isolation trenches (not shown), upper source / drain regions, channel regions, lower source / drain regions, word line trenches, second insulating trenches Structures, a gate dielectric, word lines, third insulating structures, fourth insulating
  • FIG. 11 shows a cross section through a seventh substrate after isolation trenches with isolations (not shown), a first layer made of silicon nitride, depressions, a capacitor dielectric, a capacitor electrode, storage nodes, first insulating structures, upper source / drain regions,
  • Channel areas, lower source / drain areas, a layer of SiO 2, a second layer of Silicon nitride, word line trenches and second insulating structures were produced.
  • FIG. 12 shows the cross section from FIG. 11 after a gate dielectric, word lines, third insulating
  • FIG. 13 shows the cross section through an eighth substrate after a layer of silicon nitride
  • Figure 14 shows the cross section of Figure 13 after
  • Word line trenches, spacers, second insulating structures, a gate dielectric and word lines were generated.
  • FIG. 15 shows the cross section from FIG. 14 after third insulating structures, an insulating layer, contacts and bit lines have been produced.
  • FIG. 16a shows the cross section through a ninth substrate which comprises a layer after a mask, first spacers and trenches have been produced.
  • FIG. 16b shows a cross section perpendicular to the cross section from FIG. 16a through the ninth substrate after the process steps from FIG. 16a.
  • FIG. 16c shows a top view of the ninth substrate, in which the mask, the first spacers and the trenches are shown.
  • FIG. 17a shows the cross section from FIG. 16a after first insulating structures and second insulating structures have been produced.
  • FIG. 17b shows the cross section from FIG. 16b after the process steps from FIG. 17a.
  • FIG. 18a shows the cross section from FIG. 17a after first depressions, a capacitor electrode
  • Capacitor dielectric, storage nodes, third insulating structures and second spacers were generated.
  • FIG. 18b shows the cross section from FIG. 17b after the process steps from FIG. 18a.
  • FIG. 19a shows the cross section from FIG. 18a after the third insulating structures have been enlarged, the first spacers, upper parts of the first insulating structures, the second insulating structure and parts of the second spacers have been removed, isolation trenches with isolations (shown in FIG. 19b), fourth insulating structures, upper source / drain regions, channel regions, lower ones
  • Source / drain areas and cutouts were created.
  • FIG. 19b shows the cross section from FIG. 18b after the process steps from FIG. 19a.
  • FIG. 20a shows the cross section from FIG. 19a after the fourth insulating structures and the second spacers have been removed and fifth insulating structures and a further mask have been produced.
  • FIG. 20b shows the cross section from FIG. 19b after the process steps from FIG. 20a.
  • FIG. 21a shows the cross section from FIG. 20a, after second depressions, sixth insulating structures, a gate dielectric, word lines, seventh insulating structures, third spacers, an insulating layer,
  • FIG. 21b shows the cross section from FIG. 20b after the process steps from FIG. 21a.
  • F 150 nm, where F is the minimum structure size that can be produced in the technology used.
  • a largely n-doped first substrate S made of silicon which has an approx. 1 ⁇ m thick p-doped layer P comprises a
  • depressions V approximately 10 ⁇ m deep are produced in the first substrate S.
  • an etchant such. B. HBr + HF suitable.
  • the depressions V each have two opposing flat flanks. Furthermore, the depressions V have two further opposing flanks which are curved, so that the depressions V have no edges or corners.
  • a y-axis y runs parallel to a surface f of the first substrate S and parallel to the flat flanks of the depressions V.
  • An x-axis x runs perpendicular to the y-axis y and parallel to the surface f of the first substrate S.
  • a distance between one of the two flat flanks Wells V is approximately 190 nm.
  • Rows are each formed by wells V, which are adjacent to one another along the x-axis x.
  • a distance between two depressions V of a row, which are adjacent to one another, is approximately 185 nm. The projections of every other row on the x-axis x correspond to one another.
  • Projections of mutually adjacent lines on the x-axis x are shifted in a translation-symmetrical manner in the direction of the x-axis x so that a depression V of a first of the rows is arranged between two mutually adjacent depressions V of a second row adjacent to the first row.
  • a distance between the curved flanks of the depression V with respect to the y-axis y is approximately 300 nm.
  • a distance parallel to the y-axis y between a depression V in a row and a depression V in the row after next is approximately 450 nm (see FIG. 2 c).
  • the first mask made of photoresist is removed. Then arsenic glass is deposited to a thickness of approximately 50 nm, so that surfaces of the depressions V are covered with arsenic glass without the depressions V being filled (not shown). Subsequently, photoresist is deposited to a thickness of approximately 500 nm and etched back to a first height h (see FIG. 1), which is approximately 1.5 ⁇ m below the surface f of the first substrate S. As an etchant such. B. 02 ⁇ plasma suitable. Then exposed parts of the arsenic glass with z. B. HF removed. The photoresist is z. B. 02 ⁇ plasma removed.
  • dopant diffuses from the arsenic glass into the first substrate S, so that an n-doped capacitor electrode E is produced in the first substrate S, which surrounds parts of the depressions V, into the p-doped layer P, and one
  • n-doped polysilicon is deposited in situ to a thickness of approximately 500 nm, so that the depressions V are filled.
  • the polysilicon is planarized by chemical-mechanical polishing until the surface f of the first substrate S is exposed.
  • the polysilicon is then etched back to a second height H, which is below the first height h and approximately 2 ⁇ m below the surface f of the first substrate S (see FIG. 1).
  • an etchant such. B. C2 5 + O2 suitable.
  • Capacitor dielectric is deposited by a TEOS process SiO 2 in a thickness of about 25 nm and with z.
  • B. CHF3 + O2 etched back so that V spacer-shaped structures are produced on the flanks of the depressions.
  • n-doped polysilicon is deposited in situ to a thickness of approx. 500 nm, planarized by chemical mechanical polishing until the surface f of the first substrate S is exposed, and up to an upper height o which is above the first height h and approx 400 nm below the surface f of the first substrate S, etched back. Then the spacer-shaped structures made of SiO 2 with z. B. HF up to a lower height u, which is about 80 nm below the upper height o removed.
  • the part of the spacer-shaped structure which is removed between the lower height u and the upper height o is replaced by amorphous n-doped silicon by depositing the amorphous silicon in a thickness of approximately 20 nm and then etching 30 nm isotropically (see FIG. 1). .
  • Remaining parts of the Spacer-like structures form the second part Kb of the capacitor dielectric.
  • the capacitor dielectric Ka, Kb has cutouts in a region between the lower height u and the upper height o.
  • the polysilicon and the amorphous silicon form storage nodes Sp, which are each arranged in one of the depressions V and adjoin the substrate S at the cutouts.
  • first insulating structure Ia SiO 2 is deposited in a thickness of approx. 200 nm in a TEOS process and z. B. CHF3 + O2 etched back until the surface f of the first substrate S is exposed.
  • the first insulating structures Ia are arranged in the depressions V and on the storage node Sp (see FIGS. 2a and 2b).
  • isolation trenches GI are produced in such a way that the depressions V are each of two of the isolation trenches GI, which are adjacent to one another, are cut.
  • Capacitor dielectric etched.
  • the isolation trenches GI are approximately 800 nm deep.
  • As an etchant such. B. NF3 + Ar suitable (see Figures 2b and 2c).
  • the second mask is removed.
  • isolations IS are produced in the isolation trenches GI by depositing SiO 2 in a thickness of approximately 200 nm and planarizing by chemical mechanical polishing until the surface f of the first substrate S is exposed.
  • implanted dopant is activated by a tempering step.
  • the upper source / drain regions SDo are approximately 100 nm deep and have a dopant concentration of approximately 5 x 10 20 cm "3. Due to the tempering step, dopant diffuses from the storage nodes Sp in the region of the cutouts into the first substrate S, see above that lower source / drain regions SDu of the transistors are produced, which are each arranged between two of the depressions V and between two of the isolation trenches GI.
  • SiO 2 is deposited on the surface f of the first substrate S in a thickness of approximately 30 nm.
  • 2 polysilicon are deposited in a thickness of approximately 30 nm to produce a second layer.
  • a stripe-shaped third mask Mc is produced from photoresist over the second layer 2, the stripes of which are approximately 225 nm wide, spaced approximately 150 nm apart and run parallel to the y-axis y (see FIG. 3b).
  • the strips of the third mask Mc overlap the upper source / drain regions SDo and the first insulating structures Ia (see FIG. 3a). Parts of the upper source / drain regions SDo and the first insulating structures Ia, which are in the region of first flanks Fa
  • the second layer 2, the first layer 1 and then the first substrate S, the first insulating structures Ia, and the second parts Kb of the capacitor dielectric are etched, and the storage nodes Sp and the isolations IS are structured, so that between the strips of the third mask Mc word line trenches GW are generated, the bottoms of which are approximately 800 nm below the surface f of the first substrate S (see FIG. 4).
  • NF3 + Ar is suitable as an etchant.
  • the Word line trenches GW adjoin the storage nodes Sp in the region of second flanks Fb of the depressions V opposite the first flanks Fa of the depressions V.
  • the bottoms of the word line trenches GW are lower than the cutouts of the capacitor dielectric Ka, Kb and higher than bottoms of the isolation trenches GI.
  • the third mask Mc is removed.
  • SiO 2 is deposited to a thickness of approximately 200 nm and etched back approximately 500 nm deep with CHF3 + O2 (see FIG. 4).
  • An approximately 4 nm thick gate dielectric Gd is produced by thermal oxidation and also covers the second layer 2.
  • n-doped polysilicon is deposited in situ to a thickness of approximately 50 nm and z.
  • the gate dielectric Gd protects the second layer 2.
  • the first of the word lines W adjoin the first flanks of the word line trenches GW and the second of the word lines W adjoin the second flanks of the word line trenches GW.
  • Word lines W are separated from the storage nodes Sp by the gate dielectric Gd and the second insulating structures Ib.
  • the storage node Sp of the capacitor of a first memory cell adjoins the lower source / drain region SDu of the transistor of the first memory cell in the region of the recess in the capacitor dielectric Ka, Kb, which lies on the first flank Fa of the associated recess V.
  • the lower source / drain region SDu is delimited by two of the isolation trenches GI, by the depression V and by one of the word line trenches GW.
  • the Word line trenches GW separate the lower source / drain region SDu from the depression V of a second memory cell which is adjacent to the first memory cell.
  • a part of the first substrate S which is arranged between the lower source / drain region SDu and the upper source / drain region SDo of the transistor, serves as the channel region KA of the transistor (see FIG. 4).
  • a part of one of the word lines W which is arranged in the word line trenches GW and is separated from the channel region KA of the transistor by the gate dielectric Gd, acts as the gate electrode of the transistor.
  • Storage nodes Sp which adjoin the word line trenches GW, of adjacent memory cells alternately adjoin a first edge and a second edge of the word line trench GW.
  • the capacitor dielectric Ka, Kb only has the cutout on the first
  • the third insulating structures Ic are arranged in the word line trenches GW between the word lines W.
  • silicon nitride is deposited in a thickness of approximately 100 nm and approximately 120 nm deep with z.
  • the fourth insulating structures Id are arranged in the word line trenches GW and cover the word lines W (see FIG. 5a).
  • S1O2 is deposited to a thickness of approximately 200 nm and planarized by chemical mechanical polishing until the Surface f of the first substrate S is exposed. This creates a planar surface. The second layer 2 and the first layer 1 are removed.
  • the planar surface can also be formed by the fourth insulating structures Id by chemical-mechanical polishing instead of etching back.
  • the fifth insulating structure le can then be dispensed with.
  • SiO 2 is deposited in a thickness of approximately 250 nm.
  • Contact holes are etched into the insulating layer I using a fourth mask made of photoresist, which does not cover the square regions Q, which have a side length of approximately 150 nm and overlap the upper source / drain regions SDo (see FIG. 5c).
  • Contacts K are produced in the contact holes by depositing tungsten with a thickness of approximately 100 nm and chemical-mechanical polishing until the insulating layer I is exposed.
  • bit lines B are thereby generated which contact the upper source / drain regions SDo (see FIGS. 5a, 5b and 5c).
  • No two memory cells connected to adjacent bit lines B are connected to the same word line W.
  • a DRAM cell arrangement comprising the memory cells consequently has folded bit lines.
  • F 150nm is the minimum structure size that can be produced in the technology used.
  • the associated word line is driven and the signal, which is determined by the charge of the associated capacitor, is read out via the associated bit line. In order to filter out background noise, this signal is compared with a signal on a bit line B adjacent to bit line B.
  • the associated word line W is driven and a voltage is applied to the bit line B, which depending on the information to be stored is e.g. Is 0 V or 1.8 V.
  • a second substrate IS is provided which corresponds to the substrate S of the first exemplary embodiment.
  • the second layer is removed.
  • a gate dielectric LGD is generated by thermal oxidation.
  • n-doped polysilicon is in situ in one
  • Thickness of approx. 200 nm Tungsten nitride is deposited in a thickness of approx. 200 nm. Tungsten is deposited in a thickness of approx. 100 nm. Silicon nitride is deposited in a thickness of approx. 100 nm. With the aid of a strip-shaped photoresist mask (not shown), the strips of which are arranged above the word line trenches IGW, silicon nitride, Tungsten, tungsten nitride and polysilicon are etched until the first insulating structures Ila are exposed on a surface lf of the second substrate IS (see FIG. 6).
  • a word line IW is generated in each word line trench IGW which protrudes from the word line trench IGW and consists of polysilicon, tungsten nitride and tungsten.
  • Third insulating structures 11c are formed from silicon nitride and cover the word lines IW.
  • silicon nitride is deposited to a thickness of approximately 50 nm and etched back, so that spacers IC are produced on the flanks of parts of the word lines IW which protrude from the second substrate IS (see FIG. 6).
  • An insulating layer II, contacts 1K and bit lines IB are then produced.
  • the third insulating structures 11c and the spacers IC protect the word lines IW.
  • a DRAM cell arrangement generated in this way has open bit lines.
  • a third substrate 2S is provided, which corresponds to the first substrate S of the first exemplary embodiment.
  • n-doped polysilicon is deposited in situ to a thickness of approximately 100 nm and z. B. C2F5 + O2, until a word line 2W is generated in each word line trench 2GW, which is approximately 70 nm below a surface 2f of the third substrate 2S (see FIG. 7).
  • fourth insulating structures 2Id made of silicon nitride, fifth insulating structures 2Ie made of Si02c, an insulating layer 21, contacts 2K and bit lines 2B are produced (see FIG. 7).
  • a DRAM cell arrangement generated in this way has open bit lines.
  • a fourth substrate 3S is provided which corresponds to the first substrate S of the first exemplary embodiment.
  • the first mask is then removed.
  • Isolation trenches 3GI are filled with isolations 3IS by depositing S1O2 m with a thickness of approximately 200 nm and planarizing by chemical mechanical polishing until a surface 3f of the fourth substrate 3S is exposed (see FIG. 8a).
  • a second mask 3Ma is then produced from photoresist.
  • the second mask 3Ma is composed of jagged strips (see FIG. 8b), so that when the third substrate 3S is etched, selective depressions 3V are generated in the isolation trenches 3GI in the isolation trenches 3GI, the dimensions of which are parallel to the x-axis x and approximately 180 nm and their size dimensions parallel to the y-axis y are approximately 150 nm (see FIGS. 8a and 8b).
  • depressions 3V adjacent to one another form along the x-axis x, projections of which on the x-axis of every second line coincide with one another.
  • the projection of a depression 3V in one row is adjacent to the projections of two depressions in an adjacent row.
  • the depressions 3V are approx. 10 ⁇ m deep.
  • As an etchant such. B. HBr + HF suitable.
  • silicon nitride is first deposited to a thickness of approximately 20 nm. Photoresist is applied in a thickness of approx. 500 nm and z. B. 02- plasma etched back approx. 2 ⁇ m deep. Exposed parts of the silicon nitride are z. B. H3PO4 removed. The photoresist is then removed so that flanks of the depressions 3V are exposed between a second height H, which is approximately 2 ⁇ m below the surface 3f, and the surface 3f, while they are covered by silicon nitride below the second height H. Thermal oxidation produces between the second height H and the surface 3f the approximately 25 nm thick second part of the capacitor dielectric 3 Kb.
  • the oxidized silicon nitride is then removed.
  • a capacitor electrode 3E that surrounds the recesses 3V is produced by plasma immersion.
  • first insulating structures, upper source / drain regions, channel regions, lower source / drain regions, word line trenches, a gate dielectric, word lines, further insulating structures, an insulating layer, contacts and bit lines are produced (not shown).
  • a fifth substrate 4S is provided which corresponds to the first substrate S of the first exemplary embodiment.
  • isolation trenches 4GI are produced, with the difference that the isolation trenches 4GI are approximately 150 nm wide (see FIG. 9c).
  • the isolation trenches 4GI are filled with isolations 4IS.
  • a strip-shaped mask 4Ma is then produced from photoresist, the strips of which are approximately 150 nm wide, spaced approximately 150 nm apart and run parallel to the y-axis y (see FIG. 9c).
  • the mask 4Ma is used to selectively etch the fifth substrate 4S to the insulations 4IS, so that depressions 4V are produced between the isolation trenches 4GI, which have a square horizontal cross section with a side length of approximately 150 nm.
  • Recesses 4V adjacent to each other along the x-axis form a row. Rows adjacent to one another are arranged in such a way that adjacent memory cells form columns along the y axis (see FIG. 9c).
  • a capacitor electrode 4E As in the fourth embodiment, a capacitor electrode 4E, a capacitor dielectric 4Ka, 4Kb and storage nodes 4Sp are produced. Then, as in the second exemplary embodiment, insulating structures 41a, 41b, 41c, word line trenches 4GW, a gate dielectric 4Gd, word lines 4W, spacers 4C, an insulating layer 41, contacts 4K and bit lines 4B are produced (see FIGS. 9a and 9b).
  • a DRAM cell arrangement produced in this way has memory cells with a space requirement of only 4 F 2 .
  • Substrate 5S made of monocrystalline n-doped silicon with a dopant concentration of approximately 10 15 cm -3 is provided. Implantation with p-doping ions produces an approximately 500 nm thick first layer a, which has a dopant concentration of approximately 10 18 cm -3 .
  • an approximately 200 nm thick n-doped second layer b is produced on the first layer a, which has a dopant concentration of approximately 5 * 10 18 cm "3.
  • an approximately 300 nm thick layer is produced by epitaxy p-doped third layer c produces one
  • Capacitor electrode 5E a capacitor dielectric 5Ka, 5Kb, storage node 5Sp, first insulating structures 51a, isolation trenches with insulation (not shown), upper source / drain regions 5SDo of transistors and channel regions 5KA of the transistors.
  • the upper source / drain regions 5S / Do are produced in upper parts of the third layer c. Other parts of the third layer c form the channel regions 5KA.
  • the dopant diffuses out of the
  • the tempering step is shorter in duration than the corresponding one Tempering step carried out in the first embodiment, so that the dopant of different storage nodes 5Sp do not meet (see FIG. 10b).
  • At first flanks of the recesses 5FA 5V are thus highly doped parts of 5S in the second layer b / Du generated by the lower source / drain regions of the transistors that have a dopant concentration of approximately l ⁇ l9cm-3.
  • Other parts of the second layer b form lightly doped parts of the lower source / drain regions.
  • a DRAM cell arrangement produced in this way has lower leakage currents compared to the DRAM cell arrangement of the first exemplary embodiment, since the highly doped parts 5SDu of the lower source / drain regions do not directly adjoin the channel regions 5KA or the first layer a.
  • the DRAM cell arrangement has softer p-n junctions due to the low-doped parts of the lower source / drain regions.
  • a channel length of the transistors can be set more precisely in comparison to the first exemplary embodiment, since it is caused by epitaxy and by the implantation depth of the upper one
  • Source / drain areas 5S / Do is determined.
  • the channel length in the first exemplary embodiment is determined by an etching depth combined with out-diffusion and the implantation depth of the upper source / drain regions S / Do.
  • a seventh substrate 6S is provided which corresponds to the fifth substrate 4S of the fifth exemplary embodiment.
  • isolation trenches are produced and filled with isolations (not shown).
  • silicon nitride is deposited in a thickness of approximately 50 nm.
  • depressions 6V are produced, the first layer N1 being additionally structured from silicon nitride (see FIG. 11).
  • Silicon nitride is then deposited to a thickness of approximately 4 nm. Above this, photoresist is applied in a thickness of approx. 500 nm and etched back approx. 2 ⁇ m deep with 02-Plas a.
  • silicon nitride is removed in a thickness of approximately 4 nm, so that the first layer N1 of silicon nitride is retained, but silicon nitride is exposed from flanks of the depressions 6V, which lie above the photoresist. The photoresist is then removed.
  • Thermal oxidation produces a second part 6Kb of a capacitor dielectric between a height H, which corresponds to the second height H of the first exemplary embodiment, and a surface 6f of the seventh substrate 6S.
  • the silicon nitride below the height H is oxidized and forms a first part 6Ka of the capacitor dielectric (see FIG. 11).
  • a capacitor electrode 6E, storage node 6Sp, first insulating structures 61a, upper source / drain regions 6SD0, Channel regions 6KA and lower source / drain regions 6SDu are generated (see FIG. 11).
  • an approximately 10 nm thick layer 0 ' is produced from S1O2 (see FIG. 11).
  • An approximately 3 nm thick second layer N2 of silicon nitride is produced above this.
  • the second layer N2 made of silicon nitride is structured with the aid of a strip-like mask (not shown) which corresponds to the third mask Mc of the first exemplary embodiment.
  • the second layer N2 made of silicon nitride covers areas over first flanks 6Fa of the depressions ⁇ V.
  • the layer 0 'made of S1O2 acts as an etch stop. The mask is then removed.
  • second insulating structures 61b, a gate dielectric 6Gd, word lines 6W and third insulating structures 61c are produced (see FIG. 12).
  • silicon nitride is deposited to a thickness of approximately 50 nm and coated with e.g. B. C2Fg + O2 approximately 50 nm. Parts of the first layer N1 are thereby made Silicon nitride and the second layer N2 of silicon nitride removed (see Figure 12).
  • an insulating layer 61, contacts 6K and bit lines 6B are produced (see FIG. 12).
  • an eighth substrate 7S is provided which corresponds to the seventh substrate 6S of the seventh exemplary embodiment.
  • Capacitor electrode 7E a capacitor dielectric 7Ka, 7Kb, storage node 7Sp, first insulating structures 71a, upper source / drain regions 7SDo, channel regions 7KA, lower source / drain regions 7SDu and isolation trenches with insulation (not shown) (see FIG. 13).
  • the first insulating structures 71a in the depressions 7V and parts of the insulation (not shown) are removed, so that word line trenches 7GW which cross the depressions 7V run transversely to the isolation trenches (not shown).
  • the word line trenches 7GW are narrowed by spacers 7C in that silicon nitride is deposited to a thickness of approximately 50 nm and etched back (see FIG. 14).
  • second insulating structures 71b, a gate dielectric 7Gd and word lines 7W are produced (see FIG. 14).
  • the spacers 7C and the layer N1 'made of silicon nitride are removed.
  • third insulating structures 71c are produced which adjoin and cover the word lines 7W (see FIG. 14).
  • an insulating layer 71, contacts 7K and bit lines 7B are produced (see FIG. 15).
  • a largely n-doped ninth substrate 8S which comprises an approximately 1.2 ⁇ m thick p-doped layer 8P, which has a dopant concentration of approximately 10 18 cm 3 .
  • SiO 2 is deposited in a thickness of approximately 300 nm on a surface 8f of the ninth substrate 8S.
  • a mask 8M from SiO 2 using a first photoresist mask (not shown)
  • a plan view of the mask 8M corresponds to a plan view of the depressions V of the first exemplary embodiment, with the difference that a distance between parts of the mask 8M which are adjacent to one another along the x-axis x is approximately 150 nm.
  • a distance between one parallel to the y-axis y Part of the mask 8M of a line and part of the mask 8M of a line after the next is approximately 450 nm.
  • the first photoresist mask is then removed.
  • silicon nitride is deposited to a thickness of approximately 70 nm and etched back to a depth of approximately 100 nm.
  • the first spacers 8C1 adjoin flanks of the mask 8M. Upper parts of the flanks of the mask 8M are exposed (see FIGS. 16a to 16c).
  • first insulating structures 81a SiO 2 is deposited in a thickness of approx. 10 nm and approx. B. HF etched, so that the first insulating structures 81a are produced in the trenches G between parts of the mask 8M which are adjacent to one another along the x axis (see FIG. 17a).
  • silicon nitride is deposited to a thickness of approximately 200 nm and coated with e.g. B. C2F5 + O2 etched back approx. 200 nm deep.
  • the second insulating structure 81b covers the spacers 8C1 and the first insulating structures 81a and fills up parts of the trenches G (see FIGS. 17a and 17b).
  • the mask 8M is etched with z. B. CHF3 + O2 selectively removed to silicon nitride.
  • the second insulating structure 81b serves as a mask (see FIGS. 18a and 18b).
  • Capacitor electrode 8E a capacitor dielectric 8Ka, 8Kb and storage node 8Sp generated (see Figures 18a and 18b).
  • SiO 2 is deposited to a thickness of approximately 200 nm and etched back to a depth of approximately 550 nm.
  • the third insulating structures 81c are arranged in the first depressions 8V on the storage node 8Sp and extend to a height of approximately 50 nm below a surface 8f of the ninth substrate 8S (see FIGS. 18a and 18b).
  • second spacers 8C2 silicon nitride is deposited to a thickness of approximately 20 nm and etched back.
  • the second spacers 8C2 are arranged in the first depressions 8V (see FIGS. 18a and 18b).
  • the third insulating structures 81c are then enlarged by depositing SiO 2 in a thickness of approximately 200 nm and planarizing together with the silicon nitride by chemical mechanical polishing until the surface 8f is exposed (see FIGS. 18a and 18b).
  • the first spacers 8C1, upper parts of the first insulating structures 81a, upper parts of the second spacers 8C2 and the second insulating structure 81b are removed (see FIGS. 19a and 19b).
  • isolations 8IS are generated in the isolation trenches 8GI, and upper source / drain regions 8SD0 and lower source / drain regions 8SDu of transistors are produced by implantation or outdiffusion (see FIGS. 19a and 19b).
  • Fourth insulating structures 8Id are generated on the upper source / drain regions 8SD0 by thermal oxidation (see FIGS. 19a and 19b).
  • silicon is etched isotropically to silicon nitride and SiO 2 approximately 100 nm deep, so that recesses A are produced in the ninth substrate 8S, which adjoin the first flanks 8Fa of the first depressions 8V (see FIG. 19a).
  • the recesses A in the ninth substrate 8S are approximately 70 nm wide along the x-axis x, since the third insulating structures 81c and the first insulating structures 81a act as an etching stop.
  • the formation of corresponding recesses in the ninth substrate 8S on second flanks 8Fb of the first depressions 8V opposite the first flanks 8Fa of the first depressions 8V is prevented by the remaining second spacers 8C2 and the fourth insulating structures.
  • the third photoresist mask is then removed.
  • the fourth insulating structures 8Id are removed by approximately 20 nm deep etching back of SiO 2.
  • the remaining second spacers 8C2 are z. B. H3PO4 removed.
  • fifth insulating structures 8Ie SiO 2 is deposited to a thickness of approximately 200 nm and planarized by chemical mechanical polishing until the surface 8f is exposed (see FIG. 20a).
  • the fifth insulating structures 8Ie fill the recesses A in the ninth substrate 8S.
  • the insulations 8IS, the first insulating structures 81a, the third insulating structures 81c and the fifth insulating structures 8Ie are removed in a thickness of approximately 80 nm and replaced by a further mask 8M 'by silicon nitride in 200 nm thick and planarized by chemical mechanical polishing until the surface 8f is exposed (see FIGS. 20a and 20b).
  • the capacitor dielectric 8Ka, 8Kb has further cutouts on the second flanks 8Fb of the first depressions 8V which are not overlaid by the second depressions 8V.
  • Sixth insulating structures 8If are produced on the bottoms of the second depressions 8V by depositing SiO 2 in a thickness of approx. 200 nm and etching back approx. 600 nm deep (see FIGS. 21a and 21b).
  • n-doped polysilicon is deposited in situ to a thickness of approximately 100 nm, so that the second depressions 8V are filled.
  • Tungsten nitride is deposited in a thickness of approx. 20 nm.
  • Tungsten is deposited in a thickness of approx. 100 nm.
  • Silicon nitride is deposited in a thickness of approx. 100 nm.
  • word lines 8W which are covered by seventh insulating structures 81g, silicon nitride, tungsten, tungsten nitride and polysilicon is patterned with the aid of a strip-shaped photoresist mask (not shown) which corresponds to the corresponding photoresist mask from the second exemplary embodiment (see FIGS. 21a and 21b).
  • third spacers 8C3 are produced by depositing silicon nitride in a thickness of approximately 50 nm and etching it back.
  • an insulating layer 81, contacts 8K and bit lines 8B are produced (see FIGS. 21a and 21b).
  • the word line can be generated by first depositing in-situ doped polysilicon to a thickness which does not fill up the word line trenches and then a material with a higher electrical conductivity, e.g. B. tungsten, is deposited so that the word line trenches are filled.
  • the tungsten and the polysilicon can be structured together and form the word lines.
  • the lower source / drain regions can be produced by structuring a doped layer of the substrate.
  • the doped layer and further layers from which the channel regions and the upper source / drain regions are produced can be produced by epitaxy. The same applies to the capacitor electrode.
  • the first layer a, the second layer b and the third layer c of the sixth exemplary embodiment can alternatively be produced by carrying out an implantation with n-doping ions with an energy starting from the sixth substrate 5S such that the second layer b than in the sixth Substrate 5S buried layer is generated at a depth between 200 nm and 400 nm.
  • the implantations can also be carried out after the wells have been created.
  • the fourth and the sixth exemplary embodiment can be modified in such a way that instead of folded bit lines, instead open bit lines are produced which either protrude from the substrate, as in the second exemplary embodiment, or, as in the third
  • Exemplary embodiment are buried in the substrate.
  • the fifth exemplary embodiment can be modified so that the DRAM cell arrangement has folded bit lines or open bit lines with buried word lines.

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Abstract

Speicherzellen umfassen jeweils einen Transistor und einen Kondensator. Ein Speicherknoten (Sp) des Kondensators ist in einer ersten Vertiefung (V) angeordnet, während eine Gateelektrode des Transistors in einer zweiten Vertiefung angeordnet ist. Ein oberes Source/Drain-Gebiet (SDo), ein Kanalgebiet (KA) und ein unteres Source/Drain-Gebiet (SDu) des Transistors sind übereinander angeordnet und grenzen jeweils sowohl an eine erste Flanke (Fa) ist mit einem Kondensatordielektrikum (Ka, Kb) versehen, das im Bereich des unteren Source/Drain-Gebiets (SDu) eine Aussparung aufweist, bei der der Speicherknoten (Sp) an das untere Source/Drain-Gebiet (SDu) angrenzt. Die zweite Vertiefung einer ersten der Speicherzellen kann an den Speicherknoten (Sp) angrenzen, der in der ersten Vertiefung (V) einer zweiten der Speicherzellen angeordnet ist. Die zweiten Vertiefungen können Teile von Wortleitungsgräben (GW) sein, die quer zu Isolationsgräben verlaufen. Oberhalb der Aussparung ist vorzugsweise eine isolierende Struktur (Ia) in der ersten Vertiefung (V) angeordnet, die an zwei zueinander benachbarte der Isolationsgräben angrenzt. Bitleiungen (B) kontaktieren mittels kontakte (K) die oberen Source/Drain-Gebiet (SDo).

Description

Beschreibung
DRAM-Zellenanordnung und Verfahren zur deren Herstellung
Die Erfindung betrifft eine DRAM-Zellenanordnung, d. h. eine Speicherzellen-Anordnung mit dynamischem wahlfreiem Zugriff, und ein Verfahren zu deren Herstellung.
Als Speicherzelle einer DRAM-Zellenanordnung wird derzeit fast ausschließlich eine sogenannte 1-Transistor-
Speicherzelle eingesetzt, die einen Transistor und einen Kondensator umfaßt. Die Information der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kondensator ist mit dem Transistor verbunden, so daß bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann.
Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte aufweist.
In dem US Patent 5 208 657 ist eine DRAM-Zellenanordnung beschrieben, bei der eine Speicherzelle einen Transistor und einen Kondensator umfaßt. Zur Erhöhung der Packungsdichte ist der Transistor an vier Flanken einer Vertiefung angeordnet, in der ein Speicherknoten des Kondensators angeordnet ist.
Die Vertiefung ist unter einem Gebiet angeordnet, in dem sich eine Wortleitung und eine Bitleitung der Speicherzelle kreuzen. Der Transistor ist als ein vertikaler Transistor ausgebildet, und seine Gateelektrode ist in der Vertiefung über dem Speicherknoten angeordnet. Der Platzbedarf der
Speicherzelle beträgt mindestens 6,25 F, wobei F die minimale in der verwendeten Technologie herstellbare Strukturgröße ist .
Der Erfindung liegt das Problem zugrunde, eine DRAM- Zellenanordnung anzugeben, deren Speicherzellen Transistoren und Kondensatoren mit im Vergleich zum Stand der Technik verbesserten elektrischen Eigenschaften aufweisen können, ohne daß die Packungsdichte der DRAM-Zellenanordnung verkleinert werden muß. Ferner soll ein Verfahren zur Herstellung einer solchen DRAM-Zellenanordnung angegeben werden.
Dieses Problem wird gelöst durch eine DRAM-Zellenanordnung, die Speicherzellen aufweist, die jeweils mindestens einen vertikalen Transistor und einen Kondensator umfassen. Ein oberes Source/Drain-Gebiet, ein Kanalgebiet und ein unteres Source/Drain-Gebiet des Transistors sind übereinander angeordnet und grenzen jeweils sowohl an eine erste Flanke einer ersten Vertiefung als auch an eine zweite Vertiefung an. Mindestens ein Teil der ersten Flanke der ersten Vertiefung ist mit einem Kondensatordielektrikum des Kondensators versehen, das im Bereich des unteren Source/Drain-Gebiets eine Aussparung aufweist. In der ersten Vertiefung ist ein Speicherknoten des Kondensators angeordnet, der bei der Aussparung an das untere Source/Drain-Gebiet angrenzt. In der zweiten Vertiefung ist eine Gateelektrode des Transistors angeordnet. Die Speicherzellen sind mit Wortleitungen und mit Bitleitungen, die quer zu den Wortleitungen verlaufen, verbunden.
Das Problem wird ferner gelöst durch ein Verfahren zur Herstellung einer DRAM-Zellenanordnung, bei dem Speicherzellen erzeugt werden, die jeweils einen vertikalen Transistor und einen Kondensator aufweisen. Als Teil des Transistors werden in einem Substrat ein unteres Source/Drain-Gebiet, ein Kanalgebiet und ein oberes Source/Drain-Gebiet erzeugt, so daß sie übereinander angeordnet sind. Im Substrat wird eine erste Vertiefung erzeugt, die mit einer ersten Flanke an das untere Source/Drain-Gebiet, das Kanalgebiet und das obere Source/Drain-Gebiet angrenzt. Die erste Vertiefung wird mit einem Kondensatordielektrikum des Kondensators versehen. Das Kondensatordielektrikum wird an der ersten Flanke der ersten Vertiefung im Bereich des unteren Source/Drain-Gebiets mit einer Aussparung versehen. In der ersten Vertiefung wird ein Speicherknoten des Kondensators erzeugt, der bei der Aussparung an das untere Source/Drain-Gebiet angrenzt. Es wird eine zweite Vertiefung erzeugt, die an das obere Source/Drain-Gebiet, das Kanalgebiet und das untere Source/Drain-Gebiet angrenzt. In der zweiten Vertiefung wird eine Gateelektrode des Transistors erzeugt. Es werden Wortleitungen und Bitleitungen, die quer zu den Wortleitungen verlaufen, erzeugt und mit den Speicherzellen verbunden.
Die zweite Vertiefung der Speicherzelle liegt außerhalb der ersten Vertiefung der Speicherzelle.
Die DRAM-Zellenanordnung kann eine hohe Packungsdichte aufweisen, da der Transistor als vertikaler Transistor ausgestaltet ist, der Speicherknoten in einer Vertiefung angeordnet ist und eine Verbindung zwischen dem Speicherknoten und dem unteren Source/Drain-Gebiet durch eine Aussparung des Kondensatordielektrikums ermöglicht wird, die keinen zusätzlichen Platzbedarf erfordert.
Die Qualität einer Grenzschicht des Kanalgebiets, an der ein Gatedielektrikum des Transistors erzeugt wird, hat im allgemeinen einen großen Einfluß auf elektrische
Eigenschaften des Transistors. Es ist folglich vorteilhaft, diese Grenzschicht mit besonderer Sorgfalt herzustellen. Der Transistor kann im Vergleich zum US Patent 5 208 657 mit verbesserten elektrischen Eigenschaften hergestellt werden, da für den Kondensator und für den Transistor unterschiedliche Vertiefungen vorgesehen sind, so daß die Grenzschicht des Kanalgebiets von Prozeßschritten zur Erzeugung der ersten Vertiefung verschont bleiben kann.
Das Vorsehen von zwei unterschiedlichen Vertiefungen bietet darüber hinaus den Vorteil, daß die Geometrie der Grenzschicht des Kanalgebiets unabhängig von einer Geometrie einer Fläche, an der das Kondensatordielektrikum erzeugt wird, sein kann. Die Grenzschicht des Kanalgebiets ist vorzugsweise eben, so daß sie eine definierte Ausrichtung bezüglich des Kristallgitters des Substrats aufweist, damit das Gatedielektrikum homogen aufwachsen kann. Die Fläche, an der das Kondensatordielektrikum erzeugt wird, ist dagegen vorzugsweise gekrümmt, so daß das Kondensatordielektrikum keine Kanten aufweist, an denen Feldverzerrungen zu Leckströmen führen können. Sowohl der Transistor als auch der Kondensator können besonders gute elektrische Eigenschaften aufweisen.
Ein horizontaler Querschnitt der ersten Vertiefung ist beispielsweise kreisförmig oder ellipsenförmig.
Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn die ersten Vertiefungen und die zweiten Vertiefungen der Speicherzellen derart angeordnet sind, daß die zweite Vertiefung einer ersten der Speicherzellen an den Speicherknoten angrenzt, der in der ersten Vertiefung einer zweiten der Speicherzellen angeordnet ist. Die Speicherzellen grenzen unmittelbar aneinander an oder überlappen sich.
Zur Prozeßvereinfachung ist es vorteilhaft, wenn der Speicherknoten zumindest zunächst so erzeugt wird, daß er mindestens auch an einer zweiten, der ersten Flanke der ersten Vertiefung gegenüberliegenden Flanke der ersten Vertiefung im Bereich einer weiteren Aussparung an das Substrat angrenzt.
Das Kondensatordielektrikum wird beispielsweise nach Erzeugung der ersten Vertiefung im wesentlichen konform abgeschieden, so daß Flächen der ersten Vertiefung bedeckt werden, ohne daß dabei die erste Vertiefung gefüllt wird. Anschließend wird die erste Vertiefung mit leitendem Material gefüllt. Das leitende Material wird bis zu einer unteren Höhe rückgeätzt. Anschließend werden freiliegende Teile des Kondensatordielektrikums entfernt. Durch Abscheiden von weiterem leitendem Material wird die erste Vertiefung wieder gefüllt. Anschließend wird das leitende Material bis zu einer oberen Hohe, die oberhalb der unteren Hohe liegt, ruckgeatzt. Auf diese Weise entsteht nicht nur an der ersten Flanke der ersten Vertiefung die Aussparung des Kondensatordielektrikums zwischen der unteren Hohe und der oberen Hohe, sondern insbesondere auch an der zweiten Flanke der ersten Vertiefung die weitere Aussparung des Kondensatordielektrikums. Grenzt die erste Vertiefung mit weiteren Flanken zwischen der oberen Hohe und der unteren Hohe an das Substrat an, so werden auch an diesen Flanken Aussparungen erzeugt. Aus dem leitenden Material wird der Speicherknoten erzeugt.
Das leitende Material ist zum Beispiel dotiertes Silizium.
Eine weitere Möglichkeit den Speicherknoten zu erzeugen besteht darin, nach Abscheiden des Kondensatordielektrikums die erste Vertiefung mit leitendem Material zu füllen und das leitende Material bis zur oberen Hohe ruckzuatzen.
Anschließend werden durch isotropes Atzen freiliegende Teile des Kondensatordielektrikums sowie Teile des Kondensatordielektrikums, die zwischen der oberen Hohe und der unteren Hohe angeordnet sind, entfernt. Durch Abscheiden und Ruckatzen von weiterem leitendem Material wird eine Lücke zwischen dem leitenden Material und dem Substrat gefüllt. Als weiteres leitendes Material eignet sich insbesondere amorphes dotiertes Silizium, da es sich gut konform abscheiden laßt und keine Defekte im angrenzenden Substrat verursacht.
Zur Erzeugung des unteren Source/Drain-Gebiets wird ein Temperschritt durchgeführt, bei dem mindestens im Bereich der Aussparung Dotierstoff aus dem Speicherknoten m das Substrat diffundiert .
Alternativ wird das untere Source/Drain-Gebiet durch Strukturierung einer dotierten Schicht des Substrats erzeugt. Es kann eine von einem ersten Leitfähigkeitstyp dotierte mittlere Schicht zwischen zwei von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotierten Schicht angeordnet sein. Die Schichten können durch in situ dotierte Epitaxie oder durch Implantation erzeugt werden. Aus der mittleren Schicht wird das Kanalgebiet und aus den anderen Schichten werden das obere Source/Drain- Gebiet und das untere Source/Drain-Gebiet erzeugt. Dies hat den Vorteil, daß eine Kanallänge des Transistors genau eingestellt werden kann, da die Prozeßungenauigkeit hinsichtlich der Dicke der Schichten insbesondere bei der Epitaxie gering ist. Wird eine Implantation durchgeführt, kann dies auch nach Erzeugung der Vertiefungen erfolgen.
Zur Verringerung von Leckströmen ist es vorteilhaft, wenn ein niedrig dotierter Teil des unteren Source/Drain-Gebiets durch Strukturierung der dotierten Schicht erzeugt wird, und ein hoch dotierter Teil des unteren Source/Drain-Gebiets durch Ausdiffusion von Dotierstoff aus dem Speicherknoten erzeugt wird. Der niedrig dotierte Teil umgibt den hoch dotierten
Teil derart, daß der hoch dotierte Teil nicht an das Substrat und nicht an das Kanalgebiet angrenzt. Eine solche DRAM- Zellenanordnung weist weiche p-n-Übergänge und folglich weniger Leckströme auf, da nur der niedrig dotierte Teil des unteren Source/Drain-Gebiets an das Kanalgebiet und an das Substrat angrenzt.
Es liegt im Rahmen der Erfindung, wenn der hoch dotierte Teil zwar an das Kanalgebiet aber nicht an das Substrat angrenzt oder zwar an das Substrat aber nicht an das Kanalgebiet angrenzt .
Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn der Speicherknoten bei der zweiten Flanke der ersten Vertiefung nicht an das Substrat angrenzt. Dies ermöglicht die Verkleinerung eines Abstandes zwischen zueinander benachbarten ersten Vertiefungen, ohne daß es zu Leckströmen zwischen den zugehörigen Speicherknoten kommt.
Zur Erzeugung eines solchen Speicherknotens liegt es im Rahmen der Erfindung, die Ausbildung der weiteren Aussparung zu verhindern, indem vor Entfernung der freiliegenden Teile des Kondensatordielektrikums eine Maske aufgebracht wird, die die zweite Flanke bedeckt.
Zur Prozeßvereinfachung ist es demgegenüber vorteilhaft, wenn der Speicherknoten zunächst so erzeugt wird, daß er auch bei der zweiten Flanke der ersten Vertiefung an das Substrat angrenzt. Die zweite Vertiefung wird so erzeugt, daß ihr Boden tiefer als eine untere Kante der Aussparung liegt. Bei der zweiten Flanke der ersten Vertiefung der zweiten
Speicherzelle trennt die zweite Vertiefung den Speicherknoten der zweiten Speicherzelle vom Substrat. Auf die Erzeugung einer Maske zur Verhinderung der weiteren Aussparung kann folglich verzichtet werden, wobei zugleich eine hohe Packungsdichte erzielt wird.
Bei kleinem Abstand zwischen den ersten Vertiefungen kann ein Zusammenwachsen von bei der Ausdiffusion erzeugten dotierten Gebieten erfolgen, so daß das untere Source/Drain-Gebiet in Form einer Schicht erzeugt wird, die sich zunächst von der ersten Vertiefung der ersten Speicherzelle zur ersten Vertiefung der zweiten Speicherzelle erstreckt. Durch die Erzeugung der zweiten Vertiefung wird das untere Source/Drain-Gebiet so strukturiert, daß sie nicht mehr an die erste Vertiefung der zweiten Speicherzelle und damit nicht mehr an den Speicherknoten der zweiten Speicherzelle angrenzt.
Es ist vorteilhaft, wenn eine obere Fläche des Speicherknotens im Bereich der Aussparung, z.B. bei ihrer oberen Kante, liegt, und auf dem Speicherknoten eine isolierende Struktur in der ersten Vertiefung angeordnet ist. Da der Speicherknoten nicht höher, z.B. nicht bis zu einer Oberfläche des Substrats, reicht, wird eine Kapazität zwischen dem Speicherknoten und dem oberen Source/Drain- Gebiet bzw. dem Kanalgebiet bzw. dem unteren Source/Drain- Gebiet des Transistors vermieden. Darüber hinaus ermöglicht die isolierende Struktur die Verkleinerung einer Grenzfläche zwischen dem Speicherknoten der zweiten Speicherzelle und der zweiten Vertiefung der ersten Speicherzelle, so daß eine Kapazität zwischen der Gateelektrode der ersten Speicherzelle oder einer Wortleitung, die teilweise in der zweiten
Vertiefung der ersten Speicherzelle angeordnet ist, und dem Speicherknoten der zweiten Speicherzelle verkleinert wird. Dies ist insbesondere dann vorteilhaft, wenn vor Erzeugung der Gateelektrode die zweite Vertiefung mit einem Gatedielektrikum versehen wird und ansonsten keine weitere, dickere, die Kapazität verkleinernde isolierende Struktur an größeren Teilen der Grenzfläche in der zweiten Vertiefung vorgesehen ist.
Es ist vorteilhaft, wenn die zweite Vertiefung der ersten Speicherzelle lateral versetzt bezüglich der ersten Vertiefung der zweiten Speicherzelle ist, so daß die zweite Vertiefung der ersten Speicherzelle teilweise in der ersten Vertiefung der zweiten Speicherzelle und teilweise im Substrat angeordnet ist. Dabei ist eine Breite der isolierenden Struktur mindestens so groß, daß eine Ansteuerung des Transistors der zweiten Speicherzelle durch die Gateelektrode der ersten Speicherzelle und/oder durch die Wortleitung, die teilweise in der zweiten Vertiefung der ersten Speicherzelle angeordnet ist, verhindert wird. Durch die Überlappung der zwei Speicherzellen ist die DRAM- Zellenanordnung mit einer hohen Packungsdichte herstellbar. Sowohl die erste Vertiefung als auch die zweite Vertiefung können mit Masken erzeugt werden, die eine Breite von nur F aufweisen, wobei F die minimale, in der verwendeten
Technologie herstellbare Strukturgröße ist. Ein Abstand zwischen ersten Vertiefungen kann F betragen. Ein Abstand zwischen der zweiten Vertiefung und der ersten Vertiefung derselben Speicherzelle kann kleiner als F sein.
Zur Erzeugung einer solchen DRAM-Zellenanordnung können zunächst mindestens das Kanalgebiet und das untere
Source/Drain-Gebiet des Transistors der ersten Speicherzelle so erzeugt werden, daß sie vor Erzeugung der zweiten Vertiefung der ersten Speicherzelle an die erste Vertiefung der ersten Speicherzelle und an die erste Vertiefung der zweiten Speicherzelle angrenzen. Nach Erzeugung des
Kondensatordielektrikums und dem Abscheiden des leitenden Materials wird eine Maske erzeugt, die über den ersten Flanken der ersten Vertiefungen angeordnet ist und Bereiche über den zweiten Flanken der ersten Vertiefungen nicht bedeckt. Die zweite Vertiefung wird mit Hilfe der Maske erzeugt, wobei sowohl mindestens das Substrat als auch das leitende Material geätzt werden. Das leitende Material wird durch die zweite Vertiefung strukturiert, so daß der Speicherknoten erzeugt wird. Es liegt im Rahmen der Erfindung, wenn vor Erzeugung der zweiten Vertiefung auch das obere Source/Drain-Gebiet an die erste Vertiefung der ersten Speicherzelle und an die erste Vertiefung der zweiten Speicherzelle angrenzt.
Es liegt im Rahmen der Erfindung, wenn die zweite Vertiefung der ersten Speicherzelle im Substrat und außerhalb der ersten Vertiefung der zweiten Speicherzelle angeordnet ist und an die zweite Flanke der ersten Vertiefung der zweiten Speicherzelle angrenzt. Dazu wird bei der Erzeugung der zweiten Vertiefung mit Hilfe einer Maske, die über den ersten Flanken der ersten Vertiefungen angeordnet ist, das Substrat geätzt .
In diesem Fall kann das Kondensatordielektrikum auch in der fertigen DRAM-Zellenanordnung die weitere Aussparung aufweisen, so daß die zweite Vertiefung der ersten Speicherzelle im Bereich der weiteren Aussparung an den Speicherknoten der zweiten Speicherzelle angrenzt.
Zur Erzeugung einer solchen DRAM-Zellenanordnung kann zunächst eine Maske erzeugt werden, die die zu erzeugenden ersten Vertiefungen bedeckt. Zwischen den zu erzeugenden ersten Vertiefungen werden Gräben erzeugt, indem an Flanken der Maske Spacer erzeugt werden, und das Substrat selektiv zur Maske und zu den Spacern geätzt wird. Die Gräben werden mit isolierendem Material gefüllt. Anschließend wird Material abgeschieden und rückgeätzt, so daß das Material zwischen Teilen der Maske angeordnet ist. Die Maske wird entfernt, und die ersten Vertiefungen werden erzeugt, indem das Substrat selektiv zum Material geätzt wird. Das Substrat wird mit isolierendem Material bedeckt. Ein Teil des Substrats, der an die erste Flanke der ersten Vertiefung der ersten Speicherzelle angrenzt, wird freigelegt. Das Substrat wird isotrop geätzt, wobei der mit dem isolierenden Material gefüllte Graben als seitlicher Ätzstop wirkt, so daß im Substrat eine Aussparung erzeugt wird, die an die erste Flanke der ersten Vertiefung der ersten Speicherzelle angrenzt. Die Aussparung wird mit isolierendem Material gefüllt. Das isolierende Material und die isolierende Struktur werden teilweise durch die Maske für die zweiten Vertiefungen ersetzt, indem das isolierende Material und die isolierende Struktur rückgeätzt werden und Material abgeschieden und planarisiert wird, bis ein Teil des Substrats freigelegt wird, der an die zweite Flanke der ersten Vertiefung der zweiten Speicherzelle und an den Graben angrenzt. Die zweiten Vertiefungen werden mit Hilfe dieser Maske erzeugt, indem das Substrat selektiv zum Material geätzt wird. Besonders vorteilhaft an diesem Verfahren ist, daß eine Ausdehnung des Substrats senkrecht zur Kanalebene auch dann genau eingestellt werden kann, wenn ein Abstand zwischen zueinander benachbarten ersten Vertiefungen lediglich F beträgt. Diese Ausdehnung bestimmt die Schwellspannung des Transistors. Sie ist in diesem Fall durch die Breite der Spacer gegeben, da die Gräben zwischen zueinander benachbarten Spacern erzeugt werden, und die Gräben, indem sie als Ätzstop wirken, bestimmen, wie groß ein Gebiet ist, das die Maske für die zweiten Vertiefungen bedeckt.
Es liegt im Rahmen der Erfindung, wenn die zweite Vertiefung der ersten Speicherzelle in der ersten Vertiefung der zweiten Speicherzelle angeordnet ist und mit der ersten Vertiefung der zweiten Speicherzelle einen Teil der zweiten Flanke der ersten Vertiefung der zweiten Speicherzelle teilt. In diesem Fall ist die Ausdehnung des Substrats senkrecht zur Kanalebene durch eine erste Maske bestimmt, die zur Erzeugung der ersten Vertiefungen verwendet wird.
Bei einer ersten Möglichkeit eine solche DRAM-Zellenanordnung zu erzeugen, wird eine erste Schicht auf dem Substrat aufgebracht und entsprechend den ersten Vertiefungen strukturiert. Nach Erzeugung der isolierenden Struktur wird eine zweite Schicht aufgebracht und so strukturiert, daß sie über den ersten Flanken der ersten Vertiefungen angeordnet ist und die Bereiche über zweiten, den ersten Flanken gegenüberliegenden Flanken der ersten Vertiefungen nicht bedeckt. Die erste Schicht und die zweite Schicht wirken als Maske bei der Erzeugung der zweiten Vertiefungen, bei der die isolierende Struktur und das leitende Material angeätzt werden. Die erste Schicht und die zweite Schicht bestehen aus einem Material, das selektiv zur isolierenden Struktur ätzbar ist. Besteht die isolierende Struktur aus SiC>2, so können die erste Schicht und die zweite Schicht z.B. aus Siliziumnitrid bestehen. Es ist vorteilhaft, wenn auf der ersten Schicht eine Schicht erzeugt wird, die selektiv zur zweiten Schicht ätzbar ist. Auf der Schicht wird die zweiten Schicht erzeugt. Die Schicht kann bei der Strukturierung der zweiten Schicht als Atzstop wirken, so daß die erste Schicht nicht angegriffen wird. Bei einer zweiten Möglichkeit eine solche DRAM- Zellenanordnung zu erzeugen, wird eine Schicht auf dem Substrat aufgebracht und entsprechend den ersten Vertiefungen strukturiert. An den ersten Flanken der ersten Vertiefungen werden Spacer erzeugt. Die zweiten Vertiefungen werden erzeugt, indem das leitende Material selektiv zur Schicht und den Spacern geätzt wird. Die Spacer können die isolierenden Strukturen sein. Alternativ werden die Spacer entfernt und durch die isolierenden Strukturen ersetzt. In beiden Fälle wird eine Breite der zweiten Vertiefungen durch die Dicke der Spacer bestimmt.
Damit eine minimale Kapazität des Kondensators, die aufgrund von Hintergrundrauschen zum Auslesen der Information der Speicherzelle erforderlich ist, zu verkleinern, ist es vorteilhaft, wenn die DRAM-Zellenanordnung sogenannte Folded Bitleitungen aufweisen. Bei Folded Bitleitungen wird das Signal der Bitleitung, über die die Information ausgelesen wird, mit dem Signal einer zur Bitleitung benachbarten Bitleitung, deren Signal aus Hintergrundrauschen besteht, verglichen. Auf diese Weise kann das Hintergrundrauschen herausgefiltert werden. Damit das Signal der benachbarten Bitleitung nur aus Hintergrundrauschen besteht, darf keine Speicherzelle, die mit der benachbarten Bitleitung verbunden ist, mit der Wortleitung verbunden sein, mit der die auszulesende Speicherzelle verbunden ist.
Um eine DRAM-Zellenanordnung mit Folded Bitleitungen bei gleichzeitig hoher Packungsdichte zu ermöglichen, ist es vorteilhaft, wenn die zweite Vertiefung Teil eines Wortleitungsgrabens ist, in dem zwei verschiedene Wortleitungen angeordnet sind. Die Gateelektrode des Transistors ist Teil einer der Wortleitungen. Zur Erzeugung der Wortleitungen kann leitendes Material abgeschieden und rückgeätzt werden, so daß die Wortleitungen in Form von
Spacern an den Flanken des Wortleitungsgrabens entstehen. Für diesen Fall ist es besonders vorteilhaft, wenn, wie oben beschrieben, die zweite Vertiefung teilweise im Substrat und teilweise in der ersten Vertiefung angeordnet ist, da die zweite Vertiefung mindestens eine Breite von F bei gleichzeitig hoher Packungsdichte aufweisen kann, so daß die zwei Wortleitungen im selben Wortleitungsgräben Platz haben.
Zur Prozeßvereinfachung ist es vorteilhaft, wenn im
Wortleitungsgräben nur eine einzige Wortleitung angeordnet ist. In diesem Fall spricht man von sogenannten Open Bitleitungen.
Zur Erzeugung einer Kondensatorelektrode des Kondensators kann vor Erzeugung des Speicherknotens eine Dotierstoffquelle in der ersten Vertiefung erzeugt werden, aus dem in einem Temperschritt Dotierstoff in das Substrat diffundiert. Die
Kondensatorelektrode ist ein dotiertes Gebiet im Substrat und umgibt mindestens einen Teil der ersten Vertiefung. Als Dotierstoffquelle ist z. B. Arsenglas geeignet, das so abgeschieden wird, daß Flächen der ersten Vertiefungen bedeckt werden, die ersten Vertiefungen aber nicht gefüllt werden. Anschließend werden die ersten Vertiefungen mit einem Polymer, z. B. Fotolack, gefüllt, daß bis zu einer Höhe rückgeätzt wird, die unterhalb der Höhe der zu erzeugenden unteren Source/Drain-Gebiete liegt. Anschließend wird freiliegendes Arsenglas entfernt. Durch einen Temperschritt diffundiert Arsen aus dem Arsenglas in das Substrat. Ist ein Abstand zwischen zueinander benachbarten ersten Vertiefungen genügend klein, so wachsen zueinander benachbarte Kondensatorelektroden zusammen und bilden eine gemeinsame Kondensatorelektrode.
Die Kondensatorelektrode kann auch durch Plasmaimmersion erzeugt werden. Dabei diffundieren Ionen eines Plasmas in das Substrat .
Die gemeinsame Kondensatorelektrode kann auch vor Erzeugung der ersten Vertiefung als dotierte Schicht des Substrats erzeugt werden. Diese Schicht wird z.B. durch Epitaxie oder durch Implantation erzeugt.
Wird das untere Source/Drain-Gebiet durch Ausdiffusion von Dotierstoff aus z.B. dem Speicherknoten oder durch
Strukturierung einer dotierten Schicht des Substrats erzeugt, und sind Wortleitungsgräben vorgesehen, so ist es vorteilhaft, wenn das obere Source/Drain-Gebiet, mindestens ein Teil des Kanalgebiets und die isolierende Struktur entlang der Richtung der Wortleitungen zwischen zwei
Isolationen angeordnet sind. Dadurch wird verhindert, daß im Bereich von Flanken der ersten Vertiefung, die an die erste Flanke der ersten Vertiefung angrenzen, eine Wortleitung im Wortleitungsgräben der ersten Speicherzelle den Transistor der zweiten Speicherzelle ansteuert. Die Isolationen verhindern, daß das obere Source/Drain-Gebiet an den Wortleitungsgräben angrenzt. Das obere Source/Drain-Gebiet, das Kanalgebiet und das untere Source/Drain-Gebiet sind entlang der Richtung der Bitleitungen zwischen der ersten Vertiefung und der zweiten Vertiefung angeordnet.
Wird bei der Erzeugung der Kondensatorelektrode die Dotierstoffquelle verwendet, ist es vorteilhaft, daß die Isolationen nach Erzeugung der Speicherknoten erzeugt werden, damit die Isolationen beim Entfernen der Dotierstoffquelle, nicht angegriffen werden. Dazu werden nach Erzeugung der ersten Vertiefung Isolationsgräben erzeugt, die im wesentlichen parallel zueinander und zu den Bitleitungen verlaufen. Die erste Vertiefung wird dabei von zwei der Isolationsgräben, die zueinander benachbart sind, angeschnitten. Dazu werden sowohl das Substrat als auch Material in. der ersten Vertiefung, z.B. die isolierende Struktur, geätzt. Durch das Anschneiden der ersten Vertiefung wird gewährleistet, daß kein Substrat zwischen einer der Isolationen und der ersten Vertiefung übrig bleibt. Der
Transistor der zweiten Speicherzelle ist ausschließlich an der ersten Flanke der ersten Vertiefung der zweiten Speicherzelle angeordnet und kann nicht von einer Wortleitung der zweiten Vertiefung der ersten Speicherzelle angesteuert werden. Die Isolationsgräben werden durch Abscheiden von isolierendem Material mit den Isolationen gefüllt. Anschließend werden im wesentlichen parallel zueinander verlaufende Wortleitungsgräben erzeugt, indem mindestens sowohl das Substrat als auch die Isolationen geätzt werden.
Die isolierenden Strukturen können vor, nach oder zusammen mit den Isolationen erzeugt werden.
Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn ein Abstand zwischen den zwei Isolationen F beträgt. Damit trotz Ungenauigkeiten bei der Justierung der Isolationen gewährleistet ist, daß die zwei Isolationen die erste
Vertiefung anschneiden, beträgt eine zum Abstand zwischen den zwei Isolationen parallele Abmessung der ersten Vertiefung mehr als F.
Zur Erhöhung der Packungsdichte ist es vorteilhaft, zuerst die Isolationen und anschließend die erste Vertiefung zu erzeugen. Um zu gewährleisten, daß zwischen der ersten Vertiefung und den Isolationen kein Substrat angeordnet ist, wird die erste Vertiefung vorzugsweise selbstjustiert angrenzend an die Isolationen erzeugt. Dazu wird mit Hilfe einer streifenförmigen Maske, dessen Streifen quer zu den Isolationsgräben verlaufen, das Substrat selektiv zu den Isolationen geätzt. In diesem Fall kann eine zum Abstand zwischen den Isolationen parallele Abmessung der ersten Vertiefung F betragen. Damit die Isolationen durch Entfernen der Dotierstoffquelle, die zur Erzeugung der Kondensatorelektrode verwendet wird, nicht angegriffen werden, wird die Kondensatorelektrode vorzugsweise nicht durch Ausdiffusion erzeugt.
Um Leckströme zwischen zueinander benachbarten unteren Source/Drain-Gebieten der Transistoren zu verhindern, ist es vorteilhaft, wenn Böden der Isolationsgräben tiefer als die unteren Source/Drain-Gebiete liegen. Dadurch wird das untere Source/Drain-Gebiet an zwei Seiten von den Isolationsgräben begrenzt und an den übrigen zwei Seiten von der ersten Vertiefung bzw. von der zweiten Vertiefung begrenzt. Dasselbe gilt für das Kanalgebiet, das folglich ein Floating-Body ist. Da die Gateelektrode an einer Flanke der zweiten Vertiefung vorzugsweise nur im Bereich des Kanalgebiets angeordnet ist, ist es zweckmäßig, wenn der Wortleitungsgräben flacher als die Isolationsgräben ist.
Zur Prozeßvereinfachung ist es vorteilhaft, wenn in den Wortleitungsgräben jeweils nur eine einzige Wortleitung angeordnet ist.
Die Wortleitung kann aus dem Wortleitungsgräben herausragen. Dies ist vorteilhaft, da außerhalb des Wortleitungsgrabens angeordnete Teile der Wortleitung aus Metall erzeugt werden können, so daß die Wortleitung eine erhöhte elektrische Leitfähigkeit aufweist. Darüber hinaus kann eine solche
Wortleitung zusammen mit Gateelektroden von Transistoren der Peripherie der DRAM-Zellenanordnung strukturiert werden, was eine Prozeßvereinfachung bedeutet. Zur Erzeugung einer solchen Wortleitung wird nach Erzeugung der Wortleitungsgräben mindestens ein leitendes Material, z. B. dotiertes Polysilizium, abgeschieden, und mit Hilfe einer streifenförmigen Maske, deren Streifen im wesentlichen parallel zu den Wortleitungsgräben verlaufen und die mindestens Teile der Wortleitungsgräben nicht bedeckt, strukturiert.
Damit dabei das Substrat bei der Strukturierung nicht angegriffen wird, ist es vorteilhaft, wenn auf dem Substrat eine schützende Schicht, die z. B. bei der Erzeugung des Gatedielektrikums erzeugt wird, angeordnet ist, die als Ätzstop dient. Zur Erhöhung der elektrischen Leitfähigkeit der Wortleitung kann vor Strukturierung des leitenden Materials ein Material mit einer hohen elektrischen Leitfähigkeit, z. B. ein Metall oder ein Metallsilizid, auf dem leitenden Material abgeschieden werden und anschließend zusammen mit dem leitenden Material strukturiert werden.
Werden die Bitleitungen so erzeugt, daß sie oberhalb der Wortleitungen verlaufen, ist es zur Vermeidung von Kurzschlüssen zwischen den Bitleitungen und den Wortleitungen vorteilhaft, die Wortleitungen abzukapseln. Dazu wird ein isolierendes Material, beispielsweise Siliziumnitrid, abgeschieden und rückgeätzt, so daß an Flanken der herausragenden Teile der Wortleitung schützende Spacer erzeugt werden. Von oben kann die Wortleitung ebenfalls mit isolierendem Material bedeckt werden, indem vor Strukturierung des leitenden Materials der Wortleitung das isolierende Material abgeschieden wird und zusammen mit dem leitenden Material strukturiert wird. Zwischenräume zwischen den Wortleitungen können zur Erzeugung einer planaren
Oberfläche mit einer isolierenden Schicht gefüllt werden. Zur Erzeugung von Kontaktlöchern für die Bitleitungen wird mit Hilfe einer Maske, die Bereiche oberhalb der oberen Source/Drain-Gebiete nicht bedeckt, die isolierende Schicht selektiv zum isolierenden Material geätzt. Da die
Wortleitungen durch das isolierende Material abgekapselt sind, kann die DRAM-Zellenanordnung mit einer hohen Packungsdichte erzeugt werden Eine leichte Dejustierung der Maske führt nicht zu einem Kurzschluß der Wortleitungen mit den Bitleitungen. In den Kontaktlöchern werden Kontakte erzeugt. Die Kontakte und die Bitleitungen werden erzeugt, indem leitendes Material abgeschieden wird und mit Hilfe einer streifenförmigen Maske, deren Streifen quer zu den Wortleitungen verlaufen und die Kontakte mindestens teilweise nicht bedecken, strukturiert wird. Um Topologieprobleme aufgrund eines zu hohen
Aspektverhältnisses, d.h. eines Verhältnisses von einer Höhe zu einer Breite einer Struktur, beim Herstellungsverfahren zu vermeiden, ist es vorteilhaft, wenn die Wortleitungen nicht aus den Wortleitungsgräben herausragen. Die Wortleitungen werden beispielsweise erzeugt, indem nach Erzeugung der Wortleitungsgräben leitendes Material, z. B. dotiertes Polysilizium, abgeschieden wird, so daß die Wortleitungsgräben gefüllt werden, und anschließend rückgeätzt wird, bis das leitende Material außerhalb der Wortleitungsgräben entfernt wird.
Es liegt im Rahmen der Erfindung, wenn die ersten Vertiefungen so angeordnet sind, daß Speicherknoten, die an den Wortleitungsgräben angrenzen, von zueinander benachbarten Speicherzellen alternierend an eine erste Flanke und an eine zweite Flanke des Wortleitungsgrabens angrenzen. Grenzt an die erste Flanke des Wortleitungsgrabens eine erste Wortleitung und an die zweite Flanke des Wortleitungsgrabens eine zweite Wortleitung an, so weist die DRAM-Zellenanordnung Folded Bitleitungen auf. Die erste Wortleitung ist nur mit jeder zweiten dieser Speicherzellen verbunden. Die zweite Wortleitung ist mit den übrigen dieser Speicherzellen verbunden, so daß Speicherzellen, die mit zueinander benachbarten Bitleitungen verbunden sind, nicht mit derselben Wortleitung verbunden sind.
Werden die Isolationsgräben nach Erzeugung der ersten Vertiefungen erzeugt, so kann eine Speicherzelle der DRAM- Zellenanordnung einen Platzbedarf von 5-6 F2 aufweisen.
Es liegt im -Rahmen der Erfindung, wenn die ersten Vertiefungen so angeordnet sind, daß Speicherknoten, die an den Wortleitungsgräben angrenzen, von zueinander benachbarten Speicherzellen an dieselbe Flanke des Wortleitungsgrabens angrenzen. Ein Abstand zwischen zueinander benachbarten Wortleitungen und ein Abstand zwischen zueinander benachbarten Bitleitungen können F betragen, so daß ein effektiver Platzbedarf pro Speicherzelle 4 F2 betragen kann.
Um eine Kapazität zwischen der Wortleitung und dem Substrat zu verringern, ist es vorteilhaft, zwischen der Wortleitung und dem Boden des Wortleitungsgrabens eine isolierende Struktur anzuordnen, die dicker als das Gatedielektrikum ist.
Es liegt im Rahmen der Erfindung, wenn für die Wortleitungen keine Wortleitungsgräben vorgesehen sind, so daß die
Wortleitungen Ausstülpungen aufweisen, die in den zweiten Vertiefungen angeordnet sind.
Es liegt im Rahmen der Erfindung, wenn die Wortleitung in der zweiten Vertiefung der ersten Speicherzelle und in der zweiten Vertiefung der zweiten Speicherzelle angeordnet ist.
Das Substrat ist vorzugsweise ein Halbleitersubstrat, das monokristallines Silizium und/oder Germanium umfaßt. Das Substrat kann GaAs enthalten. Das Substrat kann epitaktisch aufgewachsene Schichten aus Halbleitermaterial umfassen.
Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Figuren näher erläutert.
Figur 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem Vertiefungen, eine Kondensatorelektrode, ein erster Teil eines Kondensatordielektrikums, ein zweiter Teil eines Kondensatordielektrikums und Speicherknoten erzeugt wurden.
Figur 2a zeigt einen Querschnitt aus Figur 1, nachdem erste isolierende Strukturen, Isolationsgräben, Isolationen, obere Source/Drain-Gebiete und untere Source/Drain-Gebiete von Transistoren erzeugt wurden. Figur 2b zeigt einen zum Querschnitt aus Figur 2a senkrechten Querschnitt durch das erste Substrat.
Figur 2c zeigt eine Aufsicht auf das erste Substrat, in der die Vertiefungen und die Isolationsgräben dargestellt sind.
Figur 3a zeigt den Querschnitt aus Figur 2a, nachdem eine erste Schicht, eine zweite Schicht und eine Maske aus Fotolack erzeugt und strukturiert wurden.
Figur 3b zeigt die Aufsicht aus Figur 2c, in der die
Vertiefungen, die Isolationsgräben und die Maske aus Fotolack dargestellt sind.
Figur 4 zeigt den Querschnitt aus Figur 3a, nachdem
Wortleitungsgräben, zweite isolierende Strukturen, ein Gatedielektrikum, Wortleitungen und dritte isolierende Strukturen erzeugt wurden.
Figur 5a zeigt den Querschnitt aus Figur 4, nachdem vierte isolierende Strukturen, fünfte isolierende Strukturen, eine isolierende Schicht, Kontakte und Bitleitungen erzeugt wurden.
Figur 5b zeigt den Querschnitt aus Figur 2b nach den Prozeßschritten aus Figur 5a.
Figur 5c zeigt die Aufsicht aus Figur 3b, in der die Vertiefungen, die Isolationsgräben, die
Wortleitungsgräben, die Kontakte und die Bitleitungen dargestellt sind.
Figur 6 zeigt einen Querschnitt durch ein zweites Substrat, nachdem Vertiefungen, eine Kondensatorelektrode, ein
Kondensatordielektrikum, Speicherknoten erste isolierende Strukturen, Isolationsgräben mit Isolationen (nicht dargestellt) , Wortleitungsgräben, zweite isolierende Strukturen, ein Gatedielektrikum, obere Source/Drain-Gebiete, Kanalgebiete, untere Source/Drain-Gebiete, Wortleitungen, dritte isolierende Strukturen, Spacer, eine isolierende
Schicht, Kontakte und Bitleitungen erzeugt wurden.
Figur 7 zeigt einen Querschnitt durch ein drittes Substrat, nachdem Vertiefungen, eine Kondensatorelektrode, ein Kondensatordielektrikum, Speicherknoten erste isolierende Strukturen, Isolationsgräben mit Isolationen (nicht dargestellt) , Wortleitungsgräben, zweite isolierende Strukturen, ein Gatedielektrikum, obere Source/Drain-Gebiete, Kanalgebiete, untere Source/Drain-Gebiete, Wortleitungen, vierte isolierende Strukturen, fünfte isolierende Strukturen, eine isolierende Schicht, Kontakte und Bitleitungen erzeugt wurden.
Figur 8a zeigt einen Querschnitt durch ein viertes Substrat, nachdem Isolationsgräben mit Isolationen, Vertiefungen, eine Kondensatorelektrode und ein Kondensatordielektrikum erzeugt wurden und leitendes Material abgeschieden und rückgeätzt wurde.
Figur 8b zeigt eine Aufsicht auf das vierte Substrat nach den Prozeßschritten aus Figur 8a.
Figur 9a zeigt einen Querschnitt durch ein fünftes Substrat, nachdem Isolationsgräben mit Isolationen (in Figur
9b dargestellt) , Vertiefungen, eine Kondensatorelektrode, ein Kondensatordielektrikum, Speicherknoten erste isolierende Strukturen, Wortleitungsgräben, zweite isolierende Strukturen, ein Gatedielektrikum, obere Source/Drain-Gebiete,
Kanalgebiete, untere Source/Drain-Gebiete, Wortleitungen, dritte isolierende Strukturen, Spacer, eine isolierende Schicht, Kontakte und Bitleitungen erzeugt wurden.
Figur 9b zeigt ein zum Querschnitt aus Figur 9a senkrechten Querschnitt durch das fünfte Substrat.
Figur 9c zeigt eine Aufsicht auf das fünfte Substrat, in der die Isolationen, die ersten Vertiefungen, die Wortleitungsgräben, die Bitleitungen und Bereiche, die von einer Maske nicht bedeckt werden, dargestellt sind.
Figur 10a zeigt einen Querschnitt durch ein sechstes
Substrat, nachdem eine erste Schicht, eine zweite Schicht und eine dritte Schicht erzeugt wurden.
Figur 10b zeigt den Querschnitt aus Figur 10a, nachdem Vertiefungen, eine Kondensatorelektrode, ein Kondensatordielektrikum, Speicherknoten, erste isolierende Strukturen, Isolationsgräben (nicht dargestellt) , obere Source/Drain-Gebiete, Kanalgebiete, untere Source/Drain-Gebiete, Wortleitungsgräben, zweite isolierende Strukturen, ein Gatedielektrikum, Wortleitungen, dritte isolierende Strukturen, vierte isolierende
Strukturen, fünfte isolierende Strukturen, eine isolierende Schicht, Kontakte und Bitleitungen erzeugt wurden.
Figur 11 zeigt einen Querschnitt durch ein siebtes Substrat, nachdem Isolationsgräben mit Isolationen (nicht dargestellt) , eine erste Schicht aus Siliziumnitrid, Vertiefungen, ein Kondensatordielektrikum, eine Kondensatorelektrode, Speicherknoten, erste isolierende Strukturen, obere Source/Drain-Gebiete,
Kanalgebiete, untere Source/Drain-Gebiete, eine Schicht aus Siθ2, eine zweite Schicht aus Siliziumnitrid, Wortleitungsgräben und zweite isolierende Strukturen erzeugt wurden.
Figur 12 zeigt den Querschnitt aus Figur 11, nachdem ein Gatedielektrikum, Wortleitungen, dritte isolierende
Strukturen, Spacer, eine isolierende Schicht, Kontakte und Bitleitungen erzeugt wurden.
Figur 13 zeigt den Querschnitt durch ein achtes Substrat, nachdem eine Schicht aus Siliziumnitrid,
Vertiefungen, eine Kondensatorelektrode, ein Kondensatordielektrikum, Speicherknoten, erste isolierende Strukturen, obere Source/Drain-Gebiete, Kanalgebiete, untere Source/Drain-Gebiete und Isolationsgräben mit Isolationen (nicht dargestellt) erzeugt wurden.
Figur 14 zeigt den Querschnitt aus Figur 13, nachdem
Wortleitungsgräben, Spacer, zweite isolierende Strukturen, ein Gatedielektrikum und Wortleitungen erzeugt wurden.
Figur 15 zeigt den Querschnitt aus Figur 14, nachdem dritte isolierende Strukturen, eine isolierende Schicht, Kontakte und Bitleitungen erzeugt wurden.
Figur 16a zeigt den Querschnitt durch ein neuntes Substrat, das eine Schicht umfaßt, nachdem eine Maske, erste Spacer und Gräben erzeugt wurden.
Figur 16b zeigt einen zum Querschnitt aus Figur 16a senkrechten Querschnitt durch das neunte Substrat nach den Prozeßschritten aus Figur 16a.
Figur 16c zeigt eine Aufsicht auf das neunte Substrat, in der die Maske, die ersten Spacer und die Gräben dargestellt sind. Figur 17a zeigt den Querschnitt aus Figur 16a, nachdem erste isolierende Strukturen und zweite isolierende Strukturen erzeugt wurden.
Figur 17b zeigt den Querschnitt aus Figur 16b nach den Prozeßschritten aus Figur 17a.
Figur 18a zeigt den Querschnitt aus Figur 17a, nachdem erste Vertiefungen, eine Kondensatorelektrode, ein
Kondensatordielektrikum, Speicherknoten, dritte isolierende Strukturen und zweite Spacer erzeugt wurden.
Figur 18b zeigt den Querschnitt aus Figur 17b nach den Prozeßschritten aus Figur 18a.
Figur 19a zeigt den Querschnitt aus Figur 18a, nachdem die dritten isolierenden Strukturen vergrößert wurden, die ersten Spacer, obere Teile der ersten isolierenden Strukturen, die zweite isolierende Struktur und Teile der zweiten Spacer entfernt wurden, Isolationsgräben mit Isolationen (in Figur 19b dargestellt), vierte isolierende Strukturen, obere Source/Drain-Gebiete, Kanalgebiete, untere
Source/Drain-Gebiete und Aussparungen erzeugt wurden.
Figur 19b zeigt den Querschnitt aus Figur 18b nach den Prozeßschritten aus Figur 19a.
Figur 20a zeigt den Querschnitt aus Figur 19a, nachdem die vierten isolierenden Strukturen und die zweiten Spacer entfernt wurden und fünfte isolierende Strukturen und eine weitere Maske erzeugt wurden.
Figur 20b zeigt den Querschnitt aus Figur 19b nach den Prozeßschritten aus Figur 20a. Figur 21a zeigt den Querschnitt aus Figur 20a, nachdem zweite Vertiefungen, sechste isolierende Strukturen, ein Gatedielektrikum, Wortleitungen, siebte isolierende Strukturen, dritte Spacer, eine isolierende Schicht,
Kontakte und Bitleitungen erzeugt wurden und die fünften isolierenden Strukturen entfernt wurden.
Figur 21b zeigt den Querschnitt aus Figur 20b nach den Prozeßschritten aus Figur 21a.
Die Figuren sind nicht maßstabsgerecht.
In allen Ausführungsbeispielen beträgt F = 150nm, wobei F die minimale in der verwendeten Technologie herstellbare Strukturgröße ist.
In einem ersten Ausführungsbeispiel ist ein größtenteils n- dotiertes erstes Substrat S aus Silizium vorgesehen, das eine ca . 1 μm dicke p-dotierte Schicht P umfaßt, die eine
Dotierstoffkonzentration von ca. 1018 cm-3 aufweist (siehe Figur 1) .
Mit Hilfe einer ersten Maske aus Fotolack (nicht dargestellt) werden in das erste Substrat S ca. 10 μm tiefe Vertiefungen V erzeugt. Als Ätzmittel ist z. B. HBr + HF geeignet. Die Vertiefungen V weisen jeweils zwei sich gegenüberliegende ebene Flanken auf. Ferner weisen die Vertiefungen V zwei weitere sich gegenüberliegende Flanken auf, die gekrümmt sind, so daß die Vertiefungen V keine Kanten oder Ecken aufweisen.
Eine y-Achse y verläuft parallel zu einer Oberfläche f des ersten Substrats S und parallel zu den ebenen Flanken der Vertiefungen V. Eine x-Achse x verläuft senkrecht zur y-Achse y und parallel zur Oberfläche f des ersten Substrats S. Ein Abstand zwischen den beiden ebenen Flanken einer der Vertiefungen V beträgt ca. 190 nm. Zeilen werden jeweils durch Vertiefungen V gebildet, die entlang der x-Achse x zueinander benachbart sind. Ein Abstand zwischen zwei Vertiefungen V einer Zeile, die zueinander benachbart sind, beträgt ca. 185 nm. Die Projektionen jeder zweiten Zeile auf die x-Achse x stimmen miteinander überein. Projektionen von zueinander benachbarten Zeilen auf die x-Achse x sind translationssymmetrisch in Richtung der x-Achse x zueinander verschoben, so daß eine Vertiefung V einer ersten der Zeilen zwischen zwei zueinander benachbarten Vertiefungen V einer zur ersten Zeile benachbarten zweiten Zeile angeordnet ist. Ein Abstand zwischen den gekrümmten Flanken der Vertiefung V bzgl. der y-Achse y beträgt ca. 300nm. Ein zur y-Achse y paralleler Abstand zwischen einer Vertiefung V einer Zeile und einer Vertiefung V einer übernächsten Zeile beträgt ca. 450nm (siehe Figur 2c) .
Die erste Maske aus Fotolack wird entfernt. Anschließend wird Arsenglas in einer Dicke von ca. 50 nm abgeschieden, so daß Flächen der Vertiefungen V mit Arsenglas bedeckt werden, ohne daß die Vertiefungen V gefüllt werden (nicht dargestellt) . Anschließend wird Fotolack in einer Dicke von ca. 500 nm abgeschieden und bis zu einer ersten Höhe h (siehe Figur 1) rückgeätzt, die ca. 1,5 μm unterhalb der Oberfläche f des ersten Substrats S liegt. Als Ätzmittel ist z. B. 02~Plasma geeignet. Anschließend werden freiliegende Teile vom Arsenglas mit z. B. HF entfernt. Der Fotolack wird mit z. B. 02~Plasma entfernt. Durch einen Temperschritt diffundiert Dotierstoff aus dem Arsenglas in das erste Substrat S, so daß eine n-dotierte Kondensatorelektrode E im ersten Substrat S erzeugt wird, die Teile der Vertiefungen V umgibt, bis in die p-dotierte Schicht P reicht, und eine
Dotierstoffkonzentration von ca. lO^cm"3 aufweist (siehe Figur 1). Anschließend wird das Arsenglas mit z. B. HF entfernt. Zur Erzeugung eines ersten Teils Ka eines Kondensatordielektrikums wird zunächst eine thermische Oxidation durchgeführt und anschließend Siliziumnitrid abgeschieden und teilweise aufoxidiert, so daß der erste Teil Ka des Kondensatordielektrikums als eine ca. 4 nm dicke ONO- Schicht erzeugt wird (siehe Figur 1) .
Anschließend wird in situ n-dotiertes Polysilizium in einer Dicke von ca. 500 nm abgeschieden, so daß die Vertiefungen V gefüllt werden. Durch chemisch-mechanisches Polieren wird das Polysilizium planarisiert, bis die Oberfläche f des ersten Substrats S freigelegt wird. Anschließend wird das Polysilizium bis zu einer zweiten Höhe H, die unterhalb der ersten Höhe h und ca. 2 μm unterhalb der Oberfläche f des ersten Substrats S liegt, rückgeätzt (siehe Figur 1) . Als Ätzmittel ist z. B. C2 5 + O2 geeignet.
Zur Erzeugung eines zweiten Teils Kb des
Kondensatordielektrikums wird durch ein TEOS-Verfahren Siθ2 in einer Dicke von ca. 25 nm abgeschieden und mit z. B. CHF3 + O2 rückgeätzt, so daß an den Flanken der Vertiefungen V spacerförmige Strukturen erzeugt werden.
Anschließend wird in situ n-dotiertes Polysilizium in einer Dicke von ca. 500 nm abgeschieden, durch chemischmechanisches Polieren planarisiert, bis die Oberfläche f des ersten Substrats S freigelegt wird, und bis zu einer oberen Höhe o, die oberhalb der ersten Höhe h und ca. 400 nm unterhalb der Oberfläche f des ersten Substrats S liegt, rückgeätzt. Anschließend werden die spacerförmigen Strukturen aus Siθ2 mit z. B. HF bis zu einer unteren Höhe u, die ca. 80 nm unterhalb der oberen Höhe o liegt, entfernt. Der zwischen der unteren Höhe u und der oberen Höhe o entfernte Teil der spacerförmigen Struktur wird durch amorphes n-dotiertes Silizium ersetzt, indem das amorphe Silizium in einer Dicke von ca. 20 nm abgeschieden und anschließend 30 nm isotrop geätzt wird (siehe Figur 1) . Übrigbleibende Teile der spacerförmigen Strukturen bilden den zweiten Teil Kb des Kondensatordielektrikums. Das Kondensatordielektrikum Ka, Kb weist in einem Bereich zwischen der unteren Höhe u und der oberen Höhe o Aussparungen auf. Das Polysilizium und das amorphe Silizium bilden Speicherknoten Sp, die jeweils in einer der Vertiefungen V angeordnet sind und bei den Aussparungen an das Substrat S angrenzen.
Zur Erzeugung einer ersten isolierenden Struktur Ia wird in einem TEOS-Verfahren Siθ2 in einer Dicke von ca. 200 nm abgeschieden und mit z. B. CHF3 + O2 rückgeätzt, bis die Oberfläche f des ersten Substrats S freigelegt wird. Die ersten isolierenden Strukturen Ia sind in den Vertiefungen V und auf den Speicherknoten Sp angeordnet (siehe Figuren 2a und 2b) .
Mit Hilfe einer streifenförmigen zweiten Maske aus Fotolack (nicht dargestellt), deren Streifen ca. 150nm breit sind, einen Abstand von ca. 225nm voneinander aufweisen und parallel zur x-Achse x verlaufen, werden Isolationsgräben GI so erzeugt, daß die Vertiefungen V jeweils von zwei der Isolationsgräben GI, die zueinander benachbart sind, angeschnitten werden. Dabei werden sowohl das Substrat S als auch die ersten isolierenden Strukturen Ia, die Speicherknoten Sp und der zweite Teil Kb des
Kondensatordielektrikums geätzt. Die Isolationsgräben GI sind ca. 800 nm tief. Als Ätzmittel ist z. B. NF3 + Ar geeignet (siehe Figuren 2b und 2c). Die zweite Maske wird entfernt.
Anschließend werden in den Isolationsgräben GI Isolationen IS erzeugt, indem Siθ2 in einer Dicke von ca. 200 nm abgeschieden- und durch chemisch-mechanisches Polieren planarisiert wird, bis die Oberfläche f des ersten Substrats S freigelegt wird.
Durch Implantation mit n-dotierenden Ionen werden angrenzend an die Oberfläche f der freiliegenden Teile des ersten Substrats S obere Source/Drain-Gebiete SDo von Transistoren erzeugt. Durch einen Temperschritt wird implantierter Dotierstoff aktiviert. Die oberen Source/Drain-Gebiete SDo sind ca. 100 nm tief und weisen eine Dotierstoffkonzentration von ca. 5 x 1020 cm"3 auf. Durch den Temperschritt diffundiert Dotierstoff aus den Speicherknoten Sp im Bereich der Aussparungen in das erste Substrat S, so daß untere Source/Drain-Gebiete SDu der Transistoren erzeugt werden, die jeweils zwischen zwei der Vertiefungen V und zwischen zwei der Isolationsgräben GI angeordnet sind.
Zur Erzeugung einer ersten Schicht 1 wird Siθ2 in einer Dicke von ca. 30 nm auf die Oberfläche f des ersten Substrats S abgeschieden. Darüber wird zur Erzeugung einer zweiten Schicht 2 Polysilizium in einer Dicke von ca. 30 nm abgeschieden. Über der zweiten Schicht 2 wird eine streifenförmige dritte Maske Mc aus Fotolack erzeugt, deren Streifen ca. 225nm breit sind, einen Abstand von ca. 150nm voneinander aufweisen und parallel zur y-Achse y verlaufen (siehe Figur 3b) . Die Streifen der dritten Maske Mc überlappen in einer Aufsicht auf das erste Substrat S die oberen Source/Drain-Gebiete SDo und die ersten isolierenden Strukturen Ia (siehe Figur 3a) . Teile der oberen Source/Drain-Gebiete SDo und der ersten isolierenden Strukturen Ia, die im Bereich von ersten Flanken Fa der
Vertiefungen V angeordnet sind, werden durch die dritte Maske Mc geschützt.
Mit Hilfe der dritten Maske Mc werden zunächst die zweite Schicht 2, die erste Schicht 1 und anschließend das erste Substrat S, die ersten isolierenden Strukturen Ia, und die zweiten Teile Kb des Kondensatordielektrikums geätzt sowie die Speicherknoten Sp und die Isolationen IS strukturiert, so daß zwischen den Streifen der dritten Maske Mc Wortleitungsgräben GW erzeugt werden, deren Böden ca. 800 nm unterhalb der Oberfläche f des ersten Substrats S liegen (siehe Figur 4). Als Ätzmittel ist NF3 + Ar geeignet. Die Wortleitungsgräben GW grenzen an die Speicherknoten Sp im Bereich von zweiten, den ersten Flanken Fa der Vertiefungen V gegenüberliegende Flanken Fb der Vertiefungen V an. Die Böden der Wortleitungsgräben GW liegen tiefer als die Aussparungen des Kondensatordielektrikums Ka, Kb und höher als Böden der Isolationsgräben GI . Die dritte Maske Mc wird entfernt.
Zur Erzeugung von zweiten isolierenden Strukturen Ib, die die Böden der Wortleitungsgräben GW bedecken, wird Siθ2 in einer Dicke von ca. 200 nm abgeschieden und ca. 500 nm tief mit CHF3 + O2 rückgeätzt (siehe Figur 4).
Durch thermische Oxidation wird ein ca. 4 nm dickes Gatedielektrikum Gd erzeugt, das auch die zweite Schicht 2 bedeckt.
Zur Erzeugung von Wortleitungen W wird in situ n-dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und mit z. B. C2F5 + O2 rückgeätzt, bis die Wortleitungen W in Form von Spacern erzeugt werden, die ca. 70 nm unterhalb der Oberfläche f des ersten Substrats S angeordnet sind. Beim Rückätzen schützt das Gatedielektrikum Gd die zweite Schicht 2. Erste der Wortleitungen W grenzen an erste Flanken der Wortleitungsgräben GW und zweite der Wortleitungen W grenzen an zweite Flanken der Wortleitungsgräben GW an. Die
Wortleitungen W sind unter anderem durch das Gatedielektrikum Gd und durch die zweiten isolierenden Strukturen Ib von den Speicherknoten Sp getrennt.
Der Speicherknoten Sp des Kondensators einer ersten Speicherzelle grenzt im Bereich der Aussparung des Kondensatordielektrikums Ka, Kb, die an der ersten Flanke Fa der zugehörigen Vertiefung V liegt, an das untere Source/Drain-Gebiet SDu des Transistors der ersten Speicherzelle an. Das untere Source/Drain-Gebiet SDu wird von zwei der Isolationsgräben GI, von der Vertiefung V und von einem der Wortleitungsgräben GW begrenzt. Der Wortleitungsgräben GW trennt das untere Source/Drain-Gebiet SDu von der Vertiefung V einer zweiten Speicherzelle, die zur ersten Speicherzelle benachbart ist. Ein Teil des ersten Substrats S, das zwischen dem unteren Source/Drain-Gebiet SDu und dem oberen Source/Drain-Gebiet SDo des Transistors angeordnet ist, dient als Kanalgebiet KA des Transistors (siehe Figur 4) . Ein Teil einer der Wortleitungen W, die in dem Wortleitungsgräben GW angeordnet ist und durch das Gatedielektrikum Gd vom Kanalgebiet KA des Transistors getrennt ist, wirkt als Gateelektrode des Transistors. Speicherknoten Sp, die an den Wortleitungsgräben GW angrenzen, von zueinander benachbarten Speicherzellen grenzen alternierend an eine erste Flanke und an eine zweite Flanke des Wortleitungsgrabens GW an. Das Kondensatordielektrikum Ka, Kb weist nur noch die Aussparung, die an der ersten
Flanke Fa der zugehörigen Vertiefung V liegt, auf, da die übrigen Aussparungen durch die Isolationsgräben IG und durch die Wortleitungsgräben GW überlagert sind.
Zur Erzeugung von dritten isolierenden Strukturen Ic wird
S1O2 in einer Dicke von ca. 200 nm abgeschieden und ca. 200nm tief ruckgeatzt (siehe Figur 4). Die dritten isolierenden Strukturen Ic sind m den Wortleitungsgräben GW zwischen den Wortleitungen W angeordnet. Bei der Ruckatzung des S1O2 schützt die zweite Schicht 2 die erste Schicht 1 und die Isolationen IS.
Zur Erzeugung von vierten isolierenden Strukturen Id wird Siliziumnitrid in einer Dicke von ca. 100 nm abgeschieden und ca. 120 nm tief mit z. B. C2F5 + O2 bis 20nm unter die
Oberflache f ruckgeatzt. Die vierten isolierenden Strukturen Id sind m den Wortleitungsgräben GW angeordnet und bedecken die Wortleitungen W (siehe Figur 5a) .
Zur Erzeugung von fünften isolierenden Strukturen le wird S1O2 m einer Dicke von ca. 200 nm abgeschieden und durch chemisch mechanisches Polieren planarisiert, bis die Oberfläche f des ersten Substrats S freigelegt wird. Dadurch entsteht eine planare Fläche. Die zweite Schicht 2 und die erste Schicht 1 werden dabei entfernt.
Die planare Fläche kann auch durch die vierten isolierenden Strukturen Id gebildet werden, indem sie chemisch-mechanisch poliert anstatt rückgeätzt werden. Auf die fünften isolierenden Strukturen le kann dann verzichtet werden.
Zur Erzeugung einer isolierenden Schicht I wird Siθ2 in einer Dicke von ca. 250nm abgeschieden.
Mit Hilfe einer vierten Maske aus Fotolack, die quadratische Bereiche Q, die eine Seitenlänge von ca. 150 nm aufweisen und die oberen Source/Drain-Gebiete SDo überlappen, nicht bedeckt, werden Kontaktlöcher in die isolierende Schicht I geätzt (siehe Figur 5c) . Durch Abscheiden von Wolfram in einer Dicke von ca. lOOnm und chemisch-mechanischem Polieren, bis die isolierende Schicht I freigelegt wird, werden in den Kontaktlöchern Kontakte K erzeugt.
Anschließend wird Aluminium in einer Dicke von ca. 200nm abgeschieden und mit Hilfe einer streifenförmigen fünften Maske aus Fotolack (nicht dargestellt), deren Streifen ca. 225 nm breit sind, einen Abstand von ca. 150 nm voneinander aufweisen und parallel zur x-Achse x verlaufen, strukturiert. Dadurch werden Bitleitungen B erzeugt, die die oberen Source/Drain-Gebiete SDo kontaktieren (siehe Figuren 5a, 5b und 5c) .
Keine zwei Speicherzellen, die mit zueinander benachbarten Bitleitungen B verbunden sind, sind mit derselben Wortleitung W verbunden. Eine DRAM-Zellenanordnung, die die Speicherzellen umfaßt, weist folglich Folded Bitleitungen auf. Der Platzbedarf pro Speicherzelle beträgt ca. 6,25 F^, wobei F=150nm die minimale, in der verwendeten Technologie herstellbare Strukturgröße ist. Zum Auslesen einer Information einer Speicherzelle wird die zugehörige Wortleitung angesteuert und das Signal, das durch die Ladung des zugehörigen Kondensators bestimmt wird, über die zugehörige Bitleitung ausgelesen. Um Hintergrundrauschen herauszufiltern, wird dieses Signal mit einem Signal an einer zur Bitleitung B benachbarten Bitleitung B verglichen.
Zum Speichern einer Information auf einer Speicherzelle wird die zugehörige Wortleitung W angesteuert und an der Bitleitung B eine Spannung angelegt, die je nach zu speichernder Information z.B. 0 V oder 1,8 V beträgt.
In einem zweiten Ausführungsbeispiel ist ein zweites Substrat IS vorgesehen, das dem Substrat S des ersten Ausführungsbeispiels entspricht.
Entsprechend dem ersten Ausführungsbeispiel werden Vertiefungen IV, eine Kondensatorelektrode 1E, ein Kondensatordielektrikum IKa, 1Kb, Speicherknoten lSp, erste isolierende Strukturen 11a, Isolationen (nicht dargestellt) , obere Source/Drain-Gebiete lSDo, Kanalgebiete IKA, untere Source/Drain-Gebiete lSDu, eine erste Schicht (nicht dargestellt) , eine zweite Schicht (nicht dargestellt) , Wortleitungsgräben IGW und zweite isolierende Strukturen llb erzeugt (siehe Figur 6). Die zweite Schicht wird entfernt. Durch thermische Oxidation wird ein Gatedielektrikum lGd erzeugt .
Anschließend wird in situ n-dotiertes Polysilizium in einer
Dicke von ca. 200 nm abgeschieden. Darüber wird Wolframnitrid in einer Dicke von ca. 200 nm abgeschieden. Darüber wird Wolfram in einer Dicke von ca. 100 nm abgeschieden. Darüber wird Siliziumnitrid in einer Dicke von ca. 100 nm abgeschieden. Mit Hilfe einer streifenförmigen Fotolackmaske (nicht dargestellt) , deren Streifen über den Wortleitungsgräben IGW angeordnet sind, wird Siliziumnitrid, Wolfram, Wolframnitrid und Polysilizium geätzt, bis die ersten isolierenden Strukturen Ila an einer Oberfläche lf des zweiten Substrats IS freigelegt wird (siehe Figur 6) . Dadurch werden in jedem Wortleitungsgräben IGW eine Wortleitung IW erzeugt, die aus dem Wortleitungsgräben IGW herausragt und aus Polysilizium, Wolframnitrid und Wolfram besteht. Aus Siliziumnitrid entstehen dritte isolierende Strukturen 11c, die die Wortleitungen IW bedecken. Beim Erzeugen der Wortleitungen IGW schützt die erste Schicht die oberen Source/Drain-Gebiete lSDo.
Zum Abkapseln der Wortleitungen IW wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt, so daß an Flanken von Teilen der Wortleitungen IW, die aus dem zweiten Substrat IS herausragen, Spacer IC erzeugt werden (siehe Figur 6) .
Anschließend werden eine isolierende Schicht II, Kontakte 1K und Bitleitungen IB erzeugt. Bei der Erzeugung von Kontaktlöchern für die Kontakte 1K schützen die dritte isolierenden Strukturen 11c und die Spacer IC die Wortleitungen IW.
Eine dadurch erzeugte DRAM-Zellenanordnung weist Open Bitleitungen auf.
In einem dritten Ausführungsbeispiel ist ein drittes Substrat 2S vorgesehen, das dem ersten Substrat S des ersten Ausführungsbeispiels entspricht.
Analog wie im ersten Ausführungsbeispiel werden Vertiefungen 2V, eine Kondensatorelektrode 2E, ein Kondensatordielektrikum 2Ka , 2Kb, Speicherknoten 2Sp, erste isolierende Strukturen 21a, Isolationsgräben mit Isolationen (nicht dargestellt) , obere Source/Drain-Gebiete 2SDo, Kanalgebiete 2KA, untere Source/Drain-Gebiete 2SDu, eine erste Schicht (nicht dargestellt) , eine zweite Schicht (nicht dargestellt) , Wortleitungsgräben 2GW und zweite isolierende Strukturen 21b erzeugt. Die zweite Schicht wird entfernt und ein Gatedielektπkum 2Gd wird erzeugt.
Anschließend wird in situ n-dotiertes Polysilizium in einer Dicke von ca. 100 nm abgeschieden und mit z. B. C2F5 + O2 ruckgeatzt, bis in jedem Wortleitungsgräben 2GW, eine Wortleitung 2W erzeugt wird, die ca. 70 nm unterhalb einer Oberflache 2f des dritten Substrats 2S liegt (siehe Figur 7).
Anschließend werden wie im ersten Ausfuhrungsbeispiel vierte isolierende Strukturen 2Id aus Siliziumnitπd, fünfte isolierende Strukturen 2Ie aus Sιθ2c eine isolierende Schicht 21, Kontakte 2K und Bitleitungen 2B erzeugt (siehe Figur 7) .
Eine dadurch erzeugte DRAM-Zellenanordnung weist Open Bitleitungen auf.
In einem vierten Ausfuhrungsbeispiel ist ein viertes Substrat 3S vorgesehen, daß dem ersten Substrat S des ersten Ausfuhrungsbeispiels entspricht.
Mit Hilfe einer streifenförmigen ersten Maske aus Fotolack (nicht dargestellt), deren Streifen ca. 150nm breit sind, einen Abstand von ca. 225nm voneinander aufweisen und parallel zur x-Achse x verlaufen, werden ca. 800 nm tiefe Isolationsgraben 3GI erzeugt (siehe Figuren 8a und 8b) . Als Atzmittel ist z. B. NF3 + Ar geeignet.
Anschließend wird die erste Maske entfernt. Die
Isolationsgraben 3GI werden mit Isolationen 3IS gefüllt, indem S1O2 m einer Dicke von ca. 200 nm abgeschieden und durch chemisch mechanisches Polieren planarisiert wird, bis eine Oberflache 3f des vierten Substrats 3S freigelegt wird (siehe Figur 8a) . Anschließend wird eine zweite Maske 3Ma aus Fotolack erzeugt. Die zweite Maske 3Ma besteht zackig gewundenen Streifen (siehe Figur 8b) , so daß beim Ätzen des dritten Substrats 3S selektiv zu den Isolationen 3IS in den Isolationsgräben 3GI rechteckige Vertiefungen 3V erzeugt werden, deren zur x-Achse x parallele Abmessung ca. 180nm und deren zur y-Achse y parallele Abmessung ca. 150nm betragen (siehe Figuren 8a und 8b) . Wie im ersten Ausführungsbeispiel bilden entlang der x- Achse x zueinander benachbarte Vertiefungen 3V Zeilen, von denen Projektionen auf die x-Achse jeder zweiten Zeile miteinander übereinstimmen. Die Projektion einer Vertiefung 3V einer Zeile grenzt an die Projektionen zweier Vertiefungen einer benachbarten Zeile an. Die Vertiefungen 3V sind ca. 10 μm tief. Als Ätzmittel ist z. B. HBr + HF geeignet.
Anschließend wird die zweite Maske 3Ma entfernt,
Zur Erzeugung eines zweiten Teils eines Kondensatordielektrikums 3Kb wird zunächst Siliziumnitrid in einer Dicke von ca. 20 nm abgeschieden. Darüber wird Fotolack in einer Dicke von ca. 500 nm aufgebracht und mit z. B. 02- Plasma ca. 2μm tief rückgeätzt. Freiliegende Teile des Siliziumnitrids werden mit z. B. H3PO4 entfernt. Anschließend wird der Fotolack entfernt, so daß Flanken der Vertiefungen 3V zwischen einer zweiten Höhe H, die ca. 2μm unterhalb der Oberfläche 3f liegt, und der Oberfläche 3f freiliegen, während sie unterhalb der zweiten Höhe H von Siliziumnitrid bedeckt sind. Durch eine thermische Oxidation wird zwischen der zweiten Höhe H und der Oberfläche 3f der ca. 25 nm dicke zweite Teil des Kondensatordielektrikums 3 Kb erzeugt.
Anschließend wird das oxidierte Siliziumnitrid entfernt.
Eine Kondensatorelektrode 3E, die die Vertiefungen 3V umgibt wird durch Plasmaimmersion erzeugt.
Entsprechend dem ersten Ausführungsbeispiel werden ein erster Teil 3Ka des Kondensatordielektrikums und Speicherknoten 3Sp erzeugt, wobei Teile des zweiten Teils 3Kb des Kondensatordielektrikums oberhalb einer unteren Höhe u entfernt werden (siehe Figur 8a) . Entsprechend dem ersten Ausführungsbeispiel werden erste isolierende Strukturen, obere Source/Drain-Gebiete, Kanalgebiete, untere Source/Drain-Gebiete, Wortleitungsgräben, ein Gatedielektrikum, Wortleitungen, weitere isolierende Strukturen, eine isolierende Schicht, Kontakte und Bitleitungen erzeugt (nicht dargestellt) .
In einem fünften Ausführungsbeispiel ist ein fünftes Substrat 4S vorgesehen, daß dem ersten Substrat S des ersten Ausführungsbeispiels entspricht. Entsprechend dem vierten Ausführungsbeispiel werden Isolationsgräben 4GI erzeugt, mit dem Unterschied, daß die Isolationsgräben 4GI ca. 150nm breit sind (siehe Figur 9c) .
Wie im vierten Ausführungsbeispiel werden die Isolationsgräben 4GI mit Isolationen 4IS gefüllt.
Anschließend wird eine streifenförmige Maske 4Ma aus Fotolack erzeugt, deren Streifen ca. 150nm breit sind, einen Abstand von ca. 150nm voneinander aufweisen und parallel zur y-Achse y verlaufen (siehe Figur 9c) . Mit Hilfe der Maske 4Ma wird das fünfte Substrat 4S selektiv zu den Isolationen 4IS geätzt, so daß zwischen den Isolationsgräben 4GI Vertiefungen 4V erzeugt werden, die einen quadratischen horizontalen Querschnitt mit einer Seitenlänge von ca. 150nm aufweisen. Entlang der x-Achse x zueinander benachbarte Vertiefungen 4V bilden eine Zeile. Zueinander benachbarte Zeilen sind so angeordnet, daß entlang der y-Achse y zueinander benachbarte Speicherzellen Spalten bilden (siehe Figur 9c) .
Wie im vierten Ausführungsbeispiel werden eine Kondensatorelektrode 4E, ein Kondensatordielektrikum 4Ka, 4Kb und Speicherknoten 4Sp erzeugt. Anschließend werden wie im zweiten Ausführungsbeispiel isolierende Strukturen 41a, 41b, 41c, Wortleitungsgräben 4GW, ein Gatedielektrikum 4Gd, Wortleitungen 4W, Spacer 4C, eine isolierende Schicht 41, Kontakte 4K und Bitleitungen 4B erzeugt (siehe Figuren 9a und 9b) .
Eine dadurch erzeugte DRAM-Zellenanordnung weist Speicherzellen mit einem Platzbedarf von nur 4 F2 auf.
In einem sechsten Ausführungsbeispiel ist ein sechstes
Substrat 5S aus monokristallinem n-dotiertem Silizium mit einer Dotierstoffkonzentration von ca. 1015 cm-3 vorgesehen. Durch Implantation mit p-dotierenden Ionen wird eine ca. 500nm dicke erste Schicht a erzeugt, die eine Dotierstoffkonzentration von ca. 1018 cm-3 aufweist. Durch
Epitaxie wird auf der ersten Schicht a eine ca. 200 nm dicke n-dotierte zweite Schicht b erzeugt, die eine Dotierstoffkonzentration von ca. 5 * 1018 cm"3 aufweist. Auf der zweiten Schicht b wird durch Epitaxie eine ca. 300 nm dicke p-dotierte dritte Schicht c erzeugt, die eine
Dotierstoffkonzentration von ca. 1018 cm-3 aufweist (siehe Figur 10a) .
Anschließend werden entsprechend dem ersten Ausführungsbeispiel Vertiefungen 5V, eine
Kondensatorelektrode 5E, ein Kondensatordielektrikum 5Ka, 5Kb, Speicherknoten 5Sp, erste isolierende Strukturen 51a, Isolationsgräben mit Isolationen (nicht dargestellt) , obere Source/Drain-Gebiete 5SDo von Transistoren und Kanalgebiete 5KA der Transistoren erzeugt. Die oberen Source/Drain-Gebiete 5S/Do werden in oberen Teilen der dritten Schicht c erzeugt. Übrige Teile der dritten Schicht c bilden die Kanalgebiete 5KA.
Durch einen Temperschritt diffundiert Dotierstoff aus den
Speicherknoten 5Sp in die zweite Schicht b. Der Temperschritt wird mit einer kürzeren Dauer als der entsprechende Temperschritt im ersten Ausführungsbeispiel durchgeführt, so daß der Dotierstoff verschiedener Speicherknoten 5Sp nicht aufeinander treffen (siehe Figur 10b) . An ersten Flanken 5Fa der Vertiefungen 5V werden dadurch in der zweiten Schicht b hoch dotierte Teile 5S/Du von unteren Source/Drain-Gebiete der Transistoren erzeugt, die eine Dotierstoffkonzentration von ca. lθl9cm~3 aufweisen. Übrige Teile der zweiten Schicht b bilden niedrig dotierte Teile der unteren Source/Drain- Gebiete.
Entsprechend dem ersten Ausführungsbeispiel werden Wortleitungsgräben 5GW, zweite isolierende Strukturen 51b, ein Gatedielektrikum 5Gd, Wortleitungen 5W, dritte isolierende Strukturen 51c, vierte isolierende Strukturen 5Id, fünfte isolierende Strukturen 5Ie, eine isolierende
Schicht 51, Kontakte 5K und Bitleitungen 5B erzeugt (siehe Figur 10b) .
Eine dadurch erzeugte DRAM-Zellenanordnung weist im Vergleich zur DRAM-Zellenanordnung des ersten Ausführungsbeispiels geringere Leckströme auf, da die hoch dotierten Teile 5SDu der unteren Source/Drain-Gebiete nicht direkt an die Kanalgebiete 5KA oder an die erste Schicht a angrenzen. Im Gegensatz zum ersten Ausführungsbeispiel weist die DRAM- Zellenanordnung aufgrund der niedrig dotierten Teile der unteren Source/Drain-Gebiete weichere p-n-Übergänge auf.
Eine Kanallänge der Transistoren ist im Vergleich zum ersten Ausführungsbeispiel genauer einstellbar, da sie durch Epitaxie und durch die Implantationstiefe der oberen
Source/Drain-Gebiete 5S/Do bestimmt wird. Demgegenüber wird die Kanallänge im ersten Ausführungsbeispiel durch eine Ätztiefe verbunden mit Ausdiffusion und der Implantationstiefe der oberen Source/Drain-Gebiete S/Do bestimmt. In einem siebten Ausführungsbeispiel ist ein siebtes Substrat 6S vorgesehen, daß dem fünften Substrat 4S des fünften Ausführungsbeispiels entspricht. Entsprechend dem fünften Ausführungsbeispiel werden Isolationsgräben (nicht dargestellt) erzeugt und mit Isolationen (nicht dargestellt) gefüllt.
Zur Erzeugung einer ersten Schicht Nl aus Siliziumnitrid wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden. Wie im fünften Ausführungsbeispiel werden Vertiefungen 6V erzeugt, wobei zusätzlich die erste Schicht Nl aus Siliziumnitrid strukturiert wird (siehe Figur 11) .
Anschließend wird Siliziumnitrid in einer Dicke von ca. 4 nm abgeschieden. Darüber wird Fotolack in einer Dicke von ca. 500 nm aufgebracht und ca. 2 μm tief mit 02-Plas a rückgeätzt .
Durch Ätzen mit z. B. H3PO4 wird Siliziumnitrid in einer Dicke von ca. 4 nm abgetragen, so daß die erste Schicht Nl aus Siliziumnitrid erhalten bleibt, aber Siliziumnitrid von Flanken der Vertiefungen 6V, die oberhalb des Fotolacks liegen, freigelegt werden. Anschließend wird der Fotolack entfernt .
Durch thermische Oxidation entsteht zwischen einer Höhe H, die der zweiten Höhe H des ersten Ausführungsbeispiels entspricht, und einer Oberfläche 6f des siebten Substrats 6S ein zweiter Teil 6Kb eines Kondensatordielektrikums. Das Siliziumnitrid unterhalb der Höhe H wird dabei aufoxidiert und bildet einen ersten Teil 6Ka des Kondensatordielektrikums (siehe Figur 11) .
Entsprechend dem fünften Ausführungsbeispiel werden eine Kondensatorelektrode 6E, Speicherknoten 6Sp, erste isolierende Strukturen 61a, obere Source/Drain-Gebiete 6SD0, Kanalgebiete 6KA und untere Source/Drain-Gebiete 6SDu erzeugt (siehe Figur 11) .
In einem TEOS-Verfahren wird eine ca. 10 nm dicke Schicht 0' aus S1O2 erzeugt (siehe Figur 11). Darüber wird eine ca. 3 nm dicke zweite Schicht N2 aus Siliziumnitrid erzeugt.
Mit Hilfe einer streifenförmigen Maske (nicht dargestellt) , die der dritten Maske Mc des ersten Ausfuhrungsbeispiels entspricht, wird die zweite Schicht N2 aus Siliziumnitrid strukturiert. Die zweite Schicht N2 aus Siliziumnitrid bedeckt Bereiche über erste Flanken 6Fa der Vertiefungen δV.Die Schicht 0' aus S1O2 wirkt als Atzstop. Anschließend wird die Maske entfernt.
Durch Atzen von S1O2 und Silizium werden Wortleitungsgräben 6GW erzeugt. Die Schicht 0' wird dabei strukturiert. Aufgrund der ersten Schicht Nl aus Siliziumnitrid und der zweiten Schicht N2 aus Siliziumnitrid, die als Maske wirken, weisen die Wortleitungsgräben 6GW eine Breite von nur ca. 75nm auf. Die Wortleitungsgräben 6GW teilen mit den Vertiefungen 6V Teile von zweiten, den ersten Flanken 6Fa gegenüberliegende Flanken 6Fb der Vertiefungen 6V (siehe Figur 11) . Die Ausdehnung des siebten Substrats 6S senkrecht zur Kanalebene wird durch die Lithographie definiert und betragt F = 150nm, wobei F die minimale, in der verwendeten Technologie herstellbare Strukturgroße ist.
Wie im fünften Ausfuhrungsbeispiel werden zweite isolierende Strukturen 61b, ein Gatedielektrikum 6Gd, Wortleitungen 6W und dritte isolierende Strukturen 61c erzeugt (siehe Figur 12) .
Zur Erzeugung von Spacern 6C, die die Wortleitungen 6W abkapseln, wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und mit z. B. C2Fg + O2 ca. 50 nm weit ruckgeatzt. Dabei werden Teile der ersten Schicht Nl aus Siliziumnitrid und der zweiten Schicht N2 aus Siliziumnitrid entfernt (siehe Figur 12) .
Anschließend werden wie im fünften Ausführungsbeispiel eine isolierende Schicht 61, Kontakte 6K und Bitleitungen 6B erzeugt (siehe Figur 12) .
In einem achten Ausführungsbeispiel ist ein achtes Substrat 7S vorgesehen, daß dem siebten Substrat 6S des siebten Ausführungsbeispiels entspricht.
Wie im siebten Ausführungsbeispiel werden eine Schicht Nl' aus Siliziumnitrid, Vertiefungen 7V, eine
Kondensatorelektrode 7E, ein Kondensatordielektrikum 7Ka, 7Kb, Speicherknoten 7Sp, erste isolierende Strukturen 71a, obere Source/Drain-Gebiete 7SDo, Kanalgebiete 7KA, untere Source/Drain-Gebiete 7SDu und Isolationsgräben mit Isolationen (nicht dargestellt) erzeugt (siehe Figur 13) .
Mit Hilfe der Schicht Nl' aus Siliziumnitrid werden die ersten isolierenden Strukturen 71a in den Vertiefungen 7V sowie Teile der Isolation (nicht dargestellt) entfernt, so daß quer zu den Isolationsgräben (nicht dargestellt) Wortleitungsgräben 7GW verlaufen, die die Vertiefungen 7V kreuzen. Die Wortleitungsgräben 7GW werden durch Spacer 7C verengt, indem Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt wird (siehe Figur 14).
Mit Hilfe einer Maske aus Fotolack, die der dritten Maske Mc des ersten Ausführungsbeispiels entspricht, werden diejenigen Spacer 7C entfernt, die an erste Flanken 7Fa der Vertiefungen 7V angrenzen (siehe Figur 14). Die Wortleitungsgräben 7GW werden folglich wieder erweitert und teilen mit den Vertiefungen 7V Teile von zweiten, den ersten Flanken 7Fa gegenüberliegenden Flanken 7Fb der Vertiefungen 7V. Durch eine anisotrope Ätzung selektiv zu Siliziumnitrid mit z. B. C2Fg + O2 wird ca. 400 nm tief geätzt, so daß die Wortleitungsgräben 7GW vertieft werden und bis ca. 800nm unterhalb einer Oberfläche 7f des achten Substrats 7S reichen.
Wie im dritten Ausführungsbeispiel werden zweite isolierende Strukturen 71b, ein Gatedielektrikum 7Gd und Wortleitungen 7W erzeugt (siehe Figur 14).
Nach Erzeugung der Wortleitungen 7W werden die Spacer 7C und die Schicht Nl' aus Siliziumnitrid entfernt. Durch Abscheiden von Siθ2 in einer Dicke von ca. 200nm und chemischmechanischem Polieren, bis die Oberfläche 7f freigelegt wird, werden dritte isolierende Strukturen 71c erzeugt, die an die Wortleitungen 7W angrenzen und sie bedecken (siehe Figur 14).
Wie im siebten Ausführungsbeispiel werden eine isolierende Schicht 71, Kontakte 7K und Bitleitungen 7B erzeugt (siehe Figur 15) .
In einem neunten Ausführungsbeispiel ist ein größtenteils n- dotiertes neuntes Substrat 8S vorgesehen, das eine ca. 1,2 μm dicke p-dotierte Schicht 8P umfaßt, die eine Dotierstoffkonzentration von ca. 1018 cm"3 aufweist.
Auf einer Oberfläche 8f des neunten Substrats 8S wird Siθ2 in einer Dicke von ca. 300nm abgeschieden. Zur Erzeugung einer Maske 8M aus Siθ2 wird mit Hilfe einer ersten Fotolackmaske (nicht dargestellt) das Siθ2 mit z. B. CHF3 + O2 strukturiert, bis die Oberfläche 8f freigelegt wird. Eine Aufsicht auf- die Maske 8M entspricht einer Aufsicht auf die Vertiefungen V des ersten Ausführungsbeispiels mit dem Unterschied, daß ein Abstand zwischen entlang der x-Achse x zueinander benachbarten Teilen der Maske 8M ca. 150nm beträgt. Ein zur y-Achse y paralleler Abstand zwischen einem Teil der Maske 8M einer Zeile und einem Teil der Maske 8M einer übernächsten Zeile beträgt ca. 450nm.
Anschließend wird die erste Fotolackmaske entfernt. Zur Erzeugung von ersten Spacern 8C1 wird Siliziumnitrid in einer Dicke von ca. 70nm abgeschieden und ca. 100 nm tief rückgeätzt. Die ersten Spacer 8C1 grenzen an Flanken der Maske 8M an. Obere Teile der Flanken der Maske 8M liegen frei (siehe Figuren 16a bis 16c) .
Durch Ätzen von Silizium selektiv zu Siliziumnitrid und Siθ2 mit z. B. HBr + HF werden zwischen den ersten Spacern 8C1 ca. 120nm tiefe Gräben G geätzt (siehe Figuren 16a bis 16c) .
Zur Erzeugung von ersten isolierenden Strukturen 81a wird Siθ2 in einer Dicke von ca. lOnm abgeschieden und ca. lOn tief isotrop mit z. B. HF geätzt, so daß zwischen entlang der x-Achse x zueinander benachbarte Teile der Maske 8M in den Gräben G die ersten isolierenden Strukturen 81a erzeugt werden (siehe Figur 17a).
Zur Erzeugung einer zweiten isolierenden Struktur 81b wird Siliziumnitrid in einer Dicke von ca. 200 nm abgeschieden und mit z. B. C2F5 + O2 ca. 200 nm tief rückgeätzt. Die zweite isolierende Struktur 81b bedeckt die Spacer 8C1 und die ersten isolierenden Strukturen 81a und füllt Teile der Gräben G auf (siehe Figuren 17a und 17b) .
Anschließend wird die Maske 8M durch Ätzen mit z. B. CHF3 + O2 selektiv zu Siliziumnitrid entfernt. Durch Ätzen von
Silizium mit z. B. HBr + HF werden ca. 10 μm tiefe erste Vertiefungen 8V erzeugt. Die zweite isolierende Struktur 81b dient dabei als Maske (siehe Figuren 18a und 18b) .
Entsprechend dem ersten Ausführungsbeispiel werden eine
Kondensatorelektrode 8E, ein Kondensatordielektrikum 8Ka, 8Kb und Speicherknoten 8Sp erzeugt (siehe Figuren 18a und 18b) . Zur Erzeugung von dritten isolierenden Strukturen 81c wird Siθ2 in einer Dicke von ca. 200 nm abgeschieden und ca. 550nm tief rückgeätzt. Die dritten isolierenden Strukturen 81c sind in den ersten Vertiefungen 8V auf den Speicherknoten 8Sp angeordnet und reichen bis zu einer Höhe von ca. 50nm unterhalb einer Oberfläche 8f des neunten Substrats 8S (siehe Figuren 18a und 18b) .
Zur Erzeugung von zweiten Spacern 8C2 wird Siliziumnitrid in einer Dicke von ca. 20 nm abgeschieden und rückgeätzt. Die zweiten Spacer 8C2 sind in den ersten Vertiefungen 8V angeordnet (siehe Figuren 18a und 18b) .
Anschließend werden die dritten isolierenden Strukturen 81c vergrößert, indem Siθ2 in einer Dicke von ca. 200 nm abgeschieden wird und durch chemisch-mechanisches Polieren zusammen mit dem Siliziumnitrid planarisiert wird, bis die Oberfläche 8f freigelegt wird (siehe Figuren 18a und 18b) . Dabei werden die ersten Spacer 8C1, obere Teile der ersten isolierenden Strukturen 81a, obere Teile der zweiten Spacer 8C2 und die zweite isolierende Struktur 81b entfernt (siehe Figuren 19a und 19b) .
Mit Hilfe einer zweiten Fotolackmaske (nicht dargestellt) werden durch Ätzen mit NF3 + Ar ca. 900 nm tiefe Isolationsgräben 8GI erzeugt, die wie die Isolationsgräben GI des ersten Ausführungsbeispiels angeordnet sind (siehe Figur 19b) . Wie im ersten Ausführungsbeispiel werden in den Isolationsgräben 8GI Isolationen 8IS erzeugt, sowie durch Implantation bzw. Ausdiffusion obere Source/Drain-Gebiete 8SD0 und untere Source/Drain-Gebiete 8SDu von Transistoren erzeugt (siehe Figur 19a und 19b) . Teile der p-dotierten Schicht 8P, die zwischen den oberen Source/Drain-Gebieten SDo und den unteren Source/Drain-Gebieten SDu angeordnet sind, dienen als Kanalgebiete 8KA der Transistoren. Durch eine thermische Oxidation werden auf den oberen Source/Drain-Gebieten 8SD0 vierte isolierende Strukturen 8Id erzeugt (siehe Figuren 19a und 19b) .
Mit Hilfe einer dritten Fotolackmaske (nicht dargestellt) , die der dritten Maske Mc des ersten Ausführungsbeispiels entspricht, wird Siliziumnitrid mit z. B. C2Fg + O2 selektiv zu Siθ2 geätzt, so daß die zweiten Spacer 8C2, die an ersten Flanken 8Fa der ersten Vertiefungen 8V angeordnet sind, entfernt werden (siehe Figur 19a) .
Anschließend wird Silizium selektiv zu Siliziumnitrid und Siθ2 ca. 100 nm tief isotrop geätzt, so daß Aussparungen A im neunten Substrat 8S erzeugt werden, die an die ersten Flanken 8Fa der ersten Vertiefungen 8V angrenzen (siehe Figur 19a) .
Die Aussparungen A im neunten Substrat 8S sind entlang der x- Achse x ca. 70nm breit, da die dritten isolierenden Strukturen 81c und die ersten isolierenden Strukturen 81a als Ätzstop wirken. Die Ausbildung entsprechender Aussparungen im neunten Substrat 8S an zweiten, den ersten Flanken 8Fa der ersten Vertiefungen 8V gegenüberliegende Flanken 8Fb der ersten Vertiefungen 8V wird durch die übrigbleibenden zweiten Spacer 8C2 und die vierten isolierenden Strukturen verhindert.
Anschließend wird die dritte Fotolackmaske entfernt. Durch ca. 20nm tiefes Rückätzen von Siθ2 werden die vierten isolierenden Strukturen 8Id entfernt. Die übrigbleibenden zweiten Spacer 8C2 werden mit z. B. H3PO4 entfernt.
Zur Erzeugung von fünften isolierenden Strukturen 8Ie wird Siθ2 in einer Dicke von ca. 200 nm abgeschieden und durch chemisch mechanisches Polieren planarisiert, bis die Oberfläche 8f freigelegt wird (siehe Figur 20a) . Die fünften isolierenden Strukturen 8Ie füllen die Aussparungen A im neunten Substrat 8S. Durch Rückätzen von Siθ2 selektiv zu Silizium werden die Isolationen 8IS, die ersten isolierenden Strukturen 81a, die dritten isolierenden Strukturen 81c und die fünften isolierenden Strukturen 8Ie in einer Dicke von ca. 80 nm abgetragen und durch eine weitere Maske 8M' ersetzt, indem Siliziumnitrid in einer Dicke von ca. 200 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis die Oberfläche 8f freigelegt wird (siehe Figuren 20a und 20b) .
Mit Hilfe der weiteren Maske 8M' werden durch Ätzen von Silizium selektiv zu Siliziumnitrid mit z. B. C2F2 + O2 außerhalb der ersten Vertiefungen 8V zweite Vertiefungen 8V erzeugt (siehe Figuren 21a und 21b) . Die zweiten Vertiefungen 8V grenzen an die zweiten Flanken 8Fb der ersten
Vertiefungen 8V an. Die Junctiontiefe der Transistoren beträgt 80nm und wird durch die weitere Maske 8M' und folglich letzten Endes durch die ersten isolierenden Strukturen 81a bestimmt. Im Gegensatz zu den anderen Ausführungsbeispielen weist das Kondensatordielektrikum 8Ka, 8Kb an den zweiten Flanken 8Fb der ersten Vertiefungen 8V weitere Aussparungen auf, die von den zweiten Vertiefungen 8V nicht überlagert werden.
Auf Böden der zweiten Vertiefungen 8V werden sechste isolierende Strukturen 8If erzeugt, indem Siθ2 in einer Dicke von ca. 200 nm abgeschieden und ca. 600 nm tief rückgeätzt wird (siehe Figuren 21a und 21b) .
Durch Ätzen von Siliziumnitrid mit z. B. C2F5 + O2 wird die weitere Maske 8M' entfernt.
Zur Erzeugung eines ca. 4 nm dicken Gatedielektrikums 8Gd wird eine thermische Oxidation durchgeführt (siehe Figur 21a) . Anschließend wird in situ n-dotiertes Polysilizium in einer Dicke von ca. 100 nm abgeschieden, so daß die zweiten Vertiefungen 8V gefüllt werden. Darüber wird Wolframnitrid in einer Dicke von ca. 20 nm abgeschieden. Darüber wird Wolfram in einer Dicke von ca. 100 nm abgeschieden. Darüber wird Siliziumnitrid in einer Dicke von ca. 100 nm abgeschieden. Zur Erzeugung von Wortleitungen 8W, die von siebten isolierenden Strukturen 81g bedeckt werden, wird mit Hilfe einer streifenförmigen Fotolackmaske (nicht dargestellt) , die mit der entsprechenden Fotolackmaske aus dem zweiten Ausführungsbeispiel übereinstimmt, Siliziumnitrid, Wolfram, Wolframnitrid und Polysilizium strukturiert (siehe Figuren 21a und 21b) .
Zum Abkapseln der Wortleitungen 8W werden dritte Spacer 8C3 erzeugt, indem Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt wird.
Entsprechend dem zweiten Ausführungsbeispiel werden eine isolierende Schicht 81, Kontakte 8K und Bitleitungen 8B erzeugt (siehe Figuren 21a und 21b) .
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der Schichten, Strukturen, Vertiefungen und Masken an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Dotierstoffkonzentration und für die Wahl von Materialien.
Weist die DRAM-Zellenanordnung Open Bitleitungen auf, so kann die Wortleitung erzeugt werden, indem zunächst in situ dotiertes Polysilizium in einer Dicke abgeschieden wird, die die Wortleitungsgräben nicht auffüllt und anschließend ein Material mit einer höheren elektrischen Leitfähigkeit, z. B. Wolfram, abgeschieden wird, so daß die Wortleitungsgräben gefüllt werden. Das Wolfram und das Polysilizium können zusammen strukturiert werden und die Wortleitungen bilden. Statt durch Ausdiffusion von Dotierstoff aus den Speicherknoten zur Erzeugung der unteren Source/Drain-Gebiete können die unteren Source/Drain-Gebiete durch Strukturierung einer dotierten Schicht des Substrats erzeugt werden. Die dotierte Schicht sowie weitere Schichten, aus denen die Kanalgebiete und die oberen Source/Drain-Gebiete erzeugt werden, können durch Epitaxie erzeugt werden. Dasselbe gilt für die Kondensatorelektrode.
Die erste Schicht a, die zweite Schicht b und die dritte Schicht c des sechsten Ausführungsbeispiels können alternativ erzeugt werden, indem ausgehend vom sechsten Substrat 5S eine Implantation mit n-dotierenden Ionen mit einer solchen Energie durchgeführt wird, daß die zweite Schicht b als im sechsten Substrat 5S vergrabene Schicht in einer Tiefe zwischen 200 nm und 400 nm erzeugt wird. Durch eine Implantation mit p-dotierenden Ionen, bei der die Ionen bis zu einer Tiefe von ca. 1 μm in das sechste Substrat 5S dringen können, wird die erste Schicht a unterhalb der zweiten Schicht b und die dritte Schicht c oberhalb der zweiten Schicht b erzeugt. Die Implantationen können auch nach Erzeugung der Vertiefungen durchgeführt werden.
Merkmale der neun Ausfuhrungsbeispiele können miteinander kombiniert werden. So können das vierte und das sechste Ausfuhrungsbeispiel derart modifiziert werden, daß keine Folded Bitleitungen, sondern Open Bitleitungen erzeugt werden, die entweder, wie im zweiten Ausfuhrungsbeispiel, aus dem Substrat herausragen, oder, wie im dritten
Ausfuhrungsbeispiel, im Substrat vergraben sind. Das fünfte Ausfuhrungsbeispiel kann so modifiziert werden, daß die DRAM- Zellenanordnung folded Bitleitungen oder Open Bitleitungen mit vergrabenen Wortleitungen aufweist.

Claims

Patentansprüche
1. DRAM-Zellenanordnung,
- mit Speicherzellen, die jeweils mindestens einen vertikalen Transistor und einen Kondensator umfassen,
- bei der in einem Substrat (S) ein oberes Source/Drain- Gebiet (SDo) , ein Kanalgebiet (KA) und ein unteres Source/Drain-Gebiet (SDu) des Transistors übereinander angeordnet sind und jeweils sowohl an eine erste Flanke (Fa) einer ersten Vertiefung (V) als auch an eine zweite Vertiefung angrenzen,
- bei der mindestens ein Teil der ersten Flanke (Fa) der ersten Vertiefung (V) mit einem Kondensatordielektrikum (Ka, Kb) des Kondensators versehen ist, das im Bereich des unteren Source/Drain-Gebiets (SDu) eine Aussparung aufweist,
- bei der in der ersten Vertiefung (V) ein Speicherknoten
(Sp) des Kondensators angeordnet ist, der bei der Aussparung an das untere Source/Drain-Gebiet (SDu) angrenzt,
- bei der in der zweiten Vertiefung eine Gateelektrode des Transistors angeordnet ist,
- bei der die Speicherzellen mit Wortleitungen (W) und mit Bitleitungen (B) , die quer zu den Wortleitungen (W) verlaufen, verbunden sind.
2. DRAM-Zellenanordnung Anspruch 1,
- bei der ein Boden der zweiten Vertiefung tiefer als eine untere Kante der Aussparung liegt, - bei der die ersten Vertiefungen (V) und die zweiten
Vertiefungen der Speicherzellen derart angeordnet sind, daß die zweite Vertiefung einer ersten der Speicherzellen an den Speicherknoten (Sp) angrenzt, der in der ersten Vertiefung (V) einer zweiten der Speicherzellen angeordnet ist.
3. DRAM-Zellenanordnung nach Anspruch 2,
- bei der eine obere Fläche des Speicherknotens (Sp) eine obere Kante der Aussparung definiert,
- bei der auf dem Speicherknoten (Sp) eine isolierende Struktur (Ia) in der ersten Vertiefung (V) angeordnet ist.
4. DRAM-Zellenanordnung nach Anspruch 3,
- bei der die zweite Vertiefung der ersten Speicherzelle lateral versetzt bezüglich der ersten Vertiefung (V) der zweiten Speicherzelle ist, so daß die zweite Vertiefung der ersten Speicherzelle teilweise in der ersten Vertiefung (V) der zweiten Speicherzelle und teilweise im Substrat (S) angeordnet ist,
- bei der eine Breite der isolierenden Struktur (Ia) mindestens so groß ist, daß eine Ansteuerung des
Transistors der zweiten Speicherzelle durch eine an die isolierende Struktur (Ia) angrenzenden Gateelektrode und/oder Wortleitung (W) verhindert wird.
5. DRAM-Zellenanordnung nach Anspruch 2 oder 3,
- bei der die zweite Vertiefung (8V) der ersten Speicherzelle im Substrat (8S) und außerhalb der ersten Vertiefung (8V) der zweiten Speicherzelle angeordnet ist und an eine zweite, der ersten Flanke (8Fa) gegenüberliegende Flanke (8Fb) der ersten Vertiefung (8V) der zweiten Speicherzelle angrenzt,
- bei der das Kondensatordielektrikum (8Ka, 8Kb) an der zweiten Flanke (8Fa) der ersten Vertiefung (8V) der zweiten Speicherzelle eine weitere Aussparung aufweist, so daß die zweite Vertiefung (8V) der ersten Speicherzelle an den Speicherknoten (8Sρ) der zweiten Speicherzelle angrenzt.
6. DRAM-Zellenanordnung nach Anspruch 3,
- bei der die zweite Vertiefung der ersten Speicherzelle in der ersten Vertiefung (6V) der zweiten Speicherzelle angeordnet ist und mit der ersten Vertiefung (6V) der zweiten Speicherzelle einen Teil einer zweiten, der ersten Flanke gegenüberliegenden Flanke (6Fb) der ersten Vertiefung (6V) der zweiten Speicherzelle teilt,
- bei der eine Breite der isolierenden Struktur (61a) mindestens so groß ist, daß eine Ansteuerung des Transistors der zweiten Speicherzelle durch eine an die isolierende Struktur (61a) angrenzenden Gateelektrode und/oder Wortleitung (6W) verhindert wird.
7. DRAM-Zellenanordnung nach einem der Ansprüche 3 bis 6, - bei der das obere Source/Drain-Gebiet (SDo) , das
Kanalgebiet (KA) und das untere Source/Drain-Gebiet (SDu) des Transistors entlang der Richtung der Bitleitungen (B) zwischen der ersten Vertiefung (V) und der zweiten Vertiefung angeordnet sind, - bei der das obere Source/Drain-Gebiet (SDo) und mindestens ein Teil des Kanalgebiets (KA) entlang der Richtung der Wortleitungen (W) zwischen zwei Isolationen (IS) angeordnet sind, die mindestens teilweise im Substrat (S) angeordnet sind, - bei der die isolierende Struktur (Ia) entlang der Richtung der Wortleitungen (W) zwischen den zwei Isolationen (IS) angeordnet ist,
- bei der die zweite Vertiefung Teil eines Wortleitungsgrabens (GW) ist, der an die zwei Isolationen (IS) angrenzt,
- bei der die Gateelektrode des Transistors Teil einer der Wortleitungen (W) ist, die im Wortleitungsgräben (GW) angeordnet ist.
8. DRAM-Zellenanordnung nach Anspruch 7,
- bei der die Isolationen (IS) in Isolationsgräben (GI) angeordnet sind, die quer zum Wortleitungsgräben (GW) verlaufen,
- bei der Böden der Isolationsgräben (GI) tiefer als eine untere Kante des unteren Source/Drain-Gebiets (SDu) liegen,
- bei der der Wortleitungsgräben (GW) flacher als die Isolationsgräben (GI) ist.
9. DRAM-Zellenanordnung nach Anspruch 7 oder 8,
- mit folded Bitleitungen (B) ,
- bei der im Wortleitungsgräben (GW) zwei der Wortleitungen (W) angeordnet sind,
- bei der die Wortleitungen (W) spacerförmig sind.
10. DRAM-Zellenanordnung nach einem der Ansprüche 7 bis 9,
- bei der im Wortleitungsgräben (IGW) eine einzige Wortleitung (IW) angeordnet ist.
11. DRAM-Zellenanordnung nach Anspruch 10,
- bei der die Wortleitung (IW) aus dem Wortleitungsgräben (IGW) herausragt.
12. DRAM-Zellenanordnung nach einem der Ansprüche 7 bis 11,
- bei der die ersten Vertiefungen (V) so angeordnet sind, daß Speicherknoten (Sp) , die an den Wortleitungsgräben (GW) angrenzen, von zueinander benachbarten Speicherzellen alternierend an eine erste Flanke und an eine zweite Flanke des Wortleitungsgrabens (GW) angrenzen.
13. DRAM-Zellenanordnung nach Anspruch 10 oder 11,
- bei der die ersten Vertiefungen (4V) so angeordnet sind, daß Speicherknoten (4Sp) , die an den Wortleitungsgräben
(4GW) angrenzen, von zueinander benachbarten Speicherzellen an dieselbe Flanke des Wortleitungsgrabens (4GW) angrenzen.
14. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 13, - bei dem das untere Source/Drain-Gebiet einen hoch dotierten
Teil aufweist (8SDu), den ein niedrig dotierter Teil des unteren Source/Drain-Gebiets derart umgibt, daß der hoch dotierte Teil (8SDu) des unteren Source/Drain-Gebiets nicht an das Substrat (8S) und nicht an das Kanalgebiet (8KA) angrenzt.
15. Verfahren zur Herstellung einer DRAM-Zellenanordnung,
- bei dem Speicherzellen erzeugt werden, die jeweils einen vertikalen Transistor und einen Kondensator aufweisen,
- bei dem als Teile des Transistors in einem Substrat (S) ein unteres Source/Drain-Gebiet (SDu) , ein Kanalgebiet (KA) und ein oberes Source/Drain-Gebiet (SDo) erzeugt werden, so daß sie übereinander angeordnet sind,
- bei dem im Substrat (S) eine erste Vertiefung (V) erzeugt wird, die mit einer ersten Flanke (Fa) an das untere Source/Drain-Gebiet (SDu) , das Kanalgebiet (KA) und das obere Source/Drain-Gebiet (SDo) angrenzt,
- bei dem die erste Vertiefung (V) mit einem Kondensatordielektrikum (Ka, Kb) des Kondensators versehen wird, - bei dem das Kondensatordielektrikum (Ka, Kb) an der ersten Flanke (Fa) der ersten Vertiefung (V) im Bereich des unteren Source/Drain-Gebiets (SDu) mit einer Aussparung versehen wird,
- bei dem in der ersten Vertiefung (V) ein Speicherknoten (Sp) des Kondensators erzeugt wird, der bei der Aussparung an das untere Source/Drain-Gebiet (SDu) angrenzt,
- bei dem eine zweite Vertiefung erzeugt wird, die an das obere Source/Drain-Gebiet (SDo) , das Kanalgebiet (KA) und das untere Source/Drain-Gebiet (SDu) angrenzt, - bei dem in der zweiten Vertiefung eine Gateelektrode des Transistors erzeugt wird,
- bei dem Wortleitungen (W) und Bitleitungen (B) , die quer zu den Wortleitungen (W) verlaufen, erzeugt und mit den Speicherzellen verbunden werden.
16. Verfahren nach Anspruch 15,
- bei dem die zweite Vertiefung so erzeugt wird, daß ihr Boden tiefer als eine untere Kante der Aussparung liegt,
- bei dem die Speicherzellen so erzeugt werden, daß die zweite Vertiefung einer ersten der Speicherzellen an den
Speicherknoten (Sp) angrenzt, der in der ersten Vertiefung (V) einer zweiten der Speicherzellen angeordnet ist.
17. Verfahren nach Anspruch 16
- bei dem der Speicherknoten (Sp) so erzeugt wird, daß eine obere Fläche des Speicherknotens (Sp) eine obere Kante der Aussparung definiert,
- bei dem auf dem Speicherknoten (Sp) eine isolierende Struktur (Ia) in der ersten Vertiefung (V) erzeugt wird.
18. Verfahren nach Anspruch 16 oder 17, - bei dem mindestens das Kanalgebiet (KA) und das untere Source/Drain-Gebiet (SDu) des Transistors der ersten Speicherzelle so erzeugt werden, daß sie vor Erzeugung der zweiten Vertiefung (V) der ersten Speicherzelle an die erste Vertiefung (V) der ersten Speicherzelle und an die erste Vertiefung (V) der zweiten Speicherzelle angrenzen,
- bei dem nach Erzeugung des Kondensatordielektrikums (Ka, Kb) leitendes Material abgeschieden wird,
- bei dem nach dem Abscheiden des leitenden Materials eine Maske (Mc) erzeugt wird, die über den ersten Flanken der ersten Vertiefungen angeordnet ist und die Bereiche über zweiten Flanken (Fb) der ersten Vertiefungen (V) , die den ersten Flanken (Fa) gegenüberliegen, nicht bedeckt,
- bei dem die zweiten Vertiefungen mit Hilfe der Maske (Mc) erzeugt werden, wobei mindestens sowohl das Substrat (S) als auch das leitende Material geätzt werden, so daß die zweite Vertiefung der ersten Speicherzelle teilweise in der ersten Vertiefung (V) der zweiten Speicherzelle und teilweise im Substrat (S) angeordnet ist,
- bei dem der Speicherknoten (Sp) aus dem leitenden Material erzeugt wird.
19. Verfahren nach Anspruch 17,
- bei dem zur Erzeugung der ersten Vertiefung (8V) eine Maske
(8M) erzeugt wird, - bei dem mindestens das Kanalgebiet (8KA) und das untere Source/Drain-Gebiet (8SDu) des Transistors der ersten Speicherzelle so erzeugt werden, daß sie vor Erzeugung der zweiten Vertiefung (8V) der ersten Speicherzelle an die erste Vertiefung (8V) der ersten Speicherzelle und an die erste Vertiefung (8V) der zweiten Speicherzelle angrenzen,
- bei dem im Kondensatordielektrikum (8Ka, 8Kb) an einer zweiten Flanke (8Fb) der ersten Vertiefung (8V) der zweiten Speicherzelle, die der ersten Flanke (8Fa) dieser ersten Vertiefung (8V) gegenüberliegt, eine weitere Aussparung erzeugt wird,
- bei dem nach Erzeugung des Speicherknotens (8Sp) eine weitere Maske (8M') erzeugt wird, die über den ersten
Flanken (8Fa) der ersten Vertiefungen (8V) angeordnet ist,
- bei dem die zweiten Vertiefungen (8V) mit Hilfe der weiteren Maske (8M') erzeugt werden, so daß die zweite Vertiefung (8V) der ersten Speicherzelle im Substrat (8S) angeordnet ist und an die zweite Flanke (8Fb) der ersten Vertiefung (8V) der zweiten Speicherzelle angrenzt.
20. Verfahren nach Anspruch 19,
- bei dem die Maske (8M) die zu erzeugenden ersten Vertiefungen (8V) bedeckt,
- bei dem zwischen den zu erzeugenden ersten Vertiefungen (8V) Gräben (G) erzeugt werden, indem an Flanken der Maske (8M) Spacer (8C1) erzeugt werden und das Substrat (8S) selektiv zur Maske (8M) und zu den Spacern (8C1) geätzt wird,
- bei dem die Gräben (G) mit isolierendem Material gefüllt werden,
- bei dem Material abgeschieden und rückgeätzt wird, so daß das Material zwischen Teilen der Maske (8M) angeordnet ist, - bei dem die Maske (8M) selektiv zum Material entfernt wird und die ersten Vertiefungen (8V) erzeugt werden, indem das Substrat .(-8S) selektiv zum Material geätzt wird,
- bei dem das Substrat (8S) mit isolierendem Material bedeckt wird, - bei dem ein Teil des Substrats (8S) , der an die erste Flanke (8Fa) der ersten Vertiefung (8V) der ersten Speicherzelle angrenzt, freigelegt wird, - bei dem das Substrat (8S) isotrop geätzt wird, und der mit isolierendem Material gefüllte Graben (G) als seitlicher Ätzstop wirkt, so daß im Substrat (8S) eine Aussparung (A) erzeugt wird, die an die erste Flanke (8Fa) der ersten Vertiefung (8V) der ersten Speicherzelle angrenzt,
- bei dem die Aussparung (A) im Substrat (8S) mit isolierendem Material gefüllt wird,
- bei dem das isolierende Material und die isolierende Struktur (81c) teilweise durch die weitere Maske ersetzt werden, indem das isolierende Material und die isolierende Struktur (81c) rückgeätzt werden und Material abgeschieden und planarisiert wird, bis ein Teil des Substrats (8S) freigelegt wird, der an die zweite Flanke (8Fb) der ersten Vertiefung (8V) der zweiten Speicherzelle und an den Graben (G) angrenzt.
21. Verfahren nach Anspruch 17,
- bei dem mindestens das Kanalgebiet (6KA) und das untere Source/Drain-Gebiet (6SDu) des Transistors der ersten Speicherzelle so erzeugt werden, daß sie vor Erzeugung der zweiten Vertiefung der ersten Speicherzelle an die erste Vertiefung (6V) der ersten Speicherzelle und an die erste Vertiefung (6V) der zweiten Speicherzelle angrenzen,
- bei dem nach Erzeugung des Kondensatordielektrikums (6Ka, 6Kb) leitendes Material abgeschieden und rückgeätzt wird,
- bei dem die zweiten Vertiefungen so erzeugt werden, daß die zweite Vertiefung der ersten Speicherzelle in der ersten Vertiefung (6V) der zweiten Speicherzelle angeordnet ist und mit der ersten Vertiefung (6V) der zweiten Speicherzelle einen Teil der zweiten Flanke (6Fb) der ersten Vertiefung (6V) der zweiten Speicherzelle teilt,
- bei dem der Speicherknoten (6Sp) aus dem leitenden Material erzeugt wird.
22. Verfahren nach Anspruch 21,
- bei dem eine erste Schicht (Nl) auf dem Substrat (6S) entsprechend den ersten Vertiefungen (6V) strukturiert wird, - bei dem nach Erzeugung der isolierenden Struktur (61a) eine zweite Schicht (N2) aufgebracht und strukturiert wird, so daß sie über den ersten Flanken (6Fa) der ersten Vertiefungen (6V) angeordnet ist und die Bereiche über zweiten, den ersten Flanken (6Fa) gegenüberliegenden Flanken (6Fb) der ersten Vertiefungen (6V) nicht bedeckt,
- bei dem bei der Erzeugung der zweiten Vertiefungen die erste Schicht (Nl) und die zweite Schicht (N2) als Maske wirken.
23. Verfahren nach Anspruch 21,
- bei dem eine Schicht (Nl' ) auf dem Substrat (7S) entsprechend den ersten Vertiefungen (7V) strukturiert wird,
- bei dem an der ersten Flanke (7Fa) der ersten Vertiefung (7V) ein Spacer (7C) erzeugt wird,
- bei dem die zweite Vertiefung erzeugt wird, indem selektiv zur Schicht (Nl' ) und dem Spacer (7C) geätzt wird.
24. Verfahren nach einem der Ansprüche 15 bis 23, - bei dem die erste Vertiefung (V) und die zweite Vertiefung so erzeugt werden, daß in Richtung der Bitleitungen (B) zwischen ihnen das obere Source/Drain-Gebiet (SDo) , das Kanalgebiet (KA) und das untere Source/Drain-Gebiet (SDu) des Transistors angeordnet sind, - bei dem nach Erzeugung des Kondensatordielektrikums (Ka, Kb) leitendes Material abgeschieden wird,
- bei dem nach Abscheiden des leitenden Materials Isolationsgräben (GI) erzeugt werden, die im wesentlichen parallel zueinander und zu den Bitleitungen (B) verlaufen, - bei dem die erste Vertiefung (V) von zwei der
Isolationsgräben (GI), die zueinander benachbart sind, angeschnitten wird, - bei dem die Isolationsgräben (GI) mit Isolationen gefüllt werden,
- bei dem die zweiten Vertiefungen der Speicherzellen als Teile von im wesentlichen parallel zueinander verlaufenden Wortleitungsgräben (GW) erzeugt werden, die quer zu den Isolationsgräben (GI) verlaufen,
- bei dem zur Erzeugung der Wortleitungsgräben (GW) mindestens die Isolationen (IS) in den Isolationsgräben
(GI) und das Substrat (S) geätzt werden, - bei dem die Gateelektroden der Transistoren der
Speicherzellen als Teile der Wortleitungen (W) erzeugt werden, die in den Wortleitungsgräben (GW) angeordnet sind,
- bei dem aus dem leitenden Material der Speicherknoten (Sp) erzeugt wird.
25. Verfahren nach einem der Ansprüche 15 bis 23,
- bei dem im wesentlichen parallel zueinander verlaufende Isolationsgräben (4GI) erzeugt und mit Isolationen (4IS) gefüllt werden, - bei dem die ersten Vertiefungen (4V) der Speicherzellen zwischen den Isolationsgräben (4GI) so erzeugt werden, daß die erste Vertiefung (4V) an zwei zueinander benachbarte Isolationsgräben (4GI) angrenzt,
- bei dem die zweiten Vertiefungen der Speicherzellen als Teile von im wesentlichen parallel zueinander verlaufenden Wortleitungsgräben (4GW) erzeugt werden, die quer zu den Isolationsgräben (4GI) verlaufen, so daß das obere Source/Drain-Gebiet (4SDo) , das Kanalgebiet (4KA) und das untere Source/Drain-Gebiet (4SDu) des Transistors zwischen der zweiten Vertiefung und der ersten Vertiefung (4V) angeordnet sind,
- bei dem die Gateelektroden der Transistoren der Speicherzellen als Teile der Wortleitungen (4W) erzeugt werden, die in den Wortleitungsgräben (4GW) angeordnet sind.
26. Verfahren nach Anspruch 24 oder 25,
- bei dem die Isolationsgräben (GI) so erzeugt werden, daß deren Böden tiefer als das untere Source/Drain-Gebiet (SDu) liegen, - bei dem die Wortleitungsgräben (GW) so erzeugt werden, daß sie flacher als die Isolationsgräben (GI) sind.
27. Verfahren nach einem der Ansprüche 15 bis 26,
- bei dem in den Wortleitungsgräben (IGW) jeweils eine einzige der Wortleitungen (IW) erzeugt wird.
28. Verfahren nach Anspruch 27,
- bei dem zur Erzeugung der Wortleitungen (IW) Material abgeschieden und strukturiert wird, so daß die Wortleitungen (IW) aus den Wortleitungsgräben (IGW) herausragen.
29. Verfahren nach einem der Ansprüche 24 bis 28,
- bei dem Speicherzellen so erzeugt werden, daß Speicherknoten (Sp) , die an einen der Wortleitungsgräben
(GW) angrenzen, von zueinander benachbarten Speicherzellen alternierend an eine erste Flanke und an eine zweite Flanke des Wortleitungsgrabens (GW) angrenzen.
30. Verfahren nach Anspruch 27 oder 28,
- bei dem die Speicherzellen so erzeugt werden, daß Speicherknoten (4Sp), die an einen der Wortleitungsgräben (4GW) angrenzen, von zueinander benachbarten Speicherzellen an dieselbe Flanke des Wortleitungsgrabens (4GW) angrenzen.
31. Verfahren nach einem der Ansprüche 15 bis 30,
- bei dem mindestens ein Teil des Kondensatordielektrikums
(Ka, Kb) nach Erzeugung der ersten Vertiefung (V) im wesentlichen konform abgeschieden wird, so daß Flächen der ersten Vertiefung (V) bedeckt werden, ohne daß dabei die erste Vertiefung (V) gefüllt wird, - bei dem die erste Vertiefung (V) mit leitendem Material gefüllt wird,
- bei dem das leitende Material bis zu einer oberen Höhe (o) rückgeätzt wird, - bei dem freiliegende Teile des Kondensatordielektrikums
(Ka, Kb) und Teile des Kondensatordielektrikums (Ka, Kb) , die zwischen der oberen Höhe und einer unteren Höhe (u) , die unterhalb der oberen Höhe (o) liegt, entfernt werden, so daß die Aussparung des Kondensatordielektrikums (Ka, Kb) zwischen der unteren Höhe (u) und der oberen Höhe (o) angeordnet ist,
- bei dem weiteres leitendes Material abgeschieden und bis zur oberen Höhe (o) rückgeätzt wird,
- bei dem zur Erzeugung des unteren Source/Drain-Gebiets (SDu) ein Temperschritt durchgeführt wird, bei dem im
Bereich der Aussparung Dotierstoff aus dem leitenden Material in das Substrat (S) diffundiert,
- bei dem aus dem leitenden Material der Speicherknoten (Sp) erzeugt wird.
32. Verfahren nach einem der Ansprüche 15 bis 31,
- bei dem ein niedrig dotierter Teil des unteren Source/Drain-Gebiets erzeugt wird, indem eine dotierte Schicht (b) durch die ersten Vertiefungen (8V) , die zweiten Vertiefungen (8V ) und die Isolationsgräben (8GI) strukturiert wird,
- bei dem ein hoch dotierter Teil (SDu) des unteren Source/Drain-Gebiets durch Ausdiffusion von Dotierstoff aus dem Speicherknoten (8Sp) erzeugt wird, so daß der niedrig dotierte Teil den hoch dotierten Teil (SDu) derart umgibt, daß der hoch dotierte Teil (SDu) nicht an das Substrat (8S) und nicht -an das Kanalgebiet (8KA) angrenzt.
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