DE102005036561B3

DE102005036561B3 - Verfahren zur Herstellung einer Verbindungsstruktur

Info

Publication number: DE102005036561B3
Application number: DE102005036561A
Authority: DE
Inventors: Lars Heineck; Martin Popp
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-08-03
Filing date: 2005-08-03
Publication date: 2007-02-08
Anticipated expiration: 2025-08-04
Also published as: TW200707710A; US20070032032A1; CN1913161A; US20070032033A1

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines Surface-Strap-Anschlusses zwischen einem Grabenkondensator und einem Auswahltransistor sowie auf einen entsprechenden Surface-Strap-Anschluss. DOLLAR A Das Verfahren umfasst das Bereitstellen eines Abdeckmaterials (17) auf der Oberfläche (10) eines Halbleiter-Substrats (1), in dem eine Vielzahl von Grabenkondensatoren (3) ausgebildet sind, auf dem Bereich der Substratoberfläche (10), in dem keine Grabenkondensatoren (3) ausgebildet sind. Anschließend wird eine undotierte Halbleiterschicht (4) aufgebracht, wobei die Halbleiterschicht (4) vertikale und horizontale Bereiche umfasst. Darauf folgend wird ein Schräg-Ionenimplantationsverfahren derartig durchgeführt, dass ein vertikaler Bereich (40) der Halbleiterschicht, an dem die Verbindungsstruktur (46) auszubilden ist, nicht dotiert wird. Nach Entfernen des undotierten Teils (40) der Halbleiterschicht, wobei das dotierte Halbleitermaterial (41) auf der Oberfläche der Abdeckschicht (17) verbleibt und ein Teil der Abdeckschicht (170), an dem die Verbindungsstruktur auszubilden ist, lateral freiliegt, wird der freiliegende Teil (170) der Abdeckschicht seitlich angeätzt, ein Teil der Substratoberfläche (10) wird freigelegt und der dotierte Teil der Halbleiterschicht (41) wird entfernt. Schließlich wird ein elektrisch leitendes Verbindungsmaterial (44) aufgebracht, so dass ein elektrischer Kontakt zwischen dem freigelegten Teil der Substratoberfläche (10) und der ...

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Verbindungsstruktur zwischen einem Grabenkondensator und einem Auswahltransistor.
Speicherzellen dynamischer Schreib-Lesespeicher mit wahlfreiem Zugriff (Dynamic Random Access Memory, DRAMs) umfassen in der Regel einen Speicherkondensator und einen Auswahltransistor. In dem Speicherkondensator wird eine Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe 0 oder 1 darstellt. Durch Ansteuerung des Auslese- bzw. Auswahltransistors über eine Wortleitung kann die in dem Speicherkondensator gespeicherte Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und Unterscheidbarkeit der ausgelesenen Information muss der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicherkondensators wird deshalb bei ca. 25 fF gesehen.
1 zeigt schematisch das Schaltbild einer DRAM-Speicherzelle 5 mit einem Speicherkondensator 3 und einem Auswahltransistor 16. Der Auswahltransistor 16 ist dabei vorzugsweise als selbstsperrender n-Kanal-Feldeffekttransistor (FET) ausgebildet und weist einen ersten n-dotierten Source-/Drain-Bereich 121 und einen zweiten n-dotierten Source-/Drain-Bereich 122 auf, zwischen denen ein aktiver schwach p-leitender Kanalbereich 14 angeordnet ist. Über dem Kanalbereich 14 ist eine Gate-Isolatorschicht 151 vorgesehen, über der eine Gate-Elektrode 15 angeordnet ist, mit der die Ladungsträgerdichte im Kanalbereich 14 beeinflusst werden kann.
Der erste Source-/Drain-Bereich 121 des Auswahltransistors 16 ist über einen Verbindungsbereich 46 mit der Speicherelektrode 31 des Plattenkondensators 3 verbunden. Eine Gegenelektrode 34 des Speicherkondensators wiederum ist an eine Kondensatorplatte 36 angeschlossen, die vorzugsweise allen Speicherkondensatoren einer DRAM-Speicherzellenanordnung gemeinsam ist. Zwischen Speicherelektrode 31 und Gegenelektrode 34 ist ein Kondensatordielektrikum 33 angeordnet.
Der zweite Source-/Drain-Bereich 122 des Auswahltransistors 16 ist über einen Bitleitungskontakt 53 mit einer Bitleitung 52 verbunden. Über die Bitleitung kann die im Speicherkondensator 3 in Form von Ladungen gespeicherte Information eingeschrieben und ausgelesen werden. Ein Einschreib- oder Auslesevorgang wird über eine Wortleitung 51 gesteuert, die mit der Gate-Elektrode 15 des Auswahltransistors 16 verbunden ist, wobei durch Anlegen einer Spannung ein Strom leitender Kanal im Kanalbereich 14 zwischen dem ersten Source-/Drain-Bereich 121 und dem zweiten Source-/Drain-Bereich 122 hergestellt wird. Um eine Aufladung des Halbleitersubstrats bei den Ein- und Ausschaltvorgängen des Transistors zu verhindern, ist weiterhin ein Substratanschluss 54 vorgesehen.
Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muss die benötigte Fläche der Eintransistor-Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muss die Mindestkapazität des Speicherkondensators erhalten bleiben.
Bis zur 1 MBit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente rea lisiert. Ab der 4 MBit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensionale Anordnung des Speicherkondensators erzielt. Eine Möglichkeit besteht darin, den Speicherkondensator in einem Graben zu realisieren. Als Elektroden des Speicherkondensators wirken in diesem Fall beispielsweise ein an die Wand des Grabens angrenzendes Diffusionsgebiet sowie eine dotierte Polysiliziumfüllung im Graben. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Durch Reduktion des Querschnitts des Grabens bei gleichzeitiger Erhöhung seiner Tiefe lässt sich die Packungsdichte weiter erhöhen.
Zur weiteren Verkleinerung der Speicherzellengröße wird insbesondere angestrebt, die lithographische Strukturgröße F zu verringern. F ist die minimale Linienbreite einer Strukturgröße, die mit der derzeit verwendeten Lithographie strukturiert werden kann. Insbesondere ist zur weiteren Verkleinerung der Speicherzellengröße erforderlich, die laterale Ausdehnung des Transistors so weit wie möglich zu reduzieren. Dadurch wird insbesondere die Länge des an die Gate-Elektrode angrenzenden Kanals 14 reduziert. Eine Verkürzung dieser Kanallänge führt jedoch zu einer Erhöhung von Leckströmen zwischen Speicherkondensator 3 und Bitleitung 52. Insgesamt wird eine verringerte Kanallänge zu einer Beeinträchtigung des Unterschwell-Leckstroms und daher der Retentionszeit, d.h. der Zeit, innerhalb derer eine Information wieder erkennbar in der Speicherzelle gespeichert werden kann, führen.

Zur Lösung der beschriebenen Probleme ist beispielsweise in der US-Patentschrift 5,945,707 vorgeschlagen worden, die Gate-Elektrode in einem in der Substratoberfläche ausgebildeten Graben anzuordnen, so dass der Kanal 14 vertikale und horizontale Komponenten im Bezug auf die Substratoberfläche aufweist. Dadurch kann bei gleichbleibendem Platzbedarf für den Auswahltransistor die effektive Kanallänge vergrößert werden, wodurch der Leckstrom verringert wird.

Der Anschluss der Speicherelektrode des Grabenkondensators 3 an den ersten Source-/Drain-Bereich des Auswahltransistors erfolgt üblicherweise über einen sogenannten Buried-Strap-Anschluss, der unterhalb der Substratoberfläche angeordnet ist. Um die mit einem Auswahltransistor, bei dem die Gate-Elektrode in einem Graben angeordnet ist, erzielten Vorteile besser ausnutzen zu können, ist es erforderlich, den Anschluss der Speicherelektrode des Grabenkondensators möglichst in der Nähe der Oberfläche des Substrats zu realisieren. Insbesondere ist ein sogenannter Surface-Strap-Anschluss wünschenswert, der oberhalb der Substratoberfläche ausgebildet ist. Derartige Anschlüsse sind in der Regel einseitig, also auf nur einer Seite des Grabenkondensators 3, ausgebildet. Durch das Bereitstellen eines Buried-Strap- oder Surface-Strap-Anschlusses findet somit in der Regel ein Symmetriebruch statt, denn nach Ausbilden dieses Anschlusses ist der Grabenkondensator nicht mehr symmetrisch bezüglich einer Achse, die senkrecht zu der Richtung der aktiven Gebiete beziehungsweise des Kanals 14 verläuft.

Ein Verfahren zur Herstellung eines Surface-Strap-Anschlusses sowie ein entsprechender Surface-Strap-Anschluss sind jeweils aus der US-Patentschrift 6,767,789 B1 sowie der US-Offenlegungsschrift US 2004/0251485 A1 bekannt.

Aus der DE 103 53269 B3 ist ein Verfahren zur Herstellung eines Buried Strap-Anschlusses bekannt, bei dem ein Schräg-Ionenimplantationsverfahren eingesetzt wird. Aus der DE 103 58599 B3 und der US 2004/250392 A1 sind weitere Verfahren zur Herstellung eines Buried Strap-Anschlusses bekannt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung einer Verbindungsstruktur zwischen einem Grabenkondensator und einem Auswahltransistor bereit zu stellen.

Gemäß der vorliegenden Erfindung wird die Aufgabe durch ein Verfahren zur Herstellung einer Verbindungsstruktur zwischen einer Speicherelektrode eines Grabenkondensators und einem Auswahltransistor mit den Schritten Bereitstellen einer Abdeckschicht auf der Oberfläche eines Halbleitersubstrats in dem eine Vielzahl von Grabenkondensatoren in in der Substratoberfläche ausgebildeten Kondensatorgräben ausgebildet sind, auf dem Bereich der Substratoberfläche, in dem keine Grabenkondensatoren ausgebildet sind, Aufbringen einer undotierten Halbleiterschicht, wobei die Halbleiterschicht vertikale und horizontale Bereiche umfasst, Durchführen eines Schräg-Ionenimplantationsverfahrens, das derartig durchgeführt wird, dass ein vertikaler Bereich der Halbleiterschicht, an dem die Verbindungsstruktur auszubilden ist, nicht dotiert wird, Entfernen des undotierten Teils der Halbleiterschicht, wobei das dotierte Halbleitermaterial auf der Oberfläche der Abdeckschicht verbleibt und ein Teil der Abdeckschicht, an dem die Verbindungsstruktur auszubilden ist, lateral frei liegt, seitliches Anätzen des freiliegenden Teils der Abdeckschicht, Freilegen eines Teils der Substratoberfläche, Entfernen des dotierten Teils der Halbleiterschicht und Aufbringen eines elektrisch leitenden Verbindungsmaterials, so dass ein elektrischer Kontakt zwischen dem freigelegten Teil der Substratoberfläche und der Speicherelektrode bereitgestellt wird, gelöst.

Dadurch, dass durch Durchführung des Schräg-Ionenimplantationsverfahrens derjenige vertikale Bereich der Halbleiterschicht, an dem die Verbindungsstruktur auszubilden ist, nicht dotiert wird und anschließend dieser undotierte Teil der Halbleiterschicht entfernt wird, wird gemäß der vorliegenden Erfindung die Verbindungsstruktur selbstjustiert zu den Kondensatorgräben und den aktiven Bereichen, in denen jeweils der Transistor auszubilden ist, ausgebildet. Dadurch ergibt sich der Vorteil, dass die Verbindungsstruktur ohne Verwendung von lithographischen Strukturierungsschritten und ohne Verwendung einer Maske in einfacher Weise hergestellt werden kann. Bei Durchführung des Schräg-Ionenimplantationsverfahrens wird ein Teil des vertikalen Bereichs der Halbleiterschicht durch die angrenzende Wand des Kondensatorgrabens abgeschattet und nicht dotiert. Genauer gesagt, findet eine einseitige Abschattung statt, so dass schließlich die Verbindung auf nur einer Seite des Kondensatorgrabens bereitgestellt wird.

Vorzugsweise ist die undotierte Halbleiterschicht eine amorphe Halbleiterschicht. Weiterhin ist bevorzugt, dass eine Barrierenschicht als Ätzstoppschicht vor dem Schritt zum Aufbringen der undotierten Halbleiterschicht auf der Oberfläche der Speicherelektrode ausgebildet wird. Dadurch ergibt sich der besondere Vorteil, dass beim Ätzen des undotierten Teils der Halbleiterschicht kein Ätzangriff auf die Füllung des Kondensatorgrabens, insbesondere das einkristalline Halbleitermatierial, das in dem Grabenkondensator angeordnet ist, stattfindet.

Das elektrisch leitende Material kann ein beliebiges dotiertes Halbleitermaterial oder ein Metall oder eine Metallverbindung sein. Insbesondere ist bevorzugt, dass das elektrisch leitende Material dotiertes Polysilizium ist.

Vorzugsweise wird das Schräg-Ionenimplantationsverfahren mit positiv geladenen Ionen, insbesondere B⁺- oder BF₂ ⁺-Ionen durchgeführt. Dies ist dahingehend vorteilhaft, dass die p-dotierte Halbleiterschicht mit einer höheren Selektivität gegenüber der undotierten Halbleiterschicht geätzt werden kann als eine n-dotierte Halbleiterschicht.

Es wird auch eine Verbindungsstruktur zwischen einer Speicherelektrode eines Grabenkondensators und einem Auswahltransistor, die jeweils mindestens teilweise in einem Halbleiter-Substrat ausgebildet sind, beschrieben, umfassend eine Barrierenschicht, die auf einer Oberfläche der Speicherelektrode ausgebildet ist, und ein elektrisch leitendes Material, das auf der Barrierenschicht aufgebracht ist und mit einem an den Auswahltransistor angrenzenden Bereich der Oberfläche des Halbleitersubstrats verbunden ist.

Vorzugsweise umfasst die Barrierenschicht Siliziumnitrid. Die Barrierenschicht weist bevorzugt eine Dicke von höchstens 1nm auf. Eine Siliziumnitridschicht mit einer derartig geringen Dicke wirkt somit als Tunnelbarriere, so dass sie nicht isolierend wirkt, sondern ein elektrischer Strom über die Verbindungsstruktur fließen kann.

Die vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen im Detail beschrieben.

Es zeigen:

1 ein Schaltbild einer DRAM-Speicherzelle;

2A und 2B jeweils eine Draufsicht sowie eine Querschnittsansicht eines fertig prozessierten Speicherkondensators;

3 bis 13 jeweils Schritte zur Herstellung der Verbindungsstruktur;

14 eine Querschnittsansicht von Speicherzellen mit fertig gestellter Verbindungsstruktur; und

15 eine Draufsicht auf eine Speicherzellenanordnung mit Verbindungsstrukturen.

Die 2A und 2B zeigen jeweils eine Draufsicht bzw. eine Querschnittsansicht eines Speicherkondensators, der in einem in einem Halbleitersubstrat 1, beispielsweise einem Siliziumsubstrat, gebildeten Graben 38 angeordnet ist. Der Graben weist üblicherweise eine Tiefe von 6 bis 7 μm auf und kann so wie in 2B im Querschnitt veranschaulicht ist, ausgebildet sein oder aber auch in seinem unteren Bereich aufgeweitet sein.
Wie in 2A veranschaulicht, beträgt der größere Durchmesser des Kondensatorgrabens typischerweise 2 F, während der kleinere Durchmesser 1,5 F beträgt. F ist dabei die minimale Strukturgröße und kann gegenwärtig 90 bis 110 nm und insbesondere weniger als 90 nm betragen. 2B ist eine Querschnittsansicht entlang der Linie I-I, wie in 2A veranschaulicht ist. Die Gegenelektrode 34 des Speicherkondensators ist beispielsweise durch einen n⁺-dotierten Substratbereich realisiert. In dem Graben 38 sind darüber hinaus ein Kondensatordielektrikum 33 wie üblicherweise verwendet sowie eine Polysiliziumfüllung 31 als Speicherelektrode angeordnet. In dem oberen Grabenbereich ist ein Isolationskragen 32 zur Abschaltung eines parasitären Transistors, der sich sonst an dieser Stelle ausbilden würde, bereitgestellt.
Im oberen Bereich des Kondensatorgrabens 38 ist darüber hinaus eine Polysiliziumfüllung 35 bereitgestellt. In dem Substrat ist weiterhin ein n⁺-dotierter Bereich als Buried Plate-Anschluss 36 bereitgestellt, der die Gegenelektroden der Grabenkondensatoren miteinander kurzschließt. Auf der Substratoberfläche 10 sind eine SiO₂-Schicht 18 sowie eine Si₃N₄-Schicht 17 als Pad Nitrid-Schicht aufgebracht. Die SiO₂-Schicht 18 weist typischerweise eine Schichtdicke von etwa 4 nm auf, die Si₃N₄-Schicht 17 typischerweise eine Schichtdicke von 80 bis 120 nm.
Die Herstellung des in 2 dargestellten Grabenkondensators erfolgt nach bekanntem Verfahren. Insbesondere wird der Isolationskragen 32 wie üblich hergestellt. Nachfolgend wird der Isolationskragen 32 zurückgeätzt, so dass die Oberkante des Isolationskragens oberhalb der Substratoberfläche 10 angeordnet ist. Anschließend wird der Kondensatorgraben 38 mit Polysilizium aufgefüllt, und ein CMP-(Chemisch-Mechanischer Polier-)Schritt wird durchgeführt, so dass sich der in 2B gezeigte Querschnitt ergibt.
In einem nächsten Schritt werden zur Definition der aktiven Bereiche 12 Isolationsgräben 2, die mit einem isolierenden Material, insbesondere Siliziumdioxid aufgefüllt werden, ausgebildet. Nach Ätzen der Isolationsgräben 2 und Auffüllen der Isolationsgräben 2 mit dem isolierenden Material wird ein Schritt zum Entfernen von Oberflächenoxid durchgeführt, und es ergibt sich der in 3 gezeigte Aufbau. 3A zeigt eine Draufsicht auf den sich ergebenden Grabenkondensator 3 mit den Isolationsgräben 2, und 3B zeigt eine Querschnittsansicht entlang der Linie, die die Punkte I und I miteinander verbindet.
Anschließend wird das in dem Kondensatorgraben 38 eingefüllte Polysilizium 35 bis ungefähr auf die Höhe der Substratoberfläche 10 zurückgeätzt. Es ergibt sich der in 4 gezeigte Aufbau.
4A zeigt eine Draufsicht auf den sich ergebenden Grabenkondensator. Wie in 4A gezeigt ist ist nunmehr die Oberfläche des Isolationskragens 32 frei liegend. 4B zeigt eine Querschnittsansicht entlang der Linie, die die Punkte I und I in 4A miteinander verbindet. Wie in 4B zu sehen ist, liegt nunmehr die Oberfläche des Isolationskragens 32 oberhalb der Oberfläche der Polysiliziumfüllung 35.
In einem darauf folgenden Schritt wird ein Nitridierungsschritt, wie er allgemein bekannt ist, durchgeführt. Dabei wird eine dünne Si₃N₄-Schicht 37, typischerweise mit einer Dicke bis zu 1 nm dadurch gebildet, dass man die Substratoberfläche einer NH₃-Atmosphäre aussetzt. Diese Si₃N₄-Schicht 37 dient als Ätzstoppschicht bei einem darauf folgenden Ätzschritt zum Ätzen der undotierten amorphen Halbleiterschicht 4.
Es ergibt sich der in 5 gezeigte Aufbau. Insbesondere zeigt 5B in dem Querschnitt entlang der Linie I-I, wie in 5A dargestellt, die Siliziumnitridschicht 37.
In einem nächsten Schritt wird eine undotierte amorphe Halbleiterschicht, vorzugsweise eine undotierte amorphe Siliziumschicht, beispielsweise mit einer Schichtdicke von 10 nm kon form abgeschieden. Als Folge weist die abgeschiedene Siliziumschicht 4, wie in 6B im Querschnitt dargestellt, vertikale und horizontale Bereiche auf. 6A zeigt eine Draufsicht auf die sich ergebende Struktur, während 6B eine Querschnittsansicht zeigt.
Nachfolgend wird ein Ionen-Implantationsschritt mit B⁺- oder BF₂ ⁺-Ionen mit schrägem Auftreffwinkel des Ionenstrahls 42 durchgeführt. Beispielsweise weist der Ionenstrahl 42 einen Winkel α von 5 bis 25 Grad, insbesondere 10 bis 15 Grad, in Bezug auf die Normale 39 zur Substratoberfläche 10 auf. Als Folge der schrägen Ionen-Implantation und der Tatsache, dass die amorphe Siliziumschicht 4 vertikale Bereiche aufweist, wird ein Teil der amorphen Siliziumschicht 4 bei diesem Implantationsschritt abgeschattet. Die schräge Ionen-Implantation wird dabei derart ausgerichtet, dass der abgeschattete Bereich sich an der Stelle befindet, an der der Oberflächenanschluss bzw. die Verbindungsstruktur herzustellen ist. Dadurch, dass der vertikale Bereich der amorphen Siliziumschicht 4 durch die Kondensatorgrabenwand abgeschattet wird, findet nunmehr eine asymmetrische Prozessierung statt. Das heißt, der Kondensatorgraben mit Verbindungsstruktur ist nun nicht mehr symmetrisch bezüglich einer Achse, die senkrecht zu dem Kanal des herzustellenden Auswahltransistors verläuft.
Es ergibt sich der in 7 gezeigte Aufbau, wobei 7A eine Draufsicht zeigt, während 7B eine Querschnittsansicht entlang der Linie I-I wie in 7A veranschaulicht darstellt. Insbesondere bleibt ein Teil der amorphen Siliziumschicht 4 undotiert, während die übrigen Bereiche, die dem Ionenstrahl 42 ausgesetzt worden sind, dotiert werden. Wie in 7A veranschaulicht ist, bleibt ein Abschnitt des Umrisses des Kondensatorgrabens 38 undotiert.
In einem nächsten Schritt wird undotiertes amorphes Silizium 4 selektiv in Bezug auf das p-dotierte Polysilizium, das sich durch die Ionen-Implantation ergeben hat, entfernt. Dies kann beispielsweise durch nasschemisches Ätzen in verdünnter NH₄OH erfolgen.
Es ergibt sich der in 8 gezeigte Aufbau. Wie in 8A gezeigt ist, liegt nunmehr ein Teil der Siliziumnitridschicht 37 frei. Wie insbesondere aus 8B, die eine Querschnittsansicht entlang der Linie I-I in 8A zeigt, ersichtlich ist, ist insbesondere die Seitenflanke der Si₃N₄-Schicht 17 freigelegt. Als optionaler Prozessschritt kann weiterhin der Isolationskragen 32 etwas zurückgeätzt werden, so dass die Oberfläche des Isolationskragens 32 auf der einen Seite unterhalb der Substratoberfläche 10 liegt.
In einem nächsten Schritt wird durch einen isotropen Ätzschritt die Si₃N₄-Schicht 17 zurückgeätzt. Dies kann beispielsweise durch Nassätzen in heißer Phosphorsäure (Hot Phos) erfolgen. Gegebenenfalls kann dabei auch der freiliegende Bereich der SiO₂-Schicht 18 entfernt werden. Es ergibt sich der in 9 gezeigte Aufbau.
9A zeigt eine Draufsicht auf den sich ergebenden Grabenkondensator, bei dem die Öffnung 43, die durch den vorhergehenden Si₃N₄-Ätzschritt erzeugt worden ist, gestrichelt angegeben ist.
9B zeigt einen Querschnitt entlang der Linie I-I. Wie hier zu sehen ist, ist eine Öffnung 43 erzeugt worden, durch die ein Teil der SiO₂-Schicht 18, die auf der Substratoberfläche 10 angeordnet ist, freigelegt worden ist.
In einem nächsten Schritt wird das p-dotierte Polysilizium 41 beispielsweise durch ein reaktives Ionenätzverfahren, entfernt. Bei diesem Schritt wird auch der freiliegende Teil des Siliziumsubstrats 1 angeätzt. Es ist dabei darauf zu achten, dass nicht zuviel Silizium-Substratmaterial weggeätzt wird. Unterhalb der Öffnung 43, wie in 9 dargestellt, bildet sich nun ein freiliegender Si-Oberflächenbereich mit einer Breite d von 10 bis 100 nm aus, wie in 10B angedeutet ist.
Eine Draufsicht auf die sich ergebende Struktur ist in 10A gezeigt. Wie in 10 zu sehen ist, ist nun ein Oberflächenbereich des Halbleitersubstrats 1 freiliegend. Dieser Oberflächenbereich liegt jeweils nur an einer Seite des Grabenkondensators 3 frei. Somit sind die Grabenkondensatoren mit den prozessierten Verbindungsstrukturen nunmehr nicht mehr symmetrisch bezüglich einer Achse, die senkrecht zu den aktiven Bereichen 12 verläuft. Oberhalb der Polysiliziumfüllung 35 ist eine dünne Siliziumnitridschicht 37 angeordnet. In einem nächsten Schritt wird eine Polysiliziumschicht 44 aufgebracht und nachfolgend beispielsweise durch einen CMP-Schritt oder einen Rückätzschritt planarisiert. Das abgeschiedene Polysilizium 44 kann entweder in-situ dotiert sein oder nach Beendigung der Abscheidung durch ein Implantationsverfahren dotiert werden.
Es ergibt sich somit der in 11 gezeigte Aufbau. Wie in 11A zu sehen ist, ist nunmehr ein Kontaktstreifen zwischen der Polysiliziumfüllung 35, die mit der Speicherelektrode 31 verbunden ist, und dem neben dem Grabenkondensator 3 liegenden aktiven Bereich 12 angeordnet. 11B zeigt eine Querschnittsansicht entlang der Linie, die die Punkte I und I miteinander verbindet. Wie zu sehen ist, ist eine Polysiliziumfüllung 44 mit dem Silizium-Substrat 1 verbunden und liegt auf der Si₃N₄-Schicht 37, die auf der Polysiliziumfüllung 35 angeordnet ist, auf.
In einem nächsten Schritt wird eine Oxidationsschicht, die den erzeugten Surface-Strap-Anschluss nach oben hin isoliert, erzeugt. Dies kann beispielsweise dadurch erfolgen, dass die in 11A gezeigte Oberfläche einer stark oxidierenden Atmosphäre ausgesetzt wird, so dass eine, Oxidschicht durch Oxidation erzeugt wird, die auf der Polysiliziumfüllung 44 angeordnet ist. Insbesondere beträgt die Schichtdicke der auf der Polysiliziumschicht erzeugten Siliziumdioxidschicht 45 mindestens 15 nm. Alternativ kann auch die in 11B dargestellte Polysiliziumschicht 44 zurückgeätzt werden. Nachfolgend findet ein Schritt zum Erzeugen einer SiO₂-Füllung auf der Polysiliziumschicht 44 statt und ein CMP-Schritt wird zur Planarisierung der Oberfläche durchgeführt.
Schließlich ergibt sich der in 12 dargestellte Aufbau. 12A zeigt eine Draufsicht, wobei in Draufsicht die Oberfläche im Wesentlichen aus SiO₂ sowie einigen Bereichen aus Si₃N₄ aufgebaut ist. 12B zeigt eine Querschnittsansicht entlang der Linie zwischen I und I. Wie in 12B gezeigt ist, ist nunmehr eine SiO₂-Deckschicht 45 auf der Polysiliziumschicht 44 aufgebracht.
In einem nächsten Schritt werden die Si₃N₄-Schicht 17 und nachfolgend die SiO₂-Schicht 18 nach bekannten Verfahren entfernt. Als Folge ergibt sich der in 13 gezeigte Aufbau.
13A zeigt eine Draufsicht auf die sich ergebende Struktur. An dem noch unprozessierten Bereich des aktiven Bereichs 12 ist Silizium freiliegend, während der restliche Teil der Struktur mit einer SiO₂-Schicht bedeckt ist. Wie sich aus der Querschnittsansicht von 13B ergibt, ist nunmehr ein einseitiger Surface-Strap-Anschluss 46 zwischen der Polysiliziumfüllung 35 und dem einkristallinen Halbleitermaterial 1 realisiert. Genauer gesagt, ist der Anschluss 46 zwischen der Polysiliziumfüllung 35 und dem Substratmaterial 1 oberhalb der Substratoberfläche 10 angeordnet. Die dünne Si₃N₄-Schicht 37 wirkt lediglich als Tunnelbarriere, nicht jedoch als Isolator. Die Polysiliziumschicht 44 ist von einer SiO₂-Schicht 45 bedeckt.
Zur Fertigstellung der Speicherzelle werden nachfolgend die Komponenten des Auswahltransistors bereitgestellt, indem insbesondere die Gate-Elektrode 15 sowie erster und zweiter Source-/Drain-Bereich 121, 122 prozessiert werden. Dazu werden zunächst die üblicherweise verwendeten Schichten für den Gate-Stapel konform abgeschieden und nachfolgend zur Erzeugung der Gate-Elektroden 15 strukturiert. Insbesondere wird zunächst eine Gate-Oxidschicht 151 erzeugt. Die abgeschiedene SiO₂-Schicht dient auch als laterale Isolation des Surface-Strap-Anschlusses 46. Nachfolgend werden eine leitende Schicht, beispielsweise aus Polysilizium sowie eine Si₃N₄-Deckschicht 152 abgeschieden. Anschließend wird die Gate-Elektrode 15 nach bekanntem Verfahren strukturiert. Unter Verwendung der erzeugten Gate-Elektroden sowie des Surface-Strap-Anschluss als Implantationsmaske, werden nachfolgend durch eine Ionen-Implantation der erste und der zweite Source-/Drain-Bereich 121, 122 erzeugt. Durch die mit dem Ionen-Implantationsschritt verbundene Temperaturerhöhung diffundieren auch Dotierstoffe aus dem dotierten Polysiliziummaterial 45 in das Substratmaterial und bilden dort den dotierten Bereich 120. Durch den dotierten Bereich 120 wird ein guter elektrischer Kontakt zwischen dem Surface-Strap-Anschluss 46 und dem ersten Source-/Drain-Bereich 121, 122 bewirkt.
Eine beispielhafte Querschnittsansicht durch die sich ergebende Speicherzellenanordnung ist in 14 gezeigt. In dem dargestellten Layout sind oberhalb des Surface-Strap-Anschlusses 46 jeweils die passiven Wortleitungen angeordnet, wie allgemein üblich ist. Die passiven Wortleitungen sind jeweils durch die SiO₂-Schicht 45 ausreichend von dem Surface-Strap-Anschluss isoliert. Obwohl in 14 ein planarer Auswahltransistor veranschaulicht ist, ist offensichtlich, dass beliebige Ausgestaltungen des Auswahltransistors über die erfindungsgemäße Verbindungsstruktur mit der Speicherelektrode eines Speicherkondensators verbunden werden können. Insbesondere können derartige Auswahltransistoren solche sein, bei denen der Kanal auch eine vertikale Komponente in Bezug auf die Substratoberfläche aufweist, also insbesondere derartige, bei denen die Gate-Elektrode in einem in der Substratoberfläche ausgebildeten Graben angeordnet ist.
15 zeigt eine Draufsicht auf eine beispielhafte Speicherzellenanordnung, bei der die Speicherelektrode der Grabenkondensatoren jeweils über einen Surface-Strap-Anschluss 46 mit dem Auswahltransistor verbunden sind. Aktive Bereiche 12 sind streifenförmig angeordnet und durch Isolationsgräben 2 voneinander isoliert. Die Grabenkondensatoren 3 sind in 15 schachbrettmusterartig angeordnet. Es ist jedoch offensichtlich, dass die vorliegende Erfindung auch bei alternativen Layouts angewendet werden kann. Senkrecht zu den aktiven Bereichen verlaufen die Wortleitungen 51, die jeweils mit den Gate-Elektroden verbunden sind, die die Leitfähigkeit des in dem Transistor ausgebildeten Kanals 14 steuern.

1: Halbleiter-Substrat
10: Substratoberfläche
12: aktiver Bereich
120: ausdiffundierter Bereich
121: erster Source-/Drain-Bereich
122: zweiter Source-/Drain-Bereich
14: Kanal
15: Gate-Elektrode
151: Gate-Isolierschicht
152: Si₃N₄-Deckschicht
153: Si₃N₄-Spacer
16: Transistor
17: Si₃N₄-Schicht (Pad Nitrid)
170: freiliegender Bereich
18: SiO₂-Schicht
2: Isolationsgraben
3: Grabenkondensator
31: Speicherelektrode
32: Isolationskragen
33: Kondensatordielektrikum
34: Gegenelektrode
35: Polysiliziumfüllung
36: Buried Plate-Anschluss
37: Si₃N₄-Schicht
38: Kondensatorgraben
39: Oberflächennormale
4: α-Siliziumschicht, undotiert
40: nicht implantierter Bereich
41: p-dotiertes α-Silizium
42: Ionenstrahl
43: Öffnung
44: Polysilizium
45: SiO₂-Schicht
46: Surface-Strap-Anschluss
47: SiO₂-Schicht
48: Ausdiffusionsbereich
5: Speicherzelle
51: Wortleitung
52: Bitleitung
53: Bitleitungskontakt
54: Substratanschluss

Claims

Verfahren zur Herstellung einer Verbindungsstruktur (46) zwischen einer Speicherelektrode eines Grabenkondensators (3) und einem Auswahltransistor (16), mit den Schritten – Bereitstellen einer Abdeckschicht (17) auf der Oberfläche (10) eines Halbleiter-Substrats (1), in dem eine Vielzahl von Grabenkondensatoren (3) in in der Substratoberfläche (10) gebildeten Kondensatorgräben ausgebildet sind, auf dem Bereich der Substratoberfläche (10), in dem keine Grabenkondensatoren (3) ausgebildet sind; – Aufbringen einer undotierten Halbleiterschicht (4), wobei die Halbleiterschicht (4) vertikale und horizontale Bereiche umfasst; – Durchführen eines Schräg-Ionenimplantationsverfahrens, das derartig durchgeführt wird, dass ein vertikaler Bereich (40) der Halbleiterschicht, an dem die Verbindungsstruktur (46) auszubilden ist, nicht dotiert wird; – Entfernen des undotierten Teils (40) der Halbleiterschicht, wobei das dotierte Halbleitermaterial (41) auf der Oberfläche der Abdeckschicht (17) verbleibt und ein Teil der Abdeckschicht (170), an dem die Verbindungsstruktur auszubilden ist, lateral freiliegt; – seitliches Anätzen des freiliegenden Teils (170) der Abdeckschicht; – Freilegen eines Teils der Substratoberfläche (10); – Entfernen des dotierten Teils der Halbleiterschicht (41); und – Aufbringen eines elektrisch leitenden Verbindungsmaterials (44), so dass ein einseitiger elektrischer Kontakt zwischen dem freigelegten Teil der Substratoberfläche (10) und der Speicherelektrode (31) bereitgestellt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der freiliegende Teil der Abdeckschicht (170) durch einen isotropen Ätzschritt seitlich angeätzt wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die undotierte Halbleiterschicht (4) eine amorphe Halbleiterschicht umfasst.
Verfahren nach einem der Ansprüche 1 bis 3, gekennzeichnet durch den Schritt zum Aufbringen einer Barrierenschicht (37) vor dem Schritt zum Aufbringen der undotierten Halbleiterschicht (4).
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Barrierenschicht (37) Si₃N₄ umfasst.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das elektrisch leitende Material (44) dotiertes Polysilizium umfasst.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Schräg-Ionenimplantationsverfahren unter einem Einfallswinkel α des Ionenstrahls (42) von 5 bis 25° in Bezug auf die Normale (39) zur Substratoberfläche (10) durchgeführt wird.
Verfahren nach einem der Ansprüch 1 bis 7, dadurch gekennzeichnet, dass das Schräg-Ionenimplantationsverfahren mit positiv geladenen Ionen durchgeführt wird.