DE10128928A1

DE10128928A1 - Halbleiterspeichervorrichtung, die keinen Floating-Body-Effekt aufweist, und dazugehöriges Herstellungsverfahren

Info

Publication number: DE10128928A1
Application number: DE10128928A
Authority: DE
Inventors: Chang-Hyun Kim; Kyung-Ho Kim; Won-Seok Yang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-06-15
Filing date: 2001-06-15
Publication date: 2002-01-03
Anticipated expiration: 2021-06-16
Also published as: US20020022360A1; JP2002033402A; KR100652370B1; JP4343460B2; KR20010112829A; US6573545B2; DE10128928B4; US6806140B1

Abstract

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, bei der ein Floating-Body-Effekt eliminiert ist und welche eine verbesserte Unempfindlichkeit gegenüber externen Störeinflüssen, wie beispielsweise externem Rauschen, aufweist, sowie ein Herstellungsverfahren für diese Halbleiterspeichervorrichtung. Die Speichervorrichtung enthält ein Halbleitersubstrat. Eine Vielzahl von Bitleitungen sind in dem Halbleitersubstrat derart vergraben, daß die Oberflächen der Bitleitungen an die Oberfläche des Halbleitersubstrats angrenzen. Die Bitleitungen sind parallel zueinander angeordnet. Eine Vielzahl von Wortleitungen sind auf dem Halbleitersubstrat derart ausgebildet, daß die Wortleitungen die Bitleitungen kreuzen und von ihnen isoliert sind. Eine Vielzahl von vertikalen Zugriffstransistoren sind an einzelnen Speicherzellen, wo die Bitleitungen und die Wortleitungen sich schneiden, ausgebildet. Jeder vertikale Zugriffstransistor enthält einen Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Bereich, welche vertikal auf einer Bitleitung ausgebildet sind. Der vertikale Zugriffstransistor kontaktiert eine Gate-Isolationsschicht, die auf einem Teil der Seitenwand einer Wortleitung ausgebildet ist. Body-Bereiche, die die Kanalbereiche der Zugriffstransistoren enthalten, sind miteinander zu einem einzigen integrierten Bereich verbunden.

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere einen Zellenarray bzw. eine Zellenanordnung, bei welchen Daten in einen dynamischen Halbleiterspeicher mit wahlfreiem Zugriff (DRAM) gespeichert werden. Genauer gesagt, betrifft die vorliegende Erfin dung eine Halbleiterspeichervorrichtung, die eine Speicherzelle mit einem ver tikalen Transistor aufweist, und ein Herstellungsverfahren dafür.

2. Beschreibung des Stands der Technik

Mit der fortschreitenden Integrationsdichte der Vorrichtungen und sin kender Betriebsspannungen hat der Silizium-Body-Effekt, welcher der be stimmende Faktor für die Zuverlässigkeit von Halbleiterspeichervorrichtungen ist, an Bedeutung bei der Steuerung der Einschaltspannung (threshold voltage) der Vorrichtungen gewonnen. Zahlreiche Verfahren zum Erhöhen der Integra tionsdichte von Halbleiterspeichervorrichtungen sind untersucht worden. Ins besondere Verfahren, die einen vertikalen Transistor verwenden, sind zum Ver ringern der Fläche einer Zelleneinheit untersucht worden.

Fig. 1 zeigt eine perspektivische Ansicht einiger Speicherzellen einer herkömmlichen Halbleiterspeichervorrichtung, die einen vertikalen Transistor verwendet. Fig. 2 zeigt eine Draufsicht von Fig. 1. Fig. 1 und 2 entsprechen den Fig. 2 bzw. 3, die dem U.S.-Patent Nummer 6,072,209 beigefügt sind.

Fig. 1 und 2 zeigen zwei vergrabene Bitleitungen 202 und 204, ein Paar von Bitleitungen 206 und 207, eine andere Wortleitung 208 und vier Speicher zellen 112a, 112b, 112c und 112d auf einem Halbleitersubstrat 210. Jeder der Bitleitungen 202 und 204 wird durch Isolationsgräben 220, 221 und 222 defi niert bzw. bestimmt, die mit einem Isolationsmaterial wie Siliziumoxid 224 aufgefüllt sind. Ein vertikaler Transistor 130 ist in jeder Speicherzelle ausge bildet.

Jeder vertikale Transistor 130, der eine Gate-Isolationsschicht 218 kon taktiert, die an der Seitenwand einer Wortleitung 206, 207 und 208 ausgebildet ist, enthält einen ersten Source/Drain-Bereich 212, einen Body-Bereich 214, der einen Kanalbereich enthält, und einen zweiten Source/Drain-Bereich 216, welche vertikal auf dem Halbleitersubstrat 210 ausgebildet sind. Der erste Source/Drain-Bereich 212 dient als Bitleitung. Eine Speicherelektrode 132 ei nes Kondensators ist auf dem zweiten Source/Drain-Bereich 216 ausgebildet. Bei einem derartigen Aufbau schwebt (float) der Body-Bereich 214, der den Kanalbereich jeder Speicherzelle enthält, vollständig und ist von den Body-Bereichen der anderen Transistoren 130 durch die Wortleitungen 206, 207 und 208 getrennt.

Bei einem derartigen Aufbau gemäß dem Stand der Technik sind die in den Speicherzellen gespeicherten Daten sehr empfindlich gegenüber externen Störeinflüssen, wie externem Rauschen. Im allgemeinen wird ein MOS-Transi stor durch einen Kanalbereich, welcher in der Nähe der Oberfläche des Body-Bereichs ausgebildet ist, mittels einer an die Gate-Elektrode angelegten Spannung geschaltet. Wenn der Body-Bereich des MOS-Transitors einem ex ternen Versorgungsspannungsrauschen, was aufgrund einer Vielzahl von Gründen auftreten kann, ausgesetzt ist, verändert sich die Ladung des Body-Bereichs des Transistors. Im Stand der Technik schweben (flaat) die Body-Bereiche und sind voneinander getrennt, so daß die Ladung jedes Transi stors nicht gleichmäßig ist. Dementsprechend verändert sich die Einschaltspan nung jedes MOS-Transistors, wenn die Ladung des Body-Bereichs jedes Transi stors sich aufgrund von externem Rauschen verändert. Folglich können Be triebsfehler auftreten, wodurch die Zuverlässigkeit der Speichervorrichtung verringert ist.

Kurzfassung der Erfindung

Um dieses Problem zu lösen, besteht eine erste Aufgabe der vorliegenden Erfindung darin, eine Halbleiterspeichervorrichtung zu schaffen, bei der der Floating-Body-Effekt eliminiert ist, und welche eine verbesserte Unempfind lichkeit gegenüber externem Rauschen aufweist, sowie ein Herstellungsverfah ren für diese Halbleiterspeichervorrichtung zu schaffen.

Es ist eine zweite Aufgabe der vorliegenden Erfindung, eine Halbleiter speichervorrichtung zu schaffen, bei der der Floating-Body-Effekt eliminiert ist, und bei welcher eine Speicherzelle einen Oberflächenbereich aufweist, der zu 4F² minimiert ist, und ein Herstellungsverfahren für diese Halbleiterspei chervorrichtung zu schaffen.

Um die voranstehend erwähnten Aufgaben der Erfindung zu lösen, wird demgemäß eine Halbleiterspeichervorrichtung geschaffen, die keinen Floating- Body-Effekt aufweist. Die Speichervorrichtung enthält ein Halbleitersubstrat. Eine Vielzahl von Bitleitungen sind in dem Halbleitersubstrat so vergraben, daß die Oberflächen der Bitleitungen an die Oberfläche des Halbleitersubstrats angrenzt. Die Bitleitungen sind parallel zueinander angeordnet. Eine Vielzahl von Wortleitungen sind auf dem Halbleitersubstrat so ausgebildet, daß die Wortleitungen quer zu den Bitleitungen verlaufen, und sind von den Bitleitun gen isoliert. Eine Vielzahl von vertikalen Zugriffstransistoren sind bei den ein zelnen Speicherzellen ausgebildet, bei denen die Wortleitungen und die Bitlei tungen sich schneiden. Jeder vertikale Zugriffstransistor enthält einen ersten Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Be reich, welche vertikal auf einer Bitleitung ausgebildet sind. Der vertikale Zu griffstransistor kontaktiert die Gate-Isolationsschicht, die auf einem Teil der Seitenwand einer Wortleitung ausgebildet ist. Body-Bereiche, die die Kanalbe reiche der Zugriffstransistoren enthalten, sind miteinander verbunden, um einen einzigen integrierten Bereich auszubilden.

Vorzugsweise ist eine Halbleiterspeichervorrichtung eine Zellenanord nung für einen dynamische Halbleiterspeicher mit wahlfreien Zugriff (DRAM), und eine Speicherelektrode eines Kondensators ist auf dem zweiten Source/Drain-Bereich jedes Zugriffstransistors ausgebildet. Die Body-Bereiche der Zugriffstransistoren können durch ein einziges Abscheidungsverfahren (Deposition) und Maskierungsverfahren (patterning) ausgebildet sein, um so einen einzigen integrierten Body-Bereich ausbilden. Alternativ könne die Body-Bereiche der Zugriffstransistoren voneinander durch Wortleitungen iso liert werden, aber miteinander durch brückenartige Verbinder verbunden wer den, so daß sie integriert sind. Eine Isolationsschicht mit der gleichen Dicke wie die Gate-Isolationsschicht ist auf der Seitenwand jeder Wortleitung ausge bildet. Vorzugsweise weist die Wortleitung, an welcher jeder Zugriffstransistor ausgebildet ist, eine vierseitige Form auf, wobei, in einer Draufsicht, eine Seite offen ist, und der Kanalbereich des Zugriffstransistors ist innerhalb der viersei tigen Form ausgebildet.

Um bei einer ersten Ausführungsform die vorhergehend erwähnten Auf gaben der Erfindung zu lösen, wird eine Halbleitervorrichtung geschaffen, die ein Halbleitersubstrat enthält, auf welchem Grabenbereiche, die mit einem Iso lationsmaterial gefüllt sind, in vorbestimmten Intervallen bzw. Abständen an geordnet sind. Eine Vielzahl von Bitleitungen sind parallel zueinander zwi schen den Grabenbereichen auf dem Halbleitersubstrat angeordnet. Eine Viel zahl von Wortleitungen erstrecken sich auf den Grabenbereichen des Halblei tersubstrats derart, daß sich die Wortleitungen die Bitleitungen kreuzen. Die Seitenwand und die obere Oberfläche jeder Wortleitung sind durch ein Isola tionsmaterial bedeckt. Eine Vielzahl von vertikalen Zugriffstransistoren sind an den einzelnen Speicherzellen ausgebildet, wo die Wortleitungen und die Bitleitungen sich schneiden. Jeder vertikale Zugriffstransistor enthält einen er sten Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Bereich, welche vertikal auf einer Bitleitung ausgebildet sind. Der vertikale Transistor kontaktiert eine Gate-Isolationsschicht, die auf einem Teil der Seitenwand der Wortleitung ausgebildet ist. Ein gemeinsamer Body-Bereich (joint body region) enthält Body-Bereiche, welche von den Bit leitungen und den Wortleitungen isoliert sind. Benachbarte Body-Bereiche, die Kanalbereiche enthalten, sind durch die Wortleitungen isoliert, werden jedoch durch die obere Oberfläche des Isolationsmaterials auf den Wortleitungen inte griert.

Bei einer zweiten Ausführungsform wird eine Halbleiterspeichervor richtung mit einem Halbleitersubstrat, auf welchem Grabenbereiche, welche mit einem Isolationsmaterial gefüllt sind, in vorbestimmten Abständen ange ordnet sind, vorgesehen. Eine Vielzahl von Bitleitungen sind parallel zueinan der zwischen den Grabenbereichen auf dem Halbleitersubstrat angeordnet. Eine Vielzahl von Wortleitungen erstreckt sich auf den Grabenbereichen des Halb leitersubstrats derart, daß die Wortleitungen die Bitleitungen kreuzen. Die Sei tenwand jeder Wortleitung wird von einem Isolationsmaterial bedeckt. Eine Vielzahl von vertikalen Transistoren sind an den einzelnen Speicherzellen aus gebildet, wo die Bitleitungen und die Wortleitungen sich schneiden. Jeder ver tikale Zugriffstransistor enthält einen ersten Source/Drain-Bereich, einen Ka nalbereich und einen zweiten Source/Drain-Bereich, welche vertikal auf der Bitleitung ausgebildet sind. Der vertikale Zugriffstransistor kontaktiert eine Gate-Isolationsschicht, die auf einem Teil der Seitenwand einer Wortleitung ausgebildet ist. Eine Vielzahl von Body-Bereichen sind von den Bitleitungen und Wortleitungen isoliert ausgebildet und durch Wortleitungen voneinander isoliert. Jeder Body-Bereich enthält einen Kanalbereich. Ein Verbinder ist zum elektrischen Verbinden benachbarter bzw. angrenzender Body-Bereiche ausge bildet.

Um bei der ersten Ausführungsform die vorhergehend genannten Aufga ben der Erfindung zu lösen, wird ein Herstellungsverfahren für eine Halbleiter speichervorrichtung vorgesehen. Das Verfahren enthält den Schritt eines Aus formens von Grabenbereichen, die mit einem Isolationsmaterial angefüllt sind, in vorbestimmten Abständen. Die Grabenbereiche sind in einem Halbleitersub strat derart vergraben, daß sie an die Oberfläche des Halbleitersubstrats angren zend sind. Eine Bitleitung ist zwischen den benachbarten Grabenbereichen in dem Halbleitersubstrat ausgebildet, und die Oberfläche des Halbleitersubstrats wird zum Freilegen der Oberfläche der Bitleitung planarisiert. Eine erste Isola tionsschicht, eine Leitungsschicht für eine Wortleitung und eine Maskenschicht für ein Isolationsmaterial werden sequentiell auf der gesamten Oberfläche des planarisierten Halbleitersubstrat ausgebildet. Eine Wortleitung, die eine Mas kenschicht aufweist, wird auf der oberen Oberfläche mit Hilfe von Photolitho graphie ausgebildet. Eine zweite Isolationsschicht wird auf der Seitenwand der freigelegten Wortleitung ausgebildet. Ein Teil der Oberfläche der Bitleitung, die an die Seitenwand der Wortleitung angrenzt, wird an einem Abschnitt frei gelegt, an welchem die Wortleitung und die Bitleitung sich schneiden. Eine er ste Source/Drain-Bereichs-Materialschicht wird auf der freigelegten Bitleitung ausgebildet. Eine Body-Bereichs-Materialschicht wird auf der gesamten Ober fläche des Halbleitersubstrats einschließlich der Materialschicht des ersten Source/Drain-Bereichs derart ausgebildet, daß die Body-Bereichs-Materialschicht eine vorbestimmte Höhe von der Masken schicht auf der Wortleitung aufweist. Ein Teil der Body-Bereichs-Materialschicht wird unter Verwendung von Photolithographie derart geätzt, daß die Body-Bereichs-Materialschicht der ersten Source/Drain-Bereichs-Materialschicht entspricht. Eine zweite Source/Drain-Bereichs-Materialschicht wird auf der geätzten und freigelegten Body-Bereichs-Materialschicht ausgebildet.

Bei der zweiten Ausführungsform wird ein Verfahren zum Herstellen ei ner Halbleiterspeichervorrichtung vorgesehen. Das Verfahren enthält den Schritt eines Ausbildens von mit einem Isolationsmaterial aufgefüllten Gra benbereichen in vorbestimmten Abständen. Die Grabenbereiche sind in einem Halbleitersubstrat derart vergraben, daß sie an die Oberfläche des Halbleiter substrats angrenzen. Eine Bitleitung wird zwischen benachbarten Grabenberei chen in dem Halbleitersubstrat ausgebildet und die Oberfläche des Halbleiter substrats zum Freilegen der Oberfläche der Bitleitung planarisiert. Eine erste Isolationsschicht und eine Leitungsschicht für eine Wortleitung werden se quentiell auf der gesamten Oberfläche des planarisierten Halbleitersubstrats ausgebildet. Eine Wortleitung wird mit Hilfe von Photolithographie ausgebil det. Eine zweite Isolationsschicht wird auf der freigelegten Wortleitung ausge bildet. Ein Teil der Oberfläche der Bitleitung, der zu der Seitenwand der Wortleitung benachbart ist, wird an einem Abschnitt freigelegt, an welchem die Wortleitung und die Bitleitung sich schneiden. Eine erste Source/Drain-Bereichs-Materialschicht wird auf der freigelegten Bitleitung ausgebildet. Eine Body-Bereichs-Materialschicht wird auf der gesamten Ober fläche des Halbleitersubstrats einschließlich der ersten Spurce/Drain-Bereichs-Materialschicht ausgebildet, so daß die Body-Bereichs-Materialschicht höher als die Wortleitung ist. Die Body-Bereichs-Materialschicht wird solange poliert, bis die Oberfläche der Wortleitung zum Planarisieren der Oberfläche des Halbleitersubstrats freigelegt ist. Eine dritte Isolationsschicht wird auf der gesamten Oberfläche des planari sierten Halbleitersubstrats ausgebildet. Ein Teil der dritten Isolationsschicht wird mit Hilfe von Photolithographie derart geätzt, daß die dritte Isolations schicht der ersten Source/Drain-Bereichs-Materialschicht entspricht. Ein Teil der Body-Bereichs-Materialschicht wird unter Verwendung der geätzten dritten Isolationsschicht als eine Ätzmaske geätzt. Eine zweite Source/Drain-Bereichs-Materialschicht wird auf der freigelegten Body-Bereichs-Materialschicht ausgebildet.

Gemäß der vorliegenden Erfindung schweben (float) die Body-Bereiche des Transistors in einer einzelnen Speicherzelle nicht, sondern sind zu einem Bereich integriert, so daß ein in jede Speicherzelle eindringendes Rauschen bei der Speichervorrichtung leicht eliminiert werden kann. Folglich kann die La dung eines Body-Bereichs jedes Transistors konstant aufrechterhalten werden, ohne von einem Rauschen beeinflußt zu sein, so daß eine Fehlfunktion des Transistors verhindert werden kann. Außerdem wird die Gateelektrode des vertikalen Transistors so ausgebildet, daß sie einen vierseitigen Querschnitt aufweist, deren eine Seite offen ist, so daß es einfach ist, eine Speicherzelle mit einer Fläche von 4F² zu realisieren.

Kurze Beschreibung der Zeichnung

Die oben erwähnten Aufgaben und Vorteile der vorliegenden Erfindung werden durch eine detaillierte Beschreibung ihrer bevorzugten Ausführungs formen unter Bezugnahme auf die beigefügte Zeichnung besser ersichtlich.

Es zeigt:

Fig. 1 eine perspektivische Ansicht von einigen Speicherzellen einer herkömmlichen Halbleiterspeichervorrichtung, die ei nen vertikalen Transistor verwendet;

Fig. 2 eine Draufsicht von Fig. 1;

Fig. 3 eine Ansicht von einem Teil einer Speicherzellenanord nung gemäß der vorliegenden Erfindung;

Fig. 4 bis 15 Querschnittansichten entlang der Linie A-A' in Fig. 3 zum Erläutern eines Herstellungsverfahrens einer Halbleitervor richtung gemäß einer ersten Ausführungsform der vorlie genden Erfindung;

Fig. 16 eine Querschnittansicht entlang der Linie B-B' in Fig. 3 der Halbleiterspeichervorrichtung gemäß der ersten Aus führungsform;

Fig. 17 eine Querschnittansicht entlang der Linie C-C' in Fig. 3 der Halbleiterspeichervorrichtung gemäß der ersten Aus führungsform;

Fig. 18 eine Querschnittansicht entlang der Linie D-D' in Fig. 3 der Halbleiterspeichervorrichtung gemäß der ersten Aus führungsform;

Fig. 19 bis 23 Querschnittansichten entlang der Linie A-A' in Fig. 3 zum Erläutern eines Herstellungsverfahrens für eine Halbleiter speichervorrichtung gemäß einer zweiten Ausführungs form der vorliegenden Erfindung; und

Fig. 24 eine Querschnittansicht entlang der Linie D-D' in Fig. 3 der Halbleiterspeichervorrichtung gemäß der zweiten Aus führungsform.

Detaillierte Beschreibung der vorliegenden Erfindung

Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen im Detail beschrieben. Die vorliegende Erfindung ist nicht auf die folgenden Ausführungsformen be schränkt und zahlreiche Variationen sind innerhalb der Idee und des Umfangs der vorliegenden Erfindung möglich. Die Ausführungsformen der vorliegenden Er findung sind dazu vorgesehen, die vorliegende Erfindung einem Fachmann ausführlich zu erläutern. In der Zeichnung sind die Abbildungen von Teilen und Bereichen aus Gründen der Übersichtlichkeit und Klarheit vergrößert und nicht maßstabsgetreu dargestellt, und gleiche Bezugszeichen bezeichnen gleiche Teile oder Bereiche. Ferner ist unter "eine Schicht ist auf einer anderen Schicht oder einem Substrat" in der Beschreibung zu verstehen, daß die Schicht entwe der direkt auf einer anderen Schicht angeordnet sein kann oder daß dazwischen ein Halbleitersubstrat bzw. eine Zwischenschicht vorhanden ist.

Fig. 3 zeigt eine Ansicht eines Teils einer Speicherzellenanordnung ge mäß der vorliegenden Erfindung. Gemäß Fig. 3 ist eine Vielzahl an Bitleitun gen 20 parallel in vorbestimmten Abständen in den vertikalen Richtungen der Zeichenebene angeordnet. Eine Vielzahl von Wortleitungen 24a sind in vorbe stimmten Abständen in der horizontalen Richtung der Zeichnungsebene ange ordnet. Fig. 3 zeigt vier Speicherzellen, und jede der Speicherzellen ist eine 4F²- Speicherzelle. In jeder Speicherzelle bezeichnen "L1" und "L2" jeweils 2F (F bezeichnet ein Mindestmerkmal bzw. Minimalabmessung gemäß einer Ent wurfsregel). Bei jeder Speicherzelle ist ein vertikaler Transistor an der Schnitt stelle zwischen der Bitleitung 20 und der Wortleitung 24a ausgebildet. Bei die ser Ausführungsform und in dieser Beschreibung ist die Form der Wortleitung 24a an der Schnittstelle in einer Draufsicht eine viereckige Form, welche auf einer Seite offen ist. Ein vertikaler Transistor ist innerhalb dieses Vierecks aus gebildet.

Fig. 4 bis 15 sind Querschnittansichten entlang der Linie A-A' in Fig. 3 zur Erläuterung eines Herstellungsverfahrens für eine Halbleiterspeichervor richtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Ein Grabenbereich 12 wird als Isolationsbereich auf einem Halbleitersubstrat 10 aus Silizium ausgebildet. Ein Grabenbereich 12 wird durch ein typisches Aus bildungsverfahren als ein Stapel aus einer Oxidschicht und einer Nitridschicht ausgebildet, wobei ein Graben durch ein selektives Ätzen des Halbleitersub strats 10 unter Verwendung von Photolithographie ausgebildet wird und der Graben mit einem Isolationsmaterial aufgefüllt wird. Anschließend wird eine dünne Pufferoxidschicht (buffer oxide layer) 16, die zur Ionenimplantation notwendig ist, auf der freigelegten Oberfläche des Halbleitersubstrats 10 zwi schen den Grabenbereichen 12 ausgebildet. Als nächstes werden Störstellen ei nes zu dem Leitungstyp des Halbleitersubstrats 10 unterschiedlichen Lei tungstyps in dem Halbleitersubstrat 10 mit Hilfe eines Ionenimplantationsver fahrens eingebracht, wodurch ein Störstellenübergangsschichtbereich (impurity junction region) 14 eines n-Typs oder eines p-Typs, d. h. einem Leitungstyp, der unterschiedlich zu dem Leitungstyp des Halbleitersubstrats 10 ist, ausge bildet wird.

Gemäß Fig. 5 wird als nächstes die Pufferoxidschicht 16 entfernt. An schließend wird eine Silicidbildung-Materialschicht 18 aus Titan oder Kobalt auf der gesamten Oberfläche des Halbleitersubstrats 10 abgeschieden und an schließend bei einer Temperatur von 500-850°C ausgeglüht, obgleich die Aus glühungstemperatur von dem Silicidbildungsmaterial abhängt, wodurch eine Silicidschicht mit einem niedrigen Widerstand ausgebildet wird, die eine Dicke von ungefähr 500 Å aufweist, so daß die Silicidschicht das Halbleitersubstrat 10 aus Silizium kontaktiert, wie in Fig. 6 gezeigt. Diese Silicidschicht bildet eine Bitleitung 20.

Gemäß Fig. 6 wird, nachdem die gesamte Oberfläche des Halbleitersub strats 10 durch ein chemisch-mechanisches Polieren (CMP-Verfahren) planari siert worden ist, eine erste Isolationsschicht 20 aus Siliziumdioxid auf der ge samten Oberfläche des Halbleitersubstrats 10 abgeschieden. Wie in Fig. 7 und 8 gezeigt, wird anschließend eine Polysiliziumschicht 24 und eine Siliziumni tridschicht 26 sequentiell auf der ersten Isolationsschicht 22 ausgebildet, und dann ein Ätzmaskenmuster 28, das Wortleitungen bestimmt, ausgebildet.

Gemäß Fig. 9 wird die Siliziumnitiridschicht 26 und die Polysilizium schicht 24 unter Verwendung des Ätzmaskenmusters 28 als eine Ätzmaske ani sotrop geätzt, wodurch ein Muster für die Wortleitung 24a ausgebildet wird, auf welchem die Siliziumnitiridschicht 26 zum Ausbilden von Maskenschichten 26a verbleibt. Als nächstes wird eine zweite Isolationsschicht 30 aus einer thermischen Oxidschicht auf der Seitenwand der Wortleitung 24a durch ther mische Oxidation ausgebildet. Hierbei wird die zweite Isolationsschicht 30 dünn auf der Seitenwand der Maskenschicht 26a ausgebildet.

Gemäß Fig. 10 wird die auf der Bitleitung 20 übriggebliebene erste Iso lationsschicht 22 durch ein umfassendes Ätzen oder ein photolithographi sches Verfahren entfernt, wodurch die Bitleitung 20 freigelegt wird. Hierbei kann abhängig von dem Ätzverfahren ein erstes Isolationsschichtmuster 22a auf dem Grabenbereich 12 außerhalb der Wortleitung 24a übrig bleiben oder entfernt werden.

Gemäß Fig. 11 wird ein erster Source/Drain-Bereich 32, der z. B. aus Polysilizium besteht, selektiv nur auf der freigelegten Bitleitung 20 ausgebil det. Als nächstes wird eine Polysiliziumschicht 34 auf der gesamten Oberfläche des Halbleitersubstrats 10 ausgebildet. Hierbei wird der erste Source/Drain-Be reich 32 so ausgebildet, daß er eine Höhe aufweist, die ausreicht, daß der erste Source/Drain-Bereich 32 zumindest ein Teil der Wortleitung 24a überlappt bzw. abdeckt und einen Transistor ausbildet. Gemäß Fig. 12 wird die Oberflä che der Polysiliziumschicht 34 durch ein Rückätzen oder durch ein CMP-Ver fahren so planarisiert, daß die Polysiliziumschicht 34 eine vorbestimmte Dicke von der Oberfläche der Maskenschicht 26a auf der Wortschicht 24a aufweist, z. B. eine Dicke von ungefähr 500-1000 Å. Als nächstes wird ein Ätzmasken muster 36 als Photolack ausgebildet. Wie der Draufsicht der Fig. 3 entnommen werden kann, wird das Ätzmaskenmuster 36 ausgebildet, um den vertikalen Transistor jeder Speicherzelle zu definieren.

Gemäß Fig. 13 wird die Polysiliziumschicht 34 bis zu einer vorbestimm ten Tiefe unter Verwendung des Ätzmaskenmusters 36 als eine Ätzmaske ge ätzt, wodurch ein Polysiliziumschichtmuster 34a ausgebildet wird. Hierbei wird ein Abschnitt, an dem ein vertikaler Transistor ausgebildet werden wird, so geätzt, daß der Abschnitt niedriger ist als die obere Oberfläche der Wortlei tung 24a. Anschließend wird das Ätzmaskenmuster 36 durch ein herkömmli ches Verfahren entfernt. Das Polysiliziumschichtmuster 34a, das auf dem er sten Source/Drain-Bereich 32 übrig bleibt, bildet einen Body-Bereich, der ei nen Kanalbereich des vertikalen Transistors enthält. Das Polysiliziumschicht muster 34a wird ein einziger integrierter Body-Bereich, der über das Halblei tersubstrat 10 verbunden ist. Fig. 16 zeigt eine Querschnittansicht entlang der Linie B-B' in Fig. 3 von der Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform. Fig. 17 zeigt eine Querschnittansicht entlang der Linie C-C' in Fig. 3. Fig. 18 zeigt eine Querschnittansicht entlang der Linie D-D' in Fig. 3. Fig. 16 bis 18 zeigen deutlich, daß der Body-Bereich einschließlich des Kanal bereichs jedes Vertikaltransistors sich über das Halbleitersubstrat 10 hinaus er streckt, wodurch ein einziger integrierten Body-Bereich ausgebildet wird.

Gemäß Fig. 14 wird ein zweiter Source/Drain-Bereich 38a und eine Spei cherelektrode 38 für einen Kondensator auf dem Polysiliziumschichtmuster 34a, welches in Fig. 13 zum Ausbilden eines Vertikaltransistors durch ein typi sches Abscheidungs- und Photolithographieverfahren geätzt worden ist, selek tiv ausgebildet. Der zweite Source/Drain-Bereich 38a kann auf einer Sili cidschicht ausgebildet sein und die Speicherelektrode 38 kann aus Polysilizium ausgebildet sein. Jedoch ist die vorliegende Erfindung nicht auf diese Ausfüh rungsform beschränkt. Der zweite Source/Drain-Bereich 38a und die Spei cherelektrode 38 können aus der gleichen Materialschicht oder unterschiedli chen Materialschichten ausgebildet sein und können in einem einzigen Verfah ren oder in getrennten Verfahren ausgebildet sein. Als nächstes wird eine di elektrische Schicht 40 des Kondensators auf der gesamten Oberfläche des Halbleitersubstrats 10 ausgebildet, auf welchem die Speicherelektrode 38 aus gebildet wird. Wie in Fig. 15 gezeigt, wird dann eine Plattenelektrodenschicht 42 des Kondensators ausgebildet. Anschließend werden typische Speicherzel lenseparations- und Passivierungsverfahren durchgeführt, um die Herstellung einer Halbleiterspeichervorrichtung zu vervollständigen.

Fig. 19 bis 23 sind Querschnittansichten entlang der Linie A-A' in Fig. 3 zur Erläuterung eines Herstellungsverfahrens für eine Halbleiterspeichervor richtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.

Fig. 24 ist eine Querschnittansicht entlang der Linie D-D' in Fig. 3 von der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform. Die zweite Ausführungsform, bei welcher Body-Bereiche der Speicherzellen des dynamischen Speichers mit wahlfreiem Zugriff (d. h. DRAM-Speicherzellen), die durch Wortleitungen isoliert sind, miteinander durch brückenförmige Ver binder 38d so verbunden werden, daß sie zu einem Bereich integriert sind, ent hält die gleichen Schritte wie in Fig. 4 bis 7, die bei der ersten Ausführungs form beschrieben worden sind. Somit wird eine Beschreibung dieser Schritte weggelassen.

Gemäß Fig. 19 wird ein Ätzmaskenmuster 28 aus Photolack auf der Po lysiliziumschicht 24 in Fig. 7 zum Definieren einer Wortleitung ausgebildet.

Gemäß Fig. 20 wird die Polysiliziumschicht 24 unter Verwendung des Ätzmaskenmusters 28 als eine Ätzmaske anisotrop geätzt, wodurch ein Muster für eine Wortleitung 24b ausgebildet wird. Als nächstes wird das Ätzmasken muster 28 entfernt und eine thermische Oxidation durchgeführt, wodurch eine zweite Isolationsschicht 30b aus einer thermischen Oxidationsschicht auf der Seitenwand und der oberen Oberfläche des Wortleitungsmusters 24b ausgebil det wird. Anschließend wird die erste Isolationsschicht 22 geätzt und durch ein umfassendes Ätzen oder Photolithographie von der Bitleitung 20 entfernt, wodurch die Bitleitung 20 freigelegt wird. Wie bei der ersten Ausführungsform wird hierbei ein erstes Isolationsschichtmuster 22b abhängig von den Ätzver fahren übrig bleiben oder von dem Grabenbereich 12 außerhalb der Wortlei tung 24b entfernt.

Gemäß Fig. 21 wird ein erster Source/Drain-Bereich 32b aus Polysili zium oder einer Silicidschicht selektiv nur auch der freigelegten Bitleitung 20 ausgebildet. Als nächstes wird eine Polysiliziumschicht 34 auch der gesamten Oberfläche des Halbleitersubstrats 10 dick ausgebildet. Wie zuvor beschrieben, wird hierbei ein erster Source/Drain-Bereich 32b so ausgebildet, daß seine Höhe für den ersten Source/Drain-Bereich 32b ausreicht, um mit zumindest ei nem Teil der Wortleitung 24b zum Bilden eines Transistors zu überlappen bzw. abzudecken. Anschließend wird die Polysiliziumschicht 34 durch ein Rück ätzen oder durch ein CMP-Verfahren geätzt, bis die Oberfläche der Wortleitung 24b freigelegt ist, und dann die Oberfläche des Halbleitersubstrats 10 planari siert. Hierbei werden benachbarte Polysiliziumschichten 34 durch die Wortlei tung 24b voneinander isoliert. Als nächstes wird ein Muster einer dritten Isola tionsschicht 36b auf einer Oxidschicht oder einer Nitiridschicht ausgebildet, welche eine Ätzselektivität im Bezug auf die Polysiliziumschicht 34 und die zweite Isolationsschicht 30b aufweist. Wie aus der Draufsicht in Fig. 3 abge leitet werden kann, wird das Muster einer dritten Isolationsschicht 36b ausge bildet, um den vertikalen Transistor jeder Speicherzelle zu definieren. Wie in Fig. 3 und 24 gezeigt, wird zusätzlich, da benachbarte Polysiliziumschichten 34 durch die Wortleitung 24b voneinander isoliert sind, ein Muster einer Kon taktöffnung 38c in Fig. 24 zusammen mit dem Muster der dritten Isolations schicht 36b ausgebildet, um die Polysiliziumschichten 34 in den anschließen den Schritten zu verbinden. Es wird bevorzugt, daß zumindest ein Muster der Kontaktöffnung 38b in jeder Polysiliziumschicht 34 quer über die Streifenflä che zwischen den Bitleitungen 20 ausgebildet wird.

Gemäß Fig. 22 wird die Polysiliziumschicht 34 bis zu einer vorbestimm ten Tiefe unter Verwendung des Musters der dritten Isolationsschicht 36b als eine Ätzmaske naß oder trocken geätzt, wodurch ein Polysiliziumschichtmuster 34b ausgebildet wird. Hierbei wird ein Abschnitt, an dem ein vertikaler Transi stor ausbildet wird, tiefer als die Wortleitung 24b geätzt. Obwohl die Polysili ziumschicht 34 unterhalb des Musters der Kontaktöffnung 38c (wie in Fig. 24 gezeigt), die quer zu der Streifenfläche ausgebildet ist, auch geätzt wird, macht dies nichts bzw. bleibt das ohne Einfluß. Anschließend wird ein zweiter Source/Drain-Bereich 38b und eine Steuerelektrode 38 eines Kondensators auf dem Polysiliziumschichtmuster 34 selektiv ausgebildet, auf welchem ein verti kaler Transistor durch ein typisches Abscheidungs- und Photolithographie-Ver fahren ausgebildet wird. Der zweite Source/Drain-Bereich 38b kann aus einer Silicidschicht ausgebildet sein, und die Speicherelektrode 38 kann aus Polysili zium ausgebildet sein. Jedoch ist die vorliegende Erfindung nicht auf diese Ausführungsform beschränkt. Der zweite Source/Drain-Bereich 38b und die Steuerelektrode 38 können aus der gleichen Art von Materialschicht oder einer unterschiedlichen Art von Materialschicht ausgebildet sein und können in ei nem einzigen Verfahren oder in einem getrennten Verfahren ausgebildet sein. Wie in Fig. 24 gezeigt, wird hierbei das gleiche Verfahren, das auf den zweiten Source/Drain-Bereich 38b ausgeführt worden ist, auf dem Muster der Kon taktöffnung 38c ausgeführt, welches die isolierten Polysiliziumschichten 34b miteinander in Form einer Brücke verbindet. Mit anderen Worten, die gleiche Materialschicht ist auf dem zweiten Source/Drain-Bereich 38b und dem Kon taktöffnungsmuster 38c abgeschieden und durch Photolithographie geätzt, wo durch die Speicherelektrode 38 eines Kondensators auf dem zweiten Source/Drain-Bereich 38b und Verbinder 38d auf den Kontaktöffnungsmuster 38c zum Verbinden der isolierten Polysiliziumschichten 34b ausgebildet wer den.

Gemäß Fig. 23 wiederum wird auf der gesamten Oberfläche des Halblei tersubtrats 10, auf welcher die Speicherelektrode 38 ausgebildet wird, eine dielektrische Schicht 40 des Kondensators ausgebildet. Dann wird eine Plat tenelektrodenschicht 42 des Kondensators ausgebildet. Anschließend werden typische Speicherzellenseparations- und Passivierungsverfahren durchgeführt, wodurch die Herstellung einer Halbleiterspeichervorrichtung vervollständigt wird.

Gemäß der vorliegenden Erfindung schweben (float) Body-Bereiche des Transistors in einzelnen Speicherzellen nicht, sondern sind zu einem Body-Bereich integriert, so daß ein Rauschen, das in jeder Speicherzelle einer Speichervorrichtung eindringt, ohne weiteres eliminiert werden kann. Folglich kann die Ladung eines Body-Bereichs jedes Transistors konstant aufrecht er halten werden, ohne durch Rauschen beeinflußt zu sein, so daß eine Fehlfunk tion des Transistors verhindert werden kann. Außerdem ist die Gateelektrode eines vertikalen Transistors in einer vierseitigen Form ausgebildet, bei welcher eine Seite offen ist, so daß ohne weiteres eine Speicherzelle mit einer idealen Fläche von der 4F² realisiert werden kann.

Claims

1. Halbleiterspeichervorrichtung, die keinen Floating-Body-Effekt aufweist, umfas send:
ein Halbleitersubstrat;
eine Vielzahl von Bitleitungen, die in dem Halbleitersubstrat derart vergraben sind, daß die Oberfläche der Bitleitungen zu der Oberfläche des Halbleitersub strats benachbart ist, wobei die Bitleitungen parallel zueinander angeordnet sind;
eine Vielzahl von Wortleitungen, die auf dem Halbleitersubstrat ausgebildet so sind, daß die Wortleitungen quer zu den Bitleitungen verlaufen und von ihnen isoliert sind; und
eine Vielzahl von vertikalen Zugriffstransistoren, die an den einzelnen Speicher zellen dort ausgebildet sind, wo die Bitleitungen und die Wortleitungen sich schneiden, wobei jeder vertikale Zugriffstransistor einen ersten Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Bereich aufweist, welche vertikal auf einer Bitleitung ausgebildet sind, wobei der vertikale Zugriffstransistor eine Gate-Isolationsschicht kontak tiert, die auf einem Teil der Seitenwand einer Wortleitung ausgebildet ist, und wobei Body-Bereiche, die die Kanalbereiche der Zugriffstransistoren enthalten, miteinander zu einem einzigen integrierten Bereich verbunden sind.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeicher vorrichtung eine Zellenanordnung für einen dynamischen Speicher mit wahl freiem Zugriff (DRAM) ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei eine Steuerelektrode ei nes Kondensators auf dem zweiten Source/Drain-Bereich jedes Zugriffstransi stors ausgebildet ist.

4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei der zweite Source/Drain-Bereich jedes Zugriffstransistors und die Speicherelektrode des Kondensators aus dem gleichen Material ausgebildet sind.

5. Halbleiterspeichervorrichtung nach Anspruch 3, wobei der zweite Source/Drain-Bereich jedes Zugriffstransistors und die Steuerelektrode des Kon densators aus unterschiedlichen Materialien ausgebildet sind.

6. Halbleiterspeichervorrichtung nach Anspruch 1, wobei eine Vielzahl von Gra benbereichen, die mit einem Isolationsmaterial aufgefüllt sind, in dem Halblei tersubstrat ausgebildet sind, und die Vielzahl von Bitleitungen zwischen den Grabenbereichen ausgebildet sind.

7. Halbleiterspeichervorrichtung nach Anspruch 6, wobei die Bitleitungen aus ei nem Silizidmaterial ausgebildet sind.

8. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Body-Bereiche der Zugriffstransistoren durch ein einziges Abscheidungsverfahren und ein Maskie rungsverfahren ausgebildet sind, wodurch ein einziger integrierter Body ausge bildet wird.

9. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Body-Bereiche der Zugriffstransistoren durch Wortleitungen voneinander isoliert sind, aber durch brückenartige Verbinder so miteinander verbunden sind, daß sie integriert sind.

10. Halbleiterspeichervorrichtung nach Anspruch 1, wobei eine Isolationsschicht, die die gleichen Eigenschaften wie die Gate-Isolationsschicht aufweist, auf der Seitenwand jeder Wortleitung ausgebildet ist.

11. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Wortleitung, an wel cher jeder Zugriffstransistor ausgebildet ist, eine vierseitige Form aufweist, bei der in einer Draufsicht eine Seite offen ist, und der Kanalbereich des Zu griffstransistors innerhalb der vierseitigen Form ausgebildet ist.

12. Halbleiterspeichervorrichtung, die keinen Floating-Body-Effekt aufweist, umfas send:
ein Halbleitersubstrat, auf welchem Grabenbereiche, die mit einem Isolations material aufgefüllt sind, in vorbestimmten Abständen angeordnet sind;
eine Vielzahl von Bitleitungen, die parallel zueinander zwischen den Grabenbe reichen auf dem Halbleitersubstrat angeordnet sind;
eine Vielzahl von Wortleitungen, die sich auf den Grabenbereichen des Halblei tersubstrats so erstrecken, daß die Wortleitungen die Bitleitungen kreuzen, wobei die Seitenwand und die obere Oberfläche jeder Wortleitung mit einem Isola tionsmaterial bedeckt ist;
eine Vielzahl von vertikalen Zugriffstransistoren, die an den einzelnen Speicher zellen dort ausgebildet sind, wo die Bitleitungen und die Wortleitungen sich schneiden, wobei jeder vertikale Zugriffstransistor einen ersten Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Bereich aufweist, welche vertikal auf einer Bitleitung ausgebildet sind, und wobei der vertikale Zugriffstransistor eine Gate-Isolationsschicht, die auf einem Teil der Seitenwand einer Wortleitung ausgebildet ist, kontaktiert; und
ein gemeinsamer Body-Bereich, der Body-Bereiche enthält, welche von den Bitleitungen und den Wortleitungen isoliert sind, wobei benachbarte Body-Bereiche, die die Kanalbereiche enthalten, durch die Wortleitungen isoliert sind, aber über die obere Oberfläche des Isolationsmaterial auf den Wortleitun gen integriert sind.

13. Halbleiterspeichervorrichtung nach Anspruch 12, wobei die Speicherelektrode eines Kondensators auf dem zweiten Source/Drain-Bereich jedes Zugriffstransi stors ausgebildet ist.

14. Halbleiterspeichervorrichtung nach Anspruch 12, wobei die Bitleitungen auf einem Silizidmaterial ausgebildet sind.

15. Halbleiterspeichervorrichtung nach Anspruch 12, wobei eine thermische Oxid schicht auf der Seitenwand jeder Wortleitung ausgebildet ist, und eine Silizium nitridschicht auf der oberen Oberfläche jeder Wortleitung ausgebildet ist.

16. Halbleiterspeichervorrichtung, die keinen Floating-Body-Effekt aufweist, umfas send:
ein Halbleitersubstrat, auf welchem Grabenbereiche, die mit einem Isolations material aufgefüllt sind, in vorbestimmten Abständen angeordnet sind;
eine Vielzahl von Bitleitungen, die parallel zueinander zwischen den Grabenbe reichen auf dem Halbleitersubstrat angeordnet sind;
eine Vielzahl von Wortleitungen, die sich auf den Grabenbereichen des Halblei tersubstrats so erstrecken, daß die Wortleitungen die Bitleitungen kreuzen, wobei die Seitenwand jeder Wortleitung mit einem Isolationsmaterial bedeckt ist;
eine Vielzahl von vertikalen Zugriffstransistoren, die an einzelnen Speicherzel len dort ausgebildet sind, wo die Bitleitungen und die Wortleitungen sich schneiden, wobei jeder vertikale Zugriffstransistor einen ersten Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Bereich umfaßt, die vertikal auf einer Bitleitung ausgebildet sind, und wobei der vertikale Zugriffstransistor eine Gate-Isolationsschicht, die auf ei nem Teil der Seitenwand einer Wortleitung ausgebildet ist, kontaktiert;
eine Vielzahl von Body-Bereichen, welche von den Bitleitungen und den Wort leitungen isoliert sind, wobei jeder Body-Bereich den Kanalbereich enthält; und
ein Verbinder zum elektrischen Verbinden benachbarter Body-Bereiche.

17. Halbleiterspeichervorrichtung nach Anspruch 16, wobei eine Speicherelektrode eines Kondensators auf dem zweiten Source/Drain-Bereich jedes Zugriffstransi stors ausgebildet ist.

18. Halbleiterspeichervorrichtung nach Anspruch 16, wobei die Bitleitungen aus einem Silizidmaterial ausgebildet sind.

19. Halbleiterspeichervorrichtung nach Anspruch 16, wobei eine Isolationsschicht, welche die gleiche Isolationsschicht wie die ist, die den zweiten Source/Drain-Bereich jedes Zugriffstransistors definiert, auf der oberen Oberflä che jeder Wortleitung ausgebildet ist.

20. Herstellungsverfahren für eine Halbleiterspeichervorrichtung, die keinen Floa ting-Body-Effekt aufweist, das die folgenden Schritte umfaßt:
Ausbilden von Grabenbereichen, die mit einem Isolationsmaterial aufgefüllt sind, in vorbestimmten Abständen, wobei die Grabenbereiche in einem Halblei tersubstrat derart vergraben sind, daß sie zu der Oberfläche des Halbleitersub strats benachbart sind;
Ausbilden einer Bitleitung zwischen benachbarten Grabenbereichen in dem Halbleitersubstrat und Planarisieren der Oberfläche des Halbleitersubstrats, um die Oberfläche der Bitleitung freizulegen;
sequentielles Ausbilden einer ersten Isolationsschicht, einer Leitungsschicht für eine Wortleitung und einer Maskenschicht aus einem Isolationsmaterial auf der gesamten Oberfläche des planarisierten Halbleitersubstrats;
Ausbilden einer Wortleitung, die die Maskenschicht aufweist, auf der oberen Oberfläche durch Ausführen von Photolithographie;
Ausbilden einer zweiten Isolationsschicht auf der Seitenwand der freigelegten Wortleitung;
Freilegen eines Teils der Oberfläche der Bitleitung, die zu der Seitenwand der Wortleitung benachbart ist, an einem Abschnitt, an dem die Wortleitung und die Bitleitung sich schneiden;
Ausbilden einer ersten Source/Drain-Bereich-Materialschicht auf der freigeleg ten Bitleitung;
Ausbilden einer Body-Bereich-Materialschicht auf der gesamten Oberfläche des Halbleitersubstrats einschließlich der ersten Source/Drain-Bereich-Material schicht derart, daß die Body-Bereich-Materialschicht eine vorbestimmte Höhe von der Maskenschicht auf der Wortleitung aufweist;
Ätzen eines Teils der Body-Bereich-Materialschicht unter Verwendung von Photolithographie, so daß die Body-Bereich-Materialschicht der ersten Source/Drain-Bereich-Materialschicht entspricht; und
Ausbilden einer zweiten Source/Drain-Bereich-Materialschicht auf der geätzten und freigelegten Body-Bereich-Materialschicht.

21. Verfahren nach Anspruch 20, das weiterhin den Schritt eines Ausbildens einer Speicherelektroden-Materialschicht für einen Kondensator auf der zweiten Source/Drain-Bereich-Materialschicht aufweist.

22. Verfahren nach Anspruch 20, wobei die zweite Isolationsschicht, die auf der Seitenwand der Wortleitung ausgebildet ist, eine thermische Oxidschicht ist, und die Maskenschicht, die auf der oberen Oberfläche der Wortleitung ausgebildet ist, eine Siliziumnitridschicht ist.

23. Verfahren nach Anspruch 20, wobei die Wortleitung an einem Abschnitt, an dem die Wortleitung und die Bitleitung sich schneiden, eine vierseitige Form auf weist, welche in einer Draufsicht an einer Seite offen ist, und wobei erste und zweite Source/Drain-Bereich-Materialschichten innerhalb der vierseitigen Form ausgebildet werden.

24. Herstellungsverfahren für eine Halbleiterspeichervorrichtung, die keinen Floa ting-Body-Effekt aufweist, das die folgenden Schritte umfaßt:
Ausbilden von Grabenbereichen, die mit einem Isolationsmaterial aufgefüllt sind, in vorbestimmten Abständen, wobei die Grabenbereiche in einem Halblei tersubstrat derart vergraben sind, daß sie zu der Oberfläche des Halbleitersub strats benachbart sind;
Ausbilden einer Bitleitung zwischen benachbarten Grabenbereichen in dem Halbleitersubstrat und Planarisieren der Oberfläche des Halbleitersubstrats, um die Oberfläche der Bitleitung freizulegen;
sequentielles Ausbilden einer ersten Isolationsschicht und einer Leitungsschicht für eine Wortleitung auf der gesamten Oberfläche des planarisierten Halbleiter substrats;
Ausbilden einer Wortleitung durch Ausführen von Photolithographie;
Ausbilden einer zweiten Isolationsschicht auf der freigelegten Wortleitung;
Freilegen eines Teils der Oberfläche der Bitleitung, die zu der Seitenwand der Wortleitung benachbart ist, an einem Abschnitt, an dem die Wortleitung und die Bitleitung sich schneiden;
Ausbilden einer ersten Source/Drain-Bereich-Materialschicht auf der freigeleg ten Bitleitung;
Ausbilden einer Body-Bereich-Materialschicht auf der gesamten Oberfläche des Halbleitersubstrats einschließlich der ersten Source/Drain-Bereich-Material schicht derart, daß die Body-Bereich-Materialschicht höher als die Wortleitung ist;
Polieren der Body-Bereich-Materialschicht, bis die Oberfläche der Wortleitung zum Planarisieren der Oberfläche des Halbleitersubstrats freigelegt ist;
Ausbilden einer dritten Isolationsschicht auf der gesamten Oberfläche des plana risierten Halbleitersubstrats;
Ätzen eines Teils der dritten Isolationsschicht durch Ausführen von Photolitho graphie, so daß die dritte Isolationsschicht mit der ersten Source/Drain-Bereich-Materialschicht übereinstimmt;
Ätzen eines Teils der Body-Bereich-Materialschicht unter Verwendung der ge ätzten dritten Isolationsschicht als eine Ätzmaske, und
Ausbilden einer zweiten Source/Drain-Bereich-Materialschicht auf der freige legten Body-Bereich-Materialschicht.

25. Verfahren nach Anspruch 24, wobei bei dem Schritt des Ätzens eines Teils der dritten Isolationsschicht gleichzeitig eine Kontaktöffnung, die jede durch die Wortleitung voneinander isolierte Body-Bereich-Materialschicht freilegt, ausge bildet wird.

26. Verfahren nach Anspruch 25, wobei bei dem Schritt des Ausbildens der zweiten Source/Drain-Bereich-Materialschicht in der Kontaktöffnung, die jede Body-Bereich-Materialschicht freilegt, die gleiche Materialschicht wie die zweite Source/Drain-Bereich-Materialschicht ausgebildet wird.

27. Verfahren nach Anspruch 26, wobei bei dem Schritt des Ausbildens der zweiten Source/Drain-Bereich-Materialschicht gleichzeitig ein Verbinder zum Verbinden der durch die Wortleitung isolierten Body-Bereich-Materialschichten unter Ver wendung der Kontaktöffnung ausgebildet wird.

28. Verfahren nach Anspruch 24, das weiterhin den Schritt des Ausbildens einer Speicherelektroden-Materialschicht für einen Kondensator auf der zweiten Source/Drain-Bereich-Materialschicht aufweist.

29. Verfahren nach Anspruch 24, wobei die Wortleitung an einem Abschnitt, an dem sich die Bitleitung und die Wortleitung schneiden, eine vierseitige Form auf weist, welche in einer Draufsicht an einer Seite offen ist, und die ersten und zweiten Source/Drain-Bereich-Materialschichten innerhalb der vierseitigen Form ausgebildet werden.