KR100739532B1 - 매몰 비트라인 형성 방법 - Google Patents
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Abstract
선택적 무전해 증착법을 이용항 매몰 비트라인 형성 방법이 제공되는 데, 이 방법에서, 기판을 식각하여 형성된 비트라인용 홈에 무전해 금속층을 선택적으로 형성되고, 실리사이드 공정이 진행되어 비트라인용 홈의 내부에 실리사이드막이 형성된다.
매몰 비트라인, 수직형 트랜지스터, 무전해 도금법, 실리사이드, 살리사이드
Description
도 1은 본 발명의 일 실시예에 따른 수직형 트랜지스터를 개략적으로 도시하는 사시도이다
도 2a 및 도 2b는 각각 도 1의 수직형 트랜지스터를 워드라인 및 비트라인을 따라 수직 절단했을 때 보여지는 수직형 트랜지스터를 개략적으로 도시하는 단면도들이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 매몰 비트라인 형성 방법을 설명하기 위해서 워드라인을 따라 절단했을 때의 반도체 기판의 단면을 도시한다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 매몰 비트라인 형성 방법을 설명하기 위해서 워드라인을 따라 절단했을 때의 반도체 기판의 단면을 도시한다.
본 발명은 반도체 소자의 매몰 배선 형성 방법에 관련된 것으로서, 더욱 상세하게는 매몰 비트라인 형성 방법에 관련된 것이다.
집적도가 증가함에 따라 평면적으로 반도체 소자가 차지하는 영역이 줄어들 고 있다. 예를 들어 트랜지스터가 형성되는 영역, 즉 활성영역의 크기가 점점 감소하고 있다. 활성영역의 크기가 감소함에 따라, 통상적인 평면형 트랜지스터의 채널 길이가 줄어들게 되어 이른바 '짧은 채널 효과(short channel effect)'가 발생한다. 또한, 채널의 폭도 감소하게 되어 이른바 '좁은 채널 효과(narrow channel effect)' 또는 '좁은 폭 효과(narrow width effect)'가 발생하고 있다.
따라서 제한된 영역에서 채널 길이 및 폭을 증가시키기 위해서 종래의 평면형 트랜지스터를 대신해서 수직형 트랜지스터 같은 3차원 트랜지스터가 제안되었다. 특히 수직형 트랜지스터는 디램(DRAM) 같은 반도체 메모리 소자에 유용하게 적용될 수 있다. 수직형 트랜지스터에서 이온주입을 사용하여 형성되는 비트라인은 높은 저항을 나타내었다. 이에, 비트라인을 반도체 기판 내에 매몰하는 이른바 매몰 비트라인이 도입되었다. 통상적으로 매몰 비트라인을 형성하기 위해서, 반도체 기판을 식각하여 비트라인을 위한 홈을 형성한 후에 기상증착법(CVD)을 사용하여 비트라인을 위한 도전막을 반도체 기판 전면에 형성하고 있다. 그런데, 소자의 집적도 증가에 따라 비트라인을 위한 홈의 폭이 줄어들어 증착할 수 있는 도전막의 두께가 제한되고 결과적으로 비트라인의 저항이 증가하게 된다. 비트라인을 위한 도전막을 두껍게 형성할 경우, 홈의 상부에서 오버행(overhang)이 발생할 수 있으며 인접한 비트라인들 사이의 분리를 위한 식각 공정에서 인접한 비트라인들이 제대로 분리되지 않을 수 있다. 더욱이 수직 트랜지스터의 채널 구조물을 형성하기 위해 기판을 식각한 결과 발생한 홈과 더불어 비트라인을 위한 홈은 더욱 깊은 홈이 형성되며, 이로 인해 전술한 문제는 더욱 심각해 진다.
본 발명의 실시예들은 고집적 소자에 적합한 매몰 비트라인 형성 방법을 제공한다.
본 발명의 실시예들은 또한 고집적 소자에 적합한 매몰 배선 형성 방법을 제공한다.
본 발명의 실시예들은 매몰 비트라인을 갖는 고집적 반소체 소자 형성 방법을 제공한다.
본 발명의 실시예들에 따른 매몰 배선 형성 방법은: 반도체 기판을 식각하여 상기 반도체 기판에 매몰 배선을 위한 홈을 형성하는 것; 무전해 증착 공정을 진행하여 상기 홈의 측면 및 바닥 상에 실리사이드용 금속막을 형성하는 것; 그리고, 실리사이드 공정을 진행하여 상기 홈의 측면 및 바닥 상에 실리사이드막을 형성하는 것을 포함할 수 있다.
일 실시예에서 상기 무전해 증착 공정을 진행하는 것은: 상기 홈의 측면 및 바닥을 활성화하는 것; 그리고, 상기 실리사이드용 금속막을 위한 원료 금속 이온 및 환원제를 포함하는 용액을 상기 활성화된 홈의 측면 및 바닥에 접촉시키는 것을 포함할 수 있다.
일 실시예에서 상기 홈의 측면 및 바닥을 활성화하는 것은: 상기 홈의 측면 및 바닥을 금속, 금속 염화염, 금속 황산염, 또는 이들의 조합을 포함하는 용액에 접촉하는 것을 포함할 수 있다.
일 실시예에서 상기 홈의 측면 및 바닥을 활성화하는 것은: 상기 실리사이드막을 구성하는 금속 씨앗층을 상기 홈의 측면 및 바닥 상에 형성하는 포함할 수 있다.
본 발명의 실시예들에 따른 매몰 비트라인 형성 방법은: 반도체 기판을 식각하여 채널 구조물을 형성하는 것; 상기 채널 구조물의 측면에 게이트 절연막을 사이에 두고 게이트 패턴을 형성하는 것; 상기 채널 구조물밖의 반도체 기판을 식각하여 비트라인용 홈을 형성하는 것; 무전해 증착 공정을 진행하여 상기 홈의 측면 및 바닥 상에 실리사이드용 금속막을 형성하는 것; 그리고, 실리사이드 공정을 진행하여 상기 홈의 측면 및 바닥 상에 비트라인용 실리사이드막을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자 형성 방법은: 반도체 기판을 식각하여 채널 구조물을 형성하는 것; 상기 채널 구조물의 측면에 게이트 절연막을 개재하여 상기 채널 구조물의 측면을 감싸는 게이트 패턴을 형성하는 것; 상기 게이트 패턴밖의 반도체 기판을 식각하여 홈을 형성하는 것; 무전해 증착 공정을 진행하여 상기 홈의 측면 및 바닥 상에 선택적으로 실리사이드용 금속막을 형성하는 것; 실리사이드 공정을 진행하여 상기 홈의 측면 및 바닥 상에 선택적으로 비트라인용 실리사이드막을 형성하는 것; 상기 홈의 바닥에 형성된 실리사이드막을 제거하는 것; 그리고, 상기 게이트 패턴에 전기적으로 연결되는 워드라인을 형성하는 것을 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예에 대해 설명한다. 본 발명의 다른 목적(들), 특징(들) 및 이점(들)은 첨부된 도면과 관련된 이하의 실시예들을 통해서 보다 쉽게 이해될 것이다. 하지만, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판상에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안 된다.
본 명세서에서 '기판' 또는 '반도체 기판'은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함한다. 이와 같은 반도체 근거 구조는 실리콘, 절연체 상의 실리콘(SOI), 도핑 또는 도핑 되지 않은 실리콘, 반도체 구조에 의해 지지가 되는 실리콘 에피탁시얼층, 또는 다른 반도체 구조물들을 가리킨다. 또한, 반도체 구조는 실리콘-게르마늄(SiGe), 게르마늄, 또는 갈륨-아세나이드(GaAs)일 수 있다. 또한, '기판' 또는 '반도체 기판'은 절연막 그리고/또는 도전막이 형성되어 있는 기판을 가리킬 수 있다.
'행' 또는 '열'은 기판 상의 서로 다른 두 방향을 가리키기 위해 사용된 것으로서, 절대적인 수직 방향 또는 수평 방향을 가리키는 것은 아니다. 예를 들어 행은 x축과 평행하고 열은 y축과 평행하다. 또는 그 반대일 수 있다.
본 발명은 매몰 배선 형성 방법에 관련된 것이다. 본 발명에서 매몰 배선은 반도체 기판을 식각하여 형성된 홈 내에 배선이 위치하는 것을 가리킬 수 있다. 이 같은 본 발명의 매몰 배선 형성 방법은 반도체 기판을 식각하여 홈을 형성하고 홈 내에 배선을 한정하는 임의의 배선 공정에 적용될 수 있는 데, 예를 들어 수직형 트랜지스터의 매몰 비트라인 형성, 플래시 메모리 소자의 소오스 라인 형성 등에 적용될 수 있다. 이하에서는 단지 예시적인 측면에서 매몰 비트라인 형성 방법에 대해서 설명을 하기로 한다. 또한, 반도체 기판으로서 실리콘 기판을 사용하는 것을 예로 들어 설명을 한다.
본 발명의 실시예들에 따른 매몰 비트라인 형성 방법은 무전해 방법을 사용하여 비트라인을 위한 반도체 기판의 홈의 내부에, 즉 홈의 측면 및 바닥에 선택적으로 도전막을 형성한다. 예를 들어 홈의 측면 및 바닥으로부터 도전막이 선택적으로 성장한다. 따라서 홈의 측면 및 바닥으로부터 거의 동일한 두께로 (콘포말하게) 도전막이 성장할 수 있다. 또, 본 발명의 실시예들에 있어서, 도전막을 홈의 내부 및 바닥에 선택적으로 형성한 후에 열처리 공정이 진행되어 실리사이드막이 형성될 수 있다. 따라서 비트라인의 저항을 더욱 감소시킬 수 있다.
본 발명의 실시예들에서 비트라인을 위한 도전막은 무전해 방법으로 증착될 수 있는 도전성 물질이라면 어느 것이라도 상관없다. 또한, 열처리 공정을 통해서 실리사이드막을 형성할 수 있는 도전성 물질이라면 어느 것이라도 상관없다. 내열성 전이금속이 사용될 수 있다. 예를 들어 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 팔라듐(Pd) 또는 이들의 조합이 실리사이드 비트라인을 위한 도전막으로 사용될 수 있는 데, 이하에서 설명될 실시예들에서는 단지 예시적인 측면에서 코발트를 사용하여 실리사이드 비트라인을 형성하는 것을 설명할 것이다.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 개략적으로 도시하는 사시도이다. 도 1을 참조하면, 수직형 트랜지스터를 위한 채널 구조물(11)이 기판에 행렬로 배열된다. 채널 구조물(11)은 기판으로부터 돌출한 기둥(pillar) 형태를 나타낸다. 채널 구조물(11)의 반대편 끝단들, 예를 들어 상부 접합 영역 및 하부에 접합 영역이 각각 구비되고, 접합 영역들을 연결하는 채널 구조물(11)의 측면에는 게이트 패턴(41)이 구비되어, 수직형 트랜지스터를 형성한다. 열 방향 (y축 방향)으로 매몰 비트라인(13)이 뻗어 대응하는 열에 배열된 수직형 트랜지스터들의 하부 접합 영역들, 예컨대 드레인 영역들에 전기적으로 연결된다. 행 방향 (x축 방향)으로 워드라인(15)이 뻗어 대응하는 행에 배열된 수직형 트랜지스터들의 게이트 패턴들에 전기적으로 연결된다. 채널 구조물(11)의 형태는, 특히 반도체 기판의 위쪽으로부터 보여지는 형태는 다양하게 변경될 수 있으며 도 1에 도시된 것 같이 사각형태에 한정되는 것은 아니다.
도 2a 및 도 2b를 참조하여 매몰 비트라인에 대해서 구체적으로 설명을 하기로 한다. 도 2a 및 도 2b는 각각 도 1의 수직형 트랜지스터를 워드라인 및 비트라인을 따라 절단했을 때 보여지는 수직형 트랜지스터를 개략적으로 도시하는 단면 도들이다. 도 2a 및 도 2b를 참조하여, 반도체 기판(21)으로부터 위쪽으로 돌출하여 복수 개의 채널 구조물(11)이 형성되어 있다. 채널 구조물(11)은 반도체 기판(21)의 일부 영역을 식각하는 것에 의해 형성될 수 있다. 각 채널 구조물(11)의 측면에 게이트 절연막(31)을 사이에 두고 게이트 패턴(41)이 형성되어 있다. 대응하는 행에 배열된 채널 구조물들 측면에 형성된 게이트 패턴들은 도 2a에 도시된 것처럼, 대응하는 워드라인(15)에 의해서 서로 전기적으로 연결된다. 즉, 채널 구조물(11) 사이에 정의되는 제1홈(51)(이하 보다 명확한 이해를 위해서 '워드라인용 홈'으로 호칭될 수 있음)에 워드라인(15)이 배치된다. 워드라인용 홈(51) 아래의 반도체 기판(21)에 형성된 제2홈(53)(이하 보다 명확한 이해를 위해서 '비트라인용 홈'으로 호칭될 수 있음)의 측면에는 비트라인(13)이 위치한다. 대응하는 열에 배열된 채널 구조물들 아래의 기판에 형성된 드레인 영역(81a)들은 도 2b에 도시된 것처럼 대응하는 비트라인(13)에 의해 전기적으로 연결된다.
비트라인(13)은 분리 절연막(61)에 의해서 게이트 패턴(41) 및 워드라인(15)과 전기적으로 절연된다. 분리 절연막(61)은 예를 들어 워드라인용 홈(51)의 바닥과 비트라인용 홈(53) 내부에 형성될 수 있다. 또, 비트라인용 홈(53) 내부에 형성된 분리 절연막(61a)은 인접한 비트라인들을 서로 전기적으로 절연시키는 기능을 할 수 있다. 또한, 비트라인들 사이의 보다 나은 절연을 위해서, 비트라인용 홈(53) 아래에 추가적인 제3홈(이하 명확한 이해를 위해서 '분리용 홈'으로 호칭될 수 있음)이 형성되고 이 분리용 홈에 절연막이 채워질 수 있다.
본 발명의 실시예가 디램(DRAM) 같은 메모리 소자에 적용될 경우에, 캐패시터는 채널 구조물의 상부에 형성된 접합 영역, 예를 들어 소오스 영역(83)에 전기적으로 연결되도록 구비된다.
게이트 패턴(41) 및 워드라인(15)은 예를 들어 폴리실리콘, 실리사이드, 금속 또는 이들의 조합으로 형성될 수 있다. 비트라인(13)은 코발트 실리사이드로 형성될 수 있다.
도 3 내지 도 8을 참조하여 본 발명의 실시예에 따른 매몰 비트라인 형성 방법을 설명한다. 도 3 내지 도 8은 워드라인을 따라 (비트라인과 교차하는 방향을 따라) 절단했을 때의 반도체 기판의 단면을 도시한다. 도 3을 참조하여, 반도체 기판(21)의 일부 영역을 식각하여 채널 구조물(11)을 형성한다. 반도체 기판(21)의 일부 영역을 제거하는 것에 의해서 행 방향의 채널 구조물들 사이에는 워드라인용 홈(51)이 정의된다. 예를 들어 채널 구조물을 한정하는 마스크(71)(이하 명확한 이해를 위해서 '채널용 마스크'라 호칭될 수 있음)를 반도체 기판(21) 상에 형성하고 채널용 마스크(71)밖의 반도체 기판을 식각하여 채널 구조물(11)을 형성할 수 있다. 채널용 마스크(71)는 예를 들어 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, 또는 이들의 조합으로 형성될 수 있다.
도 4를 참조하여, 선택적인 공정(optional process)으로서 채널 구조물(11)의 측면의 일부분을 제거하여 그 폭을 줄인다. 여기서 선택적인 공정이 가리키는 바는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 경우에 따라서는 진행되지 않을 수도 있다는 것이다. 예를 들어 식각 용액을 사용하여 채널 구조물(11)의 측면의 일부분을 제거할 수 있다. 채널 구조물(11)의 측면에 게이트 절연막(31)을 형성한다. 게이트 절연막(31)은 예를 들어 열산화 공정을 진행하는 것에 의해서 형성될 수 있으며, 다른 방법으로 기상증착법을 사용하여 형성될 수도 있다. 또한, 열산화 공정 및 기상증착법의 조합을 통해서도 게이트 절연막(31)은 형성될 수 있다. 채널 구조물(11)의 측면을 감싸도록 게이트 절연막(31) 상에 게이트 패턴(41)을 형성한다. 예를 들어 폴리실리콘, 실리사이드, 금속 또는 이들의 조합으로 이루어진 게이트 패턴용 도전성막을 형성한 후 식각 공정을 진행하는 것에 의해서 게이트 패턴(41)은 채널 구조물(11)의 측면 상에 형성될 수 있다. 다른 방법으로, 게이트 패턴용 도전막을 형성한 후 채널용 마스크(71)가 노출될 때까지 평탄화 공정을 진행한 후 건식 식각을 진행하는 것에 의해서 채널용 마스크(71)밖의 도전성막이 제거되고 채널용 마스크(71) 아래에 자기정렬적인 방식으로 채널 구조물(11)을 감싸도록 게이트 패턴(41)이 형성될 수도 있다. 이온 주입 공정을 진행하여 채널 구조물(11) 아래의 반도체 기판에 비트라인이 연결될 드레인 접합 영역(81)을 형성한다.
도 5를 참조하여, 비트라인을 한정하는 마스크(91)(이하 명확한 이해를 위해서 '비트라인용 마스크'라 호칭될 수 있음)를 형성한 후 비트라인용 마스크(91)밖의 반도체 기판을 식각하여 비트라인용 홈(53)을 형성한다. 여기서, 비트라인용 홈(53)에 의해서 행 방향에서 인접한 것들 사이에서 서로 전기적으로 분리된 접합 영역(81a)이 형성된다. 또, 행 방향에서 서로 인접한 채널 구조물들이 서로 전기적으로 격리된다. 비트라인용 마스크(91)는 실리콘 산화막, 실리콘 질화막, 실리콘산 화질화막, 또는 이들의 조합으로 형성될 수 있다.
도 6을 참조하여, 비트라인용 홈(53)의 측면 및 바닥 상에 실리사이드막을 위한 도전막으로서 코발트막(93)을 선택적으로 형성한다. 즉, 코발트막(93)은 실리콘 기판 상에만 선택적으로, 여기서는 비트라인용 홈(53)의 측면 및 바닥 상에 선택적으로 형성된다. 예를 들어 무전해 방법을 사용하여 코발트막(53)을 비트라인용 홈(53)의 측면 및 바닥 상에 선택적으로 형성할 수 있다. 따라서 비트라인용 홈(53)의 측면 및 바닥 상에 거의 균일한 두께로 코발트막(93)이 형성될 수 있다.
본 발명의 일 실시예에 따른 무전해 방법에 의한 코발트막(93)의 선택적인 형성 방법을 보다 상세히 설명한다. 먼저, 비트라인용 홈(53)의 측면 및 바닥을 활성화(activation) 시킨다. 여기서 '활성화'가 가리키는 바는 무전해 방법에 의해서 코발트막이 성장할 수 있는 상태가 되도록 비트라인용 홈(53)의 측면 및 바닥을 변경하는 것을 포함한다. 예를 들어 '활성화'는 무전해 방법에 의해서 코발트막이 선택적으로 성장할 수 있도록 예를 들어 코발트 씨앗층을 비트라인용 홈(53)의 측면 및 바닥 상에 형성하는 것을 포함할 수 있다. 또 '활성화'는 금속, 금속 염화염(metal sulfate), 금속 황산염(metal sulfate), 또는 이들의 조합을 포함하는 활성화 용액에 비트라인용 홈(53)의 측면 및 바닥을 접촉시켜 무전해 방법에 의해서 코발트막이 선택적으로 성장할 수 있도록 하는 것을 포함할 수 있다. 활성화 용액에 기판을 담그는 것(immersing)에 의해서 비트라인용 홈(53)의 측면 및 바닥이 활성화 용액에 접촉할 수 있다. 활성화 용액은 여기에 한정되는 것은 아니며, 예를 들어 팔라듐 또는 염화팔라듐(PdCl2)을 포함할 수 있다.
비트라인용 홈(53)의 측면 및 바닥을 활성화시킨 후에, 코발트막이 무전해 방법으로 성장할 수 있도록 코발트 이온 및 환원제를 포함하는 반응 용액을 활성화된 비트라인용 홈(53)의 측면 및 바닥에 접촉시킨다. 예를 들어 반응 용액에 기판을 담그는 것에 의해서 활성화된 비트라인용 홈(53)의 측면 및 바닥이 반응 용액에 접촉할 수 있다. 코발트 이온 원료(source)로서 CoSO4·6H2O(황산구리)가 사용될 수 있다. 환원제로서, 하이드로포스페이트 이온, 보론을 함유하는 환원제가 사용될 수 있다. 예를 들어 환원제로서, 여기에 열거된 것에 한정되지 않으며, (CH3)2HN·H3 (디메틸아민보란:di-methyl-amine-borane:DMAB), HCHO(포름알데히드), NaH2PO2(차아인산나트늄), NaBH4(수소화붕소 나트륨: sodium hydroborate), KBH4(수소화붕소 칼륨: potassium hydroborate) 등이 사용될 수 있다. 반응 용액은 페하지수 조절제, 계면활성제 등의 버퍼 용액을 더 포함할 수 있는 데, 버퍼 용액은 여기에 한정되는 것은 아니며 CH3COOH(아세트산), 암모늄 하이드레이트(ammonium hydrate) 등을 포함할 수 있다.
도 7을 참조하여 실리사이드 공정을 진행하여 코발트막(93)과 비트라인용 홈(53)의 바닥 및 측면의 실리콘과 반응시켜 비트라인으로 사용되는 코발트 실리사이드막(95)을 형성한다. 실리사이드 공정은 제1 열처리 공정을 진행하는 것을 포함한다. 제1 열처리 공정은 약 200℃ 내지 1000℃의 온도 범위에서 약 10-8 Torr 내지 5x760 Torr 의 압력 범위에서 진행될 수 있다. 또한, 제1 열처리 공정은 아르곤, 헬륨 같은 불활성(inert) 가스 분위기 하에서 진행되거나, 질소 또는 수소 같은 비활성(inactive) 가스 분위기 하에서 진행될 수 있다. 또는 제1 열처리 공정은 이 같은 분위기 가스를 사용하지 않을 수도 있다.
실리사이드 공정은 또한 제1 열처리 공정을 진행한 후에 추가적으로 제2 열처리 공정을 진행하는 것을 더 포함할 수 있다. 제2 열처리 공정은 전술한 제1 열처리 공정과 동일한 조건 또는 제1 열처리 공정의 변수 (온도 및 압력, 분위기 가스)의 범위에서 조금 벗어난 조건 또는 제1 열처리 공정의 변수의 범위 내에서 다른 범위에서 진행될 수 있다.
또한, 제1 열처리 공정과 제2 열처리 공정 사이에 선택적인 공정으로서 미반응 코발트막을 제거하는 공정을 더 진행할 수 있다.
도 8을 참조하여, 비트라인용 홈(53)의 바닥에 형성된 코발트 실리사이드막을 제거하여 인접한 비트라인들 사이에서 서로 전기적으로 격리된 코발트 실리사이드 비트라인(13)을 형성한다. 예를 들어, 비트라인용 홈(53)의 바닥에 형성된 코발트 실리사이드막은 건식 식각 가스를 사용하여 제거될 수 있으며, 이를 위해서 불소를 기반으로 한 식각 가스가 사용될 수 있다. 예를 들어 NF3, CF4, CHF3 등의 식각 가스가 사용될 수 있다. 또한 아르곤 같은 불활성 가스가 함께 사용될 수 있다.
비트라인용 마스크(91)를 제거한 후 코발트 실리사이드 비트라인(13)을 절연하기 위한 분리 절연막(61)을 형성한다. 워드라인을 위한 도전막을 증착한 후 패터닝하여 게이트 패턴(41)에 전기적으로 연결되는 워드라인(15)을 도 1, 도 2a 및 도 2b에 도시된 것 같이 형성한다.
이온주입 공정을 진행하여 채널 구조(11)의 상부에 소오스 접합 영역(83)을 형성한다.
상술한 실시예에서, 비트라인용 홈(53)의 측면 및 바닥을 활성화시키는 것을 진행하지 않을 수 도 있다. 코발트 실리사이드의 격자 구조는 실리콘과 비슷하기 때문에, 실리콘 표면에 에피탁시얼 성장법을 사용하여 코발트가 성장할 수 있기 때문이다.
상술한 실시예에서 비트라인용 마스크(91)는 분리 절연막(61)을 형성한 후에 제거될 수 도 있다.
상술한 실시예에서, 인접한 비트라인들 사이의 보다 나은 분리를 위해서, 분리 절연막(61)을 형성하기 전에 비트라인(13)밖의 기판을 식각하여 분리용 홈을 더 형성할 수 있다.
상술한 실시예에서, 채널용 마스크(71)을 제거하고 워드라인을 형성하기 전에 이온주입 공정을 진행하여 채널 구조물(11)의 상부에 소오스 접합 영역(81)을 형성할 수 있다.
상술한 실시예에서, 소오스 접합 영역(81) 및 드레인 접합 영역(83)은 동시에 형성될 수도 있다. 예를 들어, 게이트 패턴(41)을 형성한 후에 채널용 마스크(71)를 제거하고 이어서 이온주입 공정을 진행하여 채널 구조물(11)의 상부에는 소오스 접합 영역(81)을, 채널 구조물(11) 하부의 기판에는 드레인 접합 영역(83)을 형성할 수 있다.
상술한 실시예에서 드레인 접합 영역(83)은 비트라인용 홈(53)을 형성하고 난 후에 이온주입 공정을 진행하여 형성될 수 있다.
상술한 실시예에서, 매몰 비트라인이 형성된 후에 채널 구조물 측면에 게이트 패턴이 형성되고 게이트 패턴에 연결되는 워드라인이 형성될 수 있다. 이에 대해서 도 9 내지 도 11을 참조하여 간략히 설명을 한다. 도 9를 참조하여 채널용 마스크(71)을 사용하여 채널 구조물을 형성한 후, 비트라인용 마스크(91)를 사용하여 비트라인용 홈(53)을 형성한다.
도 10을 참조하여, 상술한 실시예와 동일한 방식으로 실리사이드 비트라인(13)을 비트라인용 홈(53)의 측면에 형성한다. 비트라인용 마스크(91) 및 채널용 마스크(71)을 제거한 후 채널 구조물(11)의 상부에 소오스 불순물 영역(83)을 형성한다. 비트라인(13)을 절연시키기 위한 분리 절연막(61)을 형성한다.
도 11을 참조하여, 상술한 실시예와 동일한 방식으로 채널 구조물(11)의 측면에 게이트 절연막(31) 및 게이트 패턴(41)을 형성한다. 게이트 패턴(41)에 전기적으로 연결되는 워드라인(15)을 형성한다.
비트라인용 홈을 채우는 분리 절연막을 형성한 후 비트라인용 마스크를 제거한다. 채널 구조물 측면에 게이트 절연막 및 게이트 패턴을 형성하고 게이트 패턴에 전기적으로 연결되는 워드라인을 형성한다.
본 실시예에서도 소오스 접합 영역 및 드레인 접합 영역은 위에서 설명을 한 다양한 방식으로 형성될 수 있다.
본 발명의 실시예들에 따르면, 코발트막이 선택적으로 비트라인용 홈의 내부에 형성되기 때문에, 실리사이드막을 두껍게 형성할 수 있어 낮은 저항의 비트라인을 형성할 수 있다.
또, 본 발명의 실시예들에 따르면, 실리사이드막을 위한 금속막이 비트라인용 홈의 내부에 선택적으로 형성될 수 있어, 미반응 금속막을 제거하는 공정을 생략할 수 있다.
또, 본 발명의 실시예들에 따르면, 신뢰성있게 인접한 비트라인들을 전기적으로 분리할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 전술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
Claims (20)
- 반도체 기판을 식각하여 매몰 배선을 위한 홈을 상기 반도체 기판에 형성하는 것;무전해 증착 공정을 진행하여 상기 홈의 측면 및 바닥 상에 실리사이드용 금속막을 형성하는 것; 그리고,실리사이드 공정을 진행하여 상기 홈의 측면 및 바닥 상에 실리사이드막을 형성하는 것을 포함하는 매몰 배선 형성 방법.
- 청구항 1에 있어서, 상기 무전해 증착 공정을 진행하는 것은:상기 홈의 측면 및 바닥을 활성화하는 것; 그리고,상기 실리사이드용 금속막을 위한 원료 금속 이온 및 환원제를 포함하는 용액을 상기 활성화된 홈의 측면 및 바닥에 접촉시키는 것을 포함하는 매몰 배선 형성 방법.
- 청구항 2에 있어서, 상기 홈의 측면 및 바닥을 활성화하는 것은:상기 홈의 측면 및 바닥을 금속, 금속 염화염, 금속 황산염, 또는 이들의 조합을 포함하는 용액에 접촉하는 것을 포함하는 매몰 배선 형성 방법.
- 청구항 3에 있어서, 상기 홈의 바닥 상에 형성된 실리사이드막을 제거하는 것을 더 포함하는 매몰 배선 형성 방법.
- 청구항 2에 있어서, 상기 홈의 측면 및 바닥을 활성화하는 것은:상기 실리사이드막을 구성하는 금속 씨앗층을 상기 홈의 측면 및 바닥 상에 형성하는 것을 포함하는 매몰 배선 형성 방법.
- 청구항 5에 있어서, 상기 홈의 바닥 상에 형성된 실리사이드막을 제거하는 것을 더 포함하는 매몰 배선 형성 방법.
- 반도체 기판을 식각하여 채널 구조물을 형성하는 것;상기 채널 구조물의 측면에 게이트 절연막을 사이에 두고 상기 채널 구조물을 감싸는 게이트 패턴을 형성하는 것;상기 채널 구조물밖의 반도체 기판을 식각하여 비트라인용 홈을 형성하는 것;무전해 증착 공정을 진행하여 상기 홈의 측면 및 바닥 상에 실리사이드용 금속막을 형성하는 것; 그리고,실리사이드 공정을 진행하여 상기 홈의 측면 및 바닥 상에 비트라인용 실리사이드막을 형성하는 것을 포함하는 매몰 비트라인 형성 방법.
- 청구항 7에 있어서, 상기 무전해 증착 공정을 진행하는 것은:상기 홈의 측면 및 바닥을 활성화하는 것; 그리고,상기 실리사이드용 금속막을 위한 원료 금속 이온 및 환원제를 포함하는 용액을 상기 활성화된 홈의 측면 및 바닥에 접촉시키는 것을 포함하는 매몰 비트라인 형성 방법.
- 청구항 8에 있어서, 상기 홈의 측면 및 바닥을 활성화하는 것은:상기 홈의 측면 및 바닥을 금속, 금속 염화염, 금속 황산염, 또는 이들의 조합을 포함하는 용액에 접촉하는 것을 포함하는 매몰 비트라인 형성 방법.
- 청구항 9에 있어서, 상기 홈의 바닥 상에 형성된 실리사이드막을 제거하는 것을 더 포함하는 매몰 비트라인 형성 방법.
- 청구항 8에 있어서, 상기 홈의 측면 및 바닥을 활성화하는 것은:상기 실리사이드막을 구성하는 금속 씨앗층을 상기 홈의 측면 및 바닥 상에 형성하는 것을 포함하는 매몰 비트라인 형성 방법.
- 청구항 11에 있어서, 상기 홈의 바닥 상에 형성된 실리사이드막을 제거하는 것을 더 포함하는 매몰 비트라인 형성 방법.
- 청구항 8에 있어서, 상기 채널 구조물을 형성하는 것은: 식각 마스크를 사 용하여 상기 반도체 기판을 식각하여 채널 구조물을 형성하는 것을 포함하며,상기 게이트 패턴밖의 반도체 기판을 식각하는 것은: 마스크를 사용하여 상기 게이트밖의 반도체 기판을 식각하는 것을 포함하는 매몰 비트라인 형성 방법.
- 청구항 8에 있어서, 상기 실리사이드 공정을 진행하는 것은:제1열처리 공정을 진행하는 것을 포함하는 매몰 비트라인 형성 방법.
- 청구항 14에 있어서, 상기 제1열처리 공정을 진행한 후 미반응 금속막을 제거하는 것; 그리고, 제2열처리 공정을 진행하는 것을 더 포함하는 매몰 비트라인 형성 방법.
- 청구항 14 또는 청구항 15에 있어서, 상기 금속막은 코발트, 니켈, 티타늄, 백금, 팔라듐, 또는 이들의 조합으로 형성되는 매몰 비트라인 형성 방법.
- 반도체 기판을 식각하여 채널 구조물을 형성하는 것;상기 채널 구조물의 측면에 게이트 절연막을 개재하여 상기 채널 구조물의 측면을 감싸는 게이트 패턴을 형성하는 것;상기 게이트 패턴밖의 반도체 기판을 식각하여 홈을 형성하는 것;무전해 증착 공정을 진행하여 상기 홈의 측면 및 바닥 상에 선택적으로 실리사이드용 금속막을 형성하는 것; 그리고,실리사이드 공정을 진행하여 상기 홈의 측면 및 바닥 상에 선택적으로 비트라인용 실리사이드막을 형성하는 것;상기 홈의 바닥에 형성된 실리사이드막을 제거하는 것; 그리고,상기 게이트 패턴에 전기적으로 연결되는 워드라인을 형성하는 것을 포함하는 반도체 소자 형성 방법.
- 청구항 17에 있어서,상기 게이트 절연막을 형성하기 전에 상기 채널 구조물의 측면 일부분을 식각하는 것을 더 포함하는 반도체 소자 형성 방법.
- 청구항 18에 있어서, 상기 무전해 증착 공정을 진행하는 것은:상기 홈의 측면 및 바닥 상에 상기 금속막을 구성하는 금속 촉매층을 형성하여 상기 홈의 측면 및 바닥을 활성화하는 것; 그리고,상기 실리사이드용 금속막을 위한 원료 금속 이온 및 환원제를 포함하는 용액을 상기 활성화된 홈의 측면 및 바닥에 접촉시키는 것을 포함하는 반도체 소자 형성 방법.
- 청구항 18에 있어서, 상기 무전해 증착 공정을 진행하는 것은:상기 홈의 측면 및 바닥을 금속, 금속 염화염, 금속 황산염 또는 이들의 조합을 포함하는 활성화 용액에 접촉하여 상기 홈의 측면 및 바닥을 활성화하는 것; 그리고,상기 실리사이드용 금속막을 위한 원료 금속 이온 및 환원제를 포함하는 용액을 상기 활성화된 홈의 측면 및 바닥에 접촉시키는 것을 포함하는 반도체 소자 형성 방법.
Priority Applications (4)
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|---|---|---|---|
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