DE19746448B4 - DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle - Google Patents

DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle Download PDF

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Abstract

Ein Verfahren zum Herstellen eines Halbleiterbauelements mit einer Mehrzahl von Speicherzellen in einer Matrixfeldanordnung, in welchem jede Speicherzelle einen Transistor und eine Kapazität aufweist und der Transistor einen vertikalen Kanal umfaßt, mit den Schritten:
(a) Bilden einer Mehrzahl von Sourcebereichen (3) auf einem ersten Halbleiterwafer (1), wobei jeder Sourcebereich (3) von einer Isolationsschicht (2) umgeben ist,
(b) Bilden einer Mehrzahl zylindrischer Ladungsspeicherelektroden (4), wobei jede zylindrische Ladungsspeicherelektrode (4) Seitenflächen, einen oberen Abschnitt und einen unteren Abschnitt umfaßt, und der obere Abschnitt der zylindrischen Speicherelektrode an einen entsprechenden Sourcebereich (3) gekoppelt ist,
(c) Bilden einer dielektrischen Schicht (5) über den Seitenflächen und der unteren Fläche jeder zylindrischen Ladungsspeicherelektrode (4),
(d) Bilden einer Platten-Elektrode (6), die eine gesamte Fläche der dielektrischen Schicht (5) für jede zylindrische Speicherelektrode (4) umgibt,
(e) Bilden einer ersten Isolationsschicht (7) auf der Platten-Elektrode (6) nach einem Glätten der Oberfläche der Platten-Elektrode...

Description

  • Die vorliegende Erfindung betrifft eine DRAM-Zellstruktur (Zellstruktur aus dynamischen Speichern mit wahlfreiem Zugriff) mit Einzelstrukturen, die jeweils einen Transistor und eine Kapazität (Kondensator) aufweisen, und ein Herstellungsverfahren dafür. Insbesondere betrifft die vorliegende Erfindung eine DRAM-Zellstruktur und ein Herstellungsverfahren dafür, in der bzw. in dem der Zellbereich effektiv verringert ist bzw. wird und der Herstellungsprozeß vereinfacht wird, wobei eine hinreichende Zellkapazität gewährleistet ist, so daß ein hochintegrierter DRAM erhalten und seine Verläßlichkeit sichergestellt wird.
  • Beschreibung des Standes der Technik
  • In einem herkömmlichen DRAM sind eine Mehrzahl von Speicherzellen vorgesehen, die in einem Matrixfeld angeordnet sind. Jede Speicherzelle umfaßt einen Transistor und eine Kapazität. Mit Anwachsen der Kapazität bzw. der Größe des Speichers neigt die Zellstruktur der DRAM-Einrichtung dazu, statt einer ebenen Form eine dreidimensionale Form anzunehmen.
  • Um die Kapazität des Speichers durch Verringerung des Zellbereichs zu vergrößern, sind verschiedene Einrichtungen und Verfahren entwickelt worden. Beispielsweise ist eine dieser Einrichtungen in einem Artikel "A Trench Transistor Cross Point DRAM Cell", IEDM 85 (1985 IEEE International Electron Device Meeting), IEDM Tech. Dig. 1985, Seiten 714–717, von W.F. Richardson et al. offenbart, die einen Transistor und eine Kapazität umfaßt, die vertikal in einem tiefen Graben gebildet sind. Die Kapazität besteht aus einer Ladungsspeicherelektrode und einem dieselbe umgebenden Substratabschnitt. Ein dielektrischer Film ist in laminatförmig dazwischen vorgesehen. Der Substratabschnitt, der den unteren Abschnitt des Grabens umgibt, wird als gemeinsame Kapazitätselektrode für alle Zellen verwendet und wird als Platte bezeichnet. Die Struktur der Einrichtung nutzt die Kapazität, die tief in dem Graben unter dem Transistor ausgebildet ist. Deshalb kann die effektive Kapazität der Speicherzelle effektiv mit anwachsender Tiefe des Grabens innerhalb eines beschränkten Zellbereichs anwachsen, woraus ein höher integrierter DRAM resultiert. Allerdings führt die obige Struktur dahingehend zu Problemen, daß, da eine vertiefte Oxidisolation und ein Drainbereich der Zelle um einen oberen Abschnitt des Grabens gebildet werden, die vertiefte Oxidisolation, eine bestimmte Entfernung zwischen benachbarten Drainbereichen erfordert, wodurch der erzielbare minimale Zwischenraumsabstand zwischen den Zellen beschränkt ist. Weiterhin kann, falls ein kleiner Zwischenraum zwischen den Zellen gewählt wird, ein Durchschlagsphänomen zwischen den Drainbereichen auftreten, aus dem ein Speicherversagen oder ein Informationsfehler resultieren kann.
  • Eine andere verbesserte Struktur für ein DRAM ist in dem US-Patent Nr. 5 001 526, erteilt am 19. März 1991 an Hiroshi Gotou, offenbart, die Speicherzellen umfaßt, die auf einer isolierenden Schicht gebildet sind, wobei jede Speicherzelle eine vergrabene säulenförmige Halbleiterstegstruktur aufweist. Der untere Abschnitt eines Halbleiterstegs wird als Speicherelektrode einer Kapazität verwendet, und der obere Abschnitt derselben wird in Form aktiver Regionen eines Transistors genutzt. Insbesondere ist die Zellplatte der Kapazität um die Seitenflächen des unteren Abschnitts des Halbleiterstegs zusammen mit einem dielektrischen Film dazwischen ausgebildet.
  • Allerdings ist es, obwohl die Zellstruktur erfolgreich das obengenannte Zwischenraumabstandsproblem zwischen den Zellen lösen kann, schwierig, die effektive Kapazität der Speicherzelle zu erhalten, da der untere Abschnitt der Ladungsspeicherelektrode direkt mit der isolierenden Schicht gekoppelt ist, und Polysilizium, das um die Seitenflächen desselben gebildet ist, lediglich als Zellplatte der Kapazität wirkt. Es ist deshalb schwierig, einen hinreichenden Grad an Verläßlichkeit zu erhalten. Außerdem ist es, da die Stegstruktur unter Verwendung eines komplexen epitaxialen Wachstums gebildet wird, erforderlich, daß ein weiter vereinfachter Herstellungsprozeß verwendet wird, um eine DRAM-Zellstruktur mit einem effektiv verringerten Zellbereich und einer hinreichenden Zellkapazität zu bilden, so daß ein hochintegrierter DRAM erhalten wird.
  • Die JP7-122653 A2 (siehe auch US 5,959,322 ) offenbart eine Speicherstruktur mit einem vertikal angeordneten Transistor bei dem Gateisolator und Gateelektrode auch oberhalb von den Seitenflächen eines vertikalen Kanals angeordnet sind.
  • Gemäß dem Stand der Technik werden zum Herstellen der Speicherstruktur die Bereiche die Trenchee umgeben dotiert um den Speicherteil eines Kondensators zu erzeugen. Darauf wird eine dieelektrische Schicht und ein Plattenteil des Kondensators gebildet. Dann werden von der Rückseite des Wafers aus in geätzten Vertiefungen durch dotieren Sourcebereiche und unter anderem auf der Seite der geätzten Vertiefung ein Gateoxid gebildet. In dem Bereich zwischen den getieften Verätzungen wird der Drainbereich durch dotieren gebildet.
  • Zusammenfassung der Erfindung
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine DRAM-Zellstruktur und ein Herstellungsverfahren dafür zu schaffen, welche in der Lage sind, einen Zellbereich effektiv zu verringern und den Herstellungsprozeß zu vereinfachen, wobei eine hinreichende Zellkapazität gewährleistet ist, um dadurch einen hochintegrierten DRAM zu erhalten und seine Verläßlichkeit sicherzustellen.
  • Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1 und ein Halbleiterspeicherbauelement nach Anspruch 4.
  • Kurze Beschreibung der Zeichnungen
  • Die obigen und anderen Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsformen offensichtlich, die in Zusammenhang mit den angefügten Zeichnungen zu lesen ist, in welchen:
  • die 1A bis 1E beispielhafte Querschnittsansichten einer DRAM-Zellstruktur sind, die unter Verwendung der aufeinanderfolgenden Schritte eines Verfahrens gemäß der vorliegenden Erfindung hergestellt sind.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Bezug nehmend auf die 1A bis 1E sind nacheinander folgende Schritte eines Verfahrens gemäß der vorliegenden Erfindung zur Herstellung einer DRAM-Struktur gezeigt. Der DRAM, d.h. ein Halbleiterspeicherbauelement, umfaßt eine Mehrzahl von Speicherzellen in einer Matrixanordnung, wobei jede Speicherzelle einen Transistor, beispielsweise einen MOS-Transistor, und eine Zellkapazität aufweist. Insbesondere umfaßt der MOS-Transistor einen vertikalen Kanal.
  • Wie in 1A gezeigt ist, ist eine Feldoxidschicht, beispielsweise eine Isolationsschicht 2, auf einen Siliziumwafer 1 ausgebildet, um jede Speicherzelle von den anderen zu isolieren. Danach werden eine Mehrzahl von Quellen (Sources) für MOS-Transistoren in jedem Bereich 3 durch Verwendung eines Ionenimplantationsverfahrens gebildet, wobei jede Region 3 von der Feldoxidschicht 2 umgeben ist, und zur Betätigung der entsprechenden Zellkapazität dient. Eine Polysiliziumschicht wird dann auf der Oberfläche des Wafers, einschließlich der Feldoxidschicht und des Sourcebereichs, aufgebracht, und ein Photoresistmuster zum Definieren der Ladungsspeicherelektroden werden darauf aufgebracht. Die Polysiliziumschicht wird dann selektiv unter Verwendung des Photoresistmusters als Ätzmaske geätzt, um dadurch eine Mehrzahl von Ladungsspeicherelektroden 4 für die Zellkapazitäten zu bilden, wobei jede Ladungsspeicherelektrode 4 beispielsweise eine zylindrische Form aufweist, die Seitenflächen, einen oberen Abschnitt und einen unteren Abschnitt, wie in 1C gezeigt, umfaßt und auf dem entsprechenden Sourcebereich 3 so gebildet wird, daß der obere Abschnitt derselben an den entsprechenden Sourcebereich 3 koppelt. Eine dielektrische Schicht 5 für jede Ladungsspeicherelektrode wird dann über der entsprechenden Ladungsspeicherelektrode 4 gebildet, so daß die Seitenflächen umgeben sind; und der untere Abschnitt derselben und eine Polysiliziumschicht 6 werden dann über der gesamten Oberfläche der resultierenden Struktur aufgebracht, so daß dadurch eine gemeinsame plattenförmige Elektrode 6 für die Zellkapazitäten gebildet wird.
  • Als nächstes wird, wie in 1B gezeigt, die Oberfläche der Polysiliziumschicht für die plattenförmige Elektrode 6 unter Verwendung eines chemischmechanischen Polierenverfahrens (CMP) geglättet, und eine Feldoxidschicht (beispielsweise eine Isolationsschicht 7) wird auf der geglätteten Oberfläche derselben aufgebracht. Dann wird unter Verwendung einer bekannten Silizium-auf-Isolator-(SOI)Technik ein anderer Siliziumwafer 8 über der Feldoxidschicht 7 mit dieser verbunden. Der Siliziumwafer 8 dient zum Schutz einer Lochstruktur gegenüber bestimmten physikalischen Kräften.
  • Nachfolgend wird, wie in 1C gezeigt, die verbundene Struktur umgedreht, so daß der Siliziumwafer 8 am Bodenabschnitt lokalisiert ist, so daß er die aus dem obigen Prozeß resultierende Struktur trägt. Dann wird ein Oberflächenabschnitt des Siliziumwafers 1, der jetzt an dem oberen Abschnitt lokalisiert ist, unter Verwendung eines chemisch-mechanischen Polierenverfahrens so entfernt, daß der Siliziumwafer 1 eine Dicke von ungefähr 0,1 μm bis 1,0 μm aufweist. Der polierte (Fortsetzung auf Seite 7 der Beschreibung) Siliziumwafer wird dann selektiv geätzt, wodurch eine Mehrzahl von vertikalen Kanalbereichen 1a für die MOS-Transistoren gebildet wird, wobei jeder vertikale Kanal 1a eine zylindrische Form mit Seitenflächen, einem oberen Abschnitt und einem unteren Abschnitt aufweist, und der untere Abschnitt auf dem entsprechenden Sourcebereich 3 lokalisiert ist, und ein Gateoxid 9 wird über jedem vertikalen Kanalbereich 1a gebildet.
  • Als nächstes wird, wie in 1D gezeigt, eine Polysilizumschicht über der Oberfläche der aus dem obigen Prozeß resultierenden Struktur gebildet, und eine Gateelektrode 10 wird unter Verwendung eines anisotropen Ätzens für jeden vertikalen Kanalbereich 1a gebildet, wobei jede Gateelektrode und ein Oxid die Seitenflächen, die dem vertikalen Kanal 1a entsprechen, umgibt. Beim anisotropen Ätzprozeß wird ein Abschnitt der Polysiliziumschicht, der auf der Oberfläche eines aktiven Bereichs 1b lokalisiert ist, aufgrund eines Photosresistmusters nicht entfernt, wodurch eine Gateelektrode vom Vertikalkanal-Typ darauf gebildet wird. Der aktive Bereich 1b und die Gateelektrode 10a bilden einen Transistor für eine periphere Schaltung.
  • Nachfolgend werden, wie in 1E gezeigt, ein Drainbereich 11 und Übergangsbereiche 11a auf jedem vertikalen Kanal 1a und dem aktiven Bereich 1b unter Verwendung eines Ionenimplantationsprozesses ausgebildet. Eine Isolationsschicht, d.h. eine Oxidschicht 12, wird dann über der Oberfläche der aus dem obigen Prozeß resultierenden Struktur gebildet und selektiv unter Verwendung eines Photolithographie- und Ätzverfahrens entfernt, derart, daß die Drainbereiche und der Übergangsbereich für die periphere Schaltung freigelegt wird. Dann wird eine Metallschicht über der Oberfläche der aus dem obigen Prozeß resultierenden Struktur aufgebracht und selektiv geätzt, derart, daß eine Anzahl von Bitleitungen 13 und Elektroden 13a ausgebildet werden. Jede Bitleitung 13 ist an die Oberflächen der Drainbereiche, die in einer Reihe angeordnet sind, gekoppelt, und die Elektroden 13a für die periphere Schaltung sind auf den Übergangsbereichen 11a lokalisiert.
  • Wie oben dargelegt, ist sofort offensichtlich, daß unter Verwendung des erfindungsgemäßen Verfahrens die plattenförmige Elektrode für die Zellkapazität nicht nur die Seitenflächen, sondern auch die unteren Flächen jeder Ladungsspeicherelektrode umgibt, so daß die Kapazität derselben hinreichend vergrößert wird, wodurch ein zuverlässiger Betrieb des DRAMs sichergestellt wird. Außerdem wird der Zellbereich effektiv verringert und der Herstellungsprozeß vereinfacht, wobei eine hinreichende Zellkapazität resultiert, so daß eine hochintegrierte DRAM-Zellstruktur einfach erhalten wird.
  • Während die vorliegende Erfindung unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben worden ist, ist es für den Fachmann offensichtlich, daß viele Änderungen und Modifikationen durchgeführt werden können, ohne vom Schutzumfang der Erfindung, wie er in den beigefügten Ansprüchen definiert ist, abzuweichen.

Claims (7)

  1. Ein Verfahren zum Herstellen eines Halbleiterbauelements mit einer Mehrzahl von Speicherzellen in einer Matrixfeldanordnung, in welchem jede Speicherzelle einen Transistor und eine Kapazität aufweist und der Transistor einen vertikalen Kanal umfaßt, mit den Schritten: (a) Bilden einer Mehrzahl von Sourcebereichen (3) auf einem ersten Halbleiterwafer (1), wobei jeder Sourcebereich (3) von einer Isolationsschicht (2) umgeben ist, (b) Bilden einer Mehrzahl zylindrischer Ladungsspeicherelektroden (4), wobei jede zylindrische Ladungsspeicherelektrode (4) Seitenflächen, einen oberen Abschnitt und einen unteren Abschnitt umfaßt, und der obere Abschnitt der zylindrischen Speicherelektrode an einen entsprechenden Sourcebereich (3) gekoppelt ist, (c) Bilden einer dielektrischen Schicht (5) über den Seitenflächen und der unteren Fläche jeder zylindrischen Ladungsspeicherelektrode (4), (d) Bilden einer Platten-Elektrode (6), die eine gesamte Fläche der dielektrischen Schicht (5) für jede zylindrische Speicherelektrode (4) umgibt, (e) Bilden einer ersten Isolationsschicht (7) auf der Platten-Elektrode (6) nach einem Glätten der Oberfläche der Platten-Elektrode (6), (f) Verbinden eines zweiten Halbleiterwafers (8) mit der ersten Isolationsschicht (7), wodurch der erste Halbleiterwafer (1) durch den zweiten Halbleiterwafer (8) getragen wird, (g) Bilden einer Mehrzahl vertikaler Kanäle (1a) nach einem Polieren des ersten Halbleiterwafers (1), auf eine vorbestimmte Dicke und selektives Ätzen des ersten Halbleiterwafers, wobei der Boden jedes vertikalen Kanals (1a) an dem entsprechenden Sourcebereich (3) gebildet ist, (h) Bilden eines Gateisolators (9) und einer Gateelektrode (10) an der Seitenwand jedes vertikalen Kanals (1a), wobei der Gateisolator (9) zwischen der Gateelektrode (10) und dem vertikalen Kanal (1a) lokalisiert ist, (i) Bilden eines zweiten Drainbereichs (11) auf einer oberen Oberfläche eines jeden vertikalen Kanals (1a), wobei der Drainbereich (11) gegenüber von dem Sourcebereich (3) angeordnet ist, (j) Bilden einer zweiten Isolationsschicht (12) zur Isolation der benachbarten Gateelektrode (10), (k) Freilegen des Drainbereichs (11) durch selektives Ätzen der zweiten Isolationsschicht (12), und (l) Bilden einer Anzahl von Bitleitungen (13), wobei jede Bitleitung (13) an eine vorbestimmte Anzahl der Drainbereiche (11), die in einer Reihe angeordnet sind, gekoppelt ist.
  2. Das Verfahren nach Anspruch 1, in welchem die geglättete Oberfläche der Platten-Elektrode (6) und der polierte erste Halbleiterwafer (1) unter Verwendung eines chemisch-mechanischen Polierverfahrens erhalten werden.
  3. Verfahren nach Anspruch 1, in welchem die vorbestimmte Dicke in einem Bereich von 0,1 μm bis 1,0 μm liegt.
  4. Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherzellen, die in einem Matrixfeld angeordnet sind, in welchem jede Speicherzelle einen Transistor und eine Kapazität umfaßt und der Transistor einen vertikalen Kanal aufweist, wobei jede Speicherzelle aufweist: einen Sourcebereich (3), der durch eine Feldoxidschicht (2) umgeben ist, einen vertikalen Kanal (1a) mit Seitenflächen, einem oberen Abschnitt und einem unteren Abschnitt, wobei der untere Abschnitt des vertikalen Kanals an den Sourcebereich (3) gekoppelt ist, einen Drainbereich (11), der an den oberen Abschnitt des vertikalen Kanals gekoppelt ist, wobei der Drainbereich (11) gegenüber von dem Sourcebereich (3) angeordnet ist, einen Gateisolator (9) und eine Gateelektrode (10), welche nur die Seitenflächen des vertikalen Kanals (1a) umgibt, wobei der Gateisolator (9) zwischen der Gateelektrode (10) und den Seitenflächen des vertikalen Kanals (1a) lokalisiert ist, eine Ladungsspeicherelektrode (4) mit Seitenflächen, einem oberen Abschnitt und einem unteren Abschnitt, wobei der obere Abschnitt der Ladungsspeicherelektrode (4) an den Sourcebereich (3) gekoppelt ist, eine dielektrische Schicht (5), die auf dem unteren Abschnitt und den Seitenflächen der Ladungsspeicherelektrode (4) ausgebildet ist, und eine Platten-Elektrode (6), welche die dielektrische Schicht (5) völlig umgibt.
  5. Halbleiterspeicherbauelement nach Anspruch 4, weiter aufweisend eine Isolationsschicht (7), die auf einem unteren Abschnitt der Platten-Elektrode (6) ausgebildet ist, und ein Trägersubstrat (8), das auf einer Oberfläche der Isolationsschicht (7) angebracht ist.
  6. Halbleiterspeicherbauelement nach Anspruch 4, weiter umfassend eine Mehrzahl von Bitleitungen (13), wobei jede Bitleitung (13) an den Drainbereich (11) jeder der Speicherzellen, die in einer Reihe angeordnet sind, gekoppelt ist.
  7. Halbleiterspeicherbauelement nach Anspruch 6, weiter aufweisend eine Mehrzahl von Wortleitungen, wobei jede Wortleitung an die Gateelektrode (10) für jede der Speicherzellen, die in einer Reihe angeordnet ist, gekoppelt ist.
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