DE4201506A1

DE4201506A1 - Verfahren zur herstellung von dram-speicherzellen mit stapelkondensatoren in stiftstruktur

Info

Publication number: DE4201506A1
Application number: DE4201506A
Authority: DE
Inventors: Hong Sun Kim
Original assignee: Goldstar Electron Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1991-02-18
Filing date: 1992-01-21
Publication date: 1992-08-20
Anticipated expiration: 2012-01-22
Also published as: KR920017248A; JPH0563154A; TW231363B; JPH0715950B2; US5290726A; DE4201506C2

Description

Die Erfindung betrifft Halbleiterspeicherelemente und insbe sondere ein Verfahren zur Herstellung von DRAM-Speicherzellen mit Stapelkondensatoren in Stiftstruktur.

Gegenwärtig gibt es einen Trend zur Hochintegration von Halb leiterspeicherelementen. Diese Hochintegration wird durch Er höhung der Dichte der Halbleiterspeicherelemente erreicht. Die Erhöhung der Dichte führt jedoch zur Verkleinerung des Zellenbereichs. Um in einem kleinen Zellenbereich einen ausreichenden Kondensatorbereich zu erhalten, sind verschie dene Dielektrika mit hoher Dielektrizitätskonstante und hervorragender Charakteristik sowie Verfahren zur Vergröße rung des Kondensatorbereichs und zur Verringerung der Dicke dielektrischer Schichten entwickelt worden.

Die gegenwärtig entwickelten Kondensatorstrukturen, mit denen eine Vergrößerung des Kondensatorbereichs erzielt werden kann, sind zum Beispiel eine Stapelstruktur, eine Graben struktur, eine Stapel-Graben-Struktur, eine Stiftstruktur und eine Zylinderstruktur. Die oben erwähnten Strukturen können zwar den Kondensatorbereich vergrößern, erfordern aber ein komplexeres Zusatzverfahren. Infolgedessen sind sie nur in beschränktem Umfang zur Vergrößerung des Kondensatorbereichs angewendet worden.

Nachstehend wird ein Beispiel für ein anders geartetes Ver fahren in Verbindung mit der Herstellung einer DRAM-Speicher zelle mit Kondensatoren in Stiftstruktur beschrieben.

Fig. 1a bis 1g zeigen Schnittansichten, die das Verfahren zur Herstellung einer DRAM-Speicherzelle mit Stapelkondensatoren in Stiftstruktur veranschaulichen. Bei dem Verfahren wird zunächst auf einer Siliziumunterlage 1 eine Feld-Oxidschicht 2 gezogen, so daß die Siliziumunterlage 1 in aktive Bereiche und Feldbereiche unterteilt wird, wie in Fig. 1a dargestellt. Dann wird auf der Feld-Oxidschicht 2 eine Gate-Oxidschicht gezogen, um auf der Gate-Oxidschicht nacheinander eine Poly siliziumschicht und eine Gate-Oxid-Deckschicht abzuscheiden. Die Polysiliziumschicht und die Gate-Oxid-Deckschicht werden einer Fotoätzung zur Ausbildung von Gates 3 unterworfen. Dann erfolgt eine Fremdioneninjektion in die Siliziumunterlage 1, um darauf Source- und Drain-Bereiche 4 auszubilden.

Wie in Fig. lb dargestellt, wird auf die Oberfläche der Si liziumunterlage 1 eine Si₃N₄-Schicht aufgebracht. Auf die Si₃N₄-Schicht werden nacheinander eine SiO₂-Schicht 6, eine Polysiliziumschicht 7 für einen ersten Speicherknoten und eine SiO₂-Schicht 8 aufgebracht, wie in Fig. 1c dargestellt. Danach wird mittels Trockenätzung ein vergrabener Speicher knotenkontakt ausgebildet.

Anschließend wird eine weitere Polysiliziumschicht 9 für zweite Speicherknotenkontakte auf die gesamte freiliegende Oberfläche aufgebracht.

Dann werden unter Verwendung einer Maske mit einem vorgegebe nen Muster Speicherknoten festgelegt. Die Polysiliziumschich ten 7 und 9 für den ersten bzw. den zweiten Speicherknoten und die SiO₂-Schichten 6 und 8 werden mittels Trockenätzung und unter Anwendung der Si₃N₄-Schicht als Ätzabstoppmittel geätzt, wie in Fig. 1e dargestellt.

Danach werden die verbliebenen SiO₂-Schichten 6 und 8 mittels Naßätzung vollständig entfernt, wie in Fig. 1f dargestellt.

Auf die gesamte freiliegende Oberfläche wird eine weitere Polysiliziumschicht 11 für einen Belegungsknoten aufgebracht und dann wieder teilweise in unnötigen Bereichen entfernt, um eine Bit-Leitung auszubilden, wie in Fig. 1g gezeigt. Auf diese Weise erhält man eine DRAM-Speicherzelle mit Stapelkon densatoren in Stiftstruktur.

Bei derartigen DRAM-Speicherzellen mit Stapelkondensatoren in Stiftstruktur treten jedoch die folgenden Probleme auf: Erstens handelt es sich um einen komplizierten Prozeß, da der Maskenprozess wiederholt angewendet wird.

Zweitens kann die Siliziumoberfläche in den vergrabenen Kon taktbereichen leicht beschädigt werden, da die vergrabenen Kontaktbereiche durch Trockenätzen ausgebildet werden. Infol gedessen verschlechtert sich die Sperrschichtqualität. Außer dem verlängert sich die Auffrischungszeit.

Drittens ist der Kantenwinkel an den geätzten Teilen, die nach dem Trockenätzverfahren ausgebildet wurden, annähernd gleich 90°, wodurch die Dicke der auf den geätzten Teilen aufgebrachten dielektrischen Schicht ungleichmäßig wird. In folgedessen kann die dielektrische Schicht leicht beschädigt werden, wodurch Leckströme entstehen.

Es ist daher eine Aufgabe der Erfindung, die nach dem Stand der Technik auftretenden Probleme zu überwinden und damit eine DRAM-Speicherzelle zu schaffen, die eine Vereinfachung des Herstellungsprozesses und eine Flächenvergrößerug der Kondensatorbereiche ermöglicht.

Erfindungsgemäß wird diese Aufgabe durch Bereitstellung eines Fertigungsverfahrens für eine DRAM-Speicherzelle mit Stapel kondensatoren in Stiftstruktur gelöst, das die folgenden Schritte aufweist: Festlegung von Feldbereichen und aktiven Bereichen auf einem Halbleitersubstrat zur Ausbildung von Wortleitungen; Ausbildung von Seitenwand-Oxidschichten auf Gates der Wortleitungen, bzw. Ausbildung von Source- und Drain-Bereichen auf dem Substrat; nacheinander erfolgendes Aufbringen einer ersten, zweiten und dritten Isolierschicht auf die gesamte freiliegende Oberfläche; teilweises Abätzen der obersten, dritten Isolierschicht, um ihre in vergrabenen Kontaktbereichen liegenden Teile zu entfernen; Naßätzen der zweiten Isolierschicht zur vollständigen Entfernung ihrer freiliegenden Teile und zur teilweisen Entfernung ihrer unter der dritten Isolierschicht liegenden verdeckten Teile bis zu einer vorgegebenen Länge, um die Fläche der Kondensatorberei che zu erweitern; Naßätzen der ersten Isolierschicht zur Ent fernung ihrer in vergrabenen Kontaktbereichen liegenden Teile; Aufbringen einer Polysiliziumschicht und anschlie ßendes Entfernen ihrer unnötigen Teile zur Ausbildung von Speicherknoten; und dann nacheinander Ausbildung einer dielektrischen Schicht und Ausbildung von Belegungsknoten.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie len und der Zeichnungen näher erläutert. Es zeigen:

Fig. 1a bis 1g schematische Schnittansichten zur Darstellung eines herkömmlichen Fertigungsverfahrens für eine DRAM- Speicherzelle mit Stapelkondensatoren in Stiftstruktur;

Fig. 2a und 2b schematische Draufsichten zur Darstellung eines erfindungsgemäßen Herstellungsverfahrens für eine DRAM- Speicherzelle mit Stapelkondensatoren in Stiftstruktur;

Fig. 3a bis 3h Querschnitte entlang der Linie A-A′ von Fig. 2a; und

Fig. 4a und 4b Querschnitte, welche die erfindungsgemäße Flä chenerweiterung von Kondensatorbereichen veranschaulichen.

Bei dem erfindungsgemäßen Verfahren wird zunächst auf einem p-Siliziumsubstrat 21 eine Feld-Oxidschicht 22 gezogen, so daß das Siliziumsub strat 21 in aktive Bereiche und Feldbereiche unterteilt wird, wie in Fig. 3a dargestellt. Dann wird auf der Feld-Oxid schicht 22 eine Gate-Oxidschicht gezogen, und auf die Gate- Oxidschicht werden nacheinander eine Polysiliziumschicht und eine Gate-Oxid-Deckschicht aufgebracht. Die Polysilizium schicht und die Gate-Oxid-Deckschicht 23 werden einer Fotoät zung unterworfen, um die Gates 24 auszubilden; dann werden n⁻-Fremdionen in das Siliziumsubstrat 1 injiziert, um darauf Source- und Drainbereiche auszubilden, wie in Fig. 3b darge stellt. Auf jedem Gate 24 wird eine Seitenwand-Oxidschicht 25 ausgebildet. Außerdem werden n⁺-Fremdionen in das Silizium substrat 1 injiziert, um darauf Source- und Drain-Bereiche 26 mit LDD-Struktur (schwach dotierter Drain-Struktur) auszubil den.

Auf die gesamte freiliegende Oberfläche werden nacheinander eine erste Oxidschicht 27 mit hoher Ätztrennschärfe, eine Ni tridschicht 28 und eine zweite Oxidschicht 29 aufgebracht, wie in Fig. 3c dargestellt. Die erste Oxidschicht 27 hat Fo liendicke, während die zweite Oxidschicht 29 dicker ist als die erste Oxidschicht 27. Andererseits besitzt die Nitrid schicht 28 die richtige Dicke zur Flächenvergrößerung der Kondensatorbereiche.

Danach wird die zweite Oxidschicht 29 trocken geätzt, so daß ihre Teile in vergrabenen Kontaktbereichen entfernt werden, um die Nitridschicht 28 teilweise freizulegen, wie in Fig. 3d dargestellt. Die freiliegenden Teile der Nitridschicht 28 in den vergrabenen Kontaktbereichen werden dann naß geätzt, wie in Fig. 3e gezeigt. Das Ätzen der Nitridschicht 28 wird auch für die Teile der Nitridschicht 28 ausgeführt, die unter der zweiten Oxidschicht 29 liegen, so daß die Ätzlänge jedes ver deckten Teils der Nitridschicht 28 den in Fig. 3e gezeigten vorgegebenen Wert 1 besitzt. Die Ätzlänge kann durch Kon trolle der Naßätzdauer reguliert werden.

Anschließend wird auf die gesamte freiliegende Oberfläche eine weitere Polysiliziumschicht aufgebracht und dann in den unnötigen Bereichen teilweise entfernt, um zweite Speicher knotenkontakte 30 auszubilden, wie in Fig. 3f gezeigt.

Die verbleibende zweite Oxidschicht 29 wird durch Naßätzen vollständig entfernt, wie in Fig. 3g dargestellt.

Auf die gesamte freiliegende Oberfläche werden nacheinander eine dielektrische Schicht und eine weitere Polysilizium schicht aufgebracht. Danach wird die oberste Polysilizium schicht in unnötigen Bereichen teilweise entfernt, um Bele gungsknoten auszubilden, wie in Fig. 3h dargestellt. Schließ lich werden Bitleitungen ausgebildet. Auf diese Weise erhält man eine DRAM-Speicherzelle mit Stapelkondensatoren in Stift struktur.

Das obige erfindungsgemäße Herstellungsverfahren für DRAM- Speicherzellen mit Stapelkondensatoren in Stiftstruktur hat die folgenden Auswirkungen:
Erstens verringert es die Anzahl der Maskenprozesse gegenüber dem Stand der Technik und vereinfacht auf diese Weise den Herstellungsprozeß;
zweitens ermöglicht es die Erweiterung der Kondensatorberei che unabhängig von der angewendeten Entwurfsregel durch Kon trolle der Naßätzdauer der Nitridschicht 28, wie in Fig. 2b und 4a dargestellt;
drittens ermöglicht es die Vergrößerung der Kondensatorberei che durch Kontrolle der Dicke der Nitridschicht 28, wie in Fig. 4b dargestellt;
viertens verringert es die Oberflächendefekte des Silizium substrats 21 in den vergrabenen Kontaktbereichen durch Anwen dung des Naßätzens zur Ausbildung der vergrabenen Kontakte und verbessert damit die Sperrschichtqualität und die Auffri schungscharakteristik; und
fünftens erhält durch die Ausbildung der Kondensatoren mit tels Naßätzen die dielektrische Schicht eine gleichmäßige Dicke, und die Stufendeckung wird dadurch verbessert, daß die geätzten Schichten runde Kanten haben, so daß Leckströme ver mieden werden und die Ausbeute verbessert wird.

Vorstehend wurden zwar die bevorzugten Ausführungsformen der Erfindung offenbart, für den Fachmann ist aber erkennbar, daß verschiedenartige Modifikationen möglich sind, ohne vom Schutzbereich der Erfindung abzuweichen, wie er in den fol genden Patentansprüchen dargelegt wird.

Claims

1. Verfahren zur Herstellung einer DRAM-Speicherzelle mit Stapelkondensatoren in Stiftstruktur, das die folgenden Schritte aufweist:

a) Festlegen von Feldbereichen und aktiven Bereichen auf einem Halbleitersubstrat zur Ausbildung von Wortleitungen;
b) Ausbildung von Seitenwand-Oxidschichten auf Gates der Wortleitungen bzw. Ausbildung von Source- und Drain-Bereichen auf dem Substrat;
c) nacheinander erfolgendes Aufbringen einer ersten, zweiten und dritten Isolierschicht auf der gesamten freiliegenden Oberfläche;
d) teilweises Ätzen der obersten, dritten Isolierschicht zum Entfernen ihrer in vergrabenen Kontaktbereichen liegenden Teile;
e) Naßätzen der zweiten Isolierschicht, um ihre freiliegen den Teile vollständig und ihre verdeckten, unter der dritten Isolierschicht liegenden Teile teilweise bis zu einer vorge gebenen Länge zu entfernen und dadurch die Fläche der Kondensatorbereiche zu erweitern;
f) Naßätzen der ersten Isolierschicht, um ihre in vergrabe nen Kontaktbereichen liegenden Teile zu entfernen;
g) Aufbringen einer Polysiliziumschicht und anschließendes Entfernen ihrer unnötigen Teile zur Ausbildung von Speicher knoten; und
h) Ausbildung einer dielektrischen Schicht und danach Aus bildung von Belegungsknoten.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht aus einem Material mit der gleichen Ätz trennschärfe wie die dritte Isolierschicht besteht, während die zweite Isolierschicht aus einem Material mit einer höhe ren Ätztrennschärfe als die erste und die dritte Schicht be steht.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die vorgegebene Ätzlänge für die Flächenerweiterung von Kondensatorbereichen durch Kontrolle der Naßätzdauer der zweiten Isolierschicht im Schritt (e) reguliert wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet, daß die vorgegebene Ätzlänge für die Flächener weiterung von Kondensatorbereichen durch Kontrolle der Auf tragungsdicke der zweiten Isolierschicht im Schritt (c) regu liert wird.