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Die Erfindung betrifft eine Anordnung
von vertikalen Transistorzellen in einem Transistorzellenfeld, wobei
die Transistorzellen im in einem Substrat ausgebildeten Transistorzellenfeld
in einer Transistorebene in einer x-Richtung in von aktiven Gräben voneinander
separierten Zeilen und in einer zur x-Richtung senkrechten y-Richtung
in von Trenngräben
separierten Spalten angeordnet sind und jeweils einen unteren Source/Drain-Anschlussbereich,
in einer im Wesentlichen zur Transistorebene vertikalen Richtung
dazu einen oberen Source/Drain-Anschlussbereich und ein zwischen
dem unteren Source/Drain-Anschlussbereich und dem oberen Source/Drain-Anschlussbereich
angeordnetes aktives Gebiet zur Ausbildung eines leitfähigen, durch
ein Potential einer durch ein Gatedielektrikum vom aktiven Gebiet
isolierten Gateelektrode steuerbaren Kanals zwischen den beiden
Source/Drain-Anschlussbereichen aufweisen. Die Erfindung betrifft
ferner Verfahren zur Herstellung von vertikalen Transistorzellen.
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Speicherzellen heute üblicher
dynamischer Schreiblesespeicher (dynamic random access memories,
DRAMs) werden üblicherweise
als 1T1C-Speicherzellen mit jeweils einem Speicherkondensator zur
Speicherung von Ladungsträgern
und einem Auswahltransistor zur Adressierung des Speicherkondensators
ausgebildet. Der Auswahltransistor sowie der Speicherkondensator
sind dabei in bzw. auf einem Substrat ausgebildet. Bei Speicherzellen vom
Typ "trench capacitor" werden die Speicherkondensatoren
im Substrat im Wesentlichen unterhalb einer durch die Auswahltransistoren
gebildeten Transistorebene und bei Speicherzellen vom Typ "stacked capacitor" im Wesentlichen
oberhalb der Transistorebene angeordnet.
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Im Zuge einer weiteren Steigerung
der Leistungsfähigkeit
von DRAMs wird eine Verkleinerung der Strukturgrößen sowie ein möglichst
geringer Platzbedarf einer Speicherzelle bezogen auf eine durch
die Fertigungstechnologie vorgegebene minimale Strukturgröße F angestrebt.
Die Reduzierung der minimalen Strukturgröße erfolgt dabei in lithographiebedingten
Schritten. Gut skalierbare Speicherzellenkonzepte sind dabei ohne über eine
rein maßstäbliche Verkleinerung
der Speicherzellenstrukturen hinausgehende, zusätzliche Änderungen von einer größeren minimalen
Strukturgröße auf eine
kleinere minimale Strukturgröße übertragbar.
Gut skalierbare Speicherzellenkonzepte sind vorteilhaft, da ein
Mehraufwand für über rein
maßstäbliche Anpassungen
hinausgehende Änderungen
eines Layouts der Speicherzellenstrukturen bei einem Übergang
zu einer kleineren Strukturgröße begrenzt
wird.
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Zur Verringerung des Platzbedarfes
einer Speicherzelle ist es bekannt, den Auswahltransistor in einer
zur Transistorebene vertikalen Struktur vorzusehen. Dabei sind die
Source/Drain-Anschlussbereiche
(S/D junctions) bezogen auf die Transistorebene im Wesentlichen
vertikal übereinander
angeordnet. Ein durch eine Gateelektrode des Auswahltransistors
gesteuerter Kanal wird dann hauptsächlich in einer zur Transistorebene
senkrechten Richtung in einem aktiven Gebiet des Auswahltransistors
ausgebildet, das zwischen den beiden Source/Drain-Anschlussbereichen
des Auswahltransistors vorgesehen ist. Eine Anordnung mit vertikalen
Transistorzellen ist beispielsweise aus der
US 6,352,894 B1 (Goebel
et al.) bekannt und in der
1,
die den Figuren der obigen Patenschrift nachempfunden ist, dargestellt.
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Die 1 zeigt
mehrere Transistorzellen 81, die auf einem Substrat 1 angeordnet
sind. Jede Transistorzelle 81 weist dabei einen oberen
Source/Drain-Anschlussbereich 4 und einen unteren Source/Drain-Anschlussbereich 2 auf.
Zwischen dem oberen 4 und dem unteren 2 Source/Drain-Anschlussbereich
ist jeweils ein aktives Gebiet (auch Bodygebiet) 3 ausgebildet.
Die Transistorzellen 81 sind jeweils in rechtwinklig zueinander
angeordneten Zeilen und Spalten angeordnet, wobei sich die Zeilen längs einer
x-Richtung und die Spalten längs
einer zur x-Richtung senkrechten y-Richtung erstrecken. Innerhalb
eine Zeile werden jeweils benachbarte Transistorzellen 81 durch
schmale Trenngräben 6 separiert.
Benachbarte Zeilen werden durch weite, aktive Gräben 5 voneinander
getrennt. In den schmalen Trenngräben 6 sind erste Abschnitte
von Gateelektroden 52 ausbildet. Die weiten, aktiven Gräben 5 sind
von jeweils zwei voneinander isolierten und jeweils einer der benachbarten
Zeilen zugeordneten Wortleitungen 521, 522 durchzogen,
die zweite Abschnitte der Gateelektroden 52 ausbilden. Über die Wortleitungen 521, 522 sind
die jeweils in einer Zeile angeordnete Gateelektroden 52 miteinander
leitend verbunden. Die Gateelektrode 52 jeder Transistorzelle 81 umschließt das aktive
Gebiet 3 von vier Seiten. Die unteren Source/Drain-Anschlussbereiche 2 der Transistorzellen 81 sind
als Abschnitte einer in einem oberen Bereich durch die aktiven Gräben 5 und
die Trenngräben 6 strukturierten
Anschlussplatte (buried plate) 21 ausgebildet und miteinander
elektrisch leitend verbunden. Die Gateelektrode 52 einer
Transistorzelle 81 ist durch ein Gatedielektrikum 51 vom
aktiven Gebiet 3 der zugeordneten Transistorzelle 81 isoliert.
Eine Isolatorschicht 50 isoliert die Source/Drain-Anschlussbereiche 2, 4 gegen
angrenzende leitfähige
Strukturen und wird zum Anschluss der oberen Source/Drain-Anschlussbereiche,
etwa an eine Elektrode eines Speicherkondensators, im Verlauf einer
weiteren Prozessierung abschnittsweise geöffnet.
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Nachteilig an der dargestellten Anordnung von
Transistorzellen 81 ist insbesondere, dass die aktiven
Gebiete 3 der Transistorzellen 81 elektrisch ohne
Anschluss sind.
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Wird im Betriebszustand einer Transistorzelle
im aktiven Gebiet der Transistorzelle ein durch ein Potential an
den Gateelektroden gesteuerter Kanal ausgebildet, so erfolgt in
Transistorzellen ohne elektrischen Anschluss des aktiven Gebietes
kein Abfluss von Majoritätsträgern aus
dem aktiven Gebiet. Eine Anreicherung von Majoritätsträgern im
aktiven Gebiet verändert
aber die elektrischen Eigenschaften der Transistorzelle nachteilig.
Insbesondere kann durch eine angereicherte Ladung im aktiven Gebiet ein
parasitärer
Bipolartransistor aktiviert werden, der unter bestimmten Betriebsbedingungen
einer Anordnung von Speicherzellen einen Leckstrom etwa zum bzw.
vom zum Speicherkondensator orientierten Source/Drain-Anschlussbereich
hervorruft (floating body effect). Dadurch verändert sich eine auf dem Speicherkondensator
gespeicherte Ladung und ein durch die Ladung repräsentiertes,
in der Speicherzelle gespeichertes Datum wird verfälscht, wenn
der Speicherkondensator nicht rechtzeitig nachgeladen wird. Jeder
Nachladeprozess erhöht
in nachteiliger Weise eine mittlere Zugriffszeit auf das in der
Speicherzelle gespeicherte Datum und die Leistungsaufnahme der Speicherzelle.
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Mit einer Anordnung von Transistorzellen, wie
sie in der 1 dargestellt
ist, lassen sich mit einer minimalen Strukturgröße F Speicherzellen mit einem
planaren Flächenbedarf
von 4F2, bzw. von 8F2 für Speicherkonzepte
mit so genannter Folded-Bitline-Struktur realisieren. Ein zusätzlicher
Anschluss für
das aktive Gebiet jeder Transistorzelle nach herkömmlicher
Art würde
den Flächenbedarf
der Transistorzelle erheblich vergrößern.
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Es ist daher Aufgabe der vorliegenden
Erfindung, eine Anordnung für
Transistorzellen und Speicherzellen zur Verfügung zu stellen, bei der eine Funktionsbeschränkung der
Transistorzellen durch einen Floating-Body-Effekt reduziert ist
und der Flächenbedarf
gegenüber
herkömmlichen
Speicherzellenkonzepten für
4F2- bzw. 8F2-Transistor-
bzw. 4F2- bzw. 8F2-Speicherzellen
nicht oder nicht wesentlich erhöht
ist. Es ist ferner Aufgabe der vorliegenden Erfindung, ein Verfahren
zur Herstellung einer solchen Transistor- bzw. Speicherzelle anzugeben.
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Eine die Aufgabe lösende Anordnung
von vertikalen Transistorzellen der eingangs genannten Art weist
die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale
auf. Eine die Aufgabe lösende
Anordnung von Speicherzellen geht aus dem Patentanspruch 17 und
die Aufgabe lösende Verfahren
aus den Patentansprüchen
19, 22 sowie 25 hervor. Vorteilhafte Weiterbildungen ergeben sich jeweils
aus den Unteransprüchen.
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Vertikale Transistorzellen sind in
zunächst bekannter
Art in einem Transistorzellenfeld in einer Transistorebene angeordnet.
Dabei sind die Transistorzellen in einer x-Richtung in von aktiven
Gräben voneinander
separierten Zeilen und in einer zur x-Richtung senkrechten y-Richtung
in von Trenngräben
separierten Spalten angeordnet. Jede Transistorzelle weist einen
unteren Source/Drain-Anschlussbereich, einen oberen Source/Drain-Anschlussbereich
und ein zwischen dem unteren und dem oberen Source/Drain-Anschlussbereich
ausgebildetes aktives Gebiet auf. Im aktiven Gebiet wird im Betriebszustand
der Transistorzelle in Abhängigkeit
eines Potentials an einer durch ein Gatedielektrikum vom aktiven
Gebiet isolierten Gateelektrode eine Ausbildung eines leitfähigen Kanals
zwischen den beiden Source/Drain-Anschlussbereichen gesteuert.
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Erfindungsgemäß sind nun die aktiven Gebiete
mindestens von in der x-Richtung einander benachbarten Transistorzellen
miteinander verbunden. Damit ist ein Ladungsträgertransport zwischen den aktiven
Gebieten von mindestens jeweils in der x- Richtung benachbarten Transistorzellen
möglich. Floating-Body-Effekte sind
vermieden.
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Bevorzugt sind die Gateelektroden
in den aktiven Gräben
angeordnet. Die Gateelektroden von jeweils in der x-Richtung benachbarten
Transistorzellen sind miteinander verbunden und bilden Wortleitungen
aus.
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Die Verbindung zwischen den aktiven
Gebieten benachbarter Transistorzellen ist auf verschiedene Weise
realisierbar. In bevorzugter Weise sind die aktiven Gebiete Abschnitte
eines oder mehrerer Schichtkörper.
Der Schichtkörper
ist dabei in in einem oberen Bereich von den aktiven Gräben und
den Trenngräben
strukturiert. In einem unteren Bereich verbindet ein Schichtkörper die
aktiven Gebiete von mindestens in der x-Richtung einander benachbarten Transistorzellen.
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Sind mehrere Schichtkörper zeilenweise ausgebildet,
so sind die Schichtkörper
bevorzugt zeilenweise in ein an das Transistorzellenfeld anschließendes Anschlussfeld
verlängert.
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Im Bereich des Anschlussfeldes sind
die Schichtkörper
miteinander verbunden, so dass auch ein Ladungsträgertransport
zwischen in y-Richtung benachbarter Transistorzellen möglich ist.
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In besonders bevorzugter Weise sind
die Schichtkörper
einzeln oder gemeinsam mit einer Struktur verbunden, deren Potential
im Betriebszustand der Transistorzelle so gesteuert wird, dass eine Anreicherung
von Ladungsträgern
in den aktiven Gebieten bzw. dem oder den Schichtkörpern vermieden wird.
Das Potential ist im einfachsten Fall das Potential eines Trägersubstrats
(bulk).
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Die unteren Source/Drain-Anschlussbereiche
der Transistorzellen sind jeweils mit einer zusammenhängenden
Anschlussplatte verbunden oder in besonders bevorzugter Weise jeweils
Abschnitte einer mindestens in einem oberen Bereich strukturierten
und in einem unteren Bereich zusammenhängenden Anschlussplatte.
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Nach einer ersten bevorzugten Ausführungsform
der erfindungsgemäßen Anordnung
ist dabei die Anschlussplatte in einem oberen Bereich durch die
sich längs
der x-Richtung erstreckenden aktiven Gräben strukturiert. Im oberen
Bereich der Anschlussplatte sind also sich längs der x-Richtung erstreckende,
untere Source/Drain-Anschlussbereiche ausgebildet. Die längs der
y-Richtung verlaufenden Trenngräben
weisen eine geringere Tiefe auf als die aktiven Gräben. Die
Schichtkörper
sind daher jeweils in einem unteren Bereich unterhalb der Trenngräben zeilenweise
zusammenhängend
ausgebildet.
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In den Trenngräben können weitere Abschnitte der
Gateelektroden angeordnet sein. Bevorzugt sind die Trenngräben aber
mit einem Isolatormaterial gefüllt.
Es ergibt sich dann ein wesentlich vereinfachter Prozessfluss für die Herstellung
der Transistoranordnung.
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Nach einer zweiten bevorzugten Ausführungsform
der erfindungsgemäßen Anordnung
weisen die Trenngräben
und die aktiven Gräben
eine im Wesentlichen gleiche Tiefe auf. Die Anschlussplatte weist
wieder in einem oberen Bereich sich längs der x-Achse erstreckende untere Source/Drain-Anschlussbereiche
auf, wobei bei dieser Ausführungsform
die Source/Drain-Anschlussbereiche im Wesentlichen unterhalb der
aktiven Gräben
angeordnet sind. Die Schichtkörper
sind jeweils unterhalb der aktiven Gebiete zeilenweise zusammenhängend ausgebildet
und werden durch die unteren Source/Drain-Anschlussbereiche bzw.
die aktiven Gräben voneinander
separiert. Der Vorteil dieser Anordnung liegt in einer vereinfachten
Prozessierung, da die unteren Source/Drain-Anschlussbereiche etwa
durch Implantation selbstjustiert zu den aktiven Gräben ausgebildet
werden können.
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Die erfindungsgemäße Anordnung ermöglicht den
Anschluss der aktiven Gebiete im Rahmen der für einen minimalen Flächenbedarf
der Transistorzelle notwendigen Randbedingungen. Bevorzugt weisen
also die aktiven Gebiete der Transistorzellen bezogen auf eine fertigungsbedingte
minimale Strukturgröße F parallel
zur Transistorebene eine Querschnittsfläche von im Wesentlichen 1 F2 auf. Der Flächenbedarf einer Transistorzelle
beträgt
dann im Wesentlichen 4 F2.
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Nach einer weiteren besonders bevorzugten Ausführungsform
der erfindungsgemäßen Anordnung
ist die Anschlussplatte in einem oberen Bereich sowohl in der x-Richtung
als auch in der y-Richtung strukturiert,
so dass im oberen Bereich pro Transistorzelle jeweils ein in der
x-Richtung und der y-Richtung begrenzter unterer Source/Drain-Anschlussbereich
ausgebildet ist. Der Schichtkörper
bildet dann über
die Ausdehnung des Transistorzellenfeldes im unteren Bereich eine
zusammenhängende,
von den unteren Source/Drain-Anschlussbereichen durchbrochene Schicht,
so dass die aktiven Gebiete sowohl von in der x-Richtung als auch
der y-Richtung benachbarter Transistorzellen miteinander verbunden sind.
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Gegenüber den erstgenannten bevorzugten Ausführungsformen
weist diese Anordnung ein verbessertes elektrisches Verhalten auf.
Da sich der Ladungsträgertransport
aus den aktiven Gebieten nicht zeilenweise aufsummiert, bleibt die
gegenseitige Beeinflussung von Transistorzellen durch den Ladungsträgertransport
durch die aktiven Gebiete vergleichsweise gering.
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Ein erfindungsgemäßes Transistorzellenfeld ist
etwa zur Anordnung von Auswahltransistoren in einem Speicherzellenfeld
geeignet, wobei jede Speicherzelle des Speicherzellenfeldes neben
einem Auswahltransistor einen Speicherkondensator zur Speicherung
elektrischer Ladung aufweist. Dabei ist der Speicherkondensator
jeweils über
einen der Source/Drain-Anschlussbereiche mit dem Auswahltransistor
verbunden. Bevorzugt ist dabei der Speicherkondensator mit dem oberen
Source/Drain-Anschlussbereich des Auswahltransistors verbunden. Es
ergibt sich dann für
die Speicherzelle eine "stacked
capacitor" Ausformung,
bei der der Speicherkondensator oberhalb einer von den Auswahltransistoren
gebildeten Transistorebene ausgeführt ist. Für eine solche Anordnung ist
es auch bekannt, die unteren Source/Drain-Anschlussbereiche als
Abschnitte einer im Substrat ausgebildeten Anschlussplatte auszubilden.
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Die erfindungsgemäße Anordnung ermöglicht insbesondere
durch die besondere Struktur der Wortleitungen einen minimalen Pitch
der Bitleitungen. Bei einem Pitch der Wort- und Bitleitungen von je
2F entsprechend dem zugeordneten Ausführungsbeispiel wird somit der
Flächenbedarf
der Speicherzelle bei gleichzeitigem Anschluss des aktiven Gebietes
auf 8F2 eingeschränkt. Die erfindungsgemäße Anordnung
ermöglicht
in dieser Ausbildung auch eine Anordnung von Bit- und Wortleitungen,
wie sie für
die Folded-Bitline-Verschaltung erforderlich sind.
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Bei der erfindungsgemäßen Anordnung
weisen die aktiven Gebiete ferner eine Geometrie mit einem in den
lateralen Abmessungen großen
Aspektverhältnis
auf. Sie ist gut skalierbar.
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Für
kleine Strukturgrößen F ist
eine vollständige
Verarmung der aktiven Gebiete möglich,
wodurch die elektrischen Eigenschaften der Transistorzellen erheblich
verbessert sind.
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Bei einem ersten erfindungsgemäßen Verfahren
zur Herstellung von in einem Transistorzellenfeld längs einer
x-Richtung in – Zeilen
und längs
einer zur x-Richtung senkrechten y-Richtung in Spalten angeordneten
vertikalen Transistorzellen in einem Substrat wird zunächst im
Substrat eine leitfähige
Anschlussplatte vorgesehen. Auf der leitfähigen Anschlussplatte wird
ein Vorläufer-Schichtkörper angeordnet.
In einen oberen Bereich des Vorläufer-Schichtkörpers werden
sich längs
der y-Richtung erstreckende
Trenngräben
eingebracht, durch die in der x-Richtung benachbarte Transistorzellen
voneinander separiert werden. Weiter werden in den Vorläufer-Schichtkörper aktive
Gräben
eingebracht, die den Vorläufer-Schichtkörper durchschneiden
und die Anschlussplatte in einem oberen Bereich strukturieren. Dabei
gehen aus dem Vorläufer-Schichtkörper durch die
aktiven Gräben
separierte Schichtkörper
hervor. Aus den oberen Bereichen der Anschlussplatte entstehen untere
Source/Drain-Anschlussbereiche. Aus den oberen Bereichen der Schichtkörper gehen
zeilenweise über
die unteren Bereiche der Schichtkörper miteinander verbundene
aktive Gebiete der Transistorzellen hervor.
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Dabei wird die Anschlussplatte im
Substrat als eine Schicht von einem ersten Leitungstyp und der Vorläufer-Schichtkörper als
eine auf der Anschlussplatte angeordneten Schicht von einem dem ersten
Leitungstyp entgegen gesetzten zweiten Leitungstyp vorgesehen.
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Bevorzugt wird dabei dass als erster
Leitungstyp ein n-Leitungstyp
und als zweiter Leitungstyp ein p-Leitungstyp vorgesehen. Die Anschlussplatte
geht dann etwa aus einer starken n-Dotierung einer Schicht des Substrats
hervor, während der
Vorläufer-Schichtkörper durch
ein epitaktischen Verfahren auf der Anschlussplatte angeordnet wird.
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Bei diesem Verfahren erfolgt ein
Anschluss der aktiven Gebiete auf besonders einfache Weise dadurch,
dass im Wesentlichen die die innerhalb einer Zeile angeordneten
Transistorzellen separierenden Trenngräben mit einer geringeren Tiefe
vorgesehen werden als die aktiven Gräben und die Schichtkörper nicht
durchschneiden. Die Schichtkörper,
aus deren oberen Bereichen jeweils die aktiven Gebiete ausgebildet
werden, werden im unteren Bereich innerhalb einer Zeile nicht durchtrennt.
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Auch nach einem zweiten erfindungsgemäßen Verfahren
zur Herstellung von in einem Transistorzellenfeld längs einer
x-Richtung in Zeilen
und längs
einer zur x-Richtung senkrechten y-Richtung in Spalten angeordneten
vertikalen Transistorzellen in einem Substrat wird zunächst im
Substrat eine leitfähige
Anschlussplatte vorgesehen, auf der ein Vorläufer-Schichtkörper angeordnet wird.
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In einen oberen Bereich des Vorläufer-Schichtkörpers werden
längs der
x-Richtung verlaufende, aktive Gräben mit einer ersten Weite
eingebracht. In unterhalb der aktiven Gräben angeordneten Abschnitten
des Vorläufer-Schichtkörpers werden
anschließend
jeweils sich bis zur Anschlussplatte erstreckende untere Source/Drain-Anschlussbereiche
ausgebildet. Dabei gehen aus dem Vorläufer-Schichtkörper durch
die aktiven Gräben
und die unteren Source/Drain-Anschlussbereiche voneinander separierte
Schichtkörper
hervor. Aus den oberen Bereichen der Schichtkörper werden zeilenweise über die
unteren Bereiche der Schichtkörper
miteinander verbundene aktive Gebiete der Transistorzellen ausgebildet.
Im Unterschied zum ersten erfindungsgemäßen Verfahren können die
in der x-Richtung benachbarte Transistorzellen separierenden Trenngräben dabei
mit der selben Tiefe wie die aktiven Gräben vorgesehen werden. Werden
dann im weiteren Verlauf der Prozessierung Gateelektrodenstrukturen
sowohl in den aktiven Gräben
als auch in den Trenngräben
vorgesehen, so umfassen die Gateelektro denstrukturen das aktive
Gebiet zwischen den beiden Source/Drain-Anschlussbereichen in vorteilhafter
Weise nahezu vollständig
von vier Seiten.
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Bevorzugt erfolgt dabei das Ausbilden
der unteren Source/Drain-Anschlussbereiche selektiv in unterhalb
der aktiven Gräben
angeordneten Abschnitten des Vorläufer-Schichtkörpers.
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Dazu werden in den oberen Bereich
der Schichtkörper
jeweils die längs
der y-Richtung verlaufenden Trenngräben mit einer gegenüber der
ersten Weite der aktiven Gräben
geringeren zweiten Weite eingebracht. In den oberen Bereichen der Schichtkörper werden
dadurch jeweils von den aktiven Gräben und den Trenngräben begrenzte
Transistorstege ausgebildet. In der Folge wird etwa mittels einer
plasmagestützten
Gasphasenabscheidung (plasma enhanced chemical vapour deposition, PECVD)
mit hoher Abscheidungsrate eine nichtkonforme Arbeitsschicht abgeschieden,
die auf den Transistorstegen schneller aufwächst als in den aktiven Gräben und
den Trenngräben.
Der Abscheidungsprozess wird abgebrochen, sobald durch die auf den
Transistorstegen aufwachsende Arbeitsschicht jeweils zwischen in
der x-Richtung benachbarten Transistorstegen liegende Abschnitte
der Trenngräben
abgedeckt sind. Auf diese Weise bildet die Arbeitsschicht eine Maske,
mit der die unteren Source/Drain-Anschlussbereiche selektiv in den
unterhalb der aktiven Gräben
angeordneten Abschnitte des Vorläufer-Schichtkörpers ausgebildet
werden können.
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Dabei erfolgt die Ausbildung der
unteren Source/Drain-Anschlussbereiche in den unterhalb der aktiven
Gräben
befindlichen Abschnitten des Vorläufer-Schichtkörpers bevorzugt
mittels einer Ionenimplantation. Die unteren Source/Drain-Anschlussbereiche
werden sich bis zur Anschlussplatte erstreckend vorgesehen. Die
aktiven Gebiete von in der x-Richtung benachbarten Transistorzellen
bleiben jeweils durch unterhalb der Transistorstege befindliche Abschnitte
des jeweiligen Schichtkörpers
miteinander zusammenhängend
verbunden.
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Bei einem weiteren Verfahren zur
Herstellung von in einem Transistorzellenfeld längs einer x-Richtung in Zeilen
und längs
einer zur x-Richtung senkrechten y-Richtung in Spalten angeordneten vertikalen
Transistorzellen in einem Substrat wird wiederum zunächst im
Substrat eine leitfähige
Anschlussplatte vorgesehen. Im Unterschied zu den bereits genannten
Verfahren wird nun die Anschlussplatte in einem oberen Bereich in
einer Weise strukturiert, dass im oberen Bereich pro Transistorzelle
ein sowohl in der x-Richtung als auch der y-Richtung begrenzter unterer Source/Drain-Anschlussbereich
erzeugt wird. Weiter wird auf der Anschlussplatte ein durch die
unteren Source/Drain-Anschlussbereiche in einem unteren Bereich
strukturierter zusammenhängender
Schichtkörper
angeordnet, in dessen oberen Bereich aktive Gebiete der Transistorzellen ausgebildet
werden. Da der Schichtkörper
im Unterschied zu den oben beschriebenen Verfahren nicht in voneinander
separierte, jeweils einer Transistorzeile zugeordnete Schichtkörper zerfällt, werden
auf diese Weise die aktiven Gebiete sowohl von in der x-Richtung
als auch in der y-Richtung
benachbarten Transistorzellen, etwa auch allen Transistorzellen
eines Transistorzellenfeldes miteinander verbunden.
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Bevorzugt ist die Anschlussplatte
im Substrat als eine Schicht von einem ersten Leitungstyp vorgesehen.
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Insbesondere wird als erster Leitungstyp
der n-Leitungstyp vorgesehen und die Anschlussplatte mittels einer
starken n-Dotierung
der jeweiligen Schicht des Substrats ausgebildet.
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Beim Strukturieren des oberen Bereichs
der Anschlussplatte wird in bevorzugter Weise ein erster Anteil
des Schicht körpers
auf der im Bereich des Transistorzellenfeldes zunächst noch
unstrukturierten Anschlussplatte, etwa durch ein epitaktisches Verfahren
angeordnet. Im Anschluss werden Abschnitte des ersten Anteils des
Schichtkörpers
entsprechend dem Leitfähigkeitstyp
der Anschlussplatte dotiert, wobei aus den dotierten Abschnitten
des Schichtkörpers
die unteren Source/Drain-Anschlussbereiche hervorgehen. Darauf wird,
etwa wiederum durch ein epitaktisches Verfahren, der zweite Anteil des
Schichtkörpers
vorgesehen.
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Die Dotierung erfolgt dabei bevorzugt
durch mehrere Implantationsschritte unterschiedlicher Implantationsenergie.
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Danach werden in den Schichtkörper sich
in der x-Richtung erstreckende aktive Gräben eingebracht und dabei zwischen
den aktiven Gräben
Transistorstege erzeugt. Das Einbringen der aktiven Gräben erfolgt
dabei so, dass die jeweils in der x-Richtung benachbarten unteren Source/Drain-Anschlussbereiche
jeweils einem Transistorsteg zugeordnet werden. Die unteren Source/Drain-Anschlussbereiche
grenzen mindestens an den Transistorsteg an oder ragen in dessen
unteren Teil hinein.
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Bevorzugt werden die unteren Source/Drain-Anschlussbereiche
kegelförmig
ausgebildet.
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Nachstehend wird die Erfindung anhand
von Figuren näher
erläutert,
wobei einander entsprechende Komponenten mit gleichen Bezugszeichen versehen
sind. Es zeigen:
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1 Eine
schematische perspektivische Darstellung einer bekannten Anordnung
von Transistorzellen in einem Substrat,
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2 einen
schematischen Querschnitt längs
einer x-Richtung durch eine gemäß einem
ersten Ausführungsbei spiel
eines erfindungsgemäßen Verfahrens
prozessierte Transistorzellenanordnung in einer ersten Fertigungsphase,
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3 einen
schematischen Querschnitt quer zur x-Richtung durch eine gemäß dem ersten Ausführungsbeispiel
prozessierte Transistorzellenanordnung in der ersten Fertigungsphase,
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4 einen
schematischen Querschnitt quer zur x-Richtung durch eine gemäß dem ersten Ausführungsbeispiel
prozessierte Transistorzellenanordnung in einer zweiten Fertigungsphase,
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5 eine
schematische perspektivische Darstellung einer gemäß dem ersten
Ausführungsbeispiel
prozessierten Transistorzellenanordnung in einer dritten Fertigungsphase,
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6 einen
schematischen Querschnitt quer zur x-Richtung durch eine gemäß dem ersten Ausführungsbeispiel
prozessierte Speicherzellenanordnung in einer vierten Fertigungsphase,
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7 einen
schematischen Schaltplan einer Speicherzelle,
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8 einen
schematischen Querschnitt quer zur x-Richtung durch eine gemäß einem
zweiten Ausführungsbeispiel
prozessierte Transistorzellenanordnung in einer ersten Fertigungsphase,
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9 einen
schematischen Querschnitt quer zur x-Richtung durch eine gemäß dem zweiten Ausführungsbeispiel
prozessierte Transistorzellenanordnung in einer zweiten Fertigungsphase,
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10 eine
vereinfachte Draufsicht und einen schematischen Querschnitt quer
zur x-Richtung einer gemäß einem
dritten Ausführungsbeispiel
prozessierten Transistorzellenanordnung in einer ersten Fertigungsphase,
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11 bis 15 eine vereinfachte Draufsicht
und schematische Querschnitte längs
und quer zur x-Richtung einer gemäß dem dritten Ausführungsbeispiel
prozessierten Transistorzellenanordnung in weiteren Fertigungsphasen
und
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16 bis 17 eine vereinfachte Draufsicht
und schematische Querschnitte längs
und quer zur x-Richtung einer gemäß einem vierten Ausführungsbeispiel
prozessierten Transistorzellenanordnung in verschiedenen Fertigungsphasen.
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Die 1 wurde
bereits eingangs erläutert.
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In den 2 bis 7 ist die Herstellung einer erfindungsgemäßen Transistorzellenanordnung nach
einem ersten Ausführungsbeispiel
der Erfindung in mehreren Phasen anhand von Querschnitten und einer
perspektivischen Darstellung der Transistorzellenanordnung dargestellt.
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Zunächst wird auf einer als n-dotierte
Schicht in einem Substrat 1 ausgebildeten Anschlussplatte 21 durch
eine in-situ-Dotierung
eine schwach p-dotierte, epitaktische Schicht angeordnet, die einen Vorläufer-Schichtkörper 3'' ausbildet. Auf dem Vorläufer-Schichtkörper 3'' wird eine Arbeitsschicht 91, typischerweise
aus Siliziumnitrid abgeschieden. In einem ersten lithographischen
Schritt werden flache Trenngräben 6 ausgebildet.
Die Trenngräben 6 erstrecken
sich parallel zueinander längs
einer y-Richtung. Die Tiefe der flachen Trenngräben
6 ist so bemessen,
dass die flachen Trenngräben 6 die
Anschlussplatte 21 nicht erreichen und im Bereich des Vorläufer-Schichtkörpers 3'' auslaufen. Nach der Ausbildung
der flachen Trenngräben 6 bleibt
der Vorläufer-Schichtkörper 3'' in einem unteren Bereich zusammenhängend erhalten.
In einem oberen Bereich ist der Vorläufer-Schichtkörper 3'' durch die Trenngräben 6 strukturiert.
Die Trenngräben 6 werden
mit einem Dielektrikum, typischerweise mit Siliziumoxid, gefüllt. Der
Zustand der prozessierten Transistorzellenanordnung nach dem Füllen der
Trenngräben 6 mit
einem Dielektrikum ist in der 2 anhand
eines Querschnitts längs
einer zur y-Richtung
senkrechten x-Richtung vereinfacht dargestellt.
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Die 3 stellt
einen Querschnitt senkrecht zur x-Richtung nach einer anschließenden Formierung
tiefer, aktiver Gräben 5 dar.
Zur Formierung der aktiven Gräben 5 wird
zunächst
auf die Arbeitsschicht 91 eine Maske 92, typischerweise
ein Borsilikatglas (BSG) aufgebracht, mit deren Hilfe die senkrecht
zu den flachen Trenngräben 6 längs der
x-Richtung verlaufenden tiefen aktiven Gräben 5 in einem zweiten
lithographischen Schritt ausgebildet werden. Die aktiven Gräben 5 erstrecken
sich bis in die Anschlussplatte 21 hinein und strukturieren
die Anschlussplatte 21 in einem oberen Bereich. Dabei gehen
aus den oberen Abschnitten der Anschlussplatte 21 untere
Source/Drain-Anschlussbereiche 2 und aus dem Vorläufer-Schichtkörper 3'' der 2 durch die
aktiven Gräben 5 voneinander
separierte Schichtkörper 3' hervor. Jeder
Schichtkörper 3' bildet zwischen
jeweils zwei innerhalb einer Zeile benachbarten Trenngräben 6 ein
aktives Gebiet 3 einer Transistorzelle aus.
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In der Folge wird an den Innenwänden der aktiven
Gräben 5 ein
Gatedielektrikum 51, in der Regel ein Oxid, abgeschieden
oder erzeugt. Danach werden nach bekannter Art, etwa durch eine
konforme Abscheidung eines leitfähigen
Materials und einer anschließenden
isotropen Ätzung
des abgeschiedenen Materials an den Innenwänden der aktiven Gräben 5 zwei
voneinander isolierte Wortleitungen 521, 522 erzeugt.
Die Wortleitungen 521, 522 erstrecken sich in
der x-Richtung längs
der aktiven Gräben 5.
Zwischen zwei jeweils benachbarten flachen Trenngräben 6 bilden
zwei jeweils an einem aktiven Gebiet 3 gegenüberliegende
Abschnitte von Wortleitungen 521, 522 Gateelektroden
einer Transistorzelle. Den Zustand der Transistorzellenanordnung
nach der Formierung der Wortleitungen 521, 522 und
dem Entfernen der Maske 92 zeigt die 4.
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Nach der Ausbildung der Wortleitungen 521 werden
die aktiven Gräben 5 mit
einem Wortleitungsisolator (inter wordline fill) 53 aufgefüllt. Beispielsweise
durch einen chemisch mechanischen Polierschritt (chemical mechanical
polishing, CMP) werden remanente Abschnitte der Maske 92 und
die Arbeitsschicht 91 bis etwa zur Oberkante der aus dem
Vorläufer-Schichtkörper 3'' hervorgegangenen aktiven Gebiete 3 abgetragen.
Anschließend
werden in bekannter Art die oberen Source/Drain-Anschlussbereiche 4 der
Transistorzellen 81 ausgebildet.
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Es ergibt sich die in der 5 vereinfacht in perspektivischer
Darstellung gezeigte Anordnung von Transistorzellen 81.
Wird dabei eine Transistorzelle 81 in einer lithographiebestimmten
minimalen Strukturgröße F vorgesehen,
so ergibt sich für
die Transistorzelle 81, wie der 5 unmittelbar zu entnehmen ist, ein Flächenbedarf
von 4 F2. Die unteren Source/Drain-Anschlussbereiche 2 der
Transistorzellen 81 sind Abschnitte der zusammenhängenden,
in einem oberen Bereich strukturierten Anschlussplatte 21.
Die aktiven Gebiete 3 von in der x-Richtung benachbarten
Transistorzellen 81 sind, da die flachen Trenngräben 6 sich
nicht bis zur Anschlussplatte 21 erstrecken, miteinander
verbunden, so dass sich andernfalls in den aktiven Gebieten 3 anreichernde
Ladungsträger
im Schichtkörper 3' längs der
x-Richtung abfließen
können.
Außerhalb
eines von den Transistorzellen 81 gebildeten Transistorzellenfeldes
können
die zusammenhängenden,
parallel verlaufenden aktiven Gebiete 3 in geeigneter Weise
angeschlossen werden, so dass ein kontinuierlicher Abtransport von
Ladungsträgern
aus den aktiven Gebieten 3 gewährleistet ist und eine nachteilige
Anreicherung von Ladungsträgern
in den aktiven Gebieten 3 vermieden wird.
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In der 6 ist
eine Erweiterung der Transistorzellenanordnung zu einer Speicherzellenanordnung
vereinfacht dargestellt. Dabei besteht eine Speicherzelle aus einer
Transistorzelle 81 und einer Speicherkapazität 82.
Die Transistorzelle 81 ist über den oberen Source/Drain-Anschlussbereich 4 mit
einer Elektrode der Speicherkapazität 82 verbunden.
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Das der Speicherzelle der 6 zugrunde liegende Schaltungskonzept
(plate line sensing) ist in der 7 schematisch
dargestellt. Dabei korrespondiert der Anschluss WL der 7 mit einer der Wortleitungen 521, 522.
Die Bitleitungen BL werden oberhalb der Speicherkondensatoren 82 ausgeführt. Die Anschlussplatte 21 wird
mit dem Potential Vdd/2 beaufschlagt.
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Anhand der 8 und der 9 wird
ein weiteres Verfahren zur Herstellung einer erfindungsgemäßen Transistorzelle
nach einem zweiten Ausführungsbeispiel
beschrieben. Die Formierung von Transistorzellen 81 geht
dabei von einer n-dotierten Schicht eines Substrat 1 aus,
die als gemeinsamer elektrischer Anschluss der zu einem Transistorzellenfeld
angeordneten Transistorzellen vorgesehen ist (common plate line)
und eine Anschlussplatte 21 ausbildet. Oberhalb der n-dotierten
Anschlussplatte 21 wird eine zunächst nicht- oder nur schwach
p-dotierte Schicht angeordnet, aus der im Zuge des erfindungsgemäßen Verfahrens
aktive Gebiete 3 und untere Source/Drain-Anschlussbereiche
2 der Transistorzellen 81 hervorgehen. Die nicht- oder
schwach p-dotierte Schicht bildet einen Vorläufer-Schichtkörper 3'' aus. Der Vorläufer-Schichtkörper 3'' wird
entweder durch ein epitaktisches Verfahren erzeugt oder geht aus
einem einkristallinen Halbleitermaterial des Substrats 1 hervor.
Im Vorläufer-Schichtkörper 3'' werden zunächst längs einer x-Richtung aktive Gräben 5 und
in einer zur x-Richtung senkrechten y-Richtung Trenngräben von
im Wesentlichen gleicher Tiefe ausgebildet. Dabei enden die aktiven
Gräben 5 und
die Trenngräben
innerhalb des Vorläufer-Schichtkörpers 3'' und erreichen die Anschlussplatte 21 nicht.
Die sich längs
der x-Richtung erstreckenden aktiven Gräben 5 werden mit einer
größeren Weite
vorgesehen als die sich längs
der y-Richtung erstreckenden Trenngräben, beispielsweise mit mehr als
der doppelten Weite. Der Vorläufer-Schichtkörper 3'' bleibt zunächst in einem unteren Bereich
unterhalb der Gräben 5, 6 unstrukturiert.
In einem oberen Bereich werden im Vorläufer-Schichtkörper 3'' durch die Gräben 5, 6 voneinander
getrennte Halbleiterstege ausgebildet, die in der x-Richtung eine
Längsausdehnung
von beispielsweise zweimal der minimalen Strukturgröße F und
in der y-Richtung eine Querausdehnung von etwa 0,8 F aufweisen.
In diesem Ausführungsbeispiel
beträgt
die Weite der aktiven Gräben
2F und die Weite der Trenngräben
0,8 F.
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Auf den durch die Gräben 5, 6 strukturierten Vorläufer-Schichtkörper 3'' wird in der Folge etwa mittels
plasmagestützter
chemischer Gasphasenabscheidung (plasma enhanced chemical vapour
deposition, PECVD) eine Prozessschicht 71 abgeschieden.
Das Material der Prozessschicht 71 ist typischerweise Siliziumnitrid.
Die Prozessschicht 71 wird auf den Halbleiterstegen in
einer größeren Schichtdicke
vorgesehen als am Boden der aktiven Gräben 5. Dabei werden
die schmalen Trenngräben
durch die auf den Halbleiterstegen aufwachsende Prozessschicht 71
im Wesentlichen abgedeckt, während
die wei ten aktiven Gräben 5 nicht
vollständig
abgedeckt werden. Für
das Ausführungsbeispiel
wird die Prozessschicht 71 so abgeschieden, dass sie von
den Halbleiterstegen aus jeweils mindestens 0,4 F, bevorzugt aber
0,6 F weit über
die benachbarten Tenngräben 6 und
die aktiven Gräben 5 auskragt.
Die 0,8 F weiten Trenngräben 6 werden
dabei sicher überwachsen,
während
die 2 F weiten aktiven Gräben 5 geöffnet bleiben.
Falls notwendig, werden durch einen anschließenden Ätzschritt Anteile der Prozessschicht 71 aus
dem Bodenbereich der weiten, aktiven Gräben 5 entfernt, während der
Bodenbereich der schmalen Trenngräben, durch die oberhalb der
Halbleiterstege über
den Trenngräben
zusammengewachsene Prozessschicht 71 abgedeckt bleibt.
Mit einem anschließenden
Implantationsschritt, der senkrecht zur Transistorebene erfolgt,
werden in unterhalb der aktiven Gräben 5 gelegenen Abschnitten des
Vorläufer-Schichtkörpers 3'' untere Source/Drain-Anschlussbereiche 2 ausgebildet,
die sich jeweils an die Anschlussplatte 21 anschließen. Gemäß dem obigen
Beispiel wird dazu für
Gatestrukturen von 70 nm Arsen mit einer Ionisierungsenergie von
etwa 100 bis 200 keV implantiert.
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In der 8 ist
der Zustand zweier in der y-Richtung benachbarter Transistorzellen 81 nach der
Implantation der unteren Source/Drain-Anschlussbereiche 2 in
einem Querschnitt senkrecht zur y-Richtung dargestellt. Aus dem
Vorläufer-Schichtkörper 3'' sind durch die unteren Source/Drain-Anschlussbereiche 2 voneinander
getrennte Schichtkörper 3' hervorgegangen,
die sich jeweils zeilenweise unterhalb der Halbleiterstege längs der x-Richtung
erstrecken.
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Nach Entfernen der Prozessschicht 71 wird in
bekannter Weise ein Gatedielektrikum 51 mindestens abschnittsweise
an den Wandungen der aktiven Gräben 5,
optional auch an den Wandungen der Trenngräben 6, erzeugt. Es
folgt eine konforme Abscheidung eines leitfähigen Materials, für das Ausführungs beispiel
bevorzugt in einer Dicke von beispielsweise 0,6 F, zur Ausbildung
der Gateelektroden. Anschließend
wird das leitfähige
Material durch einen isotropen Ätzschritt
soweit zurückgebildet, dass
es entlang der vertikalen Seitenflächen der Halbleiterstege verbleibt
(spacer etch). Die schmalen Trenngräben, die die Transistorzellen 81 in
x-Richtung voneinander trennen, werden dabei durch das Gateelektrodenmaterial
mindestens soweit ausgefüllt,
dass die Gateelektroden 52 von in der x-Richtung benachbarten
Transistorzellen 81 aneinander grenzen und sich längs der
x-Richtung erstreckende Wortleitungen 521 ausbilden. Die
Gateelektroden 52, bzw. die Wortleitungen 521 bedecken
dabei die Seitenflächen
der Halbleiterstege nicht vollständig,
sondern erstrecken sich von einer durch den Abscheidungsprozess
des Gateelektrodenmaterials und dem nachfolgenden Ätzschritt
bestimmten Höhe
des Halbleiterstegs bis zum Boden der Gräben 5, 6.
Der obere, von den Gateelektroden 521 nicht eingeschlossene
Bereich des Halbleitersteges kann dadurch in der Folge durch eine
Schrägimplantation
zu jeweils einen oberen Source/Drain-Anschlussbereich 4 der
jeweiligen Transistorzelle 81 ausgebildet werden. Dabei
erfolgt die Schrägimplantation
selbstjustiert zu den Gateelektroden 52 bzw. zu den Wortleitungen 521.
In den Schichtkörpern 3' wird dabei
pro Transistorzelle 81 jeweils zwischen zwei in x-Richtung
benachbarten Trenngräben 6 und
zwischen dem unteren und dem oberen Source/Drain-Anschlussbereich 2, 4 ein
aktives Gebiete 3 ausgebildet.
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Der schematisch in der 9 dargestellte Zustand der
Transistorzellenanordnung ergibt sich nach einem Auffüllen mindestens
der aktiven Gräben 5 mit
einem Wortleitungsisolator (inter wordline fill) und einem Abtrag
von zuvor oberhalb einer Oberkante der oberen Source/Drain-Anschlussbereiche 4 abgeschiedenem
Material.
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Zur Ausbildung einer Speicherzelle
wird in der Folge auf dem oberen Source/Drain-Anschlussbereich 4 nach
bekannter Art ein Speicherkondensator angeordnet.
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In den 10 bis 15 ist ein erfindungsgemäßes Verfahren
zur Herstellung einer erfindungsgemäßen Transistorzellenanordnung, bzw. einer erfindungsgemäßen Speicherzellenanordnung
nach einem dritten Ausführungsbeispiel
in verschiedenen Phasen dargestellt. Dabei wird eine Transistorzelle mit
einer Gatestruktur erzeugt, bei der zwei Abschnitte einer Gateelektrode
an zwei gegenüberliegenden Seitenflächen eines
aktiven Gebietes ausgebildet werden (double gate transistor, DGT).
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Dazu wird zunächst in einer Schicht eines Substrats 1 durch
Implantation eine n-dotierte Schicht als Anschlussplatte 21 (common
plate line, buried layer) zum gemeinsamen Anschluss der zu erzeugenden
Transistorzellen ausgebildet. Auf der Anschlussplatte 21 wird
eine erste epitaktische Schicht 31 vorgesehen, in der im
Zuge eines ersten lithographischen Schrittes und einer maskierten
Implantation untere Source/Drain-Anschlussbereiche 2 ausgebildet
werden. Die unteren Source/Drain-Anschlussbereiche 2 schließen dabei
jeweils an die Anschlussplatte 21 an und werden etwa als
kegel- oder zylinderförmige
vertikale Strukturen ausgebildet, die die erste epitaktische Schicht 31 inselartig
durchragen. Die nichtdotierten Abschnitte der ersten epitaktischen
Schicht 31 bilden einen zusammenhängenden ersten Abschnitt eines
Schichtkörpers 3'.
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In der 10a ist
die erste epitaktische Schicht 31 mit den unteren Source/Drain-Anschlussbereichen 2 und
dem zusammenhängenden
ersten Abschnitt des Schichtkörpers 3' in der Draufsicht
dargestellt.
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Die 10b zeigt
die auf der Anschlussplatte 21 angeordnete erste epitaktische
Schicht 31, in der abschnittsweise die unteren Source/Drain-Anschlussbereiche 2 und
der erste Abschnitt des Schichtkörpers 3' ausgebildet
sind in einem Querschnitt.
-
Im Folgenden wird nun eine zweite
epitaktische Schicht 32 aufgewachsen, deren Dicke eine
Kanallänge
KL der zu erzeugenden Transistorzellen definiert.
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In der 11a sind
die durch die zweite epitaktische Schicht 32 abgedeckten
unteren Source/Drain-Anschlussbereiche 2 in der Draufsicht
gezeigt.
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Die 11b und 11c zeigen die auf der ersten
epitaktischen Schicht 31 angeordnete zweite epitaktische
Schicht 32, sowie den die zweite epitaktische Schicht 32 und
die nicht zu den unteren Source/Drain-Anschlussbereichen 2 ausgebildeten
Abschnitte der ersten epitaktischen Schicht 31 umfassenden
Schichtkörper 3' in verschiedenen
Querschnitten.
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Im Weiteren werden von der Oberfläche der zweiten
epitaktischen Schicht 32 aus aktive Gräben 5 in die epitaktischen
Schichten 31, 32 eingebracht. Die Tiefe ATD der
aktiven Gräben 5 ist
größer als
die Kanallänge
KL. Zwischen den aktiven Gräben 5 verbleiben
im oberen Bereich des Schichtkörpers 3' Halbleiterstege 33.
Die Justierung der aktiven Gräben 5 relativ
zu den unteren Source/Drain-Anschlussbereichen 2 erfolgt
so, dass die Halbleiterstege 33 auf jeweils in einer x-Richtung benachbarten unteren
Source/Drain-Anschlussbereichen 2 aufsitzen. Die unteren
Source/Drain-Anschlussbereiche 2 können dabei jeweils zu mehr
als unwesentlichen Anteilen von unten in die Halbleiterstege 33 ragen.
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In der 12 ist
der Zustand der entstehenden Transistorzellenanordnung nach dem
Einbringen der aktiven Gräben 5 dargestellt.
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Aus der 12a ergibt sich die Anordnung der aktiven
Gräben 5 bzw.
der Halbleiterstege 33 relativ zu den unteren Source/Drain-Anschlussbereichen 2.
Jeweils in der x-Richtung benachbarte untere Source/Drain-Anschlussbereiche 2 werden
durch zwei in zur x-Richtung senkrechten y-Richtung benachbarte
aktive Gräben 5 teilweise
freigestellt.
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In der 12b ist
ein Querschnitt durch die Anordnung längs der x-Richtung dargestellt.
Die Tiefe ATD der aktiven Gräben 5 ist
größer als
die Kanallänge
KL. Die unteren Source/Drain-Anschlussbereiche 2 ragen
also in die Halbleiterstege 33.
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Die 12c zeigt
einen Querschnitt durch die Anordnung der 12a senkrecht zur x-Richtung.
-
Ausgehend von der vorangegangenen 12c erfolgt nun an den Seitenwänden der
Halbleiterstege 33 die Ausbildung eines Gatedielektrikums 51,
etwa durch das Aufwachsen oder Abscheiden eines Oxids. Im Anschluss
erfolgt in bekannter Weise, etwa durch eine konforme Abscheidung
eines Gateelektrodenmaterials und einer anschließenden isotropen Rückätzung, die
Ausbildung zweier voneinander isolierter Gateelektroden 52 bzw.
Wortleitungen 521 an den einander gegenüberliegenden Längsseiten
der aktiven Gräben 5.
Dabei wirken jeweils Abschnitte der Wortleitungen 521,
die sich längs
der x-Richtung entlang der aktiven Gräben 5 erstrecken,
als Gateelektroden 52 der jeweils zugeordneten Transistorzelle 81.
Es folgt das Auffüllen
der aktiven Gräben 5 mit
einem Wortleitungsisolator (inter word line fill) 53. Zur
Ausbildung der oberen Source/Drain-Anschlussbereiche 4 werden
zunächst
der Wortlei tungsisolator 53 und die Gateelektroden 52 zurückgeätzt. Durch
einen weiteren Implantationsschritt werden obere Abschnitte der
Halbleiterstege 33 n-dotiert und damit eine Vorstufe 4' von oberen Source/Drain-Anschlussbereichen 4 der
Transistorzellen 81 ausgebildet. Anschließend werden
die aktiven Gräben 5 wieder
vollständig
mit dem Wortleitungsisolator gefüllt.
-
Die sich ergebende Anordnung wird
aus der 13c ersichtlich,
bei der die aktiven Gräben 5 im Querschnitt
dargestellt sind. Die aktiven Gräben 5 sind
dabei mit einem Gatedielektrikum 51 ausgekleidet. An den
Seitenwänden
der aktiven Gräben 5 ist jeweils
eine Wortleitung 521 ausgebildet. Die Gräben sind
vollständig
mit einem Wortleitungsisolator 53 gefüllt. Im oberen Bereich der
Halbleiterstege 33 der 12c wurden
Vorstufen der oberen Source/Drain-Anschlussbereiche 4 ausgebildet.
-
Aus der 13b ist weiter ersichtlich, dass die
aktiven Gebiete 3 von jeweils in der x- und der y-Richtung
benachbarten Transistorzellen 81 Abschnitte eines im unteren
Bereich zusammenhängenden
Schichtkörpers 3' und daher miteinander
verbunden sind.
-
Der 13a ist
darüber
hinaus zu entnehmen, dass in dieser Phase des Verfahrens die Vorstufen 4' der oberen
Source/-Drain-Anschlussbereiche
in der y-Richtung noch unstrukturiert sind.
-
Der 14 ist
eine Möglichkeit
zur Strukturierung der oberen Source/Drain-Anschlussbereiche 4 zu
entnehmen. Die Strukturierung erfolgt dabei durch das Einbringen
von Trenngräben 6 in
die Vorstufe 4' der
oberen Source/Drain-Anschlussbereiche, wobei aus der Vorstufe 4' die oberen
Source/Drain-Anschlussbereiche 4 hervorgehen. Die Trenngräben 6 werden
dabei mit einer Tiefe vorgesehen, die größer ist als die Ausdehnung
der oberen Source/Drain-Anschlussbereiche 4 in die Tiefe
des Substrats. Die Anordnung der Trenngräben 6 relativ zu den
unteren Source/Drain-Anschlussbereichen 2 erfolgt etwa
korrespondierend zur Anordnung der unteren Source/Drain-Anschlussbereiche 2 und
in Abhängigkeit
einer Anordnung etwa von im weiteren Prozessverlauf vorzusehenden
Speicherkondensatoren 82. In diesem Ausführungsbeispiel
sind erste Trenngräben 6 jeweils
oberhalb der unteren Source/Drain-Anschlussbereiche 4 angeordnet.
In dem gezeigten Ausschnitt dieses Ausführungsbeispiels ist zwischen
zwei ersten Trenngräben 6 jeweils
ein zusätzlicher
Trenngraben 6 vorgesehen.
-
Das Einbringen der Trenngräben 6 erfolgt entweder
entsprechend 14a nicht
Material selektiv oder entsprechend 14c selektiv
gegen das Füllmaterial
der aktiven Gräben 5 im
Halbleitermaterial der oberen Source/Drain-Anschlussbereiche 4 bzw.
des Schichtkörpers 3'.
-
In der 15 ist
eine Möglichkeit
zur Platzierung von Speicherkondensatoren in der 15a in der Draufsicht und in der 15b und der 15c in zwei Querschnitten dargestellt.
Die Ausbildung der Speicherkondensatoren erfolgt dabei als Stapelkondensatoren
(stacked capacitor) nach bekannter Art.
-
Die in den 15a bis 15c dargestellte Speicherzelle
besteht aus einem Speicherkondensator 82 und einer Transistorzelle 81.
Die Transistorzelle 81 weist einen unteren Source/Drain-Anschlussbereich 2 und
einen oberen Source/Drain-Anschlussbereich 4 auf,
die ein aktives Gebiet 3 jeweils in vertikaler Richtung
begrenzen. Der untere Source/Drain-Anschlussbereich 2 vermittelt
eine Verbindung zu einer gemeinsamen Anschlussstruktur der Transistorzellen 81,
der Anschlussplatte 21. Der obere Source/Drain-Anschlussbereich 4 vermittelt
eine elektrische Verbindung zum Speicherkondensator 82.
Dem aktiven Gebiet 3 einer Transistorzelle 81 liegen
an einem Gatedielektrikum 51 in den aktiven Gräben 5 Gateelektroden 52 gegenüber. Ein
elektrisches Potential an den Gateelektroden 52 steuert
die Ausbildung eines leitfähigen
Kanals im aktiven Gebiet 3. Die Gateelektroden 52 von
längs der
aktiven Gräben 5 benachbarten
Transistorzellen 81 werden abschnittsweise von durchgehenden
Wortleitungen 521 gebildet. Die jeweils einem aktiven Gebiet 3 gegenüberliegenden
Wortleitungen 521 werden gemeinsam angesteuert. In der
Längsrichtung
der aktiven Gräben 5 benachbarte
Transistorzellen 81 werden durch Trenngräben 6 voneinander
separiert. Die aktiven Gebiete 3 aller Transistorzellen 81 sind
Abschnitte eines zusammenhängenden
Schichtkörpers 3'.
-
In den 16 bis 17 ist ein erfindungsgemäßes Verfahren
zur Herstellung einer erfindungsgemäßen Transistorzellenanordnung
nach einem vierten Ausführungsbeispiel
in den wesentlichen Phasen dargestellt. Dabei wird eine Transistorzelle
mit einer Gatestruktur erzeugt, bei der die Gateelektroden ein aktives
Gebiet der Transistorzelle im Wesentlichen vollständig umschließen (surrounding
gate transistor, SGT).
-
Dabei entspricht die Prozessierung
bis einschließlich
der Ausbildung der aktiven Gräben 5 der bereits
in den 10 bis 12 dargestellten Prozessierung
gemäß dem vorangegangenen
Ausführungsbeispiel.
-
Abweichend vom vorangegangenen Ausführungsbeispiel
wird nun auf die durch die aktiven Gräben 5 strukturierte
Oberfläche
des Schichtkörpers 3' eine eine nicht
dargestellte Schutzbeschichtung und anschließend eine Maske 92,
etwa Borphosphorsilikatglas, abgeschieden. Dabei werden die aktiven Gräben 5 vorübergehend
mit dem Maskenmaterial gefüllt.
Anschließend
wird die Maske 92 entsprechend der gewünschten Anordnung von Trenngräben 6 strukturiert
und die Trenngräben 6 durch
einen durch die Maske 92 maskierten Ätzprozess in den Schichtkörper 3' eingebracht.
-
In der 16a ist
die sich ergebende Anordnung nach dem Einbringen der Trenngräben 6 in
den Schichtkörper 3' in der Draufsicht
gezeigt, wobei auf die Darstellung der Maske 92 verzichtet
wurde. Die Anordnung der Trenngräben 6 relativ
zu den unteren Source/Drain-Anschlussbereichen 2 erfolgt
korrespondierend zur Anordnung der unteren Source/Drain-Anschlussbereiche 2 und
ist abhängig
etwa von einer Anordnung von im weiteren Prozessverlauf vorzusehenden
Speicherkondensatoren. In diesem Ausführungsbeispiel sind erste Trenngräben 6 wie
im vorangegangenen Ausführungsbeispiel
jeweils oberhalb der unteren Source/Drain-Anschlussbereiche 4 vorgesehen.
Ferner ist im gezeigten Ausschnitt dieses Ausführungsbeispiels zwischen zwei
ersten Trenngräben 6 jeweils
ein zusätzlicher
Trenngraben 6 vorgesehen.
-
Der 16b ist
zu entnehmen, dass die Trenngräben 6 dabei
mit einer Tiefe vorgesehen werden, die größer ist als die Ausdehnung
von noch auszubildenden oberen Source/Drain-Anschlussbereichen 4.
-
Aus der 16c ist ersichtlich, dass die Trenngräben 6 selektiv
in das Halbleitermaterial des Schichtkörpers 3' eingebracht werden.
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Nach der Ausformung der Trenngräben 6 werden
remanente Abschnitte der Maske 92 sowie die Schutzbeschichtung
wieder entfernt. Im weiteren Verlauf werden sowohl in den aktiven
Gräben 5 als auch
in den Trenngräben 6 jeweils
gleichzeitig, nach bereits beschriebener Art ein Gatedielektrikum 51, Gateelektroden 52,
sowie ein Wortleitungsisolator 53 vorgesehen und die oberen
Source/Drain-Anschlussbereiche 4 aus oberen Abschnitten
des Schichtkörpers 3' ausgebildet.
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Die 17a zeigt
die Anordnung nach der Rückbildung
temporär
oberhalb der Oberkante der oberen Source/Drain-Anschlussbereiche 4 ausgebildeter
Anteile etwa des Wortleitungsisolators 53 in der Draufsicht.
Die freiliegenden oberen Source/Drain-Anschlussbereichen 4 sind
in den Wortleitungsisolator 53 eingebettet.
-
Der 17b und
der 17c ist weiter zu entnehmen,
dass im Schichtkörper 3' ausgebildete, jeweils
einer Transistorzelle zugeordnete aktive Gebiete 3 jeweils
von vier Seiten von in den aktiven Gräben 5 und den Trenngräben 6 angeordneten
Gateelektroden eingefasst sind. Schließlich ergibt sich aus der 17 darüber hinaus, dass die aktiven
Gebiete 3 der Transistorzellen eines Transistorzellenfeldes
jeweils Abschnitte des zusammenhängenden
Schichtkörpers 3' sind.
-
- 1
- Substrat
- 2
- unterer
Source/Drain-Anschlussbereich
- 21
- Anschlussplatte
(buried layer)
- 3
- aktives
Gebiet
- 3'
- Schichtkörper
- 3''
- Vorläufer-Schichtkörper
- 31
- erste
epitaktische Schicht
- 32
- zweite
epitaktische Schicht
- 33
- Transistorsteg
- 4
- oberer
Source/Drain-Anschlussbereich
- 4'
- Vorstufe
des oberen Source/Drain-Anschlussbereichs
- 5
- aktiver
Graben (active trench)
- 50
- Isolatorschicht
- 51
- Gatedielektrikum
- 52
- Gateelektrode
- 521,
522
- Wortleitung
- 53
- Wortleitungsisolator
(inter wordline fill)
- 6
- Trenngraben
- 71
- Prozessschicht
- 81
- Transistorzelle
(Auswahltransistor)
- 82
- Speicherkondensator
- 91
- Arbeitsschicht
- 92
- Maske