CN211017082U - 一种超结型mosfet器件 - Google Patents

Abstract

本实用新型公开了一种超结型MOSFET器件，涉及半导体功率器件领域。用于解决现有P柱之间的距离缩小时受到P‑体区宽度的限制，导致JFET区的电阻比较高的问题。该器件包括：P型柱深槽，第一外延层，第二外延层，P‑体区和N⁺源极区；所述P型柱深槽位于所述第一外延层内，且所述第二外延层位于所述P型柱深槽和所述第一外延层的上层；所述P‑体区位于所述第二外延层内，所述P型柱深槽位于所述P‑体区的正下方，且所述P‑体区的宽度小于所述P型柱深槽的宽度；两个所述N⁺源极区分别位于所述P‑体区的两侧。

Description

一种超结型MOSFET器件

技术领域

本实用新型涉及半导体功率器件技术领域，更具体的涉及一种超结型 MOSFET器件。

背景技术

金属氧化物半导体场效应管(英语：Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)，简称金氧半场效晶体管，是一种可以广泛使用在模拟电路与数字电路的场效晶体管。

为了减少DC-DC(直流到直流)转换器中所使用的功率元器件的功耗损失，在MOSFET功率元器件中，通过减少元器件的导通电阻可以有效降低MOS (英文：metal oxidesemiconductor，场效应管)器件工作过程中产生的功率损耗。在实际应用中，MOS元器件的击穿电压与导通电阻成反比关系，所以，当导通电阻减小时，会产生对击穿电压不利的影响。传统的超结型器件由于存在热扩散的问题，会导致超结结构体区内的P型和N型柱由于相互扩散导致电荷分布不均匀现象，从而会影响器件工作时所产生的击穿电压低的问题。同时，随着元器件设计尺寸不断减小，成本控制是目前各个工艺平台最大的瓶颈，故在器件特性一致的前提下，成本控制成为提升元器件在市场主要竞争力的关键因素。

目前常规超结型功率器件的制作工艺如图1A～图1D所示，具体包括以下步骤：1)通过刻蚀深沟槽并生长外延工艺，形成P型柱状结；2)形成器件的栅氧化层，多晶硅栅极，并且完成多晶硅栅极刻蚀；3)形成器件的P-体区，以及N⁺源极区；4)形成器件的绝缘介质层，接触孔，以及金属接触。

在上述制造工艺当中，由于P型柱结构的浓度很高，因此P-体区必须要比P型柱宽，如图1D中所示的L1>L2，否则沟道浓度太浓，开启电压很难控制。但是随着器件的特征尺寸的减小，L1不可能无限制的缩小，因为在器件的JFET (英文：junction field-effecttransistor，场效应晶体管接合)区内的L2必须要保证一定的宽度，JFET区的电阻才会小，从而实现整个器件的导通电阻减小。

综上所述，由于MOSFET传统工艺中P+柱的浓度要高于体区浓度，存在 P柱之间的距离缩小时受到P-体区宽度的限制，导致JFET区的电阻比较高的问题。

实用新型内容

本实用新型实施例提供一种超结型MOSFET器件，用于解决现有P柱之间的距离缩小时受到P-体区宽度的限制，导致JFET区的电阻比较高的问题。

本实用新型实施例提供一种超结型MOSFET器件，包括：P型柱深槽，第一外延层，第二外延层，P-体区和N⁺源极区；

所述P型柱深槽位于所述第一外延层内，且所述第二外延层位于所述P型柱深槽和所述第一外延层的上层；

所述P-体区位于所述第二外延层内，所述P型柱深槽位于所述P-体区的正下方，且所述P-体区的宽度小于所述P型柱深槽的宽度；

两个所述N⁺源极区分别位于所述P-体区的两侧。

较佳的，还包括多晶硅栅极和栅氧化层；

所述栅氧化层和所述多晶硅栅极依次设置在所述第二外延层上，且延伸至所述P-体区和所述N⁺源极区的上层。

较佳的，还包括绝缘氧化层和金属层；

所述绝缘氧化层位于所述多晶硅栅极上层，且部分所述绝缘氧化层延伸出所述多晶硅栅极位于部分所述N⁺源极区的上层；

金属层位于所述绝缘氧化层的上层，且部分所述金属层延伸出所述绝缘氧化层位于部分所述N⁺源极区和部分所述P-体区的上层。

较佳的，还包括衬底层，所述衬底层位于所述第一外延层的正下方。

本实用新型实施例提供一种超结型MOSFET器件，该器件包括：P型柱深槽，第一外延层，第二外延层，P-体区和N⁺源极区；所述P型柱深槽位于所述第一外延层内，且所述第二外延层位于所述P型柱深槽和所述第一外延层的上层；所述P-体区位于所述第二外延层内，所述P型柱深槽位于所述P-体区的正下方，且所述P-体区的宽度小于所述P型柱深槽的宽度；两个所述N⁺源极区分别位于所述P-体区的两侧。该超结型MOSFET器件中，采用多外延层注入的方式依次形成第一外延层和第二外延层，在第一外延层内形成P型柱深槽，在第二外延层形成P-体区，可以使得第二外延层内的P-体区完全位于P型柱深槽的上层，且P-体区的宽度小于P型柱深槽的宽度，从而使得相邻的两个 P-体区之间的距离大于相邻的两个P型柱深槽之间的距离，该结构可以有效的减小元胞尺寸；进一步地，若位于第一外延层内的P型柱深槽之间的距离可以足够小，则位于第二外延层内的P-体区之间的距离也可以通过工艺来调整，从而可以保证得到具有足够低的JFET区电阻。本实用新型实施例提供的超结型MOSFET器件，解决了现有P型柱深槽之间的距离缩小时受到P-体区宽度的限制，导致JFET区的电阻比较高的问题。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A为现有技术提供的外延层以及P型柱状结制备示意图；

图1B为现有技术提供的栅氧化层以及多晶硅栅极制备示意图；

图1C为现有技术提供的P-体区以及N⁺源极区制备示意图；

图1D为现有技术提供的绝缘介质层，接触孔以及金属接触制备示意图；

图2为本实用新型实施例提供的一种超结型MOSFET器件示意图；

图3为本实用新型实施例提供的一种超结型MOSFET器件制备流程示意图；

图4A为本实用新型实施例提供外延层以及P型柱状结制备示意图；

图4B为本实用新型实施例提供第二层外延层制备示意图；

图4C为本实用新型实施例提供的栅氧化层以及多晶硅栅极制备示意图

图4D为本实用新型实施例提供的P-体区制备示意图；

图4E为本实用新型实施例提供的N⁺源极区制备示意图；

图4F为本实用新型实施例提供的绝缘介质层制备示意图；

图4G为本实用新型实施例提供的接触孔以及金属接触制备示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图1A～图1D为现有技术提供的超结型功率器件的制备结构示意图，该超结型功率器件的制备流程主要包括以下步骤：

步骤11，如图1A所示，在提供的一个N型重掺杂衬底101，在N型重掺杂衬底101上形成N型轻掺杂外延层102，对N型轻掺杂外延层102进行刻蚀，在N型轻掺杂外延层102内形成P型柱状结103。

步骤12，如图1B所示，在P型柱状结103之间的N型轻掺杂外延层102 表面形成栅氧化层104，在栅氧化层104的表面形成多晶硅栅极105。

步骤13，如图1C所示，在N型轻掺杂外延层102的上部进行B注入和扩散，形成P-型体区106，在N型轻掺杂外延层102上部进行As注入和扩散，在P-型体区106内形成N⁺源极区107。

步骤14，如图1D所示，在N型轻掺杂外延层102上部和多晶硅栅极105 上部进行生长增厚处理形成氧化绝缘层108。

如图1D所示，由于MOSFET传统工艺工艺中P型柱状结103的浓度要高于P-型体区106的浓度，因此考虑到器件的开启电压，必须要使得P型柱状结 103之间的距离不能过近，要给P-体区106留下足够的扩散空间。因此导致P- 体区106的宽度必须要比P型柱状结103的宽度大，否则沟道浓度太浓，开启电压很难控制。为了解决上述问题，本实用新型实施例提供了一种超结型 MOSFET器件，该超结型MOSFET器件中的P型柱状结103之间的距离小于P-体区106之间的距离，可以有效的减小元胞尺寸和增大JFET区的电阻。保证可以提高器件性能的前提下不增加器件制造成本。

图2示例性的示出了本实用新型实施例提供的一种超结型MOSFET器件结构示意图，如图2所示，该超结型MOSFET器件主要包括P型柱深槽203，第一外延层202，第二外延层204，P-体区207和N⁺源极区208。

如图2所示，本实用新型实施例提供的超结型MOSFET器件的外延层包括第一外延层202和第二外延层204，其中，P型柱深槽203位于第一外延层 202内，而P-体区207位于第二外延层204内204。

具体地，第一外延层202位于衬底层201上方，该P型柱深槽203位于第一外延层202内，P型柱深槽203的槽口位于第一外延层202上表面，P型柱深槽203从第一外延层202的上表面垂直向下延伸，且P型柱深槽203的深度小于第一外延层202的厚度。相应地，第二外延层204位于P型柱深槽203和第一外延层202的上表面，即P型柱深槽203的上表面与第二外延层204的下表面相接触。

进一步地，P-体区207位于第二外延层204内，P-体区207的槽口位于第二外延层204的上表面，P-体区207的深度与第二外延层204厚度一致，且P- 体区207恰好位于P型柱深槽203的正上方。在现有技术中，由于P型柱深槽 203和P-体区207均位于第一外延层202内，且由于P型柱深槽203的浓度高于P-体区207的浓度，从而导致P型柱深槽203之间的距离比较大，即P-体区207的宽度必须要比P型柱深槽203的宽度大，否则沟道浓度太浓，开启电压很难控制。而在本实用新型实施例中，由于P型柱深槽203和P-体区207 分别位于不同的两个外延层内，因此，在第二外延层204进行体区注入和驱入过程之后，第二外延层204体区驱入的宽度要小于P型柱深槽203的宽度，即位于P型柱深槽203正上方的P-体区207的宽度小于P型柱深槽203的宽度，且两个P-体区207之间的距离大于两个P型柱深槽203之间的距离。

进一步地，在P-体区207的上方两侧分布有N⁺源极区208。

如图2所示，还包括有设置在第二外延层204上方的栅氧化层205和多晶硅栅极206，栅氧化层205和多晶硅栅极206的两端延伸至P-体区207和N⁺源极区208的上方，进一步地，在栅氧化层205和多晶硅栅极206的上方和侧边均设置有绝缘氧化层209，即通过氧化绝缘层将栅氧化层205和多晶硅栅极 206包裹在内，而金属层210则设置在氧化绝缘层和第二外延层204的上方，需要说明的是，这里的第二外延层204指的是未被栅氧化层205、多晶硅栅极 206和氧化绝缘层覆盖的区域。如图2所示，金属层210覆盖在第二外延层204 上的区域恰好位于P-体区207的上方，即金属层210设置在氧化绝缘层和部分 P-体区207和部分N⁺源极区208的上层。

为了更清楚的介绍本实用新型实施例提供的超结型MOSFET器件，以下介绍超结型MOSFET器件的制备方法。

图3为本实用新型实施例提供的一种超结型MOSFET器件制备方法流程示意图，图4A为本实用新型实施例提供外延层以及P型柱状结制备示意图；

图4B为本实用新型实施例提供第二层外延层制备示意图；图4C为本实用新型实施例提供的栅氧化层以及多晶硅栅极制备示意图；图4D为本实用新型实施例提供的P-体区制备示意图；图4E为本实用新型实施例提供的N⁺源极区制备示意图；图4F为本实用新型实施例提供的绝缘介质层制备示意图；图4G为本实用新型实施例提供的接触孔以及金属接触制备示意图。

以下以图3提供的制备方法流程示意图，结合图4A～图4G提供的制备示意图，来详细介绍超结型MOSFET器件的制备方法，具体的，如图3所示，该方法主要包括以下步骤：

步骤21，通过刻蚀方法在第一外延层202内形成P型柱深槽203，在所述 P型柱深槽203上表面以及所述第一外延层202的上方形成第二外延层204；

步骤22，在所述第二外延层204的上方形成栅氧化层205和多晶硅栅极 206；

步骤23，通过离子注入法在位于所述P型柱深槽203上方的所述第二外延层204内204形成P-体区207；

步骤24，通过离子注入法在所述P-体区207内形成两个N⁺源极区208；

步骤25，在所述多晶硅栅极206上层依次形成绝缘氧化层209和金属层 210。

在步骤21中，如图4A所示，在第一导电类型的N型高掺杂浓度的半导体基板上，生长第一导电类型的N型低掺杂浓度的第一外延层202。进一步地，选择性地掩蔽和刻蚀第一导电类型第一外延层202，以在第一导电类型第一外延层202内得到所需的P型柱深槽203，该P型柱深槽203的槽口位于第一导电类型第一外延层202的上表面，P型柱深槽203从第一导电类型第一外延层 202的上端面垂直向下延伸，P型柱深槽203的深度小于第一导电类型第一外延层202的厚度。需要说明的是，半导体基体的材料包括硅。

进一步地，如图4B所示，在设置有P型柱深槽203的第一导电类型第一外延层202上生长第一导电类型的N型低掺杂浓度的第二外延层204，其中，第一导电类型第二外延层204的厚度小于第一导电类型第一外延层202的厚度。

在步骤22中，如图4C所示，在第一导电类型第二外延层204的表面通过氧化工艺生长氧化层，在通过LPCVD工艺在氧化层上淀积多晶硅层，需要说明的是，氧化层也可以称为栅氧化层205。

进一步地，对多晶硅层通过光刻工艺进行曝光，定义出栅极多晶层的区域，然后通过干法刻蚀将第一导电类型第二外延层204顶部的多晶硅层和栅氧化层 205去掉，去除未被光刻胶保护的多晶硅层和栅氧化层205，曝露出源极区对应的第一导电类型第二外延层204，再去除光刻胶后，形成栅极多晶层区域。

在步骤23和步骤24中，如图4D和4E所示，通过光刻工艺定义出第一P 型阱区注入区域，向第一导电类型第二外延层204进行第一次离子注入注入掺杂元素形成P-体区207，通过退火工艺激活掺杂元素；通过光刻工艺定义出 N⁺源极区208注入区域，通过向第一导电类型第二外延层204进行第二次离子注入在P-体区207的两侧分别形成第二导电类型N⁺源极区208层，通过退火工艺激活掺杂元素。

需要说明的是，进行第一离子注入形成的P-体区207位于P型柱深槽203 的正上方，且P-体区207的宽度小于P型柱深槽203的宽度，即相邻的两个 P-体区207之间的距离小于P型柱深槽203之间的距离。通过上述工艺，可以解决现有技术中由于P型柱深槽203的浓度高于P-体区207的浓度，导致P 型柱深槽203之间的距离比较大，即P-体区207的宽度必须要比P型柱深槽 203的宽度大，否则沟道浓度太浓，开启电压很难控制。

在步骤25中，如图4F所示，在多晶硅栅极206上方淀积氧化层形成绝缘介质层，需要说明的是，绝缘氧化层209从多晶硅栅极206上方延伸至第一导电类型第二外延层204的上表面，需要说明的是，这里的第一导电类型第二外延层204的上表面代表部分N⁺源极区208。而第一导电类型第二外延层204的上表面未被绝缘氧化层209覆盖的区域则形成了接触孔。

进一步地，如图4G所示，在接触孔和绝缘氧化层209上方进行金属填充，形成金属层210。

综上所述，本实用新型实施例提供一种超结型MOSFET器件，该器件包括：P型柱深槽，第一外延层，第二外延层，P-体区和N⁺源极区；所述P型柱深槽位于所述第一外延层内，且所述第二外延层位于所述P型柱深槽和所述第一外延层的上层；所述P-体区位于所述第二外延层内，所述P型柱深槽位于所述P-体区的正下方，且所述P-体区的宽度小于所述P型柱深槽的宽度；两个所述N⁺源极区分别位于所述P-体区的两侧。该超结型MOSFET器件中，采用多外延层注入的方式依次形成第一外延层和第二外延层，在第一外延层内形成 P型柱深槽，在第二外延层形成P-体区，可以使得第二外延层内的P-体区完全位于P型柱深槽的上层，且P-体区的宽度小于P型柱深槽的宽度，从而使得相邻的两个P-体区之间的距离大于相邻的两个P型柱深槽之间的距离，该结构可以有效的减小元胞尺寸；进一步地，若位于第一外延层内的P型柱深槽之间的距离可以足够小，则位于第二外延层内的P-体区之间的距离也可以通过工艺来调整，从而可以保证得到具有足够低的JFET区电阻。本实用新型实施例提供的超结型MOSFET器件，解决了现有P型柱深槽之间的距离缩小时受到P-体区宽度的限制，导致JFET区的电阻比较高的问题。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (4)

1.一种超结型MOSFET器件，其特征在于，包括：P型柱深槽，第一外延层，第二外延层，P-体区和N⁺源极区；

所述P型柱深槽位于所述第一外延层内，且所述第二外延层位于所述P型柱深槽和所述第一外延层的上层；

所述P-体区位于所述第二外延层内，所述P型柱深槽位于所述P-体区的正下方，且所述P-体区的宽度小于所述P型柱深槽的宽度；

两个所述N⁺源极区分别位于所述P-体区的两侧。

2.如权利要求1所述的器件，其特征在于，还包括多晶硅栅极和栅氧化层；

所述栅氧化层和所述多晶硅栅极依次设置在所述第二外延层上，且延伸至所述P-体区和所述N⁺源极区的上层。

3.如权利要求2所述的器件，其特征在于，还包括绝缘氧化层和金属层；

所述绝缘氧化层位于所述多晶硅栅极上层，且部分所述绝缘氧化层延伸出所述多晶硅栅极位于部分所述N⁺源极区的上层；

金属层位于所述绝缘氧化层的上层，且部分所述金属层延伸出所述绝缘氧化层位于部分所述N⁺源极区和部分所述P-体区的上层。

4.如权利要求1所述的器件，其特征在于，还包括衬底层，所述衬底层位于所述第一外延层的正下方。

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