CN114023821B - 超级结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超级结器件，器件单元区的栅极结构为沟槽栅，栅极沟槽的深度大于P型体区的结深；栅极沟槽的顶部表面和超结单元的顶部表面相平，多晶硅栅的顶部表面被回刻到低于栅极沟槽的顶部表面；源区由对多晶硅栅顶部的栅极沟槽侧面和栅极沟槽外的P型体区表面进行离子注入形成的N+掺杂区组成；位于源区底部且被多晶硅栅侧面覆盖的体区的表面用于形成沟道，通过控制多晶硅栅的顶部表面的位置控制沟道的长度并控制栅源电容。本发明还公开了一种超级结器件的制造方法。本发明能使沟道长度的调节独立于体区的深度调节，从而能通过调节沟道的长度控制器件的栅源电容，还能通过增加体区的深度来提高产品良率。

Description

超级结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结器件。本发明还涉及一种超级结器件的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，采用了超级结的器件为超级结器件如超级结MOSFET。利用P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术能提升器件的反向击穿电压的同时又保持较小的导通电阻。
超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法，一种是通过多次外延以及离子注入的方法获得，另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延。
在通过深沟槽即超级结沟槽刻蚀及外延填充工艺来制作超级结时，由于受到超级结沟槽的表面附近外延层台阶如硅台阶(Step silicon)的影响，容易在靠近表面的体硅中形成缺陷，从而导致器件的漏电失效。
现有方法中，超级结器件如超级结MOSFET中会形成P型体区，且P型体区是通过在超级结的沟槽填充完成之后通过离子注入加退火推进形成，P型体区的底部为N型柱对应的N型漂移区，P型体区和N型漂移区之间会形成体二极管。通过加深P型体区的深度能将绝大部分表面缺陷排除在耗尽区之外，从而能很好的改善器件漏电。也即，如果需要将超级结的表面缺陷所带来的不利影响屏蔽，需要较深的P型体区。
超级结器件中，P型体区的表面通常用于形成沟道，具体为被栅极结构覆盖的P型体区表面用于形成沟道。由于超级结的柱状(Pillar)结构即P型柱和N型柱的制作工艺复杂，栅极结构通常放置在柱状结构的制造完成之后；而P型体区的制造工艺又会放置在栅极结构形成之后。现有的这种先形成超级结的柱状结构、再形成栅极结构以及再形成P型体区的工艺存在如下矛盾：
为了屏蔽超级结的表面缺陷的影响需要深的P型体区，但是深的P型体区需要大的热过程即热退火推进的温度会高以及时间会久；但是柱状结构形成之后，不希望由大的热过程，因为大的热过程会使柱状结构中的P型柱的杂质和N型柱的杂质互相扩散并且互相补偿使净掺杂浓度降低，并从而会导致器件性能大幅衰退。
在申请人之前一个申请号为2020100690252的专利申请中，申请人公开了通过第一P型掺杂区和第二P型掺杂区的叠加来形成P型体区，从而能在较深P型体区的深度的同时，避免体区的退火推进的热过程对超级结的性能的不利影响以及同时不影响器件的阈值电压。
但是，对应沟槽栅超级结器件，随着体区的结深的增加，沟槽栅侧面覆盖的结深的区域范围也会增加，由体区的深结所带来的寄生电容即栅源电容也会增加。栅源电容增加会使器件开关软度及EMI特性均有所提升。
但是在一些开关频率更高的场合，大的栅源电容带来大的开关损耗，会导致***效率的下降。所以，栅源电容的大小需要根据应用场合进行调节，有些场合中，体区的结深所限定的栅源电容的大小并不能满足应用场合的要求。
发明内容
本发明所要解决的技术问题是提供一种超级结器件，能使沟道长度的调节独立于体区的深度调节，从而能通过调节沟道的长度控制器件的栅源电容，还能通过增加体区的深度来屏蔽超级结的表面缺陷的不利影响并从而提高产品良率。为此，本发明还提供一种超级结器件的制造方法。
为解决上述技术问题，本发明提供的超级结器件的器件单元区中包括：
由交替排列的P型柱和N型柱组成的超级结，由一个所述P型柱和相邻的一个所述N型柱组成一个超级结单元。
所述P型柱由填充于超级结沟槽中的P型外延层组成，所述N型柱由位于所述P型柱之间的第一N型外延层组成，所述超级结沟槽形成于所述第一N型外延层中；在所述第一N型外延层中形成有P型体区。
各超级结器件单元还包括栅极结构，所述栅极结构为沟槽栅，包括栅极沟槽和形成于所述栅极沟槽内侧表面的栅介质层以及填充于所述栅极沟槽中的多晶硅栅。
所述栅极沟槽的至少一个侧面位于所述N型柱中，所述栅极沟槽的深度大于所述P型体区的结深。
所述栅极沟槽的顶部表面和所述超结单元的顶部表面相平，所述多晶硅栅的顶部表面被回刻到低于所述栅极沟槽的顶部表面。
源区由对所述多晶硅栅顶部的所述栅极沟槽侧面和所述栅极沟槽外的所述P型体区表面进行离子注入形成的N+掺杂区组成。
位于所述源区底部且被所述多晶硅栅侧面覆盖的所述P型体区的表面用于形成沟道，通过控制所述多晶硅栅的顶部表面的位置控制所述沟道的长度并控制栅源电容，所述多晶硅栅的顶部表面和所述栅极沟槽的顶部表面的间距越大，所述沟道的长度越短，所述栅源电容越小。
进一步的改进是，所述P型体区由第一P型掺杂区和第二P型掺杂区叠加而成，用以增加所述P型体区的结深。
所述第一P型掺杂区在所述P型柱形成之前通过离子注入和退火推进形成，所述第一P型掺杂区的掺杂浓度和深度由对应的离子注入和退火推进工艺确定，所述第一P型掺杂区的退火推进工艺具有不受包括所述P型柱的所述超级结的工艺条件限制的特点使得所述第一P型掺杂区的深度能加深并从而使所述P型体区的结深加深。
在所述多晶硅栅回刻之前，所述多晶硅栅的顶部表面和所述栅极沟槽的顶部表面相平的条件下，所述第二P型掺杂区通过全面离子注入自对准形成于所述栅极结构两侧的所述第一P型掺杂区中，所述第二P型掺杂区的全面离子注入用于调节形成所述沟道的阈值电压。
进一步的改进是，在所述器件单元区的周侧还形成有超级结器件的终端区；所述终端区中包括环绕所述器件单元区的P型环，所述第一P型掺杂区和所述P型环具有相同的掺杂结构且采用相同的离子注入和退火推进工艺同时形成，所述P型体区的结深为1微米～5微米。
进一步的改进是，所述第一N型外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述第一N型外延层为硅外延层，所述P型柱的P型外延层为硅外延层。
进一步的改进是，N+掺杂的漏区形成于所述第一N型外延层的底部，所述漏区由减薄后的N+掺杂的所述半导体衬底组成或由减薄后的所述半导体衬底加N+背面离子注入形成。
进一步的改进是，所述第一P型掺杂区的离子注入的注入剂量为2e13cm-2以上，所述P型体区的结深为3微米。
为解决上述技术问题，本发明提供的超级结器件的制造方法中超级结器件的器件单元区的形成步骤包括：
步骤一、在第一N型外延层中形成超级结沟槽，在所述超级结沟槽中填充P型外延层组成P型柱，由位于所述P型柱之间的第一N型外延层组成N型柱。
所述P型柱和所述N型柱交替排列形成超级结，由一个所述P型柱和相邻的一个所述N型柱组成一个超级结单元。
步骤二、在所述第一N型外延层中形成P型体区。
步骤三、形成各超级结器件单元对应的栅极结构，所述栅极结构位于对应的所述超级结单元顶部，所述栅极结构为沟槽栅，形成所述栅极沟槽的分步骤包括：
步骤31、形成栅极沟槽，所述栅极沟槽的至少一个侧面位于所述N型柱中，所述栅极沟槽的深度大于所述P型体区的结深；所述栅极沟槽的顶部表面和所述超结单元的顶部表面相平。
步骤32、在所述栅极沟槽的内侧表面形成栅介质层。
步骤33、在所述栅极沟槽中填充多晶硅栅，所述多晶硅栅的顶部表面和所述栅极沟槽的顶部表面相平。
步骤34、形成掩膜层图形定义出源区的形成区域，各所述栅极沟槽位于所述源区的形成区域中。
步骤35、以所述掩膜层图形为掩膜对各所述多晶硅栅进行回刻使所述多晶硅栅的顶部表面低于所述栅极沟槽的顶部表面；由填充于所述栅极沟槽中的所述栅介质层和所述多晶硅栅叠加形成所述沟槽栅。
步骤四、进行N+离子注入在所述多晶硅栅顶部的所述栅极沟槽侧面和所述栅极沟槽外的所述P型体区表面形成源区。
位于所述源区底部且被所述多晶硅栅侧面覆盖的所述P型体区的表面用于形成沟道，通过控制所述多晶硅栅的顶部表面的位置控制所述沟道的长度并控制栅源电容，所述多晶硅栅的顶部表面和所述栅极沟槽的顶部表面的间距越大，所述沟道的长度越短，所述栅源电容越小。
进一步的改进是，所述P型体区由第一P型掺杂区和第二P型掺杂区叠加而成，用以增加所述P型体区的结深；步骤二的所述P型体区的形成步骤分解为：
在步骤一的所述超级结沟槽形成之前，进行离子注入和退火推进形成第一P型掺杂区，通过离子注入和退火推进工艺调节所述第一P型掺杂区的掺杂浓度和深度；利用所述第一P型掺杂区的退火推进工艺具有不受包括所述P型柱的所述超级结的工艺条件限制的特点使得所述第一P型掺杂区的深度能加深并从而使所述P型体区的结深加深；
在步骤33完成后以及进行步骤34之前，进行全面离子注入在所述栅极结构两侧的所述第一P型掺杂区中自对准形成第二P型掺杂区。
进一步的改进是，在所述器件单元区的周侧还形成包括超级结器件的终端区；所述终端区中包括环绕所述器件单元区的P型环；
采用相同的离子注入和退火推进工艺同时形成所述第一P型掺杂区和所述P型环；所述P型体区的结深为1微米～5微米。
进一步的改进是，所述第一N型外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述第一N型外延层为硅外延层，所述P型柱的P型外延层为硅外延层。
进一步的改进是，所述第一P型掺杂区的离子注入的注入剂量为2e13cm-2以上，所述P型体区的结深为3微米。
进一步的改进是，还包括在所述第一N型外延层的底部形成N+掺杂的漏区的步骤；
所述漏区通过对N+掺杂的所述半导体衬底减薄后直接形成；
或者，所述漏区通过对所述半导体衬底减薄后再对减薄后的所述半导体衬底进行N+背面离子注入形成。
进一步的改进是，步骤32中，所述栅介质层为采用热氧化工艺形成的栅氧化层。
本发明通过将多晶硅栅的顶部表面回刻到栅极沟槽的顶部表面之下且将源区自对准形成在多晶硅栅的顶部的栅极沟槽侧面和栅极沟槽外的P型体区表面，这样通过调节多晶硅栅的顶部表面位置就能控制沟道的长度，在器件导通时被多晶硅栅侧面覆盖的体区表面会形成由反型层组成的沟道，故沟道长度减少也即为多晶硅栅侧面覆盖体区的区域范围变小，由于器件的源区和体区通常都会连接到源极，多晶硅栅则会连接到栅极，多晶硅栅侧面覆盖的体区的区域范围变小后则会使得栅极和源极之间的寄生电容即栅源电容变小。
现有器件中，多晶硅栅通常会全部穿过体区，所以多晶硅栅会对体区的整个深度范围实现全覆盖，这样体区的深度越深，则栅源电容会越大；本发明的沟道长度是通过对多晶硅栅的回刻实现，故能使沟道长度的调节独立于体区的深度调节，从而能通过调节沟道的长度控制器件的栅源电容，也即寄生体区的深度较深，本发明也能得到满足栅源电容要求的沟道的长度。
另外，由于本发明的体区的结深不再受到栅源电容的大小限制，故本发明的体区的结深能做的较深，较深的结深能屏蔽超级结的表面缺陷的不利影响并从而提高产品良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例超级结器件的结构示意图；
图2A-图2H是本发明实施例超级结器件的制造方法各步骤中的结构示意图。
具体实施方式
如图1所示，是本发明实施例超级结器件的结构示意图；本发明实施例超级结器件的器件单元区中包括：
由交替排列的P型柱3和N型柱组成的超级结，由一个所述P型柱3和相邻的一个所述N型柱组成一个超级结单元。
所述P型柱3由填充于超级结沟槽中的P型外延层组成，所述N型柱由位于所述P型柱3之间的第一N型外延层2组成，所述超级结沟槽形成于所述第一N型外延层2中；在所述第一N型外延层2中形成有P型体区4。
各超级结器件单元还包括栅极结构，所述栅极结构为沟槽栅，包括栅极沟槽5和形成于所述栅极沟槽5内侧表面的栅介质层6以及填充于所述栅极沟槽5中的多晶硅栅7。
所述栅极沟槽5的至少一个侧面位于所述N型柱中，所述栅极沟槽5的深度大于所述P型体区4的结深。
所述栅极沟槽5的顶部表面和所述超结单元的顶部表面相平，所述多晶硅栅7的顶部表面被回刻到低于所述栅极沟槽5的顶部表面。
源区8由对所述多晶硅栅7顶部的所述栅极沟槽5侧面和所述栅极沟槽5外的所述P型体区4表面进行离子注入形成的N+掺杂区组成。
位于所述源区8底部且被所述多晶硅栅7侧面覆盖的所述P型体区4的表面用于形成沟道，通过控制所述多晶硅栅7的顶部表面的位置控制所述沟道的长度并控制栅源电容，所述多晶硅栅7的顶部表面和所述栅极沟槽5的顶部表面的间距越大，所述沟道的长度越短，所述栅源电容越小。
较佳为，所述P型体区4由第一P型掺杂区和第二P型掺杂区叠加而成，用以增加所述P型体区4的结深。
所述第一P型掺杂区在所述P型柱3形成之前通过离子注入和退火推进形成，所述第一P型掺杂区的掺杂浓度和深度由对应的离子注入和退火推进工艺确定，所述第一P型掺杂区的退火推进工艺具有不受包括所述P型柱3的所述超级结的工艺条件限制的特点使得所述第一P型掺杂区的深度能加深并从而使所述P型体区4的结深加深。
在所述多晶硅栅7回刻之前，所述多晶硅栅7的顶部表面和所述栅极沟槽5的顶部表面相平的条件下，所述第二P型掺杂区通过全面离子注入自对准形成于所述栅极结构两侧的所述第一P型掺杂区中，所述第二P型掺杂区的全面离子注入用于调节形成所述沟道的阈值电压。
在所述器件单元区的周侧还形成有超级结器件的终端区；所述终端区中包括环绕所述器件单元区的P型环，所述第一P型掺杂区和所述P型环具有相同的掺杂结构且采用相同的离子注入和退火推进工艺同时形成，所述P型体区4的结深为1微米～5微米；更优选择为，所述第一P型掺杂区的离子注入的注入剂量为2e13cm-2以上，所述P型体区4的结深为3微米。
本发明实施例中，所述第一N型外延层2形成于半导体衬底1表面。
所述半导体衬底1为硅衬底，所述第一N型外延层2为硅外延层，所述P型柱3的P型外延层为硅外延层。
N+掺杂的漏区形成于所述第一N型外延层2的底部，所述漏区由减薄后的N+掺杂的所述半导体衬底1组成或由减薄后的所述半导体衬底1加N+背面离子注入形成。
还包括，层间膜9，接触孔10以及正面金属层12。层间膜9会将所述多晶硅栅7的顶部区域的所述栅极沟槽5中。
在所述源区8和所述多晶硅栅7的顶部都会形成所述接触孔10，图1中仅显示了所述源区8顶部的接触孔10。所述源区8顶部的接触孔10的底部还会穿过所述源区8并和所述P型体区4接触，且在所述源区8顶部的接触孔10底部的所述P型体区4的表面还形成有由P+区组成的接触区11。
背面减薄后的所述半导体衬底1的背面形成有背面金属层13，漏极由所述背面金属层13组成。
本发明实施例通过将多晶硅栅7的顶部表面回刻到栅极沟槽5的顶部表面之下且将源区8自对准形成在多晶硅栅7的顶部的栅极沟槽5侧面和栅极沟槽5外的P型体区4表面，这样通过调节多晶硅栅7的顶部表面位置就能控制沟道的长度，在器件导通时被多晶硅栅7侧面覆盖的体区表面会形成由反型层组成的沟道，故沟道长度减少也即为多晶硅栅7侧面覆盖体区的区域范围变小，由于器件的源区8和体区通常都会连接到源极，多晶硅栅7则会连接到栅极，多晶硅栅7侧面覆盖的体区的区域范围变小后则会使得栅极和源极之间的寄生电容即栅源电容变小。
现有器件中，多晶硅栅7通常会全部穿过体区，所以多晶硅栅7会对体区的整个深度范围实现全覆盖，这样体区的深度越深，则栅源电容会越大；本发明实施例的沟道长度是通过对多晶硅栅7的回刻实现，故能使沟道长度的调节独立于体区的深度调节，从而能通过调节沟道的长度控制器件的栅源电容，也即寄生体区的深度较深，本发明也能得到满足栅源电容要求的沟道的长度。
另外，由于本发明实施例的体区的结深不再受到栅源电容的大小限制，故本发明的体区的结深能做的较深，较深的结深能屏蔽超级结的表面缺陷的不利影响并从而提高产品良率。
如图2A至图2H所示，是本发明实施例超级结器件的制造方法各步骤中的结构示意图；本发明实施例超级结器件的制造方法中超级结器件的器件单元区的形成步骤包括：
步骤一、如图2A所示，在第一N型外延层2中形成超级结沟槽，在所述超级结沟槽中填充P型外延层组成P型柱3，由位于所述P型柱3之间的第一N型外延层2组成N型柱。
所述P型柱3和所述N型柱交替排列形成超级结，由一个所述P型柱3和相邻的一个所述N型柱组成一个超级结单元。
本发明实施例方法中，所述第一N型外延层2形成于半导体衬底1表面。
所述半导体衬底1为硅衬底，所述第一N型外延层2为硅外延层，所述P型柱3的P型外延层为硅外延层。
步骤二、如图2B所示，在所述第一N型外延层2中形成P型体区4。
步骤三、如图2C所示，形成各超级结器件单元对应的栅极结构，所述栅极结构位于对应的所述超级结单元顶部，所述栅极结构为沟槽栅，形成所述栅极沟槽5的分步骤包括：
步骤31、如图2C所示，形成栅极沟槽5，所述栅极沟槽5的至少一个侧面位于所述N型柱中，所述栅极沟槽5的深度大于所述P型体区4的结深；所述栅极沟槽5的顶部表面和所述超结单元的顶部表面相平。
步骤32、如图2C所示，在所述栅极沟槽5的内侧表面形成栅介质层6。
本发明实施例方法中，所述栅介质层6为采用热氧化工艺形成的栅氧化层。
步骤33、如图2C所示，在所述栅极沟槽5中填充多晶硅栅7，所述多晶硅栅7的顶部表面和所述栅极沟槽5的顶部表面相平。
步骤34、如图2D所示，形成掩膜层图形201定义出源区8的形成区域，各所述栅极沟槽5位于所述源区8的形成区域中。通常，所述掩膜层图形201采用光刻胶图形形成。
步骤35、如图2E所示，以所述掩膜层图形201为掩膜对各所述多晶硅栅7进行回刻使所述多晶硅栅7的顶部表面低于所述栅极沟槽5的顶部表面；由填充于所述栅极沟槽5中的所述栅介质层6和所述多晶硅栅7叠加形成所述沟槽栅。
步骤四、如图2F所示，进行N+离子注入在所述多晶硅栅7顶部的所述栅极沟槽5侧面和所述栅极沟槽5外的所述P型体区4表面形成源区8。之后去除所述掩膜层图形201。
位于所述源区8底部且被所述多晶硅栅7侧面覆盖的所述P型体区4的表面用于形成沟道，通过控制所述多晶硅栅7的顶部表面的位置控制所述沟道的长度并控制栅源电容，所述多晶硅栅7的顶部表面和所述栅极沟槽5的顶部表面的间距越大，所述沟道的长度越短，所述栅源电容越小。
较佳选择为，所述P型体区4由第一P型掺杂区和第二P型掺杂区叠加而成，用以增加所述P型体区4的结深；步骤二的所述P型体区4的形成步骤分解为：
在步骤一的所述超级结沟槽形成之前，进行离子注入和退火推进形成第一P型掺杂区，通过离子注入和退火推进工艺调节所述第一P型掺杂区的掺杂浓度和深度；利用所述第一P型掺杂区的退火推进工艺具有不受包括所述P型柱3的所述超级结的工艺条件限制的特点使得所述第一P型掺杂区的深度能加深并从而使所述P型体区4的结深加深。
在步骤33完成后以及进行步骤34之前，进行全面离子注入在所述栅极结构两侧的所述第一P型掺杂区中自对准形成第二P型掺杂区。
在所述器件单元区的周侧还形成包括超级结器件的终端区；所述终端区中包括环绕所述器件单元区的P型环；
采用相同的离子注入和退火推进工艺同时形成所述第一P型掺杂区和所述P型环；所述P型体区4的结深为1微米～5微米。更优选择为，所述第一P型掺杂区的离子注入的注入剂量为2e13cm-2以上，所述P型体区4的结深为3微米。
之后，还包括如下器件正面工艺步骤：
如图2G所示，形成层间膜9。层间膜9会将所述多晶硅栅7的顶部区域的所述栅极沟槽5中。
形成接触孔10的开口10a。在所述源区8和所述多晶硅栅7的顶部都会形成所述接触孔10，图2G中仅显示了所述源区8顶部的接触孔10的开口10a。所述源区8顶部的接触孔10的开口10a的底部还会穿过所述源区8并和所述P型体区4接触。
在所述接触孔10的开口10a形成之后，还包括进行P+离子注入在所述源区8顶部的接触孔10底部的所述P型体区4的表面形成接触区11。
如图2H所示，在开口10a中填充金属层形成所述接触孔10。形成正面金属层12并对正面金属层12进行图形化形成由图形化后的所述正面金属层12组成的源极和栅极。
之后进行背面工艺，包括：
如图1所示，在所述第一N型外延层2的底部形成N+掺杂的漏区，形成所述漏区的步骤包括：所述漏区通过对N+掺杂的所述半导体衬底1减薄后直接形成；或者，所述漏区通过对所述半导体衬底1减薄后再对减薄后的所述半导体衬底1进行N+背面离子注入形成。
背面减薄后的所述半导体衬底1的背面形成有背面金属层13，漏极由所述背面金属层13组成。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超级结器件，其特征在于，超级结器件的器件单元区中包括：
由交替排列的P型柱和N型柱组成的超级结，由一个所述P型柱和相邻的一个所述N型柱组成一个超级结单元；
所述P型柱由填充于超级结沟槽中的P型外延层组成，所述N型柱由位于所述P型柱之间的第一N型外延层组成，所述超级结沟槽形成于所述第一N型外延层中；在所述第一N型外延层中形成有P型体区；
各超级结器件单元还包括栅极结构，所述栅极结构为沟槽栅，包括栅极沟槽和形成于所述栅极沟槽内侧表面的栅介质层以及填充于所述栅极沟槽中的多晶硅栅；
所述栅极沟槽的至少一个侧面位于所述N型柱中，所述栅极沟槽的深度大于所述P型体区的结深；
所述栅极沟槽的顶部表面和所述超级结单元的顶部表面相平，所述多晶硅栅的顶部表面被回刻到低于所述栅极沟槽的顶部表面；
源区由对所述多晶硅栅顶部的所述栅极沟槽侧面和所述栅极沟槽外的所述P型体区表面进行离子注入形成的N+掺杂区组成；
位于所述源区底部且被所述多晶硅栅侧面覆盖的所述P型体区的表面用于形成沟道，通过控制所述多晶硅栅的顶部表面的位置控制所述沟道的长度并控制栅源电容，所述多晶硅栅的顶部表面和所述栅极沟槽的顶部表面的间距越大，所述沟道的长度越短，所述栅源电容越小，以使所述沟道的长度和所述栅源电容大小调节都独立于所述P型体区的结深。
2.如权利要求1所述的超级结器件，其特征在于：所述P型体区由第一P型掺杂区和第二P型掺杂区叠加而成，用以增加所述P型体区的结深；
所述第一P型掺杂区在所述P型柱形成之前通过离子注入和退火推进形成，所述第一P型掺杂区的掺杂浓度和深度由对应的离子注入和退火推进工艺确定，所述第一P型掺杂区的退火推进工艺具有不受包括所述P型柱的所述超级结的工艺条件限制的特点使得所述第一P型掺杂区的深度能加深并从而使所述P型体区的结深加深；
在所述多晶硅栅回刻之前，所述多晶硅栅的顶部表面和所述栅极沟槽的顶部表面相平的条件下，所述第二P型掺杂区通过全面离子注入自对准形成于所述栅极结构两侧的所述第一P型掺杂区中，所述第二P型掺杂区的全面离子注入用于调节形成所述沟道的阈值电压。
3.如权利要求2所述的超级结器件，其特征在于：在所述器件单元区的周侧还形成有超级结器件的终端区；所述终端区中包括环绕所述器件单元区的P型环，所述第一P型掺杂区和所述P型环具有相同的掺杂结构且采用相同的离子注入和退火推进工艺同时形成，所述P型体区的结深为1微米～5微米。
4.如权利要求3所述的超级结器件，其特征在于：所述第一N型外延层形成于半导体衬底表面。
5.如权利要求4所述的超级结器件，其特征在于：所述半导体衬底为硅衬底，所述第一N型外延层为硅外延层，所述P型柱的P型外延层为硅外延层。
6.如权利要求4所述的超级结器件，其特征在于：N+掺杂的漏区形成于所述第一N型外延层的底部，所述漏区由减薄后的N+掺杂的所述半导体衬底组成或由减薄后的所述半导体衬底加N+背面离子注入形成。
7.如权利要求3所述的超级结器件，其特征在于：所述第一P型掺杂区的离子注入的注入剂量为2e13cm-2以上，所述P型体区的结深为3微米。
8.一种超级结器件的制造方法，其特征在于，超级结器件的器件单元区的形成步骤包括：
步骤一、在第一N型外延层中形成超级结沟槽，在所述超级结沟槽中填充P型外延层组成P型柱，由位于所述P型柱之间的第一N型外延层组成N型柱；
所述P型柱和所述N型柱交替排列形成超级结，由一个所述P型柱和相邻的一个所述N型柱组成一个超级结单元；
步骤二、在所述第一N型外延层中形成P型体区；
步骤三、形成各超级结器件单元对应的栅极结构，所述栅极结构位于对应的所述超级结单元顶部，所述栅极结构为沟槽栅，形成栅极沟槽的分步骤包括：
步骤31、形成栅极沟槽，所述栅极沟槽的至少一个侧面位于所述N型柱中，所述栅极沟槽的深度大于所述P型体区的结深；所述栅极沟槽的顶部表面和所述超级结单元的顶部表面相平；
步骤32、在所述栅极沟槽的内侧表面形成栅介质层；
步骤33、在所述栅极沟槽中填充多晶硅栅，所述多晶硅栅的顶部表面和所述栅极沟槽的顶部表面相平；
步骤34、形成掩膜层图形定义出源区的形成区域，各所述栅极沟槽位于所述源区的形成区域中；
步骤35、以所述掩膜层图形为掩膜对各所述多晶硅栅进行回刻使所述多晶硅栅的顶部表面低于所述栅极沟槽的顶部表面；由填充于所述栅极沟槽中的所述栅介质层和所述多晶硅栅叠加形成所述沟槽栅；
步骤四、进行N+离子注入在所述多晶硅栅顶部的所述栅极沟槽侧面和所述栅极沟槽外的所述P型体区表面形成源区；
位于所述源区底部且被所述多晶硅栅侧面覆盖的所述P型体区的表面用于形成沟道，通过控制所述多晶硅栅的顶部表面的位置控制所述沟道的长度并控制栅源电容，所述多晶硅栅的顶部表面和所述栅极沟槽的顶部表面的间距越大，所述沟道的长度越短，所述栅源电容越小，以使所述沟道的长度和所述栅源电容大小调节都独立于所述P型体区的结深。
9.如权利要求8所述的超级结器件的制造方法，其特征在于：所述P型体区由第一P型掺杂区和第二P型掺杂区叠加而成，用以增加所述P型体区的结深；步骤二的所述P型体区的形成步骤分解为：
在步骤一的所述超级结沟槽形成之前，进行离子注入和退火推进形成第一P型掺杂区，通过离子注入和退火推进工艺调节所述第一P型掺杂区的掺杂浓度和深度；利用所述第一P型掺杂区的退火推进工艺具有不受包括所述P型柱的所述超级结的工艺条件限制的特点使得所述第一P型掺杂区的深度能加深并从而使所述P型体区的结深加深；
在步骤33完成后以及进行步骤34之前，进行全面离子注入在所述栅极结构两侧的所述第一P型掺杂区中自对准形成第二P型掺杂区。
10.如权利要求9所述的超级结器件的制造方法，其特征在于：在所述器件单元区的周侧还形成包括超级结器件的终端区；所述终端区中包括环绕所述器件单元区的P型环；
采用相同的离子注入和退火推进工艺同时形成所述第一P型掺杂区和所述P型环；所述P型体区的结深为1微米～5微米。
11.如权利要求10所述的超级结器件的制造方法，其特征在于：所述第一N型外延层形成于半导体衬底表面。
12.如权利要求11所述的超级结器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一N型外延层为硅外延层，所述P型柱的P型外延层为硅外延层。
13.如权利要求10所述的超级结器件的制造方法，其特征在于：所述第一P型掺杂区的离子注入的注入剂量为2e13cm-2以上，所述P型体区的结深为3微米。
14.如权利要求11所述的超级结器件的制造方法，其特征在于：还包括在所述第一N型外延层的底部形成N+掺杂的漏区的步骤；
所述漏区通过对N+掺杂的所述半导体衬底减薄后直接形成；
或者，所述漏区通过对所述半导体衬底减薄后再对减薄后的所述半导体衬底进行N+背面离子注入形成。
15.如权利要求8所述的超级结器件的制造方法，其特征在于：步骤32中，所述栅介质层为采用热氧化工艺形成的栅氧化层。
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