CN1822357A - 半导体器件封装及其制造方法和半导体器件 - Google Patents

半导体器件封装及其制造方法和半导体器件 Download PDF

Info

Publication number
CN1822357A
CN1822357A CNA2006100078088A CN200610007808A CN1822357A CN 1822357 A CN1822357 A CN 1822357A CN A2006100078088 A CNA2006100078088 A CN A2006100078088A CN 200610007808 A CN200610007808 A CN 200610007808A CN 1822357 A CN1822357 A CN 1822357A
Authority
CN
China
Prior art keywords
substrate
peristome
inwall
semiconductor packages
ground plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100078088A
Other languages
English (en)
Inventor
宫川弘志
小田切光广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN1822357A publication Critical patent/CN1822357A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Thermistors And Varistors (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明提供一种能够实现其自身高速化的半导体器件封装。该半导体器件封装包括：基板，其具有接地面和电源面中至少之一；至少一个连接导体部，其形成在基板的开口部的内壁表面上，并且电连接到相应的接地面和电源面上；至少一个焊接图案，其形成在基板的前表面层部，位于所述开口部的边缘附近，并且连接到相应的连接导体部上；以及第二外部连接部，其形成在基板的前表面层侧，并且通过形成在基板中的通孔导体部分别地电连接到相应的接地面和电源面上。

Description

说明书 半导体器件封装及其制造方法和半导体器件
本申请基于2005年2月18日提交的日本专利申请No.2005-042639的优先权，其全部内容在此以引用的方式并入本文。
技术领域
本发明涉及一种半导体器件封装，及其制造方法和一种半导体器件。
背景技术
JP-A-10-92972公开了一种用于所谓的BOC(板级芯片)的封装。这种BOC封装主要装有用于存储器的半导体芯片。在JP-A-10-92972中，预定布线图案和用于从外部连接所述布线图案的外部连接部均形成在印刷电路板的前表面层侧。开口部形成在所述印刷电路板的中央部分。安装在所述基板的后表面侧的半导体芯片的端子部面向所述开口部。导线通过开口部电连接所述端子部和在前表面层侧的所述布线图案。
近年来，已经有对半导体器件的高速化的需求。甚至在存储器封装中，也需要诸如接地面和电源面等的内层。
发明内容
本发明的目的是提供一种半导体器件封装，及其制造方法和一种半导体器件，其能够实现所述半导体器件的高速化。
在一些实施例中，本发明的半导体器件封装，包括：基板，其包括接地面和电源面中至少之一；布线图案，其形成在所述基板的前表面侧；第一外部连接部，其从外部连接所述布线图案，并且形成在所述基板的前表面侧；开口部，其形成在所述基板中；至少一个连接导体部，其形成在所述开口部的内壁上，并且电连接到相应的所述接地面和电源面中至少之一上；至少一个焊接图案，其形成在所述基板的前表面侧，并且连接到所述相应连接导体部；以及第二外部连接部，其形成在所述基板的前表面侧，并且通过形成在所述基板中的通孔导体部电连接到相应的所述接地面和电源面中至少之一上。
本发明的所述半导体器件封装还包括：凹槽，其形成在所述开口部的内壁中，其中，所述连接导体部形成在所述凹槽的壁表面上。
本发明的所述半导体器件封装还包括：突起，其形成在所述第一外部连接部和所述第二外部连接部上。
在本发明的所述半导体器件封装中，所述接地面和电源面中至少之一形成在所述基板的内层中。
在本发明的所述半导体器件封装中，所述接地面和所述电源面中的一个形成在所述基板的后表面侧。
本发明的所述半导体器件封装还包括：凹槽，其形成在所述开口部的内壁中，其中，所述连接导体部形成在所述开口部的内壁上没有形成所述凹槽的位置处。
在本发明的所述半导体器件封装中，所述至少一个连接导体部包括多个连接导体部，所述多个连接导体部分别地电连接到相应的所述接地面和电源面中至少之一上。
在一些实施例中，具有所述半导体器件封装的本发明的半导体器件，包括：半导体芯片，其安装在所述基板的后表面侧，所述半导体芯片具有都面向所述开口部的第一端子部和第二端子部；第一导线，其用于通过所述开口部电连接所述布线图案和所述第一端子部；以及第二导线，其用于通过所述开口部电连接所述焊接图案和所述第二端子部。
在本发明的所述半导体器件中，所述半导体芯片、所述第一导线和所述第二导线用密封树脂密封。
在一些实施例中，本发明的制造半导体器件封装的方法，包括如下步骤：形成基板，所基板具有接地面和电源面中至少之一，并且在所述基板的前表面侧具有导体层；在所述基板上与待形成开口部的开口边缘对应的位置处，形成第一通孔，并使得所述接地面和电源面中至少之一的端面在所述第一通孔的内壁上露出；在所述基板上除待形成所述开口部的位置之外的部位，形成第二通孔，并使得所述接地面和电源面中至少之一的端面在所述第二通孔的内壁上露出；在整个所述基板上形成电镀膜，并且将所述第一通孔的内壁和所述第二通孔的内壁上形成的所述电镀膜作为导体部，所述导体部分别地电连接到所述接地面和电源面中至少之一的端面上；在所述基板的所述电镀膜和所述导体层上进行蚀刻，以形成布线图案、第一外部连接部、第二外部连接部以及焊接图案，其中，所述第一外部连接部从外部连接所述布线图案，所述第二外部连接部连接到形成在所述第二通孔的内壁上的所述导体部，所述焊接图案连接到形成在所述第一通孔的内壁上的所述导体部；以及在所述基板中形成所述开口部，所述开口部的轮廓线穿过所述第一通孔。
在本发明的制造半导体器件封装的方法中，所述第一通孔和所述第二通孔是以同一工艺形成的。
本发明的制造半导体器件封装的方法还包括如下步骤：在所述第一外部连接部和所述第二外部连接部上形成突起。
在本发明的制造半导体器件封装的方法中，将所述接地面和电源面中至少之一形成在所述基板的内层中。
在本发明的制造半导体器件封装的方法中，将所述接地面和所述电源面中的一个形成在所述基板的后表面侧。
在一些实施例中，本发明的制造半导体器件封装的方法包括如下步骤：形成基板，所述基板具有接地面和电源面中至少之一，并且在所述基板的前表面侧具有导体层；在所述基板中形成开口部，并使得所述接地面和电源面中至少之一的端面在所述开口部的内壁上露出；在所述基板上除形成所述开口部的位置之外的部位，形成通孔，并使得所述接地面和电源面中至少之一的端面在所述通孔的内壁上露出；在整个所述基板上形成电镀膜，并且将形成在所述开口部的内壁和所述通孔的内壁上的所述电镀膜作为导体部，所述导体部分别地电连接到所述接地面和电源面至少之一的端面上；以及在所述基板的所述电镀膜和所述导体层上进行蚀刻，以形成布线图案、第一外部连接部、第二外部连接部以及焊接图案，其中，所述第一外部连接部从外部连接所述布线图案，所述第二外部连接部连接到形成在所述通孔的内壁上的所述导体部，所述焊接图案连接到形成在所述开口部的内壁上的所述导体部。
本发明的制造半导体器件封装的方法还包括如下步骤：去除形成在所述开口部的内壁上的所述导体部的一部分，以便将所述导体部划分成多个彼此分离的导体部。
本发明的制造半导体器件封装的方法还包括如下步骤：在所述第一外部连接部和所述第二外部连接部上形成突起。
在本发明的制造半导体器件封装的方法中，将所述接地面和电源面中至少之一形成在所述基板的内层中。
在本发明的制造半导体器件封装的方法中，将所述接地面和电源面中的一个形成在所述基板的后表面侧上。
本发明制造半导体器件封装的方法还包括如下步骤：在所述开口部的内壁中形成凹槽。
附图说明
图1为说明性横截面图，示出了根据第一实施例的半导体器件。
图2为部分被切除的透视图，示出了根据第一实施例的半导体器件封装。
图3A为沿A-A′线的说明性横截面图，示出了根据第一实施例的在半导体器件封装的制造过程中的多层基板。
图3B为部分平面图，示出了在图3A中的多层基板。
图4A为沿B-B′线的说明性横截面图，示出了根据第一实施例的在半导体器件封装的制造过程中，在基板中形成通孔的状态。
图4B为部分平面图，示出了在图4A中的所述状态。
图5A为沿C-C′线的说明性横截面图，示出了根据第一实施例的在半导体器件封装的制造过程中，在基板的通孔中进行电镀的状态。
图5B为部分平面图，示出了在图5A中的所述状态。
图6A为沿D-D′线的说明性横截面图，示出了根据第一实施例的在半导体器件封装的制造过程中，通过蚀刻形成布线图案等的状态。
图6B为部分平面图，示出了在图6A中的所述状态。
图7A为沿E-E′线的说明性横截面图，示出了根据第一实施例的在半导体器件封装的制造过程中，形成开口部的状态。
图7B为部分平面图，示出了在图7A中的所述状态。
图8A为沿F-F′线的说明性横截面图，示出了根据第一实施例的在半导体器件封装的制造过程中，形成阻焊膜的状态。
图8B为部分平面图，示出了在图8A中的所述状态。
图9A为沿G-G′线的说明性横截面图，示出了根据第一实施例的在半导体器件封装的制造过程中，在连接导体部等上形成防腐电镀膜的状态。
图9B为全体平面图，示出了在图9A中的所述状态。
图10为部分被切除的透视图，示出了根据第二实施例的半导体器件封装。
图11A为沿H-H′线的说明性横截面图，示出了根据第二实施例的在半导体器件封装的制造过程中的多层基板。
图11B为部分平面图，示出了在图11A中的所述多层基板。
图12A为沿I-I′线的说明性横截面图，示出了根据第二实施例的在半导体器件封装的制造过程中，在基板中形成开口部的状态。
图12B为部分平面图，示出了在图12A中的所述状态。
图13A为沿J-J′线的说明性横截面图，示出了根据第二实施例的在半导体器件封装的制造过程中，通过蚀刻形成布线图案等的状态。
图13B为部分平面图，示出了在图13A中的所述状态。
图14A为沿K-K′线的说明性横截面图，示出了根据第二实施例的在半导体器件封装的制造过程中，形成阻焊膜的状态。
图14B为部分平面图，示出了在图14A中的所述状态。
图15A为沿L-L′线的说明性横截面图，示出了根据第二实施例的在半导体器件封装的制造过程中，在连接导体部等上形成防腐电镀膜的状态。
图15B为全体平面图，示出了在图15A中的所述状态。
图16为说明性横截面图，示出了根据第三实施例的半导体器件。
图17为部分被切除的透视图，示出了根据第三实施例的半导体器件封装。
图18为说明性横截面图，示出了根据第四实施例的半导体器件。
图19为部分被切除的透视图，示出了根据第四实施例的半导体器件封装。
图20为说明性横截面图，示出了根据第五实施例的半导体器件。
图21为部分被切除的透视图，示出了根据第五实施例的半导体器件封装。
具体实施方式
在下面，将对本发明的实施例进行详细说明。
参照图1至图9B，对本发明第一实施例进行说明。
图1为说明性横截面示意图，示出了半导体器件14，其中半导体芯片12安装在用于BOC的半导体器件封装10上。图2为封装10的部分被切除的透视图。
半导体器件封装10(以下简称为“封装10”)与现有技术的半导体器件封装在以下几点是相同的：布线图案17和用于从外部连接布线图案17的第一外部连接部18均形成在印刷电路基板16(以下简称为“基板16”)的前表面层侧；开口部21形成在基板16的中央部分；安装在基板16的后表面侧的半导体芯片12的端子部19面向开口部21；以及导线20通过开口部21电连接端子部19和在前表面层侧的布线图案17。
顺便提及的是，开口部21可设在基板16上除中央部分以外的部分处，例如设在基板16的***边缘部分处(未示出)。下面，以这样的情况作为例子说明：即，开口部21设在基板16的中央部分。
根据本实施例的封装10具有：在基板16的内层形成的接地面22和电源面23中至少之一；多个连接导体部25，其形成在基板16的开口部21的内壁表面上，并且分别电连接到相应的接地面22和电源面23上；多个焊接图案26，其形成在基板16的前表面层部上，位于开口部21的边缘附近，并且分别连接到相应的连接导体部25上；以及第二外部连接部28，其形成在基板16的前表面层侧，并且通过形成在基板16中的通孔导体部27分别电连接到相应的接地面22和电源面23上。
顺便提及的是，附图标记30表示阻焊膜。
另外，例如镍膜/金膜等的防腐电镀膜可形成在布线图案17、连接导体部25等向外露出的部分上。
尽管在如图1和2所示的实例中，接地面22和电源面23二者均设在基板16的内层中，但是也可以将接地面22和电源面23中的任意一个设置在基板16的内层中。此外，在图1中，半导体器件14的一部分以截面的形式示出，在这里，接地面22电连接到连接导体部25，并且接地面22通过通孔导体部27连接到第二外部连接部28上。同样地，电源面23电连接到设置在开口部21的内壁表面上的其他部分处的连接导体部25(见图2)，并且电源面23通过设在其他部分的通孔导体部27连接到设置在其他部分的第二外部连接部28。顺便提及的是，第二外部连接部28未在图2中示出。
在第一外部连接部18和第二外部连接部28上形成突起32(例如焊球等)。
此外，形成在开口部21的内壁表面上的连接导体部25形成在横截面为半圆形的凹槽的壁面上，所述凹槽形成在开口部21的内壁表面上(见图2)。
此外，半导体芯片12安装在半导体器件封装10的基板16的后表面侧。半导体芯片12的端子部19在面向基板16的开口部21的一部分和基板16的前表面层侧形成的布线图案17的焊接区17a之间，以及在半导体芯片12的端子部19的一部分和相应的焊接图案26之间，均用导线20电连接，从而构成半导体器件14。
顺便提及的是，半导体芯片12和导线20用密封树脂35密封。
下面，面通过参照图3A至图9B，对制造封装10的方法进行说明。
图3A、4A、5A、6A、7A、8A和9A为横截面图。图3B、4B、5B、6B、7B、8B和9B为平面图(部分或全体平面图)。
首先，如图3A和3B中所示，形成或制备多层树脂基板16，在基板16的内层中，具有接地面22和电源面23中至少之一，所述接地面22和电源面23具有一定样式，并且至少在基板16的前表面层侧设有由铜箔等制成的导体层36。图3A和3B中所示的这种多层基板16可以用形成多层印刷电路板的普通方法来制造。
随后，如图4A和4B中所示，在基板16上与待形成开口部21的开口边缘对应的位置处，形成多个第一通孔37。并且使得相应面(图4A中的接地面22)的端面在第一通孔37的内壁上露出。同样地，使得电源面23的端面也在设置于基板16的其他部分的第一通孔37的内壁上露出。
另外，在基板16上除形成开口部21的位置之外的部位，形成第二通孔38(见图1)。并使得相应面(接地面22或电源面23)的端面在第二通孔38的内壁上露出。通过使用具有适当尺寸的钻头，第一通孔37和第二通孔38的形成可以用同一工艺完成。
接下来，如图5A和5B中所示，在整个基板16上(第一通孔37的内壁和第二通孔38的内壁及导体层36上)进行化学镀铜，然后，在基板16上进行电解镀铜，以便在第一通孔37的内壁和第二通孔38的内壁及导体层36上形成电镀膜40。并将在第一通孔37的内壁和第二通孔38的内壁上的电镀膜40作为连接导体部25和通孔导体部27(见图1)。然后，连接导体部25和通孔导体部27分别电连接到在通孔的内壁上露出的相应的接地面22的端面和电源面23的端面上。
然后，如图6A和6B中所示，以光刻工艺在基板16的电镀膜40和导体层36上进行蚀刻。从而形成布线图案17、第一外部连接部18、第二外部连接部28及焊接图案26，其中，第二外部连接部28连接到形成在第二通孔38的内壁上的通孔导体部27，焊接图案26连接到形成在第一通孔37的内壁上的连接导体部25，所有这些均在图1和2中示出。
随后，如图7A和7B中所示，在基板16中形成开口部21，以使开口部21的轮廓线穿过第一通孔37，从而构成封装10。开口部21可通过使用诸如刳刨机等的切削工具对所述基板16进行切割而形成。或者，开口部21可通过压制和冲孔方法来形成。从而，在二等分的第一通孔37(横截面为半圆形的凹槽)的内壁上形成连接导体部25。
然后，如图8A和8B中所示，用阻焊膜30覆盖所述基板16的前表面层部的必要部分。
另外，如图9A和9B中所示，将防腐电镀膜39(例如镍电镀膜391和金电镀膜392)形成在外露的布线图案17、第一和第二外部连接部18和28及连接导体部25和通孔导体部27上。
此外，在第一和第二外部连接部18和28上形成突起32(例如焊球)。
主要参照图10至15B，对本发明第二实施例进行说明。
图10为部分被切除的透视图，示出了封装10的第二实施例。与第一实施例的部件相同的部件用相同的附图标记来标明。
同样，根据第二实施例的封装10也具有：接地面22和电源面23中至少之一，其形成在基板16的内层中；多个连接导体部25，其形成在基板16的开口部21的内壁表面上，并且分别电连接到相应的接地面22和电流面23上；焊接图案26，其形成在基板16的前表面层部，位于开口部21的边缘附近，并且连接到连接导体部25上；以及第二外部连接部28(未在图10中示出)，其形成在基板16的前表面层侧上，并且通过形成在基板16中的通孔导体部27(未在图10中示出)分别电连接到相应的接地面22和电流面23上。
在第一实施例中，首先，在基板16上与待形成开口部21的开口边缘对应的位置处，按照一定的排列形成第一通孔37。接着，通过电镀形成连接导体部25，然后，形成开口部21。然而，在第二实施例中，在未设置第一通孔37的情况下，在所述基板16中直接形成开口部21。然后，通过电镀将导体部形成在开口部21的整个壁面上。随后，通过切割工艺等去除开口部21的内壁上不必要的部分(如图10中所示，形成凹槽41)，以便使多个彼此分离的连接导体部25保留在必要的位置上。
下面通过参照图11A至15B，对根据第二实施例的封装10的制造方法进行说明。
图11A、12A、13A、14A和15A为横截面图。图11B、12B、13B、14B和15B为平面图(部分或全体平面图)。
首先，如图11A和11B中所示，形成或制备多层树脂基板16，在基板16的内层中，具有接地面22和电源面23中至少之一(接地面和电源面具有一定的样式)，并且基板16至少在其前表面层侧设有由铜箔等制成的导体层36。图11A和11B中所示的这种多层基板16可以用形成多层印刷电路板的普通方法来制造。
随后，如图12A和12B中所示，将开口部21形成在基板16的中央部分。然后，使得相应面(图12A中的接地面22)的端面在开口部21的内壁上露出。同样地，使得电源面23的端面在开口部21的内壁上的其他部分露出。开口部21可通过使用诸如刳刨机等的切削工具的切割工艺形成，也可通过压制和冲孔工艺方法来形成。
另外，在基板16上待形成开口部21的位置之外的部分，形成第二通孔38(见图1)。使得相应面的端面在第二通孔38的内壁上露出。通过使用具有适当尺寸的钻头，可以实现第二通孔38的形成。
接下来，在整个基板16上(开口部21的内壁、第二通孔38的内壁及导体层36上)进行化学镀铜，然后，在其上进行电解镀铜，以便在开口部21的内壁、第二通孔38的内壁及导体层36上形成电镀膜40。并且将在开口部21的内壁和第二通孔38的内壁上的电镀膜40作为连接导体部25和通孔导体部27(见图1)。然后，将连接导体部25和通孔导体部27分别电连接到相应的接地面22的端面和电源面23的端面上，使得所述相应的接地面22的端面和电源面23的端面在开口部21的内壁和第二通孔38的内壁上露出。
然后，如图13A和13B中所示，以光刻工艺在基板16的电镀膜40和导体层36上进行蚀刻。从而形成布线图案17、第一外部连接部18、第二外部连接部28及焊接图案26，其中所述第二外部连接部28连接到形成在第二通孔38的内壁上的通孔导体部27，焊接图案26连接到形成在开口部21的内壁上的连接导体部25，所有这些均在图1和10中示出。
随后，如图10、14A和14B中所示，用诸如刳刨机等的切削工具对开口部21的内壁上的某些部分进行切割(形成凹槽41)，以便将形成在开口部21的内壁上的连接导体部25分成多个彼此分离的连接导体部25。
此外，如图14A和14B中所示，将所述基板16的前表面层的必要部分涂覆阻焊膜30。
另外，如图15A和15B中所示，在外露的布线图案17、第一和第二外部连接部18和28、连接导体部25和通孔导体部27上形成例如镍电镀膜391和金电镀膜392的防腐电镀膜39。
此外，在第一和第二外部连接部18和28上形成突起32(例如焊球等)。
从而，可以制造出封装10。
图16为说明性横截面示意图，示出了根据本发明第三实施例的半导体器件14。图17为根据本发明第三实施例的半导体器件封装10的部分被切除的透视图。与第一实施例的部件相同的部件用相同的附图标记来标明。
如图16中所示，根据第三实施例的封装10，接地面22设置在基板16的后表面上。形成在开口部21的内壁表面上的连接导体部25电连接到接地面22上。同样，第二外部连接部28通过通孔导体部27电连接到接地面22上。
在图16和17中，电源面23设置在基板16的内层中。尽管未示出，但是电源面23不仅电连接到设置在开口部21的内壁表面的其他部分上的连接导体部25，并且还连接到设在其他部分的第二外部连接部28上。
可以将电源面23而不是接地面22设在基板16的后表面上。在这种情况下，接地面22可形成在基板16的内层中。
根据第三实施例的制造封装10的方法，其与根据如图3A至9B中所示第一实施例的方法相似。这里，首先形成或制备多层树脂基板16，所述基板16至少具有设在前表面层侧和后表面层侧的导体层36。多层树脂基板16可以包括接地面22和电源面23中的一个作为内层。同样，多层树脂基板16还可以包括布线层。
在这种情况下，在图6A和6B中，以光刻工艺仅对设置在基板16的前表面层侧的电镀膜40和导体层36进行蚀刻。将设置在基板16的后表面层侧的电镀膜40和导体层36保留，以作为接地面22或电源面23。这样就可以获得根据第三实施例的封装10。
图18为说明性横截面示意图，示出了根据本发明第四实施例的半导体器件14。图19为根据本发明第四实施例的半导体器件封装10的部分被切除的透视图。与第一实施例的部件相同的部件用相同的附图标记来标明。
如图18中所示，在根据第四实施例的封装10中，接地面22设置在基板16的后表面上。形成在开口部21的内壁表面上的连接导体部25电连接到接地面22上。同样，第二外部连接部28通过通孔导体部27电连接到接地面22上。
在图18和19中，电源面23和布线层都没有设置在基板16的内层中。基板16分别在前表面层侧和后表面层侧具有布线图案17的层和用于接地面22的层。
可以将电源面23而不是接地面22设置在基板16的后表面上。在这种情况下，基板16分别在前表面层侧和后表面层侧具有布线图案17的层和用于电源面23的层。
根据第四实施例的制造封装10的方法，其与根据如图3A至9B中所示的第一实施例的方法相似。这里，首先形成或制备树脂基板16，所述基板16具有设置在前表面层侧和后表面层侧的导体层36。
在这种情况下，在图6A和6B中，以光刻工艺仅对设置在基板16的前表面层侧的电镀膜40和导体层36上进行蚀刻。将设置在基板16的后表面层侧的电镀膜40和导体层36保留，以作为接地面22或电源面23。这样就可以获得根据第四实施例的封装10。
图20为说明性横截面示意图，示出了根据本发明第五实施例的半导体器件14。图21为根据本发明第五实施例的半导体器件封装10的部分被切除的透视图。与第一实施例的部件相同的部件用相同的附图标记来标明。
如图20中所示，在根据第五实施例的封装10中，接地面22设在基板16的后表面上。形成在开口部21的内壁表面上的连接导体部25电连接到接地面22上。同样，第二外部连接部28通过通孔导体部27电连接到接地面22上。在这种情况下，没有将连接导体部25分成多个连接导体部25(未形成凹槽41)。
在图20和21中，电源面23和布线层都没有设置在基板16的内层中。基板16分别在前表面层侧和后表面层侧具有布线图案17的层和用于接地面22的层。
可以将电源面23而不是接地面22设置在基板16的后表面上。在这种情况下，基板16分别在前表面层侧和后表面层侧具有布线图案17的层和用于电源面23的层。
根据第五实施例的制造封装10的方法，其与根据如图11A至15B中所示的第二实施例的方法相似。这里，首先形成或制备树脂基板16，所述基板16具有设置在前表面层侧和后表面层侧的导体层36。
在这种情况下，在图13A和13B中，以光刻工艺仅对设置在基板16的前表面层侧的电镀膜40和导体层36上进行蚀刻。将设置在基板16的后表面层侧的电镀膜40和导体层36保留，以作为接地面22或电源面23。
此外，省略了图14A和14B中所描述的步骤。并且没有对开口部21的内壁进行切割，也没有将形成在开口部21的内壁上的连接导体部25分成多个彼此分离的连接导体部25。这样，可以获得根据第五实施例的封装10。
在图20和21所示的封装10中，树脂基板16只具有设置在前表面层侧和后表面层侧的导体层36。然而，可以使用包括接地面22和电源面23中的一个作为内层的树脂基板16。同样，树脂基板16也可包括布线层作为内层。通过使用具有如上所述的内层的树脂基板16，也能够获得这样的封装10：即，在该封装10中，没有将连接导体部25分成多个连接导体部25。
顺便提及的是，在对每个实施例的描述中，均对制造一个封装10的实例进行了说明。实际上，在基板16中可以制造用于复合器件的多个封装10。将半导体芯片12安装在每个封装10上，并执行必要的步骤，例如进行引线接合(wire bonding)和树脂密封的步骤。随后，对形成的封装进行切割并将其分离为单独的半导体器件。
根据本发明实施例的半导体器件封装和半导体器件，接地面和/或电源面设置在基板的内层或后表面侧。这样可以实现信号传播的高速化。另外，电连接到相应的接地面和/或电源面的至少一个连接导体部设置在开口部的内壁表面上。另外，将连接到连接导体部的至少一个焊接图案设置在基板的前表面层部上的开口部边缘附近。因而，没有必要在基板的前表面层部提供用于接地和/或电源的布线图案，于是能够提高用于信号的布线密度。而且，能够缩短用于接地和/或电源的路径。另外，可将信号的返回电流供给接地面和/或电源面。从而，可以容易地对基板上的布线部的特性阻抗进行控制，并且可以改善电气特性。
在没有背离本发明的要旨和保护范围的情况下，所属领域的技术人员显然可以对本发明所描述的优选实施例做出各种修改和变化。因而，意味着本发明涵盖与所附权利要求书及其等同物的范围一致的各种修改和变化。

Claims (20)

1.一种半导体器件封装，包括：
基板，其包括接地面和电源面中至少之一；
布线图案，其形成在所述基板的前表面侧；
第一外部连接部，其从外部连接所述布线图案，并且形成在所述基板的前表面侧；
开口部，其形成在所述基板中；
至少一个连接导体部，其形成在所述开口部的内壁上，并且电连接到相应的所述接地面和电源面中至少之一上；
至少一个焊接图案，其形成在所述基板的前表面侧，并且连接到相应的连接导体部上；以及
第二外部连接部，其形成在所述基板的前表面侧，并且通过形成在所述基板中的通孔导体部电连接到相应的所述接地面和电源面中至少之一上。
2.根据权利要求1所述的半导体器件封装，还包括：
凹槽，其形成在所述开口部的内壁上，
其中，所述连接导体部形成在所述凹槽的壁面上。
3.根据权利要求1所述的半导体器件封装，还包括：
突起，其形成在所述第一外部连接部和所述第二外部连接部上。
4.根据权利要求1所述的半导体器件封装，其中，所述接地面和电源面中至少之一形成在所述基板的内层中。
5.根据权利要求1所述的半导体器件封装，其中，所述接地面和所述电源面中的一个形成在所述基板的后表面侧。
6.根据权利要求1所述的半导体器件封装，还包括：
凹槽，其形成在所述开口部的内壁上，
其中，所述连接导体部形成在所述开口部的内壁上未形成所述凹槽的位置处。
7.根据权利要求1所述的半导体器件封装，其中，所述至少一个连接导体部包括多个连接导体部，所述多个连接导体部分别地电连接到相应的所述接地面和电源面中至少之一上。
8.一种半导体器件，其具有根据权利要求1所述的半导体器件封装，所述半导体器件包括：
半导体芯片，其安装在所述基板的后表面侧，所述半导体芯片具有都面向所述开口部的第一端子部和第二端子部；
第一导线，其用于通过所述开口部电连接所述布线图案和所述第一端子部；以及
第二导线，其用于通过所述开口部电连接所述焊接图案和所述第二端子部。
9.根据权利要求8所述的半导体器件，其中，所述半导体芯片、所述第一导线和所述第二导线用密封树脂密封。
10.一种制造半导体器件封装的方法，所述方法包括如下步骤：
形成基板，所基板具有接地面和电源面中至少之一，并且在所述基板的前表面侧具有导体层；
在所述基板上与待形成开口部的开口边缘对应的位置处，形成第一通孔，并使得所述接地面和电源面中至少之一的端面在所述第一通孔的内壁上露出；
在所述基板上除待形成所述开口部的位置之外的部位，形成第二通孔，并使得所述接地面和电源面中至少之一的端面在所述第二通孔的内壁上露出；
在整个所述基板上形成电镀膜，并且将所述第一通孔的内壁和所述第二通孔的内壁上形成的所述电镀膜作为导体部，所述导体部分别地电连接到所述接地面和电源面中至少之一的端面上；
在所述基板的所述电镀膜和所述导体层上进行蚀刻，以形成布线图案、第一外部连接部、第二外部连接部以及焊接图案，其中，所述第一外部连接部从外部连接所述布线图案，所述第二外部连接部连接到形成在所述第二通孔的内壁上的所述导体部，所述焊接图案连接到形成在所述第一通孔的内壁上的所述导体部；以及
在所述基板中形成所述开口部，所述开口部的轮廓线穿过所述第一通孔。
11.根据权利要求10所述的制造半导体器件封装的方法，其中，所述第一通孔和所述第二通孔是以同一工艺形成的。
12.根据权利要求10所述的制造半导体器件封装的方法，所述方法还包括如下步骤：
在所述第一外部连接部和所述第二外部连接部上形成突起。
13.根据权利要求10所述的制造半导体器件封装的方法，其中，将所述接地面和电源面中至少之一形成在所述基板的内层中。
14.根据权利要求10所述的制造半导体器件封装的方法，其中，将所述接地面和所述电源面中的一个形成在所述基板的后表面侧。
15.一种制造半导体器件封装的方法，所述方法包括如下步骤：
形成基板，所述基板具有接地面和电源面中至少之一，并且在所述基板的前表面侧具有导体层；
在所述基板中形成开口部，并使得所述接地面和电源面中至少之一的端面在所述开口部的内壁上露出；
在所述基板上除形成所述开口部的位置之外的部位，形成通孔，并使得所述接地面和电源面中至少之一的端面在所述通孔的内壁上露出；
在整个所述基板上形成电镀膜，并且将形成在所述开口部的内壁和所述通孔的内壁上的所述电镀膜作为导体部，所述导体部分别地电连接到所述接地面和电源面至少之一的端面上；以及
在所述基板的所述电镀膜和所述导体层上进行蚀刻，以形成布线图案、第一外部连接部、第二外部连接部以及焊接图案，其中，所述第一外部连接部从外部连接所述布线图案，所述第二外部连接部连接到形成在所述通孔的内壁上的所述导体部，所述焊接图案连接到形成在所述开口部的内壁上的所述导体部。
16.根据权利要求15所述的制造半导体器件封装的方法，所述方法还包括如下步骤：
去除形成在所述开口部的内壁上的所述导体部的一部分，以便将所述导体部划分成多个彼此分离的导体部。
17.根据权利要求15所述的制造半导体器件封装的方法，所述方法还包括如下步骤：
在所述第一外部连接部和所述第二外部连接部上形成突起。
18.根据权利要求15所述的制造半导体器件封装的方法，其中，将所述接地面和电源面中至少之一形成在所述基板的内层中。
19.根据权利要求15所述的制造半导体器件封装的方法，其中，将所述接地面和所述电源面中的一个形成在所述基板的后表面侧。
20.根据权利要求15所述的制造所述半导体器件封装的方法，还包括如下步骤：
在所述开口部的内壁中形成凹槽。
CNA2006100078088A 2005-02-18 2006-02-17 半导体器件封装及其制造方法和半导体器件 Pending CN1822357A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005042639 2005-02-18
JP2005042639 2005-02-18

Publications (1)

Publication Number Publication Date
CN1822357A true CN1822357A (zh) 2006-08-23

Family

ID=36539856

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100078088A Pending CN1822357A (zh) 2005-02-18 2006-02-17 半导体器件封装及其制造方法和半导体器件

Country Status (5)

Country Link
US (1) US7453141B2 (zh)
EP (1) EP1696482A3 (zh)
KR (1) KR20060093064A (zh)
CN (1) CN1822357A (zh)
TW (1) TW200636939A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853827A (zh) * 2009-03-30 2010-10-06 索尼公司 多层布线基板、堆叠结构传感器封装及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744138B1 (ko) * 2006-06-22 2007-08-01 삼성전자주식회사 볼 그리드 어레이 반도체 패키지 및 그의 제조방법
KR101078741B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
KR20110082643A (ko) * 2010-01-12 2011-07-20 삼성전자주식회사 반도체 칩의 실장 기판 및 이를 갖는 반도체 패키지
EP3259965A4 (en) * 2015-02-20 2018-11-07 Nextgin Technology B.v. Method for producing a printed circuit board
US11357105B2 (en) 2016-08-19 2022-06-07 Nextgin Technology Bv Method for producing a printed circuit board
US11234325B2 (en) 2019-06-20 2022-01-25 Infinera Corporation Printed circuit board having a differential pair routing topology with negative plane routing and impedance correction structures

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04348591A (ja) 1991-05-27 1992-12-03 Nec Toyama Ltd 印刷配線板の製造方法
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
JPH09266268A (ja) * 1996-03-28 1997-10-07 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置のパッケージ
US6667560B2 (en) 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
US5825084A (en) * 1996-08-22 1998-10-20 Express Packaging Systems, Inc. Single-core two-side substrate with u-strip and co-planar signal traces, and power and ground planes through split-wrap-around (SWA) or split-via-connections (SVC) for packaging IC devices
JP3633252B2 (ja) * 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
US6232551B1 (en) * 1999-08-18 2001-05-15 Subtron Technology Co., Ltd. Substrate board for semiconductor package
DE10201782A1 (de) 2002-01-17 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853827A (zh) * 2009-03-30 2010-10-06 索尼公司 多层布线基板、堆叠结构传感器封装及其制造方法

Also Published As

Publication number Publication date
KR20060093064A (ko) 2006-08-23
EP1696482A3 (en) 2008-01-23
EP1696482A2 (en) 2006-08-30
TW200636939A (en) 2006-10-16
US7453141B2 (en) 2008-11-18
US20060189178A1 (en) 2006-08-24

Similar Documents

Publication Publication Date Title
CN1241252C (zh) 半导体装置及其制造方法、电路基片和电子仪器
CN1237854C (zh) 使用含氟聚合物复合衬底来制造微波多功能模块的方法
CN1750737A (zh) 其上安装有芯片封装模块的印刷电路板及其制造方法
CN1187806C (zh) 电路装置的制造方法
CN1138302C (zh) 半导体器件的制造方法和半导体器件的封装
CN1089491C (zh) 半导体器件
CN1822357A (zh) 半导体器件封装及其制造方法和半导体器件
CN1574257A (zh) 半导体装置及其制造方法
CN1835654A (zh) 配线基板及其制造方法
CN1499595A (zh) 半导体装置及其制造方法
CN1956183A (zh) 电子部件内置式基板及其制造方法
CN1525544A (zh) 利用无引线电镀工艺制造的封装基片及其制造方法
CN1520611A (zh) 制造无引线的多模具承载体用的结构和方法
CN1518080A (zh) 电子元件封装结构及其制造方法
CN1781346A (zh) 印刷线路板的连接结构
CN1753177A (zh) 功率半导体模块及其制造方法
CN1870857A (zh) 被屏蔽的电子电路单元及其制造方法
CN1591853A (zh) 无引线型半导体封装及其制作工艺
CN101066003A (zh) 印刷电路板及其设计方法、ic封装端子的设计方法及其连接方法
CN1577840A (zh) 半导体器件的堆叠封装
CN1288748C (zh) 树脂密封型半导体装置及其制造方法
CN1630068A (zh) 布线电路板
CN1509134A (zh) 电路装置、电路模块及电路装置的制造方法
CN1254856C (zh) 电路装置的制造方法
CN1507053A (zh) 半导体集成电路器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication