KR20110082643A - 반도체 칩의 실장 기판 및 이를 갖는 반도체 패키지 - Google Patents

반도체 칩의 실장 기판 및 이를 갖는 반도체 패키지 Download PDF

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KR20110082643A
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문성호
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Abstract

반도체 칩의 실장 기판은 기판, 다수개의 본딩 패드들, 제1 및 제2 도전 패턴들, 병합 패턴 및 병합 배선을 포함한다. 상기 기판에는 실장될 반도체 칩의 칩 패드들을 노출시키도록 일방향으로 연장하는 적어도 하나의 슬롯이 형성되며, 상기 기판은 상기 슬롯에 의해 구분된 제1 및 제2 영역들을 갖는다. 상기 본딩 패드들은 상기 슬롯의 양측부를 따라 배치되며, 상기 칩 패드들로부터 상기 슬롯을 통해 인출되는 연결 배선들과 접속된다. 상기 제1 및 제2 도전 패턴들은 상기 기판의 상기 제1 및 제2 영역들에 각각 형성되며, 적어도 하나의 상기 본딩 패드와 전기적으로 각각 연결된다. 상기 병합 패턴은 상기 제1 영역으로부터 상기 제2 영역으로 연장 형성되며, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결시킨다. 상기 병합 배선은 상기 병합 패턴과 적어도 하나의 상기 칩 패드를 전기적으로 연결시킨다.

Description

반도체 칩의 실장 기판 및 이를 갖는 반도체 패키지{Wiring substrate for a semiconductor chip and semiconductor package having the wiring substrate}
본 발명은 반도체 칩의 실장 기판 및 이를 갖는 반도체 패키지에 관한 것으로, 보다 상세하게는 실장되는 반도체 칩과의 전기적 연결을 위한 도전 패턴들이 형성된 실장 기판 및 이를 갖는 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 실장 기판 및 상기 실장 기판 상에 적층된 반도체 칩을 포함한다. 상기 반도체 칩은 다수개의 본딩 와이어들에 의해 상기 실장 기판에 전기적으로 연결된다.
최근 전자기기의 집약적인 발달과 소형화에 따라 상기 반도체 칩의 실장 밀도가 높아져 상기 반도체 칩의 칩 패드들의 수가 증가되고 상기 반도체 칩에 입/출력되는 신호선의 수는 증가되고 있다. 이에 따라, 상기 실장 기판과 상기 반도체 칩을 전기적으로 연결하기 위한 도전 패턴들의 배치할 수 있는 공간은 감소되고 있다.
상기 도전 패턴들의 배치 공간을 확보하기 위하여, 상기 도전 패턴은 우회되거나 절곡되도록 설계되어 상기 도전 패턴의 전체 길이가 증가된다. 이에 따라, 상기 도전 패턴의 길이 증가 및 절곡은 신호 전송 특성을 저하시켜, 반도체 패키지의 전기적 특성이 저하되는 문제점이 있다.
본 발명의 목적은 개선된 신호 전송 특성을 갖는 반도체 칩의 실장 기판을 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 칩의 실장 기판을 포함하는 반도체 패키지를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 반도체 칩의 실장 기판은 기판, 다수개의 본딩 패드들, 제1 및 제2 도전 패턴들, 병합 패턴 및 병합 배선을 포함한다. 상기 기판에는 실장될 반도체 칩의 칩 패드들을 노출시키도록 일방향으로 연장하는 적어도 하나의 슬롯이 형성되며, 상기 기판은 상기 슬롯에 의해 구분된 제1 및 제2 영역들을 갖는다. 상기 본딩 패드들은 상기 슬롯의 양측부를 따라 배치되며, 상기 칩 패드들로부터 상기 슬롯을 통해 인출되는 연결 배선들과 접속된다. 상기 제1 및 제2 도전 패턴들은 상기 기판의 상기 제1 및 제2 영역들에 각각 형성되며, 적어도 하나의 상기 본딩 패드와 전기적으로 각각 연결된다. 상기 병합 패턴은 상기 제1 영역으로부터 상기 제2 영역으로 연장 형성되며, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결시킨다. 상기 병합 배선은 상기 병합 패턴과 적어도 하나의 상기 칩 패드를 전기적으로 연결시킨다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 도전 패턴들은 상기 반도체 칩에 파워를 공급하기 위한 파워 배선 또는 상기 반도체 칩을 접지시키기 위한 그라운드 배선으로 사용될 수 있다.
이 경우에 있어서, 상기 반도체 칩의 실장 기판은 외부 단자와 전기적으로 연결되며 상기 제1 및 제2 도전 패턴들과 전기적으로 각각 연결되는 외부 접속 패드들을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩의 실장 기판은 상기 반도체 칩에 전기적 신호를 입출력하기 위한 신호 배선으로 사용되는 제3 도전 패턴을 더 포함할 수 있다. 이 경우에 있어서, 상기 제1 및 제2 도전 패턴들은 상기 제3 도전 패턴의 폭보다 더 큰 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 병합 배선에 연결된 상기 칩 패드는 상기 연결 배선에 의해 상기 본딩 패드와 전기적으로 연결되고, 상기 본딩 패드는 파워 배선 또는 그라운드 배선으로 사용되는 또 다른 도전 패턴에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판에는 복수개의 상기 슬롯들이 형성되고, 상기 병합 패턴은 상기 슬롯들 사이에 배치될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 기판에는 하나의 상기 슬롯이 형성되고, 상기 병합 패턴은 상기 슬롯을 가로질러 배치될 수 있다. 상기 반도체 칩의 실장 기판은 상기 슬롯을 가로질러 형성되며 상기 병합 패턴을 지지하기 위한 지지 구조물을 더 포함할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 기판, 반도체 칩, 다수개의 본딩 패드들, 다수개의 연결 배선들, 제1 및 제2 도전 패턴들, 병합 패턴 및 병합 배선을 포함한다. 상기 기판에는 일방향으로 연장하는 적어도 하나의 슬롯이 형성되며, 상기 기판은 상기 슬롯에 의해 구분된 제1 및 제2 영역들을 갖는다. 상기 반도체 칩은 다수개의 칩 패드들을 구비하며, 상기 칩 패드들이 상기 슬롯을 통하여 노출되도록 상기 기판 상에 배치된다. 상기 본딩 패드들은 상기 기판의 상기 슬롯의 양측부를 따라 배치된다. 상기 연결 배선들은 상기 칩 패드들로부터 상기 슬롯을 통해 인출되어 상기 본딩 패드들에 접속된다. 상기 제1 및 제2 도전 패턴들은 상기 기판의 상기 제1 및 제2 영역들에 각각 형성되며, 적어도 하나의 상기 본딩 패드와 전기적으로 각각 연결된다. 상기 병합 패턴은 상기 기판의 상기 제1 영역으로부터 상기 제2 영역으로 연장 형성되며, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결시킨다. 상기 병합 배선은 상기 병합 패턴과 적어도 하나의 상기 칩 패드를 전기적으로 연결시킨다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 도전 패턴들은 상기 반도체 칩에 파워를 공급하기 위한 파워 배선 또는 상기 반도체 칩을 접지시키기 위한 그라운드 배선으로 사용될 수 있다.
이 경우에 있어서, 상기 반도체 패키지는 상기 반도체 칩에 전기적 신호를 입출력하기 위한 신호 배선으로 사용되는 제3 도전 패턴을 더 포함할 수 있다. 상기 제1 및 제2 도전 패턴들은 상기 제3 도전 패턴의 폭보다 더 큰 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 병합 배선에 연결된 상기 칩 패드는 상기 연결 배선에 의해 상기 본딩 패드와 전기적으로 연결되고, 상기 본딩 패드는 파워 배선 또는 그라운드 배선으로 사용되는 또 다른 도전 패턴에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판에는 복수개의 상기 슬롯들이 형성되고, 상기 병합 패턴은 상기 슬롯들 사이에 배치될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 기판에는 하나의 상기 슬롯이 형성되고, 상기 병합 패턴은 상기 슬롯을 가로질러 배치될 수 있다. 상기 반도체 패키지는 상기 슬롯을 가로질러 형성되며 상기 병합 패턴을 지지하기 위한 지지 구조물을 더 포함할 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 패키지는 슬롯에 의해 분리된 기판의 제1 및 제2 영역들에 형성된 도전 패턴들을 전기적으로 연결시키는 병합 패턴을 포함한다. 여기서, 상기 도전 패턴들은 파워 배선들 또는 그라운드 배선들일 수 있다. 또한, 상기 반도체 패키지는 또 다른 파워 배선 또는 그라운드 배선으로 사용되는 다른 도전 패턴을 상기 병합 패턴에 전기적으로 연결시키기 위한 병합 배선을 더 포함할 수 있다. 상기 병합 배선은 반도체 칩의 칩 패드와 상기 병합 배선을 전기적으로 연결시킨다.
따라서, 상기 병합 패턴과 상기 병합 배선은 반도체 패키지의 파워 전송 특성과 같은 전기적 특성을 향상시키고, 반도체 패키지의 설계 최적화를 도모할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 실장 기판을 포함하는 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 반도체 패키지의 일부를 나타내는 확대 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ' 라인을 따라 절단한 단면도이다.
도 4는 도 2의 Ⅳ-Ⅳ' 라인을 따라 절단한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩의 실장 기판을 포함하는 반도체 패키지를 나타내는 평면도이다.
도 6은 도 5의 반도체 패키지의 일부를 나타내는 확대 평면도이다.
도 7은 도 6의 Ⅶ-Ⅶ' 라인을 따라 절단한 단면도이다.
도 8a는 제1 및 제2 영역들에 각각 분리된 제1 및 제2 도전 패턴들을 갖는 반도체 패키지의 일부를 나타내는 평면도이다.
도 8b는 병합 패턴을 갖는 반도체 패키지의 일부를 나타내는 평면도이다.
도 8c는 병합 패턴 및 병합 배선을 갖는 반도체 패키지의 일부를 나타내는 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 반도체 칩의 실장 기판 및 반도체 패키지에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어" 있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에" 와 "직접 ~사이에" 또는 "~에 인접하는" 과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 실장 기판을 포함하는 반도체 패키지를 나타내는 평면도이고, 도 2는 도 1의 반도체 패키지의 일부를 나타내는 확대 평면도이며, 도 3은 도 2의 Ⅲ-Ⅲ' 라인을 따라 절단한 단면도이며, 도 4는 도 2의 Ⅳ-Ⅳ' 라인을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 실장 기판, 상기 실장 기판 상에 실장되는 반도체 칩(200) 및 반도체 칩(200)과 상기 실장 기판을 전기적으로 연결시키는 다수개의 연결 배선들(300)을 포함한다.
본 발명의 일 실시예에 있어서, 상기 실장 기판은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판(100), 기판(100)의 상기 제1 면 상에 형성되는 다수개의 도전 패턴들(140a, 140b, 150a, 150b), 및 도전 패턴들(140a, 140b, 150a, 150b)에 각각 연결되는 다수개의 본딩 패드들(120)을 포함할 수 있다. 예를 들면, 상기 실장 기판은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
기판(110)의 중심 영역에는 적어도 하나의 슬롯(110, 112, 114)이 기판(110)을 관통하여 형성될 수 있다. 예를 들면, 상기 슬롯은 장방형의 형상을 가질 수 있다. 따라서, 상기 슬롯은 일방향으로 연장하여 형성될 수 있다. 상기 슬롯은 상기 반도체 칩과의 전기적 연결을 위한 연결 배선들(300)의 연장 통로를 제공할 수 있다.
상기 슬롯은 실장되는 반도체 칩에 대응하여 기판(100)에 다양한 위치, 크기 및 개수로 형성될 수 있다. 예를 들면, 상기 반도체 칩이 기판(100)의 중심부에 배치될 경우, 상기 슬롯은 기판(100)의 중심부에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 세 개의 슬롯들(110, 112, 114)이 기판(100)의 중심부에 일렬로 형성될 수 있다. 그러나, 상기 슬롯들의 개수는 이에 제한되거나 한정되는 것은 아니다. 따라서, 기판(100)은 상기 슬롯들에 의해 구분된 제1 및 제2 영역들(R1, R2)을 가질 수 있다. 제1 및 제2 영역들(R1, R2)은 상기 슬롯들을 사이에 두고 서로 마주보도록 정의될 수 있다.
반도체 칩(200)은 기판(110)의 상기 제2 면 상에 실장될 수 있다. 반도체 칩(200)은 접착 필름(220)을 매개로 기판(110)의 상기 제2 면 상에 접착될 수 있다. 반도체 칩(200)의 활성면 상에는 다수개의 칩 패드들(210)이 형성될 수 있다. 반도체 칩(200)의 칩 패드들(210)은 기판(100)의 상기 슬롯을 통해 노출될 수 있다. 도면에 도시되지는 않았지만, 반도체 칩(200) 상에는 적어도 하나의 반도체 칩이 추가적으로 적층될 수 있다.
본 발명의 일 실시예에 있어서, 반도체 칩(200)은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
기판(100)의 상기 제1 면 상에는 슬롯들(110, 112, 114)의 일측부들을 따라 다수개의 본딩 패드들(120)이 배열될 수 있다. 본딩 패드들(120)은 연결 배선들(300)에 의해 반도체 칩(200)의 칩 패드들(210)과 각각 연결될 수 있다. 예를 들면, 연결 배선들(300)은 본딩 와이어들일 수 있다. 상기 연결 배선들은 반도체 칩(200)의 칩 패드들(210)로부터 상기 슬롯을 통해 인출되어 기판(100) 상의 본딩 패드들(120)과 접속될 수 있다.
다수개의 도전 패턴들(140a, 140b, 150a, 150b)은 기판(100)의 상기 제1 면 상에 형성될 수 있다. 도전 패턴들(140a, 140b, 150a, 150b)은 기판(100)의 제1 및 제2 영역들(R1, R2)에 각각 형성될 수 있다. 상기 도전 패턴들은 플래너(planar) 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 기판(100)의 상기 제1 면 상에는 외부 단자들과의 전기적 연결을 위한 외부 접속 패드들(142a, 142b, 152a, 152b)이 형성될 수 있다. 기판(100)의 상기 제1 면 상에는 절연막(180)이 형성되어 외부 접속 패드들(142a, 142b, 152a, 152b)을 노출시킬 수 있다. 예를 들면, 절연막(180)은 솔더 레지스트를 포함할 수 있다.
절연막(180)에 노출된 외부 접속 패드들(142a, 142b, 152a, 152b) 상에는 솔더 볼과 같은 외부 단자가 접합될 수 있다. 상기 반도체 패키지는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈(도시되지 않음)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전 패턴(140a)은 제1 영역(R1)에 형성될 수 있다. 제1 도전 패턴(140a)의 일단부는 본딩 패드(120)와 전기적으로 연결될 수 있다. 제1 도전 패턴(140a)의 타단부는 외부 접속 패드(142a)와 전기적으로 연결될 수 있다.
제2 도전 패턴(140b)은 제2 영역(R2)에 형성될 수 있다. 도면에 도시되지는 않았지만, 제2 도전 패턴(140b)의 일단부는 본딩 패드(120)와 전기적으로 연결될 수 있다. 제2 도전 패턴(140b)의 타단부는 외부 접속 패드(142b)와 전기적으로 연결될 수 있다.
제3 도전 패턴들(150a, 150b)은 제1 및 제2 영역들(R1, R2)에 각각 형성될 수 있다. 제3 도전 패턴들(150a, 150b)의 일단부들은 본딩 패드들(120)과 각각 연결될 수 있다. 제3 도전 패턴들(150a, 150b)의 타단부들은 외부 접속 패드들(152a, 152b)과 각각 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 도전 패턴들(140a, 140b)은 반도체 칩(200)에 파워를 공급하기 위한 파워 배선 또는 반도체 칩(200)을 접지시키기 위한 그라운드 배선으로 사용될 수 있다. 제3 도전 패턴들(150a, 150b)은 반도체 칩(200)에 전기적 신호를 입출력하기 위한 신호 배선으로 사용될 수 있다.
이 경우에 있어서, 제1 도전 패턴(140a)의 폭(W1)은 제3 도전 패턴(150a)의 폭(W2)보다 더 클 수 있다. 파워 배선 또는 그라운드 배선으로 사용되는 상기 제1 및 제2 도전 패턴들은 신호 배선으로 사용되는 상기 제3 도전 패턴의 폭보다 더 큰 폭을 가질 수 있다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 있어서, 기판(100)의 상기 제1 면 상에는 병합 패턴(160)이 형성될 수 있다. 병합 패턴(160)은 제1 영역(R1)으로부터 제2 영역(R2)으로 연장 형성될 수 있다. 병합 패턴(160)은 슬롯들(110, 112, 114) 사이에 배치될 수 있다. 병합 패턴(160)은 제1 영역(R1)에 형성된 제1 도전 패턴(140a)과 제2 영역(R2)에 형성된 제2 도전 패턴(140b)을 전기적으로 연결시킬 수 있다. 예를 들면, 병합 패턴(160)은 신호 배선으로 사용되는 제3 도전 패턴(150a)의 폭보다 더 큰 폭을 가질 수 있다.
따라서, 병합 패턴(160)은 분리된 제1 및 제2 영역들(R1, R2)에 형성된 제1 및 제2 도전 패턴들(140a, 140b)을 병합시킴으로써, 상기 도전 패턴들의 저항(resistance) 및 임피던스(impedance)를 감소시켜 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 패키지는 병합 배선(170)을 더 포함할 수 있다. 병합 배선(170)은 병합 패턴(160)과 적어도 하나의 칩 패드(210)를 전기적으로 연결시킬 수 있다. 예를 들면, 병합 배선(170)은 본딩 와이어일 수 있다. 병합 배선(170)은 반도체 칩(200)의 칩 패드(210)로부터 상기 슬롯을 통해 인출되어 병합 배선(170)과 접속될 수 있다.
이 경우에 있어서, 병합 배선(170)과 연결된 칩 패드(210)는 연결 배선(300)에 의해 본딩 패드(120)와 전기적으로 연결될 수 있다. 이 때, 본딩 패드(120)는 제1 영역(R1)에 형성되며 또 다른 파워 배선 또는 그라운드 배선으로 사용되는 제1 도전 패턴(140a)에 전기적으로 연결될 수 있다.
따라서, 병합 배선(170)은 또 다른 파워 배선 또는 그라운드 배선으로 사용되는 제1 및 제2 도전 패턴들(140a, 140b)을 추가적으로 병합시켜, 상기 반도체 칩의 칩 패드와의 본딩 자유도를 증가시키고 반도체 패키지의 고속 동작 구현 및 상기 도전 패턴들의 설계 최적화를 도모할 수 있다.
도면에 도시되지는 않았지만, 병합 배선(170)은 제2 영역(R2)에 형성된 또 다른 파워 배선 또는 그라운드 배선으로 사용되는 제2 도전 패턴(140b)에 전기적으로 연결될 수 있다. 또한, 상기 도전 패턴들과 상기 병합 패턴들의 형상들 및 상기 병합 패턴과 상기 병합 배선에 의해 병합된 제1 및 제2 도전 패턴들의 구성 역시 도면들에 도시된 실시예에 제한되거나 한정되지 않음을 이해할 수 있을 것이다.
또한, 상기 반도체 패키지는 반도체 칩(200)의 칩 패드들(210) 및 연결 배선들(300)을 덮도록 기판(100)의 슬롯들(110, 112, 114)에 형성된 제1 몰딩 부재(도시되지 않음)를 포함할 수 있다. 상기 반도체 패키지는 반도체 칩(200)을 덮도록 기판(100) 상에 형성된 제2 몰딩 부재(도시되지 않음)를 포함할 수 있다. 상기 제1 및 제2 몰딩 부재들은 반도체 칩(200)을 공기 또는 외부에 대한 부식 등 여러 가지 원인에 의한 전기적인 열화로부터 보호하고 기계적인 안정성을 도모할 수 있다. 예를 들면, 상기 제1 및 제2 몰딩 부재들은 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩의 실장 기판을 포함하는 반도체 패키지를 나타내는 평면도이고, 도 6은 도 5의 반도체 패키지의 일부를 나타내는 확대 평면도이며, 도 7은 도 6의 Ⅶ-Ⅶ' 라인을 따라 절단한 단면도이다. 본 실시예에 따른 반도체 패키지는 슬롯과 병합 패턴을 제외하고는 도 1의 실시예의 반도체 패키지와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 5 내지 도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 칩의 실장 기판은 하나의 슬롯(110)이 관통 형성된 기판(100)을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 기판(100)은 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며, 기판(110)의 중심 영역에는 하나의 슬롯(110)이 기판(110)을 관통하여 형성될 수 있다. 예를 들면, 상기 슬롯은 장방형의 형상을 가질 수 있다. 따라서, 상기 슬롯은 일방향으로 연장하여 형성될 수 있다. 상기 슬롯은 상기 반도체 칩과의 전기적 연결을 위한 연결 배선들(300)의 연장 통로를 제공할 수 있다.
따라서, 기판(100)은 슬롯(110)에 의해 구분된 제1 및 제2 영역들(R1, R2)을 가질 수 있다. 제1 및 제2 영역들(R1, R2)은 슬롯(110)을 사이에 두고 서로 마주보도록 정의될 수 있다.
기판(100)의 상기 제1 면 상에는 슬롯(110)의 일측부들을 따라 다수개의 본딩 패드들(120)이 배열될 수 있다. 본딩 패드들(120)은 연결 배선들(300)에 의해 반도체 칩(200)의 칩 패드들(210)과 각각 연결될 수 있다. 예를 들면, 연결 배선들(300)은 본딩 와이어들일 수 있다. 상기 연결 배선들은 반도체 칩(200)의 칩 패드들(210)로부터 상기 슬롯을 통해 인출되어 기판(100) 상의 본딩 패드들(120)과 접속될 수 있다.
제1 도전 패턴(140a)은 제1 영역(R1)에 형성될 수 있다. 제1 도전 패턴(140a)의 일단부는 본딩 패드(120)와 전기적으로 연결될 수 있다. 제1 도전 패턴(140a)의 타단부는 외부 접속 패드(142a)와 전기적으로 연결될 수 있다.
제2 도전 패턴(140b)은 제2 영역(R2)에 형성될 수 있다. 도면에 도시되지는 않았지만, 제2 도전 패턴(140b)의 일단부는 본딩 패드(120)와 전기적으로 연결될 수 있다. 제2 도전 패턴(140b)의 타단부는 외부 접속 패드(142b)와 전기적으로 연결될 수 있다.
제3 도전 패턴들(150a, 150b)은 제1 및 제2 영역들(R1, R2)에 각각 형성될 수 있다. 제3 도전 패턴들(150a, 150b)의 일단부들은 본딩 패드들(120)과 각각 연결될 수 있다. 제3 도전 패턴들(150a, 150b)의 타단부들은 외부 접속 패드들(152a, 152b)과 각각 연결될 수 있다.
제1 및 제2 도전 패턴들(140a, 140b)은 반도체 칩(200)에 파워를 공급하기 위한 파워 배선 또는 반도체 칩(200)을 접지시키기 위한 그라운드 배선으로 사용될 수 있다. 제3 도전 패턴들(150a, 150b)은 반도체 칩(200)에 전기적 신호를 입출력하기 위한 신호 배선으로 사용될 수 있다.
이 경우에 있어서, 제1 도전 패턴(140a)의 폭(W1)은 제3 도전 패턴(150a)의 폭(W2)보다 더 클 수 있다. 파워 배선 또는 그라운드 배선으로 사용되는 상기 제1 및 제2 도전 패턴들은 신호 배선으로 사용되는 상기 제3 도전 패턴의 폭보다 더 큰 폭을 가질 수 있다.
본 발명의 다른 실시예에 있어서, 병합 패턴(162)은 슬롯(110)을 가로질러 형성될 수 있다. 병합 패턴(162)은 지지 구조물(164) 상에 형성될 수 있다. 지지 구조물(164)은 슬롯(110)의 마주보는 양측부를 연결하는 브릿지 형상을 가질 수 있다. 지지 구조물(164)은 본딩 와이어와 같은 병합 배선(170)을 지지할 수 있는 강성을 갖는 절연 물질을 이용하여 형성될 수 있다.
병합 패턴(162)은 제1 영역(R1)으로부터 제2 영역(R2)으로 연장 형성될 수 있다. 병합 패턴(162)은 제1 영역(R1)에 형성된 제1 도전 패턴(140a)과 제2 영역(R2)에 형성된 제2 도전 패턴(140b)을 전기적으로 연결시킬 수 있다.
따라서, 병합 패턴(162)은 슬롯(110)에 의해 분리된 제1 및 제2 영역들(R1, R2)에 형성된 제1 및 제2 도전 패턴들(140a, 140b)을 병합시킴으로써, 상기 도전 패턴들의 저항 및 임피던스를 감소시켜 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
이하에서는, 전산 시뮬레이션에 의해 추출된 반도체 패키지의 기생 파라미터를 통하여 본 발명을 더욱 상세하게 설명하기로 한다.
도 8a는 제1 및 제2 영역들에 각각 분리된 제1 및 제2 도전 패턴들을 갖는 반도체 패키지의 일부를 나타내는 평면도이며, 도 8b는 병합 패턴을 갖는 반도체 패키지의 일부를 나타내는 평면도이고, 도 8c는 병합 패턴 및 병합 배선을 갖는 반도체 패키지의 일부를 나타내는 평면도이다.
도 8a를 참조하면, 제1 도전 패턴(140a)은 기판(100)의 제1 영역(R1)에 형성되고, 제2 도전 패턴(140b)은 기판(100)의 제2 영역(R2)에 형성된다. 제1 및 제2 도전 패턴들(140a, 140b)은 슬롯들(110, 112)에 의해 분리된 제1 및 제2 영역들(R1, R2)에 각각 형성된다.
다수개의 본딩 패드들(VDD_1, VDD_2, VDD_3, VDD_4, VDD_5, VDD_6, VDD_7, VDD_9)은 기판(100)의 제1 영역(R1)에 우측에서 좌측으로 순차적으로 배치된다. 본딩 패드들(VDD_1, VDD_2, VDD_3, VDD_4, VDD_5, VDD_6, VDD_7, VDD_9)은 제1 도전 패턴(140a)과 전기적으로 연결된다. 또한, 또 다른 본딩 패드(VDD_8)는 기판(100)의 제2 영역(R2)에 배치된다. 본딩 패드(VDD_8)는 제2 도전 패턴(140b)과 전기적으로 연결된다. 여기서, 상기 본딩 패드들이 연결된 제1 및 제2 도전 패턴들(140a, 140b)은 반도체 칩에 파워를 공급하기 위한 파워 배선들이다.
표 1은 전산 시뮬레이션에 의해 추출된 도 8a의 본딩 패드들의 저항 및 인덕턴스를 나타낸다. 여기서, 상기 저항 및 인덕턴스는 기생 파라미터 추출 소프트웨어 툴(Q3D Extractor)을 사용하여 특정 동작 속도(주파수 = 3200Mhz) 하에서 추출된 값들이다.
Figure pat00001
도 8b를 참조하면, 제1 및 제2 도전 패턴들(140a, 140b)은 슬롯들(110, 112)에 의해 분리된 제1 및 제2 영역들(R1, R2)에 각각 형성된다. 본딩 패드들(VDD_1, VDD_2, VDD_3, VDD_4, VDD_5, VDD_6, VDD_7, VDD_9)은 기판(100)의 제1 영역(R1)에 배치되고, 제1 도전 패턴(140a)과 전기적으로 연결된다. 또 다른 본딩 패드(VDD_8)는 기판(100)의 제2 영역(R2)에 배치되고, 제2 도전 패턴(140b)과 전기적으로 연결된다.
병합 패턴(160)은 기판(100)의 제1 영역(R1)으로부터 제2 영역(R2)으로 연장 형성된다. 병합 패턴(160)은 슬롯들(110, 112) 사이에 배치될 수 있다. 병합 패턴(160)은 제1 영역(R1)에 형성된 제1 도전 패턴(140a)과 제2 영역(R2)에 형성된 제2 도전 패턴(140b)을 전기적으로 연결시킨다.
표 2는 전산 시뮬레이션에 의해 추출된 도 8b의 본딩 패드들의 저항 및 인덕턴스를 나타낸다. 여기서, 상기 저항 및 인덕턴스는 기생 파라미터 추출 소프트웨어 툴(Q3D Extractor)을 사용하여 특정 동작 속도(주파수 = 3200Mhz) 하에서 추출된 값들이다.
Figure pat00002
표 1 및 표 2를 참조하면, 병합 패턴(160)을 갖는 반도체 패키지의 본딩 패드들의 저항은 최대 0.126Ω 만큼 감소되었으며, 인덕턴스는 최대 1.642nH 만큼 감소되었음을 알 수 있다.
도 8c를 참조하면, 제1 및 제2 도전 패턴들(140a, 140b)은 슬롯들(110, 112)에 의해 분리된 제1 및 제2 영역들(R1, R2)에 각각 형성된다. 본딩 패드들(VDD_1, VDD_2, VDD_3, VDD_4, VDD_5, VDD_6, VDD_7, VDD_9)은 기판(100)의 제1 영역(R1)에 배치되고, 제1 도전 패턴(140a)과 전기적으로 연결된다. 또 다른 본딩 패드(VDD_8)는 기판(100)의 제2 영역(R2)에 배치되고, 제2 도전 패턴(140b)과 전기적으로 연결된다. 병합 패턴(160)은 기판(100)의 제1 영역(R1)으로부터 제2 영역(R2)으로 연장하고, 제1 영역(R1)에 형성된 제1 도전 패턴(140a)과 제2 영역(R2)에 형성된 제2 도전 패턴(140b)을 전기적으로 연결시킨다.
병합 배선(170)은 병합 패턴(160)과 적어도 하나의 칩 패드(210)를 전기적으로 연결시킨다. 병합 배선(170)에 연결된 칩 패드(210)는 연결 배선(300)에 의해 본딩 패드(VDD_7)와 전기적으로 연결된다.
표 3은 전산 시뮬레이션에 의해 추출된 도 8c의 본딩 패드들의 저항 및 인덕턴스를 나타낸다. 여기서, 상기 저항 및 인덕턴스는 기생 파라미터 추출 소프트웨어 툴(Q3D Extractor)을 사용하여 특정 동작 속도(주파수 = 3200Mhz) 하에서 추출된 값들이다.
Figure pat00003
표 2 및 표 3을 참조하면, 병합 패턴(160) 및 병합 배선(170)을 갖는 반도체 패키지의 본딩 패드들의 저항은 최대 0.206Ω 만큼 감소되었으며, 인덕턴스는 최대 0.525nH 만큼 감소되었음을 알 수 있다. 따라서, 상기 병합 패턴과 상기 병합 배선은 반도체 패키지의 파워 전송 특성과 같은 전기적 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지는 슬롯에 의해 분리된 기판의 제1 및 제2 영역들에 형성된 도전 패턴들을 전기적으로 연결시키는 병합 패턴을 포함한다. 여기서, 상기 도전 패턴들은 파워 배선 또는 그라운드 배선일 수 있다. 또한, 상기 반도체 패키지는 또 다른 파워 배선 또는 그라운드 배선으로 사용되는 다른 도전 패턴을 상기 병합 패턴에 전기적으로 연결시키기 위한 병합 배선을 더 포함할 수 있다. 상기 병합 배선은 반도체 칩의 칩 패드와 상기 병합 배선을 전기적으로 연결시킨다.
따라서, 상기 병합 패턴과 상기 병합 배선은 반도체 패키지의 파워 전송 특성과 같은 전기적 특성을 향상시키고, 반도체 패키지의 설계 최적화를 도모할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110, 112, 114 : 슬롯
110 : 기판 120 : 본딩 패드
140a : 제1 도전 패턴 140b: 제2 도전 패턴
142a, 142b, 152a, 152b : 외부 접속 패드
150a, 150b : 제3 도전 패턴 160, 162 : 병합 패턴
164 : 지지 구조물 170 : 병합 배선
180 : 절연막 200 : 반도체 칩
210 : 칩 패드 220 : 접착 필름
300 : 연결 배선

Claims (17)

  1. 실장될 반도체 칩의 칩 패드들을 노출시키도록 일방향으로 연장하는 적어도 하나의 슬롯이 형성되며, 상기 슬롯에 의해 구분된 제1 및 제2 영역들을 갖는 기판;
    상기 슬롯의 양측부를 따라 배치되며, 상기 칩 패드들로부터 상기 슬롯을 통해 인출되는 연결 배선들과 접속되는 다수개의 본딩 패드들;
    상기 기판의 상기 제1 및 제2 영역들에 각각 형성되며, 적어도 하나의 상기 본딩 패드와 전기적으로 각각 연결되는 제1 및 제2 도전 패턴들;
    상기 제1 영역으로부터 상기 제2 영역으로 연장 형성되며, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결시키는 병합 패턴; 및
    상기 병합 패턴과 적어도 하나의 상기 칩 패드를 전기적으로 연결시키는 병합 배선을 포함하는 반도체 칩의 실장 기판.
  2. 제 1 항에 있어서, 상기 제1 및 제2 도전 패턴들은 상기 반도체 칩에 파워를 공급하기 위한 파워 배선 또는 상기 반도체 칩을 접지시키기 위한 그라운드 배선으로 사용되는 것을 특징으로 하는 반도체 칩의 실장 기판.
  3. 제 2 항에 있어서, 외부 단자와 전기적으로 연결되며 상기 제1 및 제2 도전 패턴들과 전기적으로 각각 연결되는 외부 접속 패드들을 더 포함하는 것을 특징으로 하는 반도체 칩의 실장 기판.
  4. 제 2 항에 있어서, 상기 반도체 칩에 전기적 신호를 입출력하기 위한 신호 배선으로 사용되는 제3 도전 패턴을 더 포함하는 것을 특징으로 하는 반도체 칩의 실장 기판.
  5. 제 4 항에 있어서, 상기 제1 및 제2 도전 패턴들은 상기 제3 도전 패턴의 폭보다 더 큰 폭을 갖는 것을 특징으로 하는 반도체 칩의 실장 기판.
  6. 제 1 항에 있어서, 상기 병합 배선에 연결된 상기 칩 패드는 상기 연결 배선에 의해 상기 본딩 패드와 전기적으로 연결되고, 상기 본딩 패드는 파워 배선 또는 그라운드 배선으로 사용되는 또 다른 도전 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 칩의 실장 기판.
  7. 제 1 항에 있어서, 상기 기판에는 복수개의 상기 슬롯들이 형성되고, 상기 병합 패턴은 상기 슬롯들 사이에 배치되는 것을 특징으로 하는 반도체 칩의 실장 기판.
  8. 제 1 항에 있어서, 상기 기판에는 하나의 상기 슬롯이 형성되고, 상기 병합 패턴은 상기 슬롯을 가로질러 배치되는 것을 특징으로 하는 반도체 칩의 실장 기판.
  9. 제 8 항에 있어서, 상기 슬롯을 가로질러 형성되며, 상기 병합 패턴을 지지하기 위한 지지 구조물을 더 포함하는 것을 특징으로 하는 반도체 칩의 실장 기판.
  10. 일방향으로 연장하는 적어도 하나의 슬롯이 형성되며, 상기 슬롯에 의해 구분된 제1 및 제2 영역들을 갖는 기판;
    다수개의 칩 패드들을 구비하며, 상기 칩 패드들이 상기 슬롯을 통하여 노출되도록 상기 기판 상에 배치되는 반도체 칩;
    상기 기판의 상기 슬롯의 양측부를 따라 배치되는 다수개의 본딩 패드들;
    상기 칩 패드들로부터 상기 슬롯을 통해 인출되어 상기 본딩 패드들에 접속되는 다수개의 연결 배선들;
    상기 기판의 상기 제1 및 제2 영역들에 각각 형성되며, 적어도 하나의 상기 본딩 패드와 전기적으로 각각 연결되는 제1 및 제2 도전 패턴들;
    상기 기판의 상기 제1 영역으로부터 상기 제2 영역으로 연장 형성되며, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결시키는 병합 패턴; 및
    상기 병합 패턴과 적어도 하나의 상기 칩 패드를 전기적으로 연결시키는 병합 배선을 포함하는 반도체 패키지.
  11. 제 10 항에 있어서, 상기 제1 및 제2 도전 패턴들은 상기 반도체 칩에 파워를 공급하기 위한 파워 배선 또는 상기 반도체 칩을 접지시키기 위한 그라운드 배선으로 사용되는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 반도체 칩에 전기적 신호를 입출력하기 위한 신호 배선으로 사용되는 제3 도전 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 제1 및 제2 도전 패턴들은 상기 제3 도전 패턴의 폭보다 더 큰 폭을 갖는 것을 특징으로 하는 반도체 패키지.
  14. 제 10 항에 있어서, 상기 병합 배선에 연결된 상기 칩 패드는 상기 연결 배선에 의해 상기 본딩 패드와 전기적으로 연결되고, 상기 본딩 패드는 파워 배선 또는 그라운드 배선으로 사용되는 또 다른 도전 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  15. 제 10 항에 있어서, 상기 기판에는 복수개의 상기 슬롯들이 형성되고, 상기 병합 패턴은 상기 슬롯들 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  16. 제 10 항에 있어서, 상기 기판에는 하나의 상기 슬롯이 형성되고, 상기 병합 패턴은 상기 슬롯을 가로질러 배치되는 것을 특징으로 하는 반도체 패키지.
  17. 제 16 항에 있어서, 상기 슬롯을 가로질러 형성되며, 상기 병합 패턴을 지지하기 위한 지지 구조물을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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