KR20060093064A - 반도체 장치 패키지, 그 제조 방법, 및 반도체 장치 - Google Patents

반도체 장치 패키지, 그 제조 방법, 및 반도체 장치 Download PDF

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KR20060093064A
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plane
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히로시 미야가와
미츠히로 오타기리
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 그 속도를 높일 수 있는 반도체 장치 패키지를 제공한다. 반도체 장치 패키지는 접지면과 전원면 중 적어도 하나를 가지는 기판과, 기판의 개구부의 내벽면에 형성되고, 대응하는 면에 전기적으로 접속되는 적어도 하나의 접속 도체부와, 개구부 에지 근방에서 기판의 전면층 부분에 형성되고, 대응하는 접속 도체부에 접속되는 적어도 하나의 본딩 패턴과, 기판의 전면층 측에 형성되고, 기판에 형성된 쓰루홀 도체부를 통해 각각 상기 대응하는 면에 전기적으로 접속되는 제 2 외부 접속부를 포함한다.
반도체 장치 패키지, 반도체 장치, 접속 도체부, 전원면, 접지면, 외부 접속부, 본딩 패턴

Description

반도체 장치 패키지, 그 제조 방법, 및 반도체 장치{SEMICONDUCTOR DEVICE PACKAGE, METHOD OF MANUFACTURING THE SAME, AND SEMICONDUCTOR DEVICE}
도 1은 제 1 실시예에 따른 반도체 장치를 설명하는 예시적인 단면도.
도 2는 제 1 실시예에 따른 반도체 장치 패키지를 설명하는 부분 절결 사시도.
도 3a는 제 1 실시예에 따른 반도체 장치 패키지의 제조 공정에서의 다층 기판을 설명하는 선 A-A'에 따른 예시적인 단면도.
도 3b는 도 3a의 다층 기판을 설명하는 부분 평면도.
도 4a는 제 1 실시예에 따른 반도체 장치 패키지의 제조 공정에서 관통 홀이 기판에 형성된 상태를 설명하는, 선 B-B'에 따른 예시적인 단면도.
도 4b는 도 4a의 상태를 설명하는 부분 평면도.
도 5a는 제 1 실시예에 따른 반도체 장치 패키지의 제조 공정에서 도금이 기판의 쓰루홀에 도포된 상태를 설명하는, 선 C-C'에 따른 예시적인 단면도.
도 5b는 도 5a의 상태를 설명하는 부분 평면도.
도 6a는 제 1 실시예에 따른 반도체 장치 패키지의 제조 공정에서 배선 패턴 등이 에칭에 의해 형성된 상태를 설명하는, 선 D-D'에 따른 예시적인 단면도.
도 6b는 도 6a의 상태를 설명하는 부분 평면도.
도 7a는 제 1 실시예에 따른 반도체 장치 패키지의 제조 공정에서 개구부가 형성된 상태를 설명하는, 선 E-E' 에 따른 예시적인 단면도.
도 7b는 도 7a의 상태를 설명하는 부분 평면도.
도 8a는 제 1 실시예에 따른 반도체 장치 패키지 제조 공정에서 솔더 레지스트 막이 형성된 상태를 설명하는 선 F-F'에 따른 예시적인 단면도.
도 8b는 도 8b의 상태를 설명하는 부분 평면도.
도 9a는 제 1 실시예에 따른 반도체 장치 패키지의 제조 공정에서 접속 도체부 등에 부식방지 도금막이 형성된 상태를 설명하는, 선 G-G'에 따른 예시적인 단면도.
도 9b는 도 9a의 상태를 설명한 전체 평면도.
도 10은 제 2 실시예에 따른 반도체 장치 패키지를 설명하는 선 H-H'에 따른 부분 절결 사시도.
도 11a는 제 2 실시예에 따른 반도체 장치 패키지의 제조 공정에서 다층기판을 설명하는, 선 H-H'에 따른 예시적인 단면도.
도 11b는 도 11a의 다층기판을 설명하는 부분 평면도.
도 12a는 제 2 실시예에 따른 반도체 장치 패키지의 제조 공정에서 개구부가 기판에서 형성된 상태를 설명하는, 선 I-I'에 따른 예시적인 단면도.
도 12b는 도 12a의 상태를 설명하는 부분 평면도.
도 13a는 제 2 실시예에 따른 반도체 장치 패키지의 제조 공정에서 배선 패턴 등이 에칭에 의해 형성된 상태를 설명하는, 선 J-J'에 따른 예시적인 단면도.
도 13b는 도 13a의 상태를 설명하는 부분 평면도.
도 14a는 제 2 실시예에 따른 반도체 장치 패키지의 제조 공정에서 솔더 레지스트 막이 형성된 상태를 설명하는, 선 K-K'에 따른 예시적인 단면도.
도 14b는 도 14a의 상태를 설명하는 부분 평면도.
도 15a는 제 2 실시예에 따른 반도체 장치 패키지의 제조 공정에서 부식방지 도금막이 접속 도체부 등에 형성된 상태를 설명하는, 선 L-L'에 따른 예시적인 단면도.
도 15b는 도 15a의 상태를 설명하는 전체 평면도.
도 16은 제 3 실시예에 따른 반도체 장치를 설명하는 예시적인 단면도.
도 17은 제 3 실시예에 따른 반도체 장치 패키지를 설명하는 부분 절결 사시도.
도 18은 제 4 실시예에 따른 반도체 장치를 설명하는 예시적인 단면도.
도 19는 제 4 실시예에 따른 반도체 장치 패키지를 설명하는 부분 절결 사시도.
도 20은 제 5 실시예에 따른 반도체 장치를 설명하는 예시적인 단면도.
도 21은 제 5 실시예에 따른 반도체 장치 패키지를 설명하는 부분 절결 사시도.
※ 도면의 주요부분에 대한 부호의 설명 ※
10…반도체 장치 패키지 12…반도체 칩
14…반도체 장치 16…기판
17…배선 패턴 19…단자부
21…개구부 22…접지면
23…전원면 25…접속 도체부
26…본딩 패턴 18…제 1 외부 접속부
28…제 2 외부 접속부 27…쓰루홀 도체부
30…솔더 레지스트 막 35…밀봉 수지
37…제 1 쓰루홀 38…제 2 쓰루홀
32…범프
본 발명은 반도체 장치 패키지, 그 제조 방법, 및 반도체 장치에 관한 것이다.
일본국 공개특허 제1998-92972호 공보는 소위 BOC(BOARD-ON-CHIP)에 대한 패키지를 개시한다. 이 BOC 패키지에는 주로 메모리용으로 사용되는 반도체 칩이 탑재된다. 상기 공보에서는, 소정의 배선 패턴과, 그 배선 패턴을 외부적으로 접속하기 위한 외부 접속부가 인쇄 회로 기판의 전면(front surface)층 측에 형성된다. 개구부는 기판의 중심부에 형성되고, 기판의 후면(back surface) 측에 탑재되는 반도체 칩의 단자부는 개구부에 대향하며, 배선은 개구부를 통하여 전면층 측에 단자부와 배선 패턴을 전기적으로 접속한다.
최근, 반도체 장치의 속도 향상을 위한 요구가 있다. 접지면(ground plane)과 전원면(power plane)과 같은 내부층이 메모리 패키지에서도 요구된다.
본 발명의 목적은 반도체 장치의 속도를 향상시킬 수 있는 반도체 장치 패키지, 그 제조 공정과 반도체 장치를 제공하는 것이다.
일부 구현예에서, 본 발명의 반도체 장치 패키지는 접지면과 전원면의 적어도 하나를 포함하는 기판과, 기판의 전면 측에 형성되는 배선 패턴과, 기판의 전면 측에 형성되는 배선 패턴을 외부적으로 접속하는 제 1 외부 접속부와, 기판에 형성되는 개구부와, 개구부의 내벽에 형성되고, 접지면과 전원면 중 적어도 하나의 대응하는 하나에 전기적으로 접속하는 적어도 하나의 접속 도체부와, 기판의 전면 측에 형성되고, 대응하는 접속 도체부에 접속되는 적어도 하나의 본딩 패턴과, 기판의 전면 측에 형성되고, 기판에 형성된 쓰루홀(through-hole) 도체부를 통하여 접지면과 전원면 중 적어도 하나의 대응하는 하나에 전기적으로 접속되는 제 2 외부 접속부를 포함한다.
본 발명의 반도체 장치 패키지는 개구부의 내벽에 형성되는 오목 그루브(groove)를 더 포함하며, 접속 도체부는 오목 그루브의 벽면상에 형성된다.
본 발명의 반도체 장치 패키지는 제 1 외부 접속부와 제 2 외부 접속부에 형성되는 범프를 더 포함한다.
본 발명의 반도체 장치 패키지에서, 접지면과 전원면 중 적어도 하나는 기판 의 내부층에 형성된다
본 발명의 반도체 장치 패키지에서, 접지면과 전원면 중 하나는 기판의 후면측에 형성된다.
본 발명의 반도체 장치 패키지는 개구부의 내벽에 형성되는 오목 그루브를 더 포함하며, 접속 도체부는 오목 그루브가 형성되지 않는 개구부의 내벽에 형성된다.
본 발명의 반도체 장치 패키지에서, 적어도 하나의 접속 도체부는 접지면과 전원면 중 적어도 하나에 대응하는 하나와 전기적으로 접속되는 복수의 접속 도체부를 포함한다.
일부 구현예에서, 반도체 장치 패키지를 포함하는 본 발명의 반도체 장치는, 기판의 후면측에 탑재되고 개구부와 대향하는 제 1 단자부와 제 2 단자부를 갖는 반도체 칩과, 배선 패턴과 제 1 단자부를 개구부를 통하여 전기적으로 접속하기 위한 제 1 배선과, 본딩 패턴과 제 2 단자부를 개구부를 통하여 전기적으로 접속하기 위한 제 2 배선을 포함한다.
본 발명의 반도체 장치에서, 반도체 칩, 제 1 배선, 및 제 2 배선은 밀봉 수지로 밀봉된다.
일부 구현예에서, 본 발명의 반도체 장치 패키지를 제조하는 방법은 접지면과 전원면 중 적어도 하나를 가지며 또한 그것의 전면 측에 도체층을 갖는 기판을 형성하는 단계와, 형성되는 개구부의 개구 에지에 대응하는 기판의 위치에 제 1 쓰루홀을 형성하여 그 내벽에 상기 접지면과 전원면 중 적어도 하나가 단부면이 노출 되게 하는 단계와, 개구부가 형성되는 부분 이외의 기판의 일부에 제 2 쓰루홀을 형성하여 그 내벽에 접지면과 전원면 중 적어도 하나의 단부면이 노출되게 하는 단계와, 기판 전체에 도금막을 형성하여, 접지면과 전원면 중 적어도 하나의 단부면에 각각 전기적으로 접속되는 도체부로 작용하는 도금막을 제 1 쓰루홀과 제 2 쓰루홀의 내벽에 형성하는 단계와, 배선 패턴과, 배선 패턴을 외부적으로 접속하는 제 1 외부 접속부와, 제 2 쓰루홀의 내벽에 형성되는 도체부에 접속되는 제 2 외부 접속부와, 제 1 쓰루홀의 내벽에 형성되는 도체부에 접속된 본딩 패턴을 형성하기 위해 기판의 도체층 및 도금층에 에칭을 실시하는 단계와, 그 윤곽선이 제 1 쓰루홀과 교차하도록 개구부를 기판에 형성하는 단계를 포함한다.
본 발명의 반도체 장치 패키지를 제조하는 방법에서, 제 1 쓰루홀과 제 2 쓰루홀은 동일한 공정으로 형성된다.
본 발명의 반도체 장치 패키지를 제조하는 방법은 제 1 외부 접속부와 제 2의 외부 접속부에 범프를 형성하는 단계를 더 포함한다.
본 발명의 반도체 장치 패키지를 제조하는 방법에서, 접지면과 전원면 중 적어도 하나는 기판의 내부층에 형성된다.
본 발명의 반도체 장치 패키지를 제조하는 방법에서, 접지면과 전원면 중 하나는 기판의 후면 측에 형성된다.
몇몇 구현예에서, 본 발명의 반도체 장치 패키지를 제조하는 방법은, 접지면과 전원면 중 적어도 하나를 갖고 또한 그것의 전면 측에 도체층을 갖는 기판을 형성하는 단계와, 기판에 개구부를 형성하여 그 내벽에 접지면과 전원면 중 적어도 하나의 단부면이 노출되게 하는 단계와, 개구부가 형성되는 부분 이외의 기판의 일부에 쓰루홀을 형성하여 그 내벽에 접지면과 전원면 중 적어도 하나의 단부면이 노출되게 하는 단계와, 기판 전체에 도금막을 형성하여 접지면과 전원면 중 적어도 하나의 단부면에 각각 전기적으로 접속되는 도체부로 작용하는 도금막을 쓰루홀 및 개구부의 내벽에 형성하는 단계와, 배선 패턴과, 배선 패턴을 외부적으로 접속하는 제 1 외부 접속부와, 쓰루홀의 내벽에 형성되는 도체부에 접속되는 제 2 외부 접속부와, 개구부의 내벽에 형성되는 도체부에 접속되는 본딩 패턴을 형성하기 위해 기판의 도체층 및 도금층에 에칭을 실시하는 단계를 포함한다.
본 발명의 반도체 장치 패키지를 제조하는 방법은 도체부를 서로 분리되는 복수의 도체부로 분할하기 위하여 개구부의 내벽에 형성되는 도체부의 일부를 제거하는 단계를 더 포함한다.
본 발명의 반도체 장치 패키지를 제조하는 방법은 제 1 외부 접속부와 제 2 외부 접속부에 범프를 형성하는 단계를 더 포함한다.
본 발명의 반도체 장치 패키지를 제조하는 방법에서, 접지면과 전원면 중 적어도 하나는 기판의 내부층에 형성된다.
본 발명의 반도체 장치 패키지를 제조하는 방법에서, 접지면과 전원면 중 하나는 기판 후면 측에 형성된다.
본 발명의 반도체 장치 패키지를 제조하는 방법은 개구부의 내벽에 오목 그루브를 형성하는 단계를 더 포함한다.
이하, 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 9b를 참조하여, 본 발명의 제 1 실시예를 설명한다.
도 1은 반도체 장치(14)를 설명하는 개략적인 예시 단면도이며, 반도체 칩(12)이 BOC용 반도체 장치 패키지(10)에 탑재되어 있다. 도 2는 패키지(10)의 부분 절결 사시도이다.
반도체 장치 패키지(10)는 다음의 부분에서 관련된 반도체 장치 패키지와 동일하다. 배선 패턴(17)과 이 배선 패턴(17)을 외부적으로 접속하기 위한 제 1 외부 접속부(18)가 인쇄 회로 기판(16)의 전면층 측에 형성되고, 개구부(21)가 기판(16)의 중심부에 형성되고, 기판(16)의 배면측에 탑재되는 반도체 칩(12)의 단자부(19)가 개구부(21)를 대향하고, 배선(20)이 전면층 측의 배선 패선(17)과 단자부(19)를 개구부(21)를 통하여 전기적으로 접속한다.
또한, 개구부(21)는 기판(16)의 중심부 이외 부분, 예를 들어, 기판(16)의 둘레 에지부(도시되지 않음)에 형성될 수 있다. 이하, 개구부(21)가 기판(16)의 중심부에 설치되는 경우를 일 예로 설명한다.
본 실시예에 따른 패키지(10)는 기판(16)의 내부층에 형성되는 접지면(22)과 전원면(23) 중 적어도 하나와, 기판(16)의 개구부(21)의 내벽면에 형성되고 대응하는 면(22, 23)에 각각 전기적으로 접속되는 복수의 접속 도체부(25)와, 개구부(21)의 에지 근방에서 기판(16)의 전면층 부분에 형성되고 대응하는 접속 도체부(25)에 각각 접속되는 복수의 본딩 패턴(26)과, 기판(16) 전면층 측에 형성되고 기판(16)에 형성된 쓰루홀 도체부(27)를 통하여 대응하는 면(22, 23)에 각각 전기적으로 접속되는 제 2 외부 접속부(28)를 포함한다.
또한, 참조 부호 30은 솔더 레지스트 막(solder resist film)을 지시한다.
또한, 니켈(Ni)/금(Au) 막과 같은 부식방지 도금막이 배선 패턴(17), 접속 도체부(25) 등의 외부적으로 노출되는 부위에 형성될 수 있다.
도 1 및 도 2에 도시된 예에서는, 접지면(22)과 전원면(23) 모두가 기판(16)의 내부층에 형성될지라도, 접지면(22)과 전원면(23) 중 하나가 그곳에 형성될 수 있다. 또한, 반도체 장치(14)의 일부가 단면적으로 도시된 도 1에서, 접지면(22)은 접속 도체부(25)와 전기적으로 접속되고, 접지면(22)은 쓰루홀 도체부(27)를 통하여 제 2 외부 접속부(28)에 접속된다. 또한, 전원면(23)은 개구부(21) 내벽면의 다른 부위에 형성되는 접속 도체부(25)에 전기적으로 접속되고(도 2 참조), 다른 부위에 형성되는 쓰루홀 도체부(27)를 통하여 다른 부위에 형성되는 제 2 외부 접속부와 접속된다. 또한, 제 2 외부 접속부(28)는 도 2에서 도시되지 않았다.
솔더 볼과 같은 범프(32)가 제 1 외부 접속부(18)와 제 2 외부 접속부(28)에 부착된다.
또한, 개구부(21)의 내벽면에 형성되는 접속 도체부(25)는 단면이 반원형인 오목 그루브의 벽면에 형성되고, 오목 그루브는 개구부(21)의 내벽면에 형성된다(도 2 참조).
또한, 반도체 칩(12)은 반도체 장치 패키지(10)의 기판(16)의 후면 측에 탑재된다. 배선(20)은 기판(16)의 개구부(21)에 대향하는, 반도체 칩(12)의 단자부(19)의 일부와 기판(16)의 전면층 측에 형성되는 배선 패턴(17)의 본딩 영역(17a) 사이와, 반도체 칩(12)의 단자부(19)의 일부와 대응 본딩 패턴(26) 사이를 전기적 으로 접속하여 반도체 장치(14)를 구성한다.
또한, 반도체 칩(12)과 배선(20)은 밀봉 수지(35)로 밀봉된다.
다음으로, 패키지(10)를 제조하는 방법을 도 3b 내지 도 9b를 참조하여 설명한다.
도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a는 단면도이며, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 평면도이다(부분 또는 전체).
우선, 도 3a 및 도 3b에서 도시된 바와 같이, 내부층에 특정 패턴의 접지면(22)과 전원면(23)중 적어도 하나를 갖고, 또한 적어도 전면층 측에 형성되는 동박(copper foil) 등으로 이루어진 도체층(36)을 갖는 다층 수지 기판(16)이 형성 또는 준비된다. 도 3a 및 도 3b에 도시된 다층 기판(16)은 다층 인쇄 회로 기판을 형성하는 일반적인 방법에 의해 제조될 수 있다.
이어서, 도 4a 및 도 4b에 도시된 바와 같이, 형성될 개구부(21)의 개구 에지에 대응하는 기판(16) 위치에 복수의 제 1 쓰루홀(37)이 형성된다. 대응하는 면(도 4a에서 접지면(22))의 단부면은 제 1 쓰루홀(37)의 내벽에 노출된다. 또한, 전원면(23)의 단부면은 기판(16)의 다른 부위에 형성되는 제 1 쓰루홀(37)의 내벽에 노출된다.
또한, 제 2 쓰루홀(38)(도 1 참조)은 기판(16)의 개구부(21)가 되는 부분 이외의 다른 부위에 형성된다. 대응하는 면의 단부면은 제 2 쓰루홀(38)의 내벽에 노출된다. 제 1 쓰루홀(37)과 제 2 쓰루홀(38)의 형성은 적절한 사이즈의 드릴을 사용하여 동일 공정에서 실시될 수 있다.
다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 무전해 구리 도금을 전체 기판(16)상에 (제 1 쓰루홀(37), 제 2 쓰루홀(38)의 내벽, 및 도체층(31) 상에) 실시하고, 그 위에 전해 구리 도금을 실시하여, 제 1 및 제 2 쓰루홀(37 및 38)의 내벽과 도체층(36) 상에 도금막(40)을 형성한다. 제 1 및 제 2 쓰루홀(37 및 38)의 내벽 상의 도금막(40)은 도체부(25 및 27)로서 작용한다(도 1 참조). 그 다음, 도체부(25, 27)는 쓰루홀의 내벽에 노출된 대응하는 면(22, 23)의 단부면에 각각 전기적으로 접속된다.
도 6a 및 6b에 도시된 바와 같이, 에칭은 포토리소그래피 공정에서 기판(16)의 도체층(36) 및 도금막(40) 상에 실시된다. 그리하여, 배선 패턴(17)과, 제 1 외부 접속부(18)와, 제 2 쓰루홀(38)의 내벽 상에 형성되는 도체부(27)에 접속되는 제 2 외부 접속부(28)와, 제 1 쓰루홀(37)의 내벽 상에 형성되는 도체부(25)에 접속되는 본딩 패턴(26)이 형성되며, 이것들 전체가 도 1 및 도 2에 도시된다.
이어서, 도 7a 및 도 7b에 도시된 바와 같이, 개구부(21)가 그것의 윤곽선이 제 1 쓰루홀을 교차하도록 기판(16)에 형성되어 패키지(10)가 제조된다. 개구부(21)는 라우터 등과 같은 절단 공구를 이용하여 기판(16)을 절단하여 형성할 수 있다. 택일적으로, 개구부(21)는 가압 펀칭으로 형성할 수 있다. 결과적으로, 도체부(25)는 양분된 쓰루홀(37)의 내벽 상에 형성된다(오목 그루브의 단면은 반원 형상이다).
그 후, 도 8a 및 도 8b에 도시된 바와 같이, 기판(16)의 전면층 부분의 필요 부위에 솔더 레지스트 막(30)을 코팅한다.
또한, 도 9a 및 도 9b에 도시된 바와 같이, 니켈 도금막(391)과, 금 도금막(392) 등과 같은 부식 방지 도금막(39)을 외부에 노출되는 도체부(25, 27)와, 배선 패턴(17)과, 제 1 및 제 2 외부 접속부(18 및 28) 위에 형성한다.
또한, 솔더 볼 등과 같은 범프(32)는 제 1 및 제 2 외부 접속부(18 및 28) 위에 형성한다.
도 10 내지 도 15b를 주로 참조하여, 본 발명의 제 2 실시예를 설명한다.
도 10은 패키지(10)의 제 2 실시예를 설명하는 부분 절결 사시도이다. 제 1 실시예와 동일한 부재에는 동일한 참조 부호를 부여한다.
또한, 제 2 실시예에 따른 패키지(10)는 기판(16)의 내부층에 형성되는 접지면(22)과 전원면(23) 중 적어도 하나와, 기판(16)의 개구부(21)의 내벽면에 형성되고 대응하는 면(22, 23)에 전기적으로 각각 접속되는 복수의 접속 도체부(25)와, 개구부(21)의 에지 근방에서 기판(16)의 전면층 부분 위에 형성되고 접속 도체부(25)에 접속되는 본딩 패턴(26)과, 기판(16)의 전면층 측에 형성되고 기판(16)에 형성된 쓰루홀 도체부(27)(도 10에 도시되지 않음)를 통하여 대응하는 면(22, 23)에 각각 전기적으로 접속되는 제 2 외부 접속부를 포함한다.
제 1 실시예에서는, 제 1 쓰루홀(37)을 개구부(21)의 개구 에지에 대응하는 기판(16)의 위치에 특정 배열로 형성한 후, 도체부(25)를 도금에 의해 형성하고, 개구부(21)를 형성한다. 그러나, 제 2 실시예에서는, 개구부(21)를 제 1 쓰루홀(37)이 형성되지 않는 기판(16)에 직접 형성한다. 그 다음, 도체부를 이 개구부(21)의 전체벽면상에 도금에 의해 형성한다. 이어서, 개구부(21)의 내벽의 불필요 한 부분을 절단 공정 등에 의해 제거하여(오목 그루브(41)가 도 10에 도시된 바와 같이 형성된다), 서로 분리되는 복수의 도체부(25)가 필요한 부위에 남는다.
제 2 실시예에 따른 패키지(10)의 제조 공정을 도 11a 내지 도 15b를 참조하여 설명한다.
도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a는 단면도이며, 도 11b, 도 12b, 도 13b, 도 14b, 및 도 15b는 평면도이다(부분 또는 전체).
우선, 도 11a 및 도 11b에 도시된 바와 같이, 그 내부층에 특정 패턴의 접지면(22)과 특정 패턴의 전원면(23) 중 적어도 하나를 갖고, 또한 적어도 그 전면층 측에 형성되는 동박 등으로 이루어진 도체층(36)을 갖는 다층 수지 기판 (16)을 형성 또는 준비한다. 도 11a 및 도 11b에 도시된 다층 기판은 다층 인쇄 회로 기판을 형성하는 일반적인 방법에 의해 제조할 수 있다.
이어서, 도 12a 및 도 12b에 도시된 바와 같이, 개구부(21)는 기판(16)의 중심부에 형성된다. 대응하는 면(도 12a에서 접지면 (22))의 단부면은 개구부(21)의 내벽에 노출된다. 또한, 전원면(23)의 단부면은 다른 부위에서 개구부(21)의 내벽에 노출된다. 개구부(21)는 라우터 등과 같은 절단 공구를 사용하는 절단 공정, 또는 가압 펀칭 공정에 의해 형성할 수 있다.
또한, 제 2 쓰루홀(38)(도 1 참조)은 기판(16)의 개구부가 되는 부분 이외의 부위에 형성된다. 대응하는 면의 단부면은 제 2 쓰루홀(38)의 내벽에 노출된다. 제 2 쓰루홀(38)의 형성은 적절한 사이즈의 드릴을 사용하여 실시될 수 있다.
그 후, 무전해 구리 도금을 전체 기판(16) 상에(개구부(21)의 내벽, 제 2 쓰 루홀 (38)의 내벽, 및 도체층(36) 상에) 실시한 후, 그 위에 전해 구리 도금을 실시하여 개구부(21)의 내벽, 제 2 쓰루홀(38)의 내벽, 및 도체층(36) 상에 도금막(40)을 형성한다. 개구부(21)의 내벽 및 제 2 쓰루홀(38)의 내벽 상의 도금막(40)은 도체부(25 및 27)로서 작용한다(도 1 참조). 그 다음, 도체부(25, 27)는 개구부(21)의 내벽과 제 2 쓰루홀의 내벽에 노출되는 대응하는 면(22, 23)의 단부면에 각각 전기적으로 접속된다.
그 후, 도 13a 및 도 13b에서 나타낸 바와 같이, 에칭은 포토리소그래피 공정에서 기판(16)의 도체층(36) 및 도금막(40)에 실시된다. 그리하여, 배선 패턴(17)과, 제 1 외부 접속부(18)와, 제 2 쓰루홀(38)의 내벽에 형성되는 도체부(27)에 접속되는 제 2 외부 접속부(28)와, 개구부(21)의 내벽에 형성되는 도체부(25)에 접속되는 본딩 패턴(26)이 형성되고, 그 모두는 도 1 및 도 10에 도시된다.
이어서, 도 10, 도 14a, 및 도 14b에 도시된 바와 같이, 개구부(21)의 내벽의 특정 부분을 라우터 등과 같은 절단 공구에 의해 절단하여(오목 그루부(41)가 형성된다), 개구부(21)의 내벽에 형성되는 도체부를 서로 분리되는 복수의 도체부(25)로 분할한다.
또한, 도 14a 및 도 14b에 도시된 바와 같이, 기판(16) 전면측의 필요한 부위에는 솔더 레지스트 막(30)을 코팅한다.
또한, 도 15a 및 도 15b에 도시된 바와 같이, 니켈 도금막(391)과 금 도금막(392) 등과 같은 부식 방지 도금막(39)을 외부적으로 노출되는 도체부(25, 27)와, 배선 패턴(17)과, 제 1 및 제 2 외부 접속부(18 및 28) 위에 형성한다.
또한, 솔더 볼 등과 같은 범프(32)는 제 1 및 제 2 외부 접속부 (18 및 28)에 형성한다.
그리하여, 패키지(10)를 제조할 수 있다.
도 16은 본 발명의 제 3 실시예에 따른 반도체 장치(14)를 설명하는 개략적 예시 단면도이다. 도 17은 본 발명의 제 3 실시예에 따른 반도체 장치 패키지(10)의 부분 절결 사시도이다. 제 1 실시예와 동일한 부재에는 동일 참조 부호를 부여한다.
제 3 실시예에 따른 패키지(10)는, 도 16에 나타낸 바와 같이, 접지면(22)이 기판(16)의 후면에 설치된다. 개구부(21)의 내벽면에 형성되는 접속 도체부(25)는 접지면(22)에 전기적으로 접속된다. 또한, 제 2 외부 접속부(28)는 쓰루홀 도체부(27)를 통하여 접지면(22)과 전기적으로 접속된다.
도 16 및 도 17에서, 전원면(23)은 기판(16)의 내부층에 형성한다. 도시되지 않았으나, 전원면(23)은 개구부(21)의 내벽면의 다른 부위에 형성되는 접속 도체부(25)와 전기적으로 접속되고, 또한 다른 부위에 형성되는 제 2 외부 접속부(28)와 전기적으로 접속된다.
접지면(22) 대신에, 전원면(23)이 기판(16)의 후면에 형성될 수도 있다. 이 경우, 접지면(22)은 기판(16)의 내부층에 형성될 수도 있다.
제 3 실시예에 따른 패키지(10)를 제조하는 방법은 도 3a 내지 도 9b에 도시된 바와 같은 제 1 실시예에 따른 방법과 유사하다. 여기서, 전면층 측과 후면층 측에 형성되는 도체층(36)을 적어도 갖는 다층 수지 기판(16)이 형성 또는 준비된 다. 다층 수지 기판은 내부층으로써 접지면(22)과 전원면(23)을 포함할 수 있다. 또한, 다층 수지 기판(16)은 배선층을 포함할 수 있다.
이런 경우, 도 6a 및 도 6b에서, 에칭은 포토리소그래피 공정에서 기판(16)의 전면층 측에 형성되는 도체층(36)과 도금막(40)에만 실시된다. 기판(16)의 후면 측에 형성되는 도체층(36) 및 도금막(40)은 접지면(22) 또는 전원면(23)으로서 남는다. 그리하여, 제 3 실시예에 따른 패키지(10)를 얻을 수 있다.
도 18은 본 발명의 제 4 실시예에 따른 반도체 장치(14)를 설명하는 개략적인 예시 단면도이다. 도 19는 본 발명의 제 4 실시예에 따른 반도체 장치 패키지(10)의 부분 절결 사시도이다. 제 1 실시예와 동일한 부재에는 동일 참조 부호를로 부여한다.
제 4 실시예에 따른 패키지(10)에서, 접지면(22)은 도 18에 나타낸 바와 같이 기판(16)의 후면에 형성된다. 개구부(21)의 내벽면에 형성되는 접속 도체부(25)는 접지면(22)에 전기적으로 접속된다. 또한, 제 2 외부 접속부(28)는 쓰루홀 도체부(27)를 통하여 접지면(22)에 전기적으로 접속된다.
도 18 및 도 19에서는, 전원면(23)이나 배선층 어느 것도 기판(16)의 내부층에 형성되지 않는다. 기판(16)에는 배선 패턴(17)을 갖는 층과 접지면(22)용 층이 전면층 측과 후면층 측에 각각 형성된다.
접지면(22) 대신에, 전원면(23)이 기판(16)의 후면에 설치될 수 있다. 이 경우, 기판(16)에는 배선 패턴(17)을 갖는 층과 전원면(23)용 층이 전면층 측과 후면층 측에 각각 형성된다.
제 4 실시예에 따른 패키지(10)를 제조하는 방법은 도 3a 내지 도 9b에 도시된 바와 같은 제 1 실시예를 따는 방법과 유사하다. 여기서, 전면층 측과 후면층 측에 형성되는 도체층(36)을 갖는 수지 기판(16)이 형성되거나 준비된다.
이 경우, 도 6a 및 도 6b에서, 에칭은 포토리소그래피 공정에서 기판(16)의 전면층 측에 형성되는 도체층(36) 및 도금막(40)에만 실시된다. 기판(16) 후면층 측에 형성되는 도체층(36) 및 도금막(40)은 접지면(22)이나 전원면(23)으로써 남는다.
도 20은 본 발명의 제 5 실시예에 따른 반도체 장치(14)를 설명하는 개략적인 예시 단면도이다. 도 21은 본 발명의 제 5 실시예에 따른 반도체 장치 패키지(10)의 부분 절결 사시도이다. 제 1 실시예와 동일한 부재에는 동일 참조 부호를 부여한다.
제 5 실시예에 따른 패키지(10)에서, 도 20에 나타낸 바와 같이, 접지면(22)은 기판(16)의 후면에 형성된다. 개구부(21)의 내벽면에 형성되는 접속 도체부(25)는 접지면(22)에 전기적으로 접속된다. 또한, 제 2 외부 접속부(28)는 쓰루홀 도체부(27)를 통하여 접지면(22)에 전기적으로 접속된다. 이 경우, 접속 도체부(25)는 복수의 도체부(25)로 분할되지 않는다(오목 그루부(41)가 형성되지 않는다).
도 20 및 도 21에서, 전원면(23)이나, 배선층 어느 것도 기판(16)의 내부층에 형성되지 않는다. 기판(16)에는 배선 배턴을 갖는 층과 접지면(22)용 층이 전면층 측과 후면층 측에 각각 형성된다.
접지면(22) 대신에, 전원면(23) 기판의 후면에 형성될 수도 있다. 이 경우, 기판(16)에는 배선 패턴을 갖는 층과 전원면(23)용 층이 전면층 측과 후면층 측에 각각 형성된다.
제 5 실시예에 따른 패키지(10)를 제조하는 방법은 도 11a 내지 15b에 도시된 바와 같은 제 2 실시예에 따른 방법과 유사하다. 여기서, 전면층 측과 후면층 측에 형성되는 도체층(36)을 갖는 수지 기판(16)이 형성되거나 준비된다.
이 경우, 도 13a 및 도 13b에서, 에칭은 포토리소그래피 공정에서 기판(16)의 전면층 측에 형성되는 도체층(36) 및 도금막(40)에만 실시된다. 기판(16)의 후면층 측에 형성되는 도체층(36) 및 도금막(40)은 접지면(22) 또는 전원면(23)으로써 남는다.
또한, 도 14a 및 도 14b에 기술된 단계는 생략된다. 개구부(21)의 내벽은 절단되지 않는다. 개구부(21)의 내벽에 형성되는 도체부(25)는 서로 분리된 복수의 도체부(25)로 분할되지 않는다. 그리하여, 제 5 실시예에 따른 패키지(10)가 얻어질 수 있다.
도 20 및 도 21에 도시된 패키지(10)에서는, 수지 기판(16)은 전면층 측과 후면층 측에 형성되는 도체층(36)만을 갖는다. 그러나, 내부층으로서 접지면(22)과 전원면(23) 중 하나를 포함하는 수지 기판(16)이 사용될 수도 있다. 또한, 수지 기판(16)은 내부층으로서 배선층을 포함할 수도 있다. 접속 도체부(25)가 복수의 도체부(25)로 분할되지 않는 패키지(10)가 상술한 바와 같이 내부층을 갖는 수지 기판(16)을 사용함으로써 얻어질 수도 있다.
또한, 각각의 실시예의 설명에서, 패키지(10)를 제조하는 일례가 설명된다. 실제로, 복수의 패키지(10)는 복수 장치용 하나의 기판에서 제조된다. 반도체 칩(12)은 각 패키지(10)에 탑재되고, 배선 본딩 및 수지 밀봉 등과 같은 필요한 단계가 실시된다. 이어서, 패키지는 각 반도체 장치로 절단되고 분리된다.
본 발명의 취지 또는 범위 내에서, 본 발명의 상술한 바람직한 실시예에 각종 변형 및 수정이 이루어질 수 있음은 당업자에게 자명할 것이다. 따라서, 본 발명은 첨부된 청구범위의 범위 및 그의 동등한 것과 일치하는 본 발명의 모든 변형과 수정을 포함한다.
본 발명의 실시예의 반도체 장치 패키지와 반도체 장치에 따르면, 접지면 및/또는 전원면은 기판의 내부층 또는 후면측에 형성된다. 따라서, 신호 전달의 속도 향상이 이뤄질 수 있다. 또한, 대응하는 접지면 및/또는 전원면과 전기적으로 접속되는 적어도 하나의 접속 도체부가 개구부 내벽면에 형성된다. 또한, 접속 도체부에 접속되는 적어도 하나의 본딩 패턴이 개구부 에지 근방에서 기판의 전면층 부분에 형성된다. 따라서, 기판의 전면층 부분에 접지 및/또는 전원 공급용 배선 패턴을 형성할 필요가 없고, 신호를 위한 배선 밀도가 향상될 수 있다. 또한, 접지 및/또는 전원공급을 위한 경로가 단축될 수 있다. 또한, 신호의 리턴 전류(returen current)가 접지면 및/또는 전원면으로 공급될 수 있다. 결론적으로, 기판상의 배선부의 특징 임피던스가 용이하게 제어될 수 있고, 전기적 특성이 향상될 수 있다.

Claims (20)

  1. 접지면(ground plane)과 전원면(power plane) 중 적어도 하나를 포함하는 기판과,
    상기 기판의 전면 측에 형성되는 배선 패턴과,
    상기 기판의 전면 측에 형성되는 상기 배선 패턴을 외부적으로 접속하는 제 1 외부 접속부와,
    상기 기판에 형성되는 개구부와,
    상기 개구부의 내벽 상에 형성되고, 상기 접지면과 상기 전원면 중 상기 적어도 하나의 대응하는 하나에 전기적으로 접속되는 적어도 하나의 접속 도체부와,
    상기 기판의 상기 전면 측에 형성되고, 상기 대응하는 접속 도체부에 접속되는 적어도 하나의 본딩 패턴과,
    상기 기판의 전면 측에 형성되고, 상기 기판에 형성된 쓰루홀(through-hole) 도체부를 통하여 상기 접지면과 전원면의 적어도 하나의 대응하는 하나에 전기적으로 접속되는 제 2 외부 접속부를 포함하는 반도체 장치 패키지.
  2. 제 1 항에 있어서,
    상기 개구부의 상기 내벽에 형성되는 오목 그루브(groove)를 더 포함하고,
    상기 접속 도체부는 상기 오목 그루브의 벽면상에 형성되는 반도체 장치 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 외부 접속부와 상기 제 2 외부 접속부 상에 형성되는 범프를 더 포함하는 반도체 장치 패키지.
  4. 제 1 항에 있어서,
    상기 접지면과 상기 전원면 중 적어도 하나는 상기 기판의 내부층에 형성되는 반도체 장치 패키지.
  5. 제 1 항에 있어서,
    상기 접지면과 상기 전원면 중 하나는 상기 기판의 후면측에 형성되는 반도체 장치 패키지.
  6. 제 1 항에 있어서,
    상기 개구부의 내벽에 형성되는 오목 그루브(groove)를 더 포함하고,
    상기 접속 도체부는 상기 오목 그루브(groove)가 형성되지 않는 상기 개구부의 상기 내벽 상에 형성되는 반도체 장치 패키지.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 접속 도체부는 상기 접지면과 전원면 중 적어도 하나의 대응하는 하나에 각각 전기적으로 접속되는 복수의 도체부를 포함하는 반도체 장치 패키지.
  8. 기판의 후면측에 탑재되고, 개구부와 대향하는 제 1 단자부와 제 2 단자부를 갖는 반도체 칩과,
    배선 패턴과 제 1 단자부를 개구부를 통하여 전기적으로 접속하기 위한 제 1 배선과,
    본딩 패턴과 제 2 단자부를 개구부를 통하여 전기적으로 접속하기 위한 제 2 배선을 포함하는
    제 1 항에 기재된 반도체 장치 패키지를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 반도체칩과, 상기 제 1 배선과, 상기 제 2 배선은 밀봉 수지로 밀봉되는 반도체 장치.
  10. 접지면과 전원면 중 적어도 하나를 가지며 또한 그것의 전면 측에 도체층을 갖는 기판을 형성하는 단계와,
    형성되는 개구부의 개구 에지에 대응하는 상기 기판의 위치에서 제 1 쓰루홀을 형성하여, 그 내벽에 상기 접지면과 상기 전원면 중 적어도 하나의 단부면이 노출되게 하는 단계와,
    상기 개구부가 형성되는 부분 이외의 상기 기판의 일부에 제 2 쓰루홀을 형성하여, 그 내벽에 상기 접지면과 상기 전원면 중 적어도 하나의 단부면이 노출되게 하는 단계와,
    상기 기판의 전체에 도금막을 형성하여, 상기 접지면과 전원면의 적어도 하나의 단부면에 각각 전기적으로 접속되는 도체부로 작용하는 도금막을 상기 제 1 쓰루홀과 상기 제 2 쓰루홀의 내벽 상에 형성하는 단계와,
    배선 패턴과, 상기 배선 패턴을 외부적으로 접속하는 제 1 외부 접속부와, 제 2 쓰루홀의 내벽에 형성되는 상기 도체부에 접속되는 제 2 외부 접속부와, 상기 제 1 쓰루홀의 내벽에 형성되는 상기 도체부에 접속되는 본딩 패턴을 형성하기 위해 상기 기판의 도금막 및 도체층에 에칭을 실시하는 단계와,
    상기 개구부의 윤곽선이 상기 제 1 쓰루홀과 교차하도록 상기 개구부를 상기 기판에 형성하는 단계를 포함하는 반도체 장치 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 쓰루홀과 상기 제 2 쓰루홀은 동일한 공정으로 형성되는 반도체 장치 패키지의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 외부 접속부와 상기 제 2 외부 접속부에 범프를 형성하는 단계를 더 포함하는 반도체 장치 패키지의 제조 방법.
  13. 제 10 항에 있어서,
    상기 접지면과 상기 전원면 중 적어도 하나는 상기 기판의 내부층에 형성되는 반도체 장치 패키지의 제조 방법.
  14. 제 10 항에 있어서,
    상기 접지면과 상기 전원면 중 하나는 상기 기판의 후면 측에 형성되는 반도체 장치 패키지의 제조 방법.
  15. 접지면과 전원면 중 적어도 하나를 갖고 또한 그것의 전면 측에 도체층을 가지는 기판을 형성하는 단계와,
    상기 기판에 개구부를 형성하여, 그 내벽에 상기 접지면과 전원면 중 적어도 하나의 단면이 노출되게 하는 단계와,
    상기 개구부가 형성되는 부분 이외의 기판의 일부에 쓰루홀을 형성하여 그 내벽에 상기 접지면과 전원면 중 적어도 하나의 단부면이 노출되게 하는 단계와,
    상기 기판의 전체에 도금막을 형성하여, 상기 접지면과 상기 전원면의 적어도 하나의 단부면에 각각 전기적으로 접속되는 도체부로 작용하는 도금막을 상기 개구부와 상기 쓰루홀의 내벽 상에 형성하는 단계와,
    배선 패턴과, 상기 배선 패턴을 외부적으로 접속하는 제 1 외부 접속부와, 상기 쓰루홀의 내벽에 형성되는 상기 도체부에 접속되는 제 2 외부 접속부와, 상기 개구부의 상기 내벽에 형성되는 도체부에 접속되는 본딩 패턴을 형성하기 위해 상기 기판의 도체층 및 도금층에 에칭을 실시하는 단계를 포함하는 반도체 장치 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 도체부를 서로 분리되는 복수의 상기 도체부로 분할하기 위하여 상기 개구부의 내벽에 형성되는 상기 도체부의 일부를 제거하는 단계를 더 포함하는 반도체 장치 패키지의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제 1 외부 접속부와 상기 제 2 외부 접속부에 범프를 형성하는 단계를 더 포함하는 반도체 장치 패키지의 제조 방법.
  18. 제 15 항에 있어서,
    상기 접지면과 상기 전원면 중 적어도 하나는 상기 기판의 내부층에 형성되는 반도체 장치 패키지의 제조 방법.
  19. 제 15 항에 있어서,
    상기 접지부와 상기 전원부 중 하나는 상기 기판 후면측에 형성되는 반도체 장치 패키지의 제조 방법.
  20. 제 15 항에 있어서,
    상기 개구부의 상기 내벽에 오목 그루브를 형성하는 단계를 더 포함하는 반도체 장치 패키지의 제조 방법.
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