CN1519940A - 具有拼合顶板结构的铁电记忆体装置及其制造方法 - Google Patents

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Abstract

本发明的铁电记忆体装置包含：提供有晶体管元件的半导体基板；形成于半导体基板上的第一内夹绝缘层；储存节点接点，通过穿过第一内夹绝缘层而连接于晶体管的元件上；屏障层，同时与储存节点接点及第一内夹绝缘层接触；下边电极，具有用于隔离第一内夹绝缘层且形成于屏障层上的空间；胶层，形成于第一内夹绝缘层上且在填充空间时包围下边电极的各横向侧边；第二内夹绝缘层，暴露出下边电极的表面且包围胶层；铁电层，形成于包含第二内夹绝缘层的胶层上；以及上边电极，形成于铁电层上。

Description

具有拼合顶板结构的铁电记忆体 装置及其制造方法
技术领域
本发明涉及一种半导体装置，具体是有关一种具有拼合顶板(merged-top-plate，MTP)结构的铁电记忆体装置(ferroelectric memory device)及其制造方法。
背景技术
具有拼合顶板(MTP)结构的铁电型随机存取记忆体(FeRAM)装置需要在由贵金属制成的电极与储存节点接点(storage node contact，SNC)栓塞(plug)之间存在胶层。一般而言，是将诸如铝之类的金属的氧化物层用作胶层。
因此，需要胶层开放式掩膜(glue layer open mask)以及蚀刻程序(etchingprocesses)，以便使SNC栓塞和储存电容器的下边电极连接在一起。特别是，为了防止下边电极的屏障特征因为过量蚀刻内夹绝缘层降解，而在蚀刻程序中使用湿蚀刻法。
图1是显示一种具有MTP结构的公知FeRAM装置的截面图。
如图所示，是在设置有晶体管及位元线(bit line)(未标示)的半导体基板11上形成第一内夹绝缘层12A。然后，通过第一内夹绝缘层12A，使包含钨栓塞13及屏障金属14的SNC栓塞连接于半导体基板11上。
在该第一内夹绝缘层12A上形成与SNC栓塞13和14连接的堆叠型下边电极15，且在位于堆叠型下边电极15的预定部分下方的第一内夹绝缘层12A上形成胶层16。同时，堆叠型下边电极15被第二内夹绝缘层12B围绕。此中，胶层16会露出(开放)SNC栓塞的上边部分，以使堆叠型下边电极15透过该屏障金属14与SNC栓塞形成电连接，而第二内夹绝缘层12B具有实际上和该堆叠型下边电极15的表面完全相同的平面位准(planar level)。
同时，在第二内夹绝缘层12B的上表面以及堆叠型下边电极15的上表面上方形成铁电层17。之后，在铁电层17上在与堆叠型下边电极15相反方向的一面上形成上边电极18，以形成电容器。第三内夹绝缘层12C会覆盖铁电层17的上边部分以及第二内夹绝缘层12B的预定部分。金属线19和上边电极18通过在蚀刻第三内夹绝缘层12C之后所形成的接触孔而相互连接。
不过，还需要掩膜以及蚀刻程序以完成具有MTP结构的FeRAM装置的形成过程。因为单元尺寸的减小会由于胶层打开掩膜程序的对齐边界以及湿蚀刻程序中所伴有的横向蚀刻作用而受到限制，故在高度一体化方面也存在有极限。此外，用作堆叠型下边电极15的最下层的屏障层具有与第一内夹绝缘层12A直接连接的层，结果产生弱粘着性(weak adhesiveness)。通常，堆叠型下边电极15的屏障层使用的是铱(Ir)元素。因为粘着性弱，故会在屏障层与第一内夹绝缘层12A之间发生界面扩散现象，而进一步造成屏障金属14出现不希望存在的氧化作用。
发明内容
因此，本发明的目的在于提供一种铁电记忆体装置以及此铁电记忆体装置的制造方法，这种装置能够简化因添加了胶层沉积程序以及掩膜和蚀刻程序而产生程序复杂。
本发明的另一目的在于提供一种铁电记忆体装置以及此铁电记忆体装置的制造方法，这种装置能够增加下边电极与内夹绝缘层之间的粘着性(adhesiveness)。
本发明的又一目的在于提供一种铁电记忆体装置以及此铁电记忆体装置的制造方法，这种装置能够防止用以构造储存节点接点栓塞的屏障金属发生氧化作用。
根据本发明的一个方面，提供了一种铁电记忆体装置，包含：半导体基板，其中提供有晶体管元件；形成在半导体基板上的第一内夹绝缘层(inter-layer insulating layer)；储存节点接点(storage node contact)，通过穿过第一内夹绝缘层与晶体管元件连接；同时与该储存节点接点及第一内夹绝缘层接触的屏障层(barrier layer)；下边电极(lower electrode)，具有用以与第一内夹绝缘层隔离的空间并且是形成于屏障层上；胶层(glue layer)，形成于第一内夹绝缘层上且在填充隔离空间时包围下边电极的各横向侧边；第二内夹绝缘层，露出下边电极的表面且包围胶层；铁电层(ferroelectric layer)，形成于包含第二内夹绝缘层的胶层上；以及上边电极(upper electrode)，形成于铁电层上。
根据本发明另一方面，提供了一种用于制造铁电记忆体装置的方法，包含下列步骤：形成储存节点接点，通过穿过形成于半导体基板上的第一内夹绝缘层而与半导体基板接触；形成与储存节点接点和下边电极连接的屏障层的堆叠图案(stack pattern)；通过选择性地除去屏障层的横向侧边，在下边电极与第一内夹绝缘层之间形成空间(space)；同时形成胶层，在填充该空间时包围下边电极的各横向侧边；形成第二内夹绝缘层，在横向包围胶层时露出下边电极的表面；在包含下边电极的第二内夹绝缘层上形成铁电层；以及在铁电层上形成上边电极。
附图说明
本发明的上述及其他目的将因参照各附图对优选的实施方案的详细说明而变得更明显。
图1是用以显示具有拼合顶板(MTP)结构的已知铁电型随机存取记忆体(FeRAM)装置的截面图。
图2是用以显示根据本发明第一优选实施方案的FeRAM装置的截面图。
图3A到3E是用以显示用于制造本发明第一优选实施方案的FeRAM装置的方法的截面图。
图4是显示本发明第二优选实施方案的FeRAM装置的截面图。
图5A到5E是显示用于制造本发明第二优选实施方案的FeRAM装置的方法的截面图。
具体实施方式
图2是用以显示本发明第一实施方案的FeRAM装置的截面图。
如图所示，本发明第一实施方案的FeRAM装置包含：半导体基板21，其中具有晶体管元件；第一内夹绝缘层22，形成在半导体基板21上；钨栓塞23，通过第一内夹绝缘层22而连接于半导体基板21的晶体管的源极(source)/漏极(drain)区域上；第一屏障金属24A和第二屏障金属24B，形成于钨栓塞23上而同时与钨栓塞23及第一内夹绝缘层22接触；下边电极25，具有用以使第一内夹绝缘层22与下边电极25隔离开的空间，且形成于第一屏障金属24A和第二屏障金属24B上；胶层27，形成于第一内夹绝缘层22上且在填充位于下边电极25与第一内夹绝缘层22之间的空间时包围下边电极25的各横向侧边；第二内夹绝缘层28，用以露出下边电极25的表面且包围胶层27；铁电层29，形成于下边电极25、胶层27和第二内夹绝缘层28上；以及上边电极30，形成于铁电层29上。同时，第三内夹绝缘层31会覆盖住铁电层29的露出的上边部位以及上边电极30，而金属线32是透过由蚀刻第三内夹绝缘层31所形成的接触孔连接于上边电极30上。
更详细地说，钨栓塞23的高度不同于第一内夹绝缘层22表面的高度。屏障金属包含第一屏障金属24A和第二屏障金属24B。将第一屏障金属24A填充到由上述高度差异形成的部分内，因此使之具有实际上和第一内夹绝缘层22的表面相同的平面位准。第二屏障金属24B因形成于第一屏障24A和第二内夹绝缘层22的预定表面区域上方，而与第一内夹绝缘层22接触。
胶层27形成于上述结构的每一个对应元件上的每一个部分都具有相同的厚度。也就是说，用以填充在下边电极25与第一内夹绝缘层22间的空间的胶层27厚度、包围下边电极25的胶层27厚度以及形成于第一内夹绝缘层22上的胶层27厚度相互间是完全相同的。
同时，对下边电极25、胶层27及第二内夹绝缘层28施行平坦化(planarize)使之具有实际上与下边电极25相同的表面位准，并在该结构上形成铁电层29。
图2中，第一屏障金属24A和第二屏障金属24B使用的是选自下列的任一种：氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钌钛(RuTiN)、氮化钌钽(RuTaN)、氮化铬钛(CrTiN)、氮化铬钽(CrTaN)、氮化铱钛(IrTiN)及氮化铱钽(IrTaN)或是含有至少两种上述材料的堆叠金属(stacked metal)。
胶层27使用的是选自下列的一种或一种以上的材料：三氧化二铝(Al2O3)、二氧化锆(ZrO2)、二氧化铪(HfO2)、三氧化二铋(Bi2O3)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)及氮化硅。
下边电极25使用的是选自下列的任一种材料层：铂(Pt)层、铱(Ir)层、二氧化铱(IrO2)层、钌(Ru)层、二氧化钌(RuO2)层、铼(Re)层、铑(Rh)层或是上述各层的组合层。例如，组合层可以是铂/二氧化铱/铱层构成的堆叠层，其中最底层亦即铱层被用作下边电极25的屏障层。
除此之外，铁电层29由选自下列的任一种材料形成：常规的钽酸锶铋(strontium bismuth tantalate，SBT)、钽酸铅锆(lead zirconate titanate，PZT)及钽酸铋镧(bismuth lanthanum titanate，BLT)或是选自下列的任一种材料形成：添加有杂质或是已改变其组成比例的SBT、PZT、SBTN及BLT。
此外，上边电极30可由和下边电极25相同的材料制成。
同时，有可能形成多晶硅栓塞(polysilicon plug)以取代钨栓塞23。
图3A到3E显示的是用于制造本发明第一优选实施方案的FeRAM装置的方法的截面图。
参照图3A，在设置有晶体管及位元线(未标示)的半导体基板21上沉积第一内夹绝缘层22，然后通过蚀刻第一内夹绝缘层22形成露出部分(partialportion)半导体基板21的储存节点接点孔(未标示)。
接下来，在包含该储存节点接点孔的第一内夹绝缘层22上沉积钨层，并对该钨层执行下凹回蚀程序(recess etch-back process)以形成填充储存节点接点孔部分的钨栓塞23。
然后，于第一内夹绝缘层22和钨栓塞23上沉积第一屏障金属24A，并使用化学机械抛光(CMP)程序使该第一屏障金属24A保留在储存节点接点孔的剩余部分内。也就是说，除去该第一内夹绝缘层22上所形成的第一屏障金属24A并施行平坦化，使之具有与第一内夹绝缘层22表面相同的表面位准。
之后，于第一内夹绝缘层22和第一屏障金属24A上沉积第二屏障金属24B，之后在该第二屏障金属24B上形成用以形成下边电极25的导电层。
此中，第一屏障金属24A和第二屏障金属24B可以由选自下列的任一种材料制得：氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钌钛(RuTiN)、氮化钌钽(RuTaN)、氮化铬钛(CrTiN)、氮化铬钽(CrTaN)、氮化铱钛(IrTiN)及氮化铱钽(IrTaN)或是含有至少两种上述材料的堆叠金属制成的。用以形成下边电极25的导电层是通过使用化学气相沉积(CVD)程序、物理气相沉积(PVD)程序、原子层沉积(ALD)程序及等离子体强化型原子层沉积(PEALD)程序中的一种程序沉积成的。特别是，这种导电层使用的是选自下列的任何一种材料层：铂(Pt)层、铱(Ir)层、二氧化铱(IrO2)层、钌(Ru)层、二氧化钌(RuO2)层、铼(Re)层、铑(Rh)层或是上述各层的复杂组合层(complex constitution)。此时，该复杂组合层可以是铂/二氧化铱/铱层(Pt/IrO2/Ir)构成的堆叠层，其中最底层亦即铱层被用作下边电极25的屏障层。
随后，于上述导电层上形成下边电极掩膜26。通过使用下边电极掩膜26当作蚀刻掩膜依序对导电层及第二屏障金属24B进行蚀刻。透过这种蚀刻程序形成下边电极25，并保留在下边电极25与钨栓塞23之间的第一屏障金属24A和第二屏障金属24B。同时，使第二屏障金属24B位于下边电极25与第一内夹绝缘层22之间。
参照图3B，除去下边电极掩膜26并通过使用一种可选择性地蚀刻该第二屏障金属24B的溶液对该第二屏障金属24B施行湿蚀刻程序。此时，将对第二屏障金属24B施行湿蚀刻程序设定成从下边电极25的端点部分沿着向内方向执行横向蚀刻作业。调节溶液的浓度及蚀刻时间以控制横向蚀刻距离。例如，可通过湿蚀刻选择性地溶解第二屏障金属24B的溶液指的是选自硫酸、硝酸及磷酸或是通过将双氧水或氨水(NH4OH)加到上述选定溶液所得到的溶液中的至少一种(以上)的溶液。同时，当选择性地溶解第二屏障金属24B时控制蚀刻溶液的浓度以便沿着水平方向控制蚀刻宽度。
在依上述方式对第二屏障金属24B执行湿蚀刻程序之后，可在下边电极25与第一内夹绝缘层22之间形成一空间“X”。
同时，可在沉积第二屏障金属24B之后经回蚀程序或是化学机械抛光程序通过控制第二屏障金属24B的表面厚度而形成空间“X”的宽度。
参照图3C，在包含该下边电极25的上述整个结构上沉积胶层27。
此时，对空间“X”通过使用具有良好阶梯覆盖率(good step coverage)的沉积技术，充分填充空间“X”，而沉积胶层27。例如，可使用原子层沉积(ALD)技术、化学气相沉积(CVD)技术及等离子体强化型原子层沉积(PEALD)用于胶层27的沉积作业。胶层27也可以使用选自下列的一种或一种以上的材料：三氧化二铝(Al2O3)、二氧化锆(ZrO2)、氧化铪(HfO2)、三氧化二铋(Bi2O3)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)及氮化硅。
假如依上述方式沉积胶层27，则无法使该下边电极25直接接触第一内夹绝缘层22，由此产生了一个问题，即因胶层27的开放部分而产生了高度差。
参照图3D，在包含胶层27的上述整个结构上沉积第二内夹绝缘层28，并使用CMP程序或是回蚀程序直到露出该下边电极25的表面为止，以便达成平坦化作用。也就是说，使第二内夹绝缘层28及胶层27同时接受CMP程序作用，或是先对第二内夹绝缘层28进行CMP程序，再对经先前的CMP程序露出的胶层27进行回蚀程序直到露出下边电极25的表面为止。
如上所述，在施行CMP程序或是回蚀程序之后除去了下边电极25上的胶层27，结果是露出了下边电极25的表面。胶层27和第二内夹绝缘层28会在平坦化作业之后包围下边电极25，以致形成于每一个邻近单元上的下边电极25会相互隔离开。同时，胶层27会起到下边电极25与第二内夹绝缘层28之间粘着层(adhesion layer)的作用。
参照图3E，在上述包含该下边电极25的整个结构上形成铁电层29，其中露出表面并制作成图案(patterned)以便只在整个单元区域上保留该铁电层29。然后，于该铁电层29上沉积用以形成上边电极30的导电层。此中，通过选自下列的任何一种技术沉积铁电层29：CVD技术、ALD技术、金属有机沉积(MOD)技术及旋涂技术，且使用下列的任意一种常用的钽酸锶铋(SBT)、钽酸铅锆(PZT)及钽酸铋镧(BLT)或选自添加有杂质或是已改变其组成比例的SBT、PZT、SBTN(strontium bismuth tantalum niobate)及BLT。
在形成铁电层29之后，在进行已知的热处理法下使该铁电层29结晶化。在上述包含埋藏式下边电极25的结构上形成铁电层29，并在形成上边电极30之前使之平坦化，以便伴随着后续处理很容易地达成平坦化的结构。
可使用形成下边电极25的材料形成上边电极30的导电层。
接下来，将上述导电层制作成图案以形成上边电极30，并在上述包含上边电极30的整个结构上沉积第三内夹绝缘层31之后再使之平坦化。然后，蚀刻该第三内夹绝缘层31以形成可局部露出部分上边电极30的接触孔，随后形成可透过该接触孔连接上边电极30的金属导线32，因此完成了具有MTP结构的FeRAM装置的形成作业。
图4是显示本发明第二优选实施方案的FeRAM装置的截面图。
参照图4，FeRAM装置是包含：半导体基板41，其中设置有晶体管元件；第一内夹绝缘层42，形成在半导体基板41上；钨栓塞43，通过第一内夹绝缘层42而连接于半导体基板41上的晶体管的源极/漏极区域上；屏障金属44，形成于钨栓塞43上同时与钨栓塞43及第一内夹绝缘层42接触；下边电极45，具有用以使第一内夹绝缘层42与下边电极45隔离开的空间且形成于屏障金属44上；胶层47，形成于该第一内夹绝缘层42上且在填充位于下边电极45与第一内夹绝缘层42之间的空间时包围下边电极45的各横向侧边；第二内夹绝缘层48，露出下边电极45的表面且包围胶层47；铁电层49，形成于下边电极45、胶层47和第二内夹绝缘层48上；以及上边电极40，形成于铁电层49上。
同时，第三内夹绝缘层51会覆盖住铁电层59的露出上边部位以及该上边电极50，而金属导线52透过通过蚀刻第三内夹绝缘层51所形成的接触孔连接于上边电极50上。
更详细地说，钨栓塞43具有实际上与第一内夹绝缘层42相同的表面位准，而屏障金属44是以单层形式在钨栓塞43上。
形成于上述结构的每一个对应元件上的胶层47的每一个部分都具有相同的厚度。也就是说，用以填充位于第一内夹绝缘层42与下边电极45间的空间的胶层27厚度、包围下边电极45的胶层47厚度以及形成于第一内夹绝缘层42上的胶层47厚度相互间是完全相同的。
同时，对下边电极45、胶层47及第二内夹绝缘层48施行平坦化使之具有实际上与下边电极45相同的表面位准，并在这种结构上形成铁电层49。
图4中，屏障金属44使用的是选自下列任一种的材料：氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钌钛(RuTiN)、氮化钌钽(RuTaN)、氮化铬钛(CrTiN)、氮化铬钽(CrTaN)、氮化铱钛(IrTiN)及氮化铱钽(IrTaN)或是含有至少两种上述材料的堆叠金属。
胶层47使用的是选自下列的任意一种或更多种材料：三氧化二铝、二氧化锆、二氧化铪、三氧化二铋、五氧化二钽、二氧化钛及氮化硅。
下边电极45由选自下列的任一种材料层制成：铂层、铱层、二氧化铱层、钌层、二氧化钌层、铼层、铑层或是上述各层的组合层。例如，组合层可以是铂/二氧化铱/铱层构成的堆叠层，其中最底层亦即铱层被用作下边电极45的屏障层。
除此之外，铁电层49是使用选自常用的钽酸锶铋(SBT)、钽酸铅锆(PZT)及钽酸铋镧(BLT)或是添加有杂质或是已改变其组成比例的SBT、PZT、SBTN及BLT的任意一种材料而形成的。
此外，上边电极50可由和形成下边电极45相同的材料制成。
同时，可以形成多晶硅栓塞以取代钨栓塞43。
图5A到5E是显示用于制造本发明第二优选实施方案的FeRAM装置的方法的截面图。
参照图5A，在其中设置有晶体管及位元线(未标示)的半导体基板41上沉积第一内夹绝缘层42，然后通过该第一内夹绝缘层42形成会局部露出部分半导体基板41的储存节点接点孔(未标示)。
接下来，在包含该储存节点接点孔的第一内夹绝缘层42上沉积钨层，并对该钨层进行CMP程序或回蚀程序以使该钨栓塞43下凹以便形成一完全埋入该诸存节点接点孔内的钨栓塞43。此时不同于本发明第一优选实施方案，利用CMP程序使该钨栓塞43完全埋入储存节点接点孔内。在使用回蚀程序的例子里，可以通过控制蚀刻时间而排除钨栓塞43与第一内夹绝缘层42之间的高度差异。也就是说，可使它们具有实际上相同的表面位准。
然后，在第一内夹绝缘层42和钨栓塞43上沉积屏障金属44，并于该屏障金属44上形成用于下边电极45的导电层。
此中，屏障金属44是使用选自氮化钛、氮化钛铝、氮化钽、氮化钽铝、氮化钛硅、氮化钽硅、氮化钌钛、氮化钌钽、氮化铬钛、氮化铬钽、氮化铱钛及氮化铱钽的任意一种材料或是含有至少两种上述材料的堆叠金属制成的。用以形成下边电极25的导电层是通过使用化学气相沉积(CVD)程序、物理气相沉积(PVD)程序、原子层沉积(ALD)程序及等离子体强化型原子层沉积(PEALD)程序中的任一种程序沉积成的。特别是，这种导电层使用的是选自由铂层、铱层、二氧化铱层、钌层、二氧化钌层、铼层、铑层或是上述各层的组合层的任意一种材料层。此时，组合层可以是铂/二氧化铱及钌层构成的堆叠层，其中最底层亦即铱层被用作下边电极45的屏障层。
随后，于导电层上形成下边电极掩膜46。通过使用下边电极掩膜46作为蚀刻掩膜依序对导电层及屏障金属44进行蚀刻。透过这种蚀刻程序，形成下边电极45，并保留位于下边电极45与钨栓塞43之间的屏障金属44，且同时使该屏障金属44置于下边电极45与第一内夹绝缘层42之间。
参照图5B，除去下边电极掩膜46并透过使用可选择性地蚀刻屏障金属44的溶液对屏障金属44施行湿蚀刻程序。
此时，将对屏障金属44施行湿蚀刻程序设定成从下边电极45的端点部分沿着向内方向执行横向蚀刻作业。调节溶液的浓度及蚀刻时间以控制横向蚀刻距离。例如，可通过湿蚀刻选择性地溶解屏障金属44的溶液指的是选自硫酸、硝酸及磷酸或是通过将双氧水或氨水加到上述选定溶液中所得到的溶液中的至少一种(以上)的溶液。同时，当选择性地溶解屏障金属44时，控制蚀刻溶液的浓度以便沿着水平方向控制蚀刻宽度。
在依上述方式对屏障金属44执行湿蚀刻程序之后，可在屏障金属44与第一内夹绝缘层22之间形成一空间“X”。同时，在沉积屏障金属44之后经回蚀程序或是化学机械抛光程序通过控制屏障金属44的表面厚度而形成空间“X”的宽度。
参照图5C，在包含下边电极45的上述整个结构上沉积胶层27。
此时，对空间“X”通过使用具有良好阶梯覆盖率的沉积技术，充分填充空间“X”，而沉积胶层47。例如，可使用原子层沉积(ALD)技术、化学气相沉积(CVD)技术及等离子体强化型原子层沉积(PEALD)进行胶层47的沉积作业。胶层47使用的也是选自三氧化二铝、二氧化锆、二氧化铪、三氧化二铋、五氧化五钽、二氧化钛及氮化硅中的任意一种或更多种材料。
假如依上述方式沉积胶层47，则无法使下边电极45直接接触第一内夹绝缘层42，由此产生了一个问题，即因胶层47的开放部分而产生了出现高度差异的问题。
参照图5D，在包含胶层47的上述整个结构上沉积第二内夹绝缘层48，并使用CMP程序或是回蚀程序直到露出下边电极45的表面为止，以便达成平坦化作用。也就是说，使第二内夹绝缘层48及胶层47同时接受CMP程序作用，或是先对第二内夹绝缘层48进行CMP程序接着对来自先前CMP程序的以露出来的胶层47执行回蚀程序直到露出该下边电极45的表面为止。
如上所述，在施行CMP程序或是回蚀程序之后除去下边电极45上的胶层47，结果是露出了下边电极45的表面。胶层47和第二内夹绝缘层48会在平坦化作业之后包围下边电极45，以致形成于每一个邻近单元上的下边电极45会相互隔离开。
同时，胶层47会起下边电极45与第二内夹绝缘层48之间粘着层的作用。
参照图5E，在上述包含下边电极45的整个结构上形成铁电层49，其中露出其表面并制作成图案以便只在整个单元区域上保留该铁电层49。然后，在铁电层49上沉积用以形成上边电极50的导电层。此中，通过选自CVD技术、ALD技术、金属有机沉积(MOD)技术及旋涂技术中的任意一种技术沉积成铁电层49，且使用选自常用的钽酸锶铋(SBT)、钽酸铅锆(PZT)及钽酸铋镧(BLT)或是选自添加有杂质或是已改变其组成比例的SBT、PZT、SBTN及BLT中的任意一种材料而形成铁电层49。
在形成铁电层49之后，在进行已知现有技术的热处理法下使该铁电层49结晶化。于上述包含埋藏式下边电极45的结构上并在形成该上边电极40之前形成铁电层49，使之平坦化，以便很容易地达成平坦化的结构用于后续处理。
可用于形成下边电极45的材料可被用来形成上边电极50的导电层。
接下来，将上述导电层制作成图案以形成上边电极50，并于上述包含上边电极50的整个结构上沉积第三内夹绝缘层51之后再使之平坦化。然后，蚀刻该第三内夹绝缘层51以形成露出部分上边电极50的接触孔，随后形成通过该接触孔连接于该上边电极50上的金属导线52，因此完成了具有MTP结构的FeRAM装置的形成作业。
遵循本发明的优选实施方案，可以通过省略另外的诸如用于胶层的掩膜和蚀刻程序以及用于屏障金属的CMP程序之类额外程序而达成简化程序的目的。作为这种简化程序的结果，还可以进一步在产量及降低制造成本上得到改进。
同时，可因为省略了胶层打开程序而排除了下边电极与胶层之间的高度差异从而提供了改进所制造装置的品质的效应。
由于除去了在下边电极与内夹绝缘层之间设置接点的部分，故强化了粘着力，进一步的结果是减少差的位元品质(poor bit qualities)。
此外，可在将下边电极制作成图案之后通过沉积胶层而自动地在下边电极与内夹绝缘层之间形成界面扩散屏障层(interface diffusion barrier)。因此，可以防止屏障金属发生氧化作用，因而改进了装置的电特征(electriccharacteristics)。
虽然已针对各优选实施方案说明了本发明，但对本领域普通技术的人而言很清楚的是：可在不偏离本发明权利要求书范围下对本发明的技术方案进行各种改变和修正。

Claims (18)

1.一种铁电记忆体装置，包含：
半导体基板，其中设置有晶体管元件；
第一内夹绝缘层，形成于半导体基板上；
储存节点接点，通过穿过第一内夹绝缘层而连接于晶体管的元件上；
屏障层，同时与储存节点接点及第一内夹绝缘层接触；
下边电极，具有用于隔离第一内夹绝缘层的空间且形成于屏障层上；
胶层，形成于第一内夹绝缘层上且在填充所述空间时包围下边电极的各横向侧边；
第二内夹绝缘层，暴露出下边电极的表面且包围胶层；
铁电层，形成于包含第二内夹绝缘层的胶层上；以及
上边电极，形成于铁电层上。
2.如权利要求1所述的铁电记忆体装置，其中储存节点接点具有与第一内夹绝缘层的表面相同的表面位准，而屏障层以单层形式形成于储存节点接点上。
3.如权利要求1所述的铁电记忆体装置，其中储存节点接点的高度不同于第一内夹绝缘层的高度，且屏障层包含：第一屏障层，其在填充于由上述高度差异形成的部分内时具有和第一内夹绝缘层相同的平面位准；以及第二屏障层，其通过形成于第一屏障层上而与第一内夹绝缘层接触。
4.如权利要求1所述的铁电记忆体装置，其中用于填充空间的胶层厚度和包围下边电极的部分的厚度以及形成于第一内夹绝缘层上的胶层厚度相同。
5.如权利要求1所述的铁电记忆体装置，其中胶层由选自三氧化二铝、二氧化锆、二氧化铪、三氧化二铋、五氧化二钽、二氧化钛及氮化硅中的任意一种或一种以上材料制成。
6.如权利要求1所述的铁电记忆体装置，其中储存节点接点或者是钨栓塞或是多晶硅栓塞。
7.如权利要求1所述的铁电记忆体装置，其中下边电极具有比屏障层更宽的面积。
8.一种用于制造铁电记忆体装置的方法，包含下列步骤：
形成储存节点接点，通过穿过形成于半导体基板上的第一内夹绝缘层而与半导体基板接触；
形成连接于储存节点接点及下边电极上的屏障层的堆叠图案；
通过选择性地除去屏障层的横向侧边，在下边电极与第一内夹绝缘层之间形成空间；
同时形成胶层，其在填充空间时包围下边电极的各横向侧边；
形成第二内夹绝缘层，其在横向包围胶层时露出下边电极的表面；
在包含下边电极的第二内夹绝缘层上形成铁电层；以及
在铁电层上形成上边电极。
9.如权利要求8所述的制造方法，其中形成储存节点接点的步骤包含下列步骤：
通过蚀刻第一内夹绝缘层形成暴露出部分半导体基板的储存节点接点孔；
在具有储存节点接点孔的第一内夹绝缘层上沉积栓塞层；
透过对栓塞层执行下凹回蚀程序以形成部分填充入储存节点接点孔的储存节点接点栓塞；
在具有储存节点接点栓塞的第一内夹绝缘层上沉积第二屏障层；以及
通过化学机械抛光程序使第二屏障层平坦化，使之因此具有与第一内夹绝缘层相同的表面位准。
10.如权利要求9所述的制造方法，其中形成屏障层的堆叠图案的步骤包括下列步骤：
在具有第二屏障层的第一内夹绝缘层上沉积第一屏障层；
在第二屏障层上形成用于形成下边电极的导电层；
在导电层上形成用于限定下边电极的掩膜；以及
在使用掩膜当作蚀刻掩膜下通过蚀刻导电层及第二屏障层以形成第一屏障层和下边电极的堆叠图案。
11.如权利要求10所述的制造方法，其中形成导电层之前，将第一屏障层进行回蚀程序或化学机械抛光程序的处理。
12.如权利要求8所述的制造方法，其中在下边电极与第一内夹绝缘层之间形成空间的步骤中，使用能选择性地溶解第一屏障层的溶液进行湿型蚀刻程序。
13.如权利要求12所述的制造方法，其中蚀刻溶液使用的是选自硫酸、硝酸及磷酸的至少一种以上溶液或是使用通过将H2O2或NH4OH加到上述选定溶液中所得到的混合溶液。
14.如权利要求8所述的制造方法，其中同时形成胶层及第二内夹绝缘层的步骤进一步包含下列步骤：
在下边电极和第一内夹绝缘层上形成胶层直到其厚度可填满空间为止；
在胶层上形成第二内夹绝缘层；以及
将第二内夹绝缘层和胶层进行平坦化直到露出下边电极的表面为止。
15.如权利要求14所述的制造方法，其中在将第二内夹绝缘层及胶层平坦化的步骤中，将第二内夹绝缘层及胶层同时接受化学机械抛光程序作用，或是先将第二内夹绝缘层先进行化学机械抛光程序接着对露出的胶层执行回蚀程序。
16.如权利要求8所述的制造方法，其中形成储存节点接点的步骤包含下列步骤：
通过蚀刻第一内夹绝缘层形成露出部分半导体基板的储存节点接点孔；
在具有储存节点接点孔的第一内夹绝缘层上沉积栓塞层；以及
透过对该栓塞层进行下凹回蚀程序形成完全填充储存节点接点孔的储存节点接点栓塞。
17.如权利要求16所述的制造方法，其中形成屏障层的堆叠图案的步骤包含下列步骤：
在具有储存节点接点孔的第一内夹绝缘层上沉积屏障层；
在屏障层上形成用于形成下边电极的导电层；
在导电层上形成用于限定下边电极的掩膜；以及
在使用掩膜作为蚀刻掩膜下通过蚀刻导电层及屏障层以形成屏障层和下边电极的堆叠图案。
18.如权利要求8所述的制造方法，其中胶层使用的是选自三氧化二铝、二氧化锆、二氧化铪、三氧化二铋、五氧化二钽、二氧化钛及氮化硅中的任意一种或一种以上材料。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107146946A (zh) * 2017-05-04 2017-09-08 深圳市金立通信设备有限公司 一种终端的天线制作方法、天线以及终端
CN109768156A (zh) * 2017-11-10 2019-05-17 台湾积体电路制造股份有限公司 磁性随机存取存储器及其制造方法
US10354712B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Ferroelectric memory cells
US10418083B2 (en) 2016-08-31 2019-09-17 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US10431283B2 (en) 2016-08-31 2019-10-01 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
TWI681544B (zh) * 2017-07-13 2020-01-01 美商美光科技公司 用於包含鐵電記憶體單元和介電記憶體單元之記憶體之裝置及方法
US10854276B2 (en) 2016-08-31 2020-12-01 Micron Technology, Inc. Apparatuses and methods including two transistor-one capacitor memory and for accessing same
CN113497045A (zh) * 2020-07-02 2021-10-12 无锡拍字节科技有限公司 具有减少的边缘泄露的铁电存储器及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454254B1 (ko) * 2002-12-30 2004-10-26 주식회사 하이닉스반도체 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법
US7772014B2 (en) * 2007-08-28 2010-08-10 Texas Instruments Incorporated Semiconductor device having reduced single bit fails and a method of manufacture thereof
US8790935B1 (en) * 2012-10-22 2014-07-29 Everspin Technologies, Inc. Method of manufacturing a magnetoresistive-based device with via integration
JP6141159B2 (ja) * 2013-09-24 2017-06-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
US20220278115A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric Memory Device and Method of Manufacturing the Same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337207A (en) * 1992-12-21 1994-08-09 Motorola High-permittivity dielectric capacitor for use in a semiconductor device and process for making the same
US5541807A (en) * 1995-03-17 1996-07-30 Evans, Jr.; Joseph T. Ferroelectric based capacitor for use in memory systems and method for fabricating the same
US6093575A (en) * 1996-09-04 2000-07-25 Nippon Steel Corporation Semiconductor device and production method of a semiconductor device having a capacitor
US5976928A (en) * 1997-11-20 1999-11-02 Advanced Technology Materials, Inc. Chemical mechanical polishing of FeRAM capacitors
KR100309077B1 (ko) * 1999-07-26 2001-11-01 윤종용 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법
KR100449949B1 (ko) * 2002-04-26 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 제조방법
KR100477828B1 (ko) * 2002-12-30 2005-03-22 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조방법
KR100454254B1 (ko) * 2002-12-30 2004-10-26 주식회사 하이닉스반도체 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872650B2 (en) 2016-08-31 2020-12-22 Micron Technology, Inc. Ferroelectric memory cells
US11205468B2 (en) 2016-08-31 2021-12-21 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US11574668B2 (en) 2016-08-31 2023-02-07 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US10418083B2 (en) 2016-08-31 2019-09-17 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US10885964B2 (en) 2016-08-31 2021-01-05 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US11107515B2 (en) 2016-08-31 2021-08-31 Micron Technology, Inc. Ferroelectric memory cells
US10854276B2 (en) 2016-08-31 2020-12-01 Micron Technology, Inc. Apparatuses and methods including two transistor-one capacitor memory and for accessing same
US10998031B2 (en) 2016-08-31 2021-05-04 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
US10354712B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Ferroelectric memory cells
US10431283B2 (en) 2016-08-31 2019-10-01 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
CN107146946A (zh) * 2017-05-04 2017-09-08 深圳市金立通信设备有限公司 一种终端的天线制作方法、天线以及终端
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
TWI681544B (zh) * 2017-07-13 2020-01-01 美商美光科技公司 用於包含鐵電記憶體單元和介電記憶體單元之記憶體之裝置及方法
US11901005B2 (en) 2017-07-13 2024-02-13 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
CN109768156A (zh) * 2017-11-10 2019-05-17 台湾积体电路制造股份有限公司 磁性随机存取存储器及其制造方法
CN109768156B (zh) * 2017-11-10 2022-11-29 台湾积体电路制造股份有限公司 磁性随机存取存储器及其制造方法
CN113497045A (zh) * 2020-07-02 2021-10-12 无锡拍字节科技有限公司 具有减少的边缘泄露的铁电存储器及其制造方法

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Publication number Publication date
US20040124454A1 (en) 2004-07-01
US7173301B2 (en) 2007-02-06
US20050205912A1 (en) 2005-09-22
KR100454254B1 (ko) 2004-10-26
US6913967B2 (en) 2005-07-05
TWI295505B (en) 2008-04-01
CN1309081C (zh) 2007-04-04
TW200427086A (en) 2004-12-01
KR20040059762A (ko) 2004-07-06

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