JP4450222B2 - 強誘電体メモリ及びその製造方法 - Google Patents

強誘電体メモリ及びその製造方法 Download PDF

Info

Publication number
JP4450222B2
JP4450222B2 JP2005253238A JP2005253238A JP4450222B2 JP 4450222 B2 JP4450222 B2 JP 4450222B2 JP 2005253238 A JP2005253238 A JP 2005253238A JP 2005253238 A JP2005253238 A JP 2005253238A JP 4450222 B2 JP4450222 B2 JP 4450222B2
Authority
JP
Japan
Prior art keywords
ferroelectric
layer
opening
ferroelectric memory
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005253238A
Other languages
English (en)
Other versions
JP2007067264A (ja
Inventor
晋一 深田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005253238A priority Critical patent/JP4450222B2/ja
Priority to US11/468,962 priority patent/US7507662B2/en
Publication of JP2007067264A publication Critical patent/JP2007067264A/ja
Application granted granted Critical
Publication of JP4450222B2 publication Critical patent/JP4450222B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、強誘電体メモリ及びその製造方法に関する。
スタック構造の強誘電体メモリとして、選択トランジスタの一方に接続されたプラグ上に強誘電体キャパシタが形成され、選択トランジスタの他方に接続されたプラグ上にビット配線が形成される構造が知られている。ビット配線に接続されるプラグは、キャパシタ間に配置されるので、キャパシタの微細化及び高密度化に伴いその配置及び形成が非常に難しくなる。また、プラグとビット配線を別途形成するため、マスク位置合わせを精度良く行うことが求められるなど、デバイスの微細化に伴いその製造プロセスの複雑化を招くことも考えられる。
特開２００４−６５９３号公報
本発明の目的は、微細化及び高密度化に対応し、かつ製造プロセスの容易化を図ることのできる、強誘電体メモリ及びその製造方法を提供することにある。
（１）本発明に係る強誘電体メモリは、
基板と、
前記基板の上方に形成された少なくとも１層よりなる層間絶縁層と、
前記層間絶縁層の上方に形成された複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタを被覆する被覆層と、
前記複数の強誘電体キャパシタの間に設けられた第１の開口部と、
前記第１の開口部と連通するとともに前記被覆層及び前記層間絶縁層に形成された第２の開口部と、
前記第１及び第２の開口部内に一体的に設けられた導電層と、
を含む。
本発明によれば、導電層が第１及び第２の開口部内に一体的に設けられている。これにより、所定パターンの配線と、基板側へのコンタクトとを一体的に形成することが可能になる。このため、配線とコンタクトを別々に形成する場合に比べて位置ずれ防止を図ることができ、また、部品点数の省略により構造の簡略化を図ることができる。したがって、微細化及び高密度化に対応した強誘電体メモリを提供することができる。
なお、本発明において、特定のＡの上方にＢが設けられているとは、Ａ上に直接Ｂが設けられている場合と、Ａ上に他の層等を介してＢが設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
（２）この強誘電体メモリにおいて、
前記層間絶縁層には、前記強誘電体キャパシタに電気的に接続される第１のプラグ、及び前記第２の開口部により露出される第２のプラグが形成されていてもよい。
（３）この強誘電体メモリにおいて、
前記第２の開口部の幅は、前記第２のプラグの幅よりも大きくてもよい。
（４）この強誘電体メモリにおいて、
前記第１の開口部の幅は、前記第２の開口部の幅よりも大きくてもよい。
（５）この強誘電体メモリにおいて、
前記導電層の上面は、前記被覆層の上面と面一であってもよい。
（６）この強誘電体メモリにおいて、
前記複数の強誘電体キャパシタは、複数行複数列に配列され、
列方向における隣同士の前記強誘電体キャパシタの最小間隔は、行方向における隣同士の前記強誘電体キャパシタの最小間隔よりも大きくてもよい。
（７）この強誘電体メモリにおいて、
前記導電層は、前記列方向における隣同士の前記強誘電体キャパシタの間に配置され、かつ前記行方向に延出して形成されていてもよい。
（８）この強誘電体メモリにおいて、
前記強誘電体キャパシタは、長手軸を有する平面形状をなし、
前記長手軸は、前記行方向に対して斜めに傾斜していてもよい。
（９）本発明に係る強誘電体メモリの製造方法は、
（ａ）基板の上方の少なくとも１層よりなる層間絶縁層の上方に、複数の強誘電体キャパシタを形成する工程と、
（ｂ）前記複数の強誘電体キャパシタを被覆する被覆層を、前記複数の強誘電体キャパシタの間に第１の開口部が設けられるように形成する工程と、
（ｃ）前記第１の開口部と連通する第２の開口部を前記被覆層及び前記層間絶縁層に形成する工程と、
（ｄ）前記第１及び第２の開口部内、並びに前記被覆層の上方に導電層を一体的に形成する工程と、
（ｅ）少なくとも前記導電層を研磨する工程と、
を含む。
本発明によれば、第１及び第２の開口部内、並びに被覆層の上方に導電層を一体的に形成し、その後、少なくとも導電層を研磨する。これにより、例えば、第１の開口部から所定パターンの配線を形成し、第２の開口部から基板側へのコンタクトを形成することができる。しかもそれらは一体的に形成されるので、両者を別々に形成する場合に比べて、成膜工程及びパターニング工程が少なくて済み、製造プロセスの容易化を図ることができる。
（１０）この強誘電体メモリの製造方法において、
前記（ｅ）工程で、前記導電層及び前記被覆層を研磨してもよい。
以下、本発明の実施の形態について図面を参照して説明する。
図１〜図１０は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。また、図９は、この強誘電体メモリの部分平面図であり、図１０は、図９のＸ−Ｘ線断面図である。
図１に示すように、基板１０を用意する。基板１０は、半導体基板（例えばシリコン基板）であり、複数の半導体素子（例えばＭＯＳトランジスタ）２０が形成されている。それぞれの半導体素子２０は、不純物領域２２、ゲート絶縁層２４、及びゲート電極２６を含む。半導体素子２０は、いわゆる選択トランジスタであってもよい。
まず、基板１０上に層間絶縁層３０を形成する。層間絶縁層３０として、例えばＢＰＳＧ（boro-phospho SG）、ＮＳＧ（non-doped SG）又はＰＴＥＯＳ（plasma TEOS）などの酸化層が挙げられる。層間絶縁層３０は、基板１０の複数の半導体素子２０側の面上に形成される。層間絶縁層３０は、例えばＣＶＤ（Chemical Vapor Deposition）法などにより成膜することができる。なお、ＣＭＰ（Chemical Mechanical Polishing）法などにより、層間絶縁層３０の上面を平坦化させてもよい。
次に、図２に示すように、層間絶縁層３０に複数の開口部を例えばドライエッチングにより形成し、基板１０の不純物領域１２を露出させる。その後、複数の開口部内にプラグ４０ａ，４２を形成する。具体的には、開口部の内面及び層間絶縁層３０の上面にプラグ材料である導電層を成膜し、該導電層を例えばＣＭＰ法により研磨する。プラグ４０ａ，４２は、半導体素子２０と電気的に接続されており、コア層（例えばタングステン（Ｗ）層）及びバリア層（例えばチタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層）を含むことができる。バリア層を有することにより、拡散防止及び密着性の向上を図ることができる。
必要に応じて、層間絶縁層３０上にプラグ４０ａ，４２を被覆する保護層３２を形成することができる。保護層３２は、例えば窒化酸化シリコン（ＳｉＯＮ）層により、例えば５０ｎｍの厚さにより形成することができる。保護層３２を設けることにより、後述の強誘電体キャパシタの形成工程の影響（例えば酸化）がプラグ４２に及ぶのを防止することができる。
そして、図２及び図３に示すように、層間絶縁層３０上（図２では保護層３２上）にさらに層間絶縁層３４を形成し、層間絶縁層３４にプラグ４２ｂを形成する。層間絶縁層３４の材料及び形成方法は、上述した層間絶縁層３０の内容を適用することができる。層間絶縁層３４は、例えば１００μｍの厚さにより形成することができる。プラグ４２ｂは、上述したプラグ４０ａ上に形成することができる。その形成方法の詳細も上述した通りである。
こうして、図３に示すように、少なくとも１層よりなる層間絶縁層（図３では複数の層間絶縁層３０，３４）に、第１のプラグ４０（プラグ４０ａ，４０ｂを含む）及び第２のプラグ４２を形成することができる。第１のプラグ４０は、半導体素子２０及び後述の強誘電体キャパシタを電気的に接続するコンタクト部である。また、第２のプラグ４２は、半導体素子２０及び後述の導電層８２を電気的に接続するコンタクト部である。強誘電体キャパシタの形成工程前において、第１のプラグ４０のみが露出し、第２のプラグ４２は保護層３２及び層間絶縁層３４により被覆されていることが好ましい。
次に、図４及び図５に示すように、複数の強誘電体キャパシタＣ１１，Ｃ２２を形成する。
まず、図４に示すように、第１のプラグ４０上を含む層間絶縁層３４上に、下部電極層５０、強誘電体層５２及び上部電極層５４を順に積層させる。下部電極層５０及び上部電極層５４は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などにより形成することができる。下部電極層５０と第１のプラグ４０の間にバッファ層（図示しない）を形成してもよい。その場合、バッファ層は、例えばチタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層、窒化チタンアルミニウム（ＴｉＡｌＮ）層などにより形成することができる。下部電極層５０及び上部電極層５４は、それぞれ単一層又は複数層からなり、例えばスパッタリング法、真空蒸着法、ＣＶＤ法などにより形成することができる。また、強誘電体層５２は、ペロブスカイト型の結晶構造を有する強誘電体物質を含む。強誘電体物質の材料は限定されるものではないが、例えばＰｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を適用することができる。あるいは、強誘電体物質として、ＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系などのいずれを適用してもよい。強誘電体層５２の形成方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。
そして、図５に示すように、下部電極層５０、強誘電体層５２及び上部電極層５４からなる積層体をパターニングすることにより、複数の強誘電体キャパシタＣ１１，Ｃ２２を形成する。パターニング工程では、該積層体上にマスク（例えばレジストマスク又はハードマスク）を配置し、該マスクから露出する領域をエッチングで除去することにより行うことができる。
こうして、下部電極層５０、強誘電体層５２及び上部電極層５４を含む複数の強誘電体キャパシタＣ１１，Ｃ２２を形成することができる。複数の強誘電体キャパシタＣ１１，Ｃ２２は、複数の第１のプラグ４０により基板１０側に電気的に接続されている。
強誘電体キャパシタＣ１１，Ｃ２２の形成後、Ｏ２雰囲気においてアニール処理を行うことができる。このアニール処理は、強誘電体キャパシタＣ１１，Ｃ２２のエッチングダメージ回復のための、いわゆるリカバリーアニールであってもよい。本実施の形態では、このアニール処理時においては、第２のプラグ４２が保護層３２及び層間絶縁層３４により被覆されているので、第２のプラグ４２の酸化防止を図ることができ、電気的接続信頼性の向上を図ることができる。
必要があれば、図６に示すように、複数の強誘電体キャパシタＣ１１，Ｃ２２を被覆するブロック層６０を形成することができる。ブロック層６０は、強誘電体キャパシタＣ１１，Ｃ２２の水素バリアとして機能する。ブロック層６０は、例えば酸化アルミニウム（Ａｌ２Ｏ３）層により形成することができる。なお、ブロック層６０は、例えばスパッタ法又はＣＶＤ法（例えばＡＬＣＶＤ；Atomic Layer CVD）により成膜することができる。
その後、複数の強誘電体キャパシタＣ１１，Ｃ２２を被覆する被覆層７０を形成する。被覆層７０は、例えば上述した層間絶縁層３０において説明した材料（例えばＰＴＥＯＳ）を、例えばＣＶＤ法により形成することができる。被覆層７０は、下地の強誘電体キャパシタＣ１１，Ｃ２２の突起形状に従いコンフォーマルに形成する。すなわち、被覆層７０は、強誘電体キャパシタのＣ１１，Ｃ２２の間に第１の開口部７２を設けるように形成する。図９を参照すると、第１の開口部７２は、列方向（Ｙ方向）の隣同士の強誘電体キャパシタの間であって、行方向（Ｘ方向）に延出するように形成されていてもよい。また、被覆層７０は、行方向の隣同士の強誘電体キャパシタの間では、いずれかの強誘電体キャパシタの上面よりも高くなるまで形成される。こうすることにより、後述の研磨工程において、強誘電体キャパシタの上面を露出させることなく、かつ列方向に複数の導電層８２を互いに分離して形成することができる。
次に、図７に示すように、第１の開口部７２と連通する第２の開口部７４を形成する。第２の開口部７４は、少なくとも被覆層７０及び層間絶縁層３４（詳しくは被覆層７０、ブロック層６０、層間絶縁層３４及び保護層３２）を連通させて形成する。これにより、第２の開口部７４から第２のプラグ４２を露出させる。その場合、複数の第２のプラグ４２を複数の第２の開口部７４により露出させてもよいし、複数の第２のプラグ４２を１つの第２の開口部７４により一体的に露出させてもよい。なお、第１及び第２の開口部７２，７４は、例えばドライエッチングにより形成することができる。
ここで、第１の開口部７２、第２の開口部７４及び第２のプラグ４２のそれぞれの幅の大きさは特に限定されるものではないが、例えば第１の開口部７２の幅は、第２の開口部７４の幅よりも大きくてもよいし、あるいは同一であってもよい。また、第２の開口部７４の幅は、第２のプラグ４２の幅よりも大きくてもよいし、あるいは同一であってもよい。上層の開口部の幅が下層の開口部又はプラグの幅よりも大きいと、位置合わせのマージンが大きくなるので、位置ずれ防止及び電気的接続信頼性の向上を図ることができる。
そして、図８に示すように、第１及び第２の開口部７２，７４内、並びに被覆層７０上に、導電層８０を一体的に形成する。導電層８０は、単一層又は複数層からなり、複数層の場合、例えばコア層（例えばタングステン（Ｗ）層）及び被覆層７０に接触するバリア層（例えばチタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層）を含むことができる。導電層８０は、例えばＣＶＤ法により成膜することができる。導電層８０は、少なくとも第１及び第２の開口部７２，７４の全部を埋め込むように形成する。
その後、少なくとも導電層８０を研磨することにより、図１０に示すように、強誘電体キャパシタＣ１１，Ｃ２２の間に導電層８２を形成することができる。研磨工程では、例えばＣＭＰ法を適用することができる。また、本工程では、被覆層７０の上面が露出するまで導電層８０のみを研磨してもよいし、あるいは、被覆層７０が露出した後、さらに導電層８０及び被覆層７０を研磨してもよい。後者の場合には、強誘電体キャパシタＣ１１，Ｃ２２の上面が露出する手前（すなわち強誘電体キャパシタＣ１１，Ｃ２２上に被覆層７０が残る状態）で研磨を終了させる。研磨後の導電層８２の上面は、被覆層７０の上面と面一であってもよい。なお、メモリセルアレイ領域以外に残る不要な導電層８２は、例えばエッチングにより除去することができる。
こうして、図９及び図１０に示すように、強誘電体メモリ１００を製造することができる。本実施の形態に係る強誘電体メモリの製造方法によれば、第１及び第２の開口部７２，７４内、並びに被覆層７０の上方に導電層８０を一体的に形成し、その後、少なくとも導電層８０を研磨する。これにより、例えば、第１の開口部７２から所定パターンの配線を形成し、第２の開口部７４から基板１０側へのコンタクトを形成することができる。しかもそれらは一体的に形成されるので、両者を別々に形成する場合に比べて、成膜工程及びパターニング工程が少なくて済み、製造プロセスの容易化を図ることができる。
この強誘電体メモリ１００は、複数行複数列に配列された複数の強誘電体キャパシタＣｎｍ（ｎ行ｍ列目（ｎ，ｍはいずれも自然数）に配置されている）を有する。そして、列方向における隣同士の強誘電体キャパシタの間であって、行方向に延出するように、複数の導電層８２が形成されている。それぞれの導電層８２は、第２のプラグ４２を介して半導体素子２０と電気的に接続されている。半導体素子２０が選択トランジスタである場合、導電層８２はビット配線と呼ばれる。
図９に示す例では、列方向における隣同士の強誘電体キャパシタの最小間隔（例えばＣ１１とＣ２１の間）は、行方向における隣同士の強誘電体キャパシタの最小間隔（例えばＣ１１とＣ１２の間）よりも大きくなっている。これにより、上述した被覆層７０を、行方向の隣同士の強誘電体キャパシタの間を埋めつつ、列方向の隣同士の強誘電体キャパシタの間には第１の開口部７２が設けられるように形成することができる。したがって、列方向にそれぞれが分離した導電層８２を容易に形成することができる。
また、強誘電体キャパシタは、例えば長手軸を有する平面形状をなしていてもよい。その場合、強誘電体キャパシタの長手軸は、行方向に対して斜めに（例えば４５°）傾斜していてもよい。詳しくは、行方向の隣同士の強誘電体キャパシタの長手軸は、列方向と平行な線を基準として対称となっており、すなわち行方向において交互に異なる向きに傾斜していてもよい。こうすることにより、基板１０の不純物領域１２（すなわち半導体素子２０の形成領域）、強誘電体キャパシタの大きさ等を考慮し、設計上、強誘電体メモリ１００のコンパクト化を図ることができる。あるいは、強誘電体キャパシタの平面形状は上述したものに限られるわけではなく、例えば正方形、円形など様々な形状を採用することができる。
なお、本実施の形態に係る強誘電体メモリのその他の構成は、上述した製造方法により導くことができる内容を含む。
本実施の形態に係る強誘電体メモリよれば、導電層８２が第１及び第２の開口部７２，７４内に一体的に設けられている。これにより、所定パターンの配線と、基板１０側へのコンタクトとを一体的に形成することが可能になる。このため、配線とコンタクトを別々に形成する場合に比べて位置ずれ防止を図ることができ、また、部品点数の省略により構造の簡略化を図ることができる。したがって、微細化及び高密度化に対応した強誘電体メモリを提供することができる。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。 本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。 本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。 本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。 本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。 本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。 本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。 本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。 本発明の実施の形態に係る強誘電体メモリの部分平面図。 図９のＸ−Ｘ線断面図。
符号の説明
１０…基板 ２０…半導体素子 ３０，３４…層間絶縁層 ４０…第１のプラグ
４２…第２のプラグ ７０…被覆層 ７２…第１の開口部 ７４…第２の開口部
８０，８２…導電層 Ｃｎｍ…強誘電体キャパシタ

Claims (9)

  1. 基板と、
    前記基板の上方に形成された少なくとも１層よりなる層間絶縁層と、
    前記層間絶縁層の上方に形成された複数の強誘電体キャパシタと、
    前記複数の強誘電体キャパシタを被覆する被覆層と、
    前記複数の強誘電体キャパシタの間に設けられた第１の開口部と、
    前記第１の開口部と連通するとともに前記被覆層及び前記層間絶縁層に形成された第２の開口部と、
    前記第１及び第２の開口部内に一体的に設けられた導電層と、
    を含み、
    前記複数の強誘電体キャパシタは、複数行複数列に配列され、
    前記強誘電体キャパシタは、長手軸を有する平面形状をなし、
    前記強誘電体キャパシタの長手軸は、行方向に対して斜めに傾斜し、
    前記行方向の隣同士の前記強誘電体キャパシタの長手軸は、列方向と平行な線を基準として対称となっており、
    前記第１の開口部内に設けられた前記導電層は、ビット配線である、強誘電体メモリ。
  2. 請求項１記載の強誘電体メモリにおいて、
    前記層間絶縁層には、前記強誘電体キャパシタに電気的に接続される第１のプラグ、及び前記第２の開口部により露出される第２のプラグが形成されている、強誘電体メモリ。
  3. 請求項２記載の強誘電体メモリにおいて、
    前記第２の開口部の幅は、前記第２のプラグの幅よりも大きい、強誘電体メモリ。
  4. 請求項１から請求項３のいずれかに記載の強誘電体メモリにおいて、
    前記第１の開口部の幅は、前記第２の開口部の幅よりも大きい、強誘電体メモリ。
  5. 請求項１から請求項４のいずれかに記載の強誘電体メモリにおいて、
    前記導電層の上面は、前記被覆層の上面と面一である、強誘電体メモリ。
  6. 請求項１から請求項５のいずれかに記載の強誘電体メモリにおいて、
    前記列方向における隣同士の前記強誘電体キャパシタの最小間隔は、前記行方向における隣同士の前記強誘電体キャパシタの最小間隔よりも大きい、強誘電体メモリ。
  7. 請求項６記載の強誘電体メモリにおいて、
    前記導電層は、前記列方向における隣同士の前記強誘電体キャパシタの間に配置され、かつ前記行方向に延出して形成されている、強誘電体メモリ。
  8. （ａ）基板の上方の少なくとも１層よりなる層間絶縁層の上方に、複数の強誘電体キャパシタを形成する工程と、
    （ｂ）前記複数の強誘電体キャパシタを被覆する被覆層を、前記複数の強誘電体キャパシタの間に第１の開口部が設けられるように形成する工程と、
    （ｃ）前記第１の開口部と連通する第２の開口部を前記被覆層及び前記層間絶縁層に形成する工程と、
    （ｄ）前記第１及び第２の開口部内、並びに前記被覆層の上方に導電層を一体的に形成する工程と、
    （ｅ）少なくとも前記導電層を研磨する工程と、
    を含み、
    前記複数の強誘電体キャパシタは、複数行複数列に配列され、
    前記強誘電体キャパシタは、長手軸を有する平面形状をなし、
    前記強誘電体キャパシタの長手軸は、行方向に対して斜めに傾斜し、
    前記行方向の隣同士の前記強誘電体キャパシタの長手軸は、列方向と平行な線を基準として対称となっており、
    前記第１の開口部内に設けられた前記導電層は、ビット配線である、強誘電体メモリの製造方法。
  9. 請求項８記載の強誘電体メモリの製造方法において、
    前記（ｅ）工程で、前記導電層及び前記被覆層を研磨する、強誘電体メモリの製造方法。
JP2005253238A 2005-09-01 2005-09-01 強誘電体メモリ及びその製造方法 Expired - Fee Related JP4450222B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005253238A JP4450222B2 (ja) 2005-09-01 2005-09-01 強誘電体メモリ及びその製造方法
US11/468,962 US7507662B2 (en) 2005-09-01 2006-08-31 Ferroelectric memory and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005253238A JP4450222B2 (ja) 2005-09-01 2005-09-01 強誘電体メモリ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007067264A JP2007067264A (ja) 2007-03-15
JP4450222B2 true JP4450222B2 (ja) 2010-04-14

Family

ID=37802841

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005253238A Expired - Fee Related JP4450222B2 (ja) 2005-09-01 2005-09-01 強誘電体メモリ及びその製造方法

Country Status (2)

Country Link
US (1) US7507662B2 (ja)
JP (1) JP4450222B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2565635B1 (en) * 2011-09-02 2017-11-15 Sensirion AG Sensor chip and method for manufacturing a sensor chip
US11839087B2 (en) * 2019-09-20 2023-12-05 Wuxi Petabyte Technologies Co., Ltd. Ferroelectric memory devices with reduced edge defects and methods for forming the same
US20230067612A1 (en) * 2021-09-02 2023-03-02 Kepler Computing, Inc. Pocket integration process for embedded memory
US11942133B2 (en) * 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243621A (ja) * 2002-02-15 2003-08-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2004006593A (ja) 2002-04-22 2004-01-08 Fujitsu Ltd 強誘電体キャパシタ及び強誘電体キャパシタの形成方法
JP2004095861A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
JP2005026332A (ja) 2003-06-30 2005-01-27 Seiko Epson Corp メモリ装置及びその製造方法

Also Published As

Publication number Publication date
US20070045690A1 (en) 2007-03-01
US7507662B2 (en) 2009-03-24
JP2007067264A (ja) 2007-03-15

Similar Documents

Publication Publication Date Title
US7173301B2 (en) Ferroelectric memory device with merged-top-plate structure and method for fabricating the same
JP4453846B2 (ja) 強誘電体メモリ装置およびその製造方法
JP4450222B2 (ja) 強誘電体メモリ及びその製造方法
US20060043452A1 (en) Ferroelectric memory and its manufacturing method
JP4930371B2 (ja) 半導体装置及びその製造方法
US8324671B2 (en) Semiconductor device and method of manufacturing the same
US7279342B2 (en) Ferroelectric memory
JP2005217189A (ja) 容量素子及びその製造方法
JP4422644B2 (ja) 半導体装置の製造方法
US7262065B2 (en) Ferroelectric memory and its manufacturing method
JP2010056133A (ja) 半導体記憶装置
US7244979B2 (en) Semiconductor memory device and method for manufacturing the same
JP4893304B2 (ja) 半導体装置及びその製造方法
JP2003086771A (ja) 容量素子、半導体記憶装置及びその製造方法
JP4766924B2 (ja) 半導体記憶装置及びその製造方法
JP2010225928A (ja) 半導体記憶装置及びその製造方法
JP2006253194A (ja) 半導体装置およびその製造方法
JP4952700B2 (ja) 半導体装置及びその製造方法
JP2010040905A (ja) 半導体装置およびその製造方法
JP2007035915A (ja) 半導体装置及びその製造方法
JP2006066796A (ja) 強誘電体メモリ及びその製造方法
KR100583961B1 (ko) 복수개의 박스형 강유전체 커패시터들을 제조하는 방법
JP2006135078A (ja) 強誘電体メモリ及びその製造方法
JP2006135076A (ja) 強誘電体メモリ及びその製造方法
JP2011100950A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090107

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100106

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100119

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees