KR100346833B1 - 전기 도금 방법을 이용한 반도체 메모리 소자의 캐패시터제조방법 - Google Patents

전기 도금 방법을 이용한 반도체 메모리 소자의 캐패시터제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 대한 것으로서, 캐패시터 하부전극을 전기도금 방법을 사용하여 형성한다. 본 발명에 따르면, 먼저 반도체 기판 상의 불순물 주입영역과 전기적으로 연결된 하부전극 패드가 형성되어 있는 반도체 기판의 전면에 제 1 층간절연막을 형성한다. 그런 다음, 제 1 층간절연막 상에 비트라인을 형성한 후, 비트라인을 덮는 제 2 층간절연막을 형성한다. 그리고 나서, 상기 제 2 층간절연막 상에 하부전극용 씨드층과 도금 마스크층을 순차적으로 형성하고, 사진식각 공정을 진행하여 상기 하부전극 패드를 노출시키는 홀을 형성한다. 그 이후에, 상기 홀 내부를 도전막으로 매립하되, 상기 하부전극용 씨드층의 상부표면과 실질적으로 동일한 레벨 위의 도전막은 상기 하부전극용 씨드층을 이용한 전기도금 공정을 수행하여 형성한다. 그런 다음, 잔류하는 도금 마스크층과 하부전극용 씨드층을 제거하여 도전막의 측벽을 노출시킴으로써 캐패시터 하부전극을 형성한다.

Description

전기도금 방법을 이용한 반도체 메모리 소자의 캐패시터 제조방법{Method for manufacturing capacitor of semiconductor memory device using electroplating method}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 전기도금 방법을 이용하여 반도체 메모리 소자의 캐패시터를 제조하는 방법에 관한 것이다.
최근 들어, 반도체 메모리 소자의 집적도가 증가함에 따라 제한된 셀 면적 내에서 캐패시터의 정전용량을 증가시키기 위한 방법으로, 캐패시터의 유전막을 박막화하여 캐패시터 내부에 형성되는 전장을 강화시키는 방법과 캐패시터 하부전극의 구조를 입체화시켜 캐패시터의 유효면적을 증가시키는 방법 등이 제안되고 있다.
그러나, 상기한 바와 같은 방법을 채용하더라도 TiO2막 또는 SiO2막과 같은 통상적인 유전막을 캐패시터 유전막으로 사용하게 되면 1G(giga)비트 이상의 집적도를 가지는 반도체 메모리 소자에서는 소자 작동에 필요한 정전용량을 확보하기 어려운 문제가 있다. 따라서, 이러한 문제를 해결하기 위해 (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), (Pb,La)(Zr,Ti)O3(PLZT) 등과 같은 강유전막 또는 고유전막으로 캐패시터 유전막을 형성하고자 하는 연구가 활발히 진행 중에 있다.
예를 들어, 고유전막 또는 강유전막을 캐패시터 유전막으로 형성하는 종래기술에 따른 반도체 메모리 소자의 제조방법에 따르면, 먼저 도핑된 폴리실리콘으로 이루어진 하부전극 패드를 반도체 기판 상에 형성된 불순물 주입영역 상에 형성한다. 그 이후에, 하부전극 패드와 전기적으로 연결되는 하부전극 콘택을 형성한 후 상기 하부전극 콘택 상에 캐패시터 하부전극을 형성한다. 그리고 나서, 상기 캐패시터 하부전극 상에 고유전막 또는 강유전막으로 이루어진 캐패시터 유전막을 형성하고, 상기 캐패시터 유전막을 결정화하여 절연특성을 강화시킴으로써 캐패시터의 정전용량의 향상과 캐패시터 누설전류의 감소를 위해 산소 분위기하의 고온 열처리공정을 수행한다. 그런데, 상기 고온 열처리 공정은 600℃ 내지 900℃ 사이의 고온 및 산소 분위기하에서 수행되기 때문에, 캐패시터 하부전극을 일반적인 전극물질인 도핑된 폴리실리콘으로 형성할 경우 상기 고온 열처리 공정을 수행하는 과정에서 캐패시터 하부전극이 산화되어 콘택저항이 열화되거나, 상기 캐패시터 유전막과 캐패시터 하부전극 사이에 금속 실리사이막이 형성되는 등의 문제가 발생할 수 있다.
이에 따라, 고유전막 또는 강유전막을 사용하여 반도체 메모리 소자의 캐패시터를 제조할 경우에는, 백금족 원소 또는 그 산화물, 예를 들면 Pt, Ir, Ru, RuO2, IrO2등을 전극물질로 사용하는 것이 일반적이다.
종래 기술에서는, 백금족 금속을 사용하여 하부전극을 형성하기 위하여, 먼저 상기 백금족 금속으로 이루어진 도전막을 형성한 후 이를 건식 식각방법으로 패터닝하여 하부전극을 형성하였다. 그러나, 백금족 금속으로 이루어진 도전막은 건식식각 방법으로 휘발성이 있는 가스형태로 변환시키는 것이 용이하지 않아 하부전극을 단위셀 별로 분리하는 것이 매우 어려운 것으로 알려져 있다. 따라서, 300nm 이하의 하부전극 폭을 가지는 반도체 메모리 소자, 특히 4G비트 이상의 집적도를 가지는 반도체 메모리 소자를 제조할 때에는 건식 식각방법에 의하여 하부전극을 형성하는 데 한계가 있기 때문에, 건식식각 방법 이외의 방법으로 캐패시터 하부전극을 형성하는 방법이 다양하게 제안되고 있다.
따라서, 이하에서는 전기도금 방법을 이용하여 캐패시터 하부전극을 백금족 금속으로 형성하는 종래기술에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
도 1a 내지 도 1c는, Pt막으로 이루어진 캐패시터 하부전극을 전기도금 방법을 사용하여 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 전기도금 방법을 이용하여 캐패시터 하부전극을 형성하는 종래기술에 따르면, 먼저 반도체 기판(10) 상의 불순물 주입영역(미도시) 상에 도전성 폴리실리콘으로 이루어진 하부전극 패드(12)를 형성한다. 이어서, 인접하는 하부전극 패드(12)를 전기적으로 분리시키는 층간절연막(14)을 하부전극 패드(12) 상에 형성한다. 그런 다음, 상기 층간절연막(14)을 사진 식각공정으로 패터닝하여 하부전극 패드(11)를 노출시키는 홀(16)을 형성한 후, 홀(16)의 저면, 측벽 및 층간절연막(14)의 상면에 백금족 금속으로 이루어진 하부전극용 씨드층(18)을 형성한다. 그리고 나서, 상기 하부전극용 씨드층(18) 상에 하부전극이 형성될 영역만을 노출시키며 하부전극의 형태를 정의하는 도금 마스크층 패턴(20)을 홀(16)의 주위에 형성한다.
하부전극용 씨드층(18)과 도금 마스크층 패턴(20)을 형성한 이후에는, 전기도금 방법을 이용한 캐패시터 하부전극 형성공정이 진행된다. 예를 들어, Pt로 이루어진 캐패시터 하부전극을 형성하기 위해서는 먼저 Pt를 포함하고 있는 금속염이 용해된 도금액(plating solution)에 반도체 기판(10)을 담근 상태에서, 파워 소스(power source)(22)의 음극은 제 1 배선(24)을 통해 하부전극용 씨드층(18)에 연결하고, 파워 소스(22)의 양극은 제 2 배선(26)을 통해 Pt로 이루어진 소스 전극(28)에 연결한다. 그러면, 하부전극용 씨드층(18) 상에서 Pt가 석출되어 도금 마스크층 패턴(20)의 상부표면과 실질적으로 동일한 레벨로 Pt막이 형성된다. 그 결과, 점선을 경계로 하여 홀(16)의 저부에는 하부전극 콘택(30)이 형성되고, 하부전극 콘택(30) 상에는 후속공정에서 유전막이 형성되는 캐패시터 하부전극(32)이 형성된다.
도 1b를 참조하면, 전기도금 방법을 사용하여 하부전극 콘택(30) 및 캐패시터 하부전극(32)을 형성한 후, 습식식각 방법을 사용하여 도금 마스크층 패턴(20)을 제거한다. 그리고 나서, 도금 마스크층 패턴(20)의 제거에 의하여 노출되는 층간절연막(14) 상부표면 상의 하부전극용 씨드층(18)을 제거하여 하부전극(32)을 단위셀 별로 분리시킨다.
그런데, 하부전극용 씨드층(18)이 Pt로 이루어진 경우에는, 도금 마스크층 패턴(20)의 제거에 의해 노출된 하부전극용 씨드층(18)을 건식식각 방법에 의하여 제거하여야 한다. 하지만, Pt는 건식식각 방법을 사용한다고 하더라도 휘발성이 있는 기상 화합물로 변환시키는 것이 용이하지 않기 때문에, 캐패시터 하부전극을 단위셀 별로 분리시키는데 어려움이 있다. 특히, 디자인 룰이 0.15㎛ 이하인 반도체 메모리 소자의 제조에 있어서는, 상기 하부전극(32) 사이에서 노출되는 하부전극용 씨드층(18)의 피치(pitch)가 더욱 감소하게 되어 캐패시터 하부전극을 단위셀 별로 분리하는 것이 더욱 어렵게 된다.
따라서, 이러한 문제를 해결하기 위하여 하부전극용 씨드층(18)을 건식식각 방법을 사용하여 휘발성이 있는 기상화합물로의 변환이 용이한 Ru로 형성하는 방법이 제안되었다. 그러나, Ru로 하부전극용 씨드층(18)을 형성하게 되면 Pt로 이루어진 하부전극 콘택(30)과 노드분리 후 잔류하는 하부전극용 씨드층(18) 사이의 계면에서 Pt와 Ru의 합금이 형성되어 후속하는 캐패시터 유전막의 열처리 단계에서 문제가 야기하게 된다. 이에 대해서는 도 1c를 참조하여 이하에서 설명한다.
도 1c를 참조하면, 노드분리 공정을 수행하여 캐패시터 하부전극(32)을 단위셀 별로 분리시킨 이후에는, 그 결과물 전면에 강유전 물질 또는 고유전 물질로 이루어진 유전막(33)을 형성한다. 그리고 나서, 유전막(33)의 절연특성을 강화하기 위하여 산소 분위기 하에서 고온 열처리 공정(화살표 참조)이 진행된다. 그런데, 노드분리 후 잔류하는 하부전극용 씨드층(18)이 Ru인 경우에는, Ru로 이루어진 하부전극용 씨드층(18)과 Pt로 이루어진 하부전극 콘택(30) 사이의 계면에서 Pt와 Ru의 합금이 형성되고, 합금 내에 포함된 원소 중 내산화성이 Pt보다 약한 Ru가 유전막(33)의 고온 열처리 단계에서 산화하게 된다. 이처럼, 유전막(33)의 고온 열처리 단계에서 Pt보다 큰 부피를 가지는 Ru의 산화물이 생성되면 캐패시터 하부전극(32)의 모폴로지를 변화시키게 되고, 그 결과 유전막(33)에 물리적 스트레스를 유발하여 캐패시터 하부전극(32)과 유전막(33) 사이의 계면특성을 열화시키게 된다. 이에 따라, 캐패시터의 누설전류를 증가시키는 결과를 초래하게 된다.
본 발명이 이루고자 하는 기술적 과제는 전기도금 방법을 사용하여 캐패시터 하부전극을 형성하더라도 전기도금 공정에서 이용된 하부전극용 씨드층의 제거가 용이하며 완성된 캐패시터에는 하부전극용 씨드층이 잔류하지 않는 반도체 메모리 소자의 캐패시터 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기도금 방법을 사용하여 캐패시터 하부전극을 형성할 때, 하부전극용 씨드층과 캐패시터 하부전극을 서로 다른 물질로 형성하는 경우에도 캐패시터의 전기적 특성이 하부전극용 씨드층에 의하여 열화되는 것을 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 캐패시터 하부전극 형성을 위한 전기도금 공정을 수행하기 전에, 배리어 물질로 이루어진 하부전극 콘택을 형성할 필요가 없는 반도체 메모리 소자의 캐패시터 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래기술에 따른 전기도금 방법을 사용한 캐패시터 하부전극 형성과정을 도시한 공정 단면도들이다.
도 2는 본 발명에 따른 전기도금 방법을 이용한 반도체 메모리 소자의 캐패시터 제조방법이 적용될 레이 아웃도이다.
도 3a 내지 도 3f는 본 발명의 제 1 실시예를 도시한 공정 단면도들이다.
도 4는 본 발명의 제 2 실시예를 도시한 공정 단면도이다.
도 5a 내지 도 5f는 본 발명의 제 3 실시예를 도시한 공정 단면도들이다.
도 6a 내지 도 6d는 본 발명의 제 4 실시예를 도시한 공정 단면도들이다.
도 7a 내지 도 7b는 본 발명의 제 5 실시예를 도시한 공정 단면도들이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 측면에 따른 전기도금 방법을 이용한 반도체 메모리 소자의 제조방법은, 먼저 반도체 기판상의 활성영역과 전기적으로 연결된 도전영역이 형성되어 있는 반도체 기판 상에 하부전극용 씨드층을 형성한다. 그런 다음, 상기 씨드층 상에 도금 마스크층을 형성한다. 이어서, 상기 씨드층 및 상기 도금 마스크층을 패터닝하여 씨드층 패턴 및 도금 마스크층 패턴을 형성함으로써, 캐패시터 하부전극이 형성될 영역을 정의하며 상기 도전영역을 노출시키는 홀을 형성한다. 그리고 나서, 상기 홀에 의하여 측벽이 노출된 상기 씨드층 패턴을 이용하여 전기도금 공정을 수행함으로써, 상기 홀 내부에 하부전극용 도전막을 형성한다. 그 이후에, 상기 도전막의 측벽이 노출되도록 상기 도금 마스크층 패턴 및 상기 하부전극용 씨드층 패턴을 제거함으로써 캐패시터 하부전극을 형성한다. 그 다음, 캐패시터 하부전극 상에 캐패시터 유전막을 형성하고, 캐패시터 유전막 상에는 캐패시터 상부전극을 형성한다.
상기 씨드층은 백금족 금속막, 백금족 금속 산화물막, 페로브스카이트 구조를 가지는 도전성 물질막, 도전성 금속막, 금속 실리사이드막, 금속 질화물막 또는 이들의 조합으로 이루어진 다중막으로 형성할 수 있다.
상기 도금 마스크층은 BPSG(boro-phospho-silicate glass)막, SOG(spin-on glass)막, PSG(phospho-silicate glass)막, 포토레지스트막, DLC(diamond like carbon)막, SiOx막, SiNx막, SiONx막, TiOx막, AlOx막, AlNx막또는 이들의 조합으로 이루어진 다중막으로 형성할 수 있다.
상기 도금 마스크층 패턴 및 씨드층 패턴은 각각 습식 또는 건식 식각공정을 수행하여 제거할 수 있다. 경우에 따라서, 상기 도금 마스크층 패턴 및 하부전극용 씨드층 패턴은 1회의 습식 또는 건식 식각공정을 수행하여 제거할 수도 있다.
상기 하부전극용 씨드층을 형성하기 전에 식각저지막을 형성할 수 있다. 이러한 경우, 상기 하부전극용 씨드층은 상기 식각저지막 상에 형성되고, 상기 홀은 상기 도금 마스크층, 상기 하부전극용 씨드층 및 상기 식각저지막을 패터닝함으로써 형성된다.
상기 캐패시터 상부전극은 전기도금 방법을 사용하여 형성할 수 있다.
본 발명의 다른 측면에 따른 전기도금 방법을 이용한 반도체 메모리 소자의 캐패시터 제조방법은, 먼저 반도체 기판의 활성영역 상에 도전물질로 이루어진 하부전극 패드를 형성한 후, 상기 하부전극 패드 상에 제 1 층간절연막을 형성한다. 그리고 나서, 상기 제 1 층간절연막 상에 비트라인을 형성하고, 비트라인 상에는 제 2 층간절연막을 형성한다. 그런 다음, 상기 제 2 층간절연막 상에 하부전극용 씨드층을 형성하고, 상기 하부전극용 씨드층 상에는 도금 마스크층을 형성한다. 그런 다음, 상기 도금 마스크층, 상기 하부전극용 씨드층, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 패터닝하여 상기 하부전극 패드를 노출시키는 홀을 형성한다. 그 다음으로, 상기 홀 내부를 도전막으로 채우되, 적어도 상기 하부전극용 씨드층의 상부표면과 실질적으로 동일한 레벨 위의 도전막은 패터닝된 하부전극용 씨드층을 이용한 전기도금 공정을 수행하여 형성한다. 그 이후에, 패터닝된 상기 도금 마스크층 및 상기 하부전극용 씨드층을 제거하여 상기 도전막의 측벽을 노출시킴으로써 캐패시터 하부전극을 형성한다. 이어서, 캐패시터 하부전극 상에 캐패시터 유전막을 형성하고, 캐패시터 유전막 상에는 캐패시터 상부전극을 형성한다.
상기 도전막의 형성단계는 다음과 같이 진행될 수 있다. 먼저, 상기 홀의 저부에서 노출된 상기 하부전극 패드 상에 도전성 배리어막을 형성하되 상기 홀에 의하여 노출된 하부전극용 씨드층의 측벽을 덮지 않도록 형성한다. 그런 다음, 상기 패터닝된 하부전극용 씨드층을 이용한 전기도금 공정을 수행하여 상기 배리어막 상에 하부전극용 도전막을 형성한다.
상기 배리어막의 형성단계는 다음과 같이 진행될 수 있다. 먼저, 상기 홀 내부 및 패터닝된 상기 도금 마스크층 상에 배리어 물질을 형성한다. 그리고 나서, 상기 배리어 물질의 상부를 제거하여 패터닝된 도금 마스크층의 상면을 노출시킨다. 그 이후에, 상기 홀 내에 형성되어 있는 배리어 물질을 선택적으로 제거하여 패터닝된 하부전극용 씨드층의 측벽을 노출시킨다.
상기 배리어막은 금속 실리사이드막, 금속 질화물막, 도핑된 폴리실리콘막 또는 이들의 조합으로 이루어진 다중막으로 형성될 수 있다.
상기 홀 형성단계에서 패터닝된 도금 마스크층 및 하부전극용 씨드층은, 습식 또는 건식식각 공정을 수행하여 제거할 수 있다. 경우에 따라서, 상기 홀 형성단계에서 패터닝된 도금 마스크층 및 하부전극용 씨드층은 1회의 습식 식각공정을 수행하여 제거할 수도 있다.
상기 하부전극용 씨드층을 형성하기 전에 상기 제 2 층간절연막 상에 식각저지막을 더 형성할 수 있다.
상기 제 2 층간절연막을 형성하기 전에, 상기 비트라인의 측벽 및 상부표면 상에 상기 제 2 층간절연막과 식각선택비가 있는 물질막으로 스페이서 및 캡핑 절연막을 각각 형성할 수 있다. 이러한 경우, 상기 홀은, 스페이서 및 캡핑 절연막으로 마스킹된 비트라인에 의하여 자기정렬될 수 있다.
상기 도전막을 홀 내에 형성하기 전에, 상기 홀에 의하여 노출된 하부전극용 씨드층 측벽에 전기적으로 연결되는 라이너 씨드층을 상기 홀의 저부에 형성할 수 있다.
상기 라이너 씨드층 형성단계는 다음과 같이 진행될 수 있다. 먼저, 상기 홀에 의하여 노출된 하부전극용 씨드층의 측벽 상에 반구형 씨드를 형성한다. 그런 다음, 상기 반구형 씨드를 저온에서 반응성 이온식각하여 홀의 저부에 재증착함으로써, 상기 라이너 씨드층을 형성한다.
상기 라이너 씨드층 형성단계는 다음과 같이 진행될 수도 있다. 먼저, 상기 홀이 형성된 반도체 기판의 전면을 도전막으로 라이닝한다. 그런 다음, 상기 도전막을 저온에서 반응성 이온식각하여 상기 라이너 씨드층을 스페이서 형태로 형성한다.
상기 하부전극 패드는 다중막으로 형성하되, 상기 하부전극 패드의 최상부층은 도전성 배리어막으로 이루어지도록 형성할 수 있다.
상기 하부전극 패드는 다중막으로 형성하되, 상기 하부전극 패드의 최상부층은 백금족 금속막이고, 그 하부에는 적어도 1층의 도전성 배리어막이 포함되도록 형성할 수도 있다. 이 때, 상기 라이너 씨드층은 상기 하부전극 패드의 최상부층인 백금족 금속막을 저온에서 반응성 이온식각하여 형성할 수도 있다.
본 발명에 따른 캐패시터 제조방법을 적용하여 캐패시터 하부전극을 형성하게 되면, 건식 식각방법으로 하부전극을 단위셀 별로 분리할 때 발생하는 종래 기술의 문제점이 해결된다. 또한, 본 발명의 다른 측면에 따르면, 하부전극 패드를 노출시키는 홀을 형성할 때 마스킹된 비트라인을 이용한 자기정렬 기술을 적용할 수 있기 때문에 1회의 사진공정만으로도 상기 홀을 형성할 수 있다. 그리고, 본 발명의 또 다른 측면에 따르면, 하부전극을 전기도금 방법에 의하여 형성한 후, 하부전극용 씨드층 패턴을 간단한 방법에 의하여 완전히 제거할 수 있다. 따라서, 캐패시터의 전기적 특성이, 전기도금 공정의 수행 이후에 잔류하는 하부전극용 씨드층에 의하여 열화되는 것을 방지할 수 있다. 아울러, 본 발명의 또 다른 측면에 따르면, 하부전극과 하부전극용 씨드층을 반드시 동일한 물질로 형성할 필요가 없고, 필요에 따라 자유롭게 선택할 수 있다.
이하에서는 본 발명의 바람직한 실시예들에 대하여 첨부 도면들을 참조하여 상세히 설명한다. 본 발명의 실시예들은 여러가지 다른 형태로 변형될 수 있으며,본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 첨부 도면에 있어서, 층 또는 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 첨부 도면들에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 다른 층이 개재될 수도 있다.
먼저, 본 발명에 따른 반도체 메모리 소자의 캐패시터 제조방법이 구현될 레이 아웃을 도 2를 참조하여 설명한다.
도 2를 참조하면, 소자분리막에 의하여 활성영역(A)이 정의되어 있고, 활성영역(A) 상에는 두 개의 워드라인(W/L)이 지나고 있다. 비트라인(B/L)은 워드라인(W/L)과 층을 달리하며, 워드라인(W/L)과 수직을 이루며 지나고 있다. 활성영역(A) 상에 형성되는 드레인 영역 상에는 비트라인 콘택(Ⅰ)이 있고, 활성영역(A) 상에 형성된 소오스 영역 상에는 하부전극 콘택(Ⅱ)이 있다. 하부전극 콘택(Ⅱ) 상에는 반도체 메모리 소자의 캐패시터 하부전극(C)이 있다. 이하에서 첨부한 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명함에 있어서는, 도 2의 B-B'선에 따른 단면을 참조하여 설명하기로 한다.
<제 1 실시예>
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 도시하는 공정 단면도들이다.
도 3a를 참조하면, 먼저 반도체 기판(50) 상에 하부전극용 씨드층(52)을 형성한다. 구체적으로 도시하지는 않았지만, 상기 반도체 기판(50)은 불순물 주입영역이 형성되어 있는 실리콘 기판일 수도 있고, 상면에 게이트 전극, 비트라인 등과 같은 막구조물을 포함하고 있는 실리콘 기판일 수도 있다.
상기 하부전극용 씨드층(52)은 내산화성이 있는 도전물질로 형성하는 것이 바람직하다. 예를 들어, 상기 하부전극용 씨드층(52)은 백금족 금속막, 백금족 금속 산화물막, 페로브스카이트 구조를 가지는 도전성 물질막, 도전성 금속막, 금속 실리사이드막, 금속 질화물막 또는 이들의 조합으로 이루어진 다중막으로 형성할 수 있다. 상기 백금족 금속막은 Pt막, Rh막, Ru막, Ir막, Os막 또는 Pd막일 수 있고, 상기 백금족 금속 산화물막은 PtOx막, RhOx막, RuOx막, IrOx막, OsOx막 또는 PdOx막일 수 있고, 상기 도전성 페로브스카이트 구조를 가지는 도전성 물질막은 CaRuO3막, SrRuO3막, BaRuO3막, BaSrRuO3막, CaIrO3막, SrIrO3막, BaIrO3막 또는 (La,Sr)CoO3막일 수 있고, 상기 도전성 금속막은 Cu막, Al막, Ta막, Mo막, W막, Au막 또는 Ag막일 수 있고, 상기 금속 실리사이드막은 WSix막, TiSix막, CoSix막, MoSix막 또는 TaSix막일 수 있고, 상기 금속 질화물막은 TiN막, TaN막, WN막, TiSiN막, TiAlN막, TiBN막, ZrSiN막, ZrAlN막, MoSiN막, MoAlN막, TaSiN막 또는 TaAlN막일 수 있다.
상기 하부전극용 씨드층(52)은 내산화성이 있을 뿐만 아니라, 습식식각 방법또는 건식식각 방법에 의하여 제거가 용이한 물질막으로 형성하는 것이 보다 바람직하다. 왜냐하면, 하부전극용 씨드층(52)의 일부는 후속공정에서 습식식각 방법 또는 건식식각 방법에 의하여 제거하여야 하기 때문이다. 예를 들어, 후속공정에서 하부전극용 씨드층(52)의 일부를 건식식각 방법으로 제거할 경우에는 하부전극용 씨드층(52)은 Ru막으로 형성할 수 있다. 또한, 후속공정에서 하부전극용 씨드층(52)의 일부를 습식식각 방법으로 제거할 경우에는 하부전극용 씨드층(52)은 Cu 또는 Ag로 형성할 수 있다.
상기 하부전극용 씨드층(52)은 스퍼터링 방법, 화학기상증착방법, 물리적 증착방법, 원자층 증착방법 또는 레이져 용발방법을 사용하여 형성할 수 있지만, 하부전극용 씨드층(52)을 형성하기 위한 바람직한 방법은 하부전극용 씨드층(52)을 형성하기 위한 물질막의 종류에 따라서 달라질 수 있다.
예를 들면, 상기 하부전극용 씨드층(52)을 Ru막으로 형성할 때에는 스퍼터링 방법을 사용하여 형성하는 것이 바람직하다. Ru막으로 이루어진 하부전극용 씨드층(52)을 스퍼터링 방법을 사용하여 형성할 때에는 DC 스퍼터링 장비를 사용할 수 있다. 이 때 DC 파워는 1,000W 정도, Ar 가스의 유량은 20sccm정도, 웨이퍼의 온도는 200℃정도로 설정하여 Ru막으로 된 하부전극용 씨드층(52)을 형성할 수 있다.
상기 하부전극용 씨드층(52)은 약 50 ∼ 2000Å의 두께로 형성하는 것이 바람직하다. 예를 들어, 하부전극용 씨드층(52)을 Ru막으로 형성할 경우에는 하부전극용 씨드층(52)을 500Å 정도의 두께로 형성할 수 있다.
상기와 같이 하부전극용 씨드층(52)을 형성한 다음, 상기 하부전극용 씨드층(52) 상에 도금 마스크층(54)을 형성한다. 여기에서, 상기 도금 마스크층(54)은 후속하는 전기도금 공정에서 도금 마스크로 사용되므로 부도체여야 하고, 캐패시터 하부전극을 형성한 이후에 건식 또는 습식 식각방법에 의하여 용이하게 제거가 가능해야 한다. 따라서, 상기 도금 마스크층(54)은 BPSG(boro-phospho-silicate glass)막, SOG(spin-on glass)막, PSG(phospho-silicate glass)막, 포토레지스트막, DLC(diamond like carbon)막, SiOx막, SiNx막, SiONx막, TiOx막, AlOx막, AlNx막 또는 이들의 조합으로 이루어진 다중막으로 형성하는 것이 바람직하다.
상기 도금 마스크층(54)은 스퍼터링 방법, 화학기상증착 방법, 물리적 증착방법 또는 원자층 증착방법에 의하여 형성할 수 있는데, 도금 마스크층(54)을 형성하기 위한 바람직한 방법은 도금 마스크층(54)을 형성하기 위한 물질막의 종류에 따라서 달라질 수 있다. 예를 들어, 도금 마스크층(54)을 실리콘 산화막으로 형성할 경우에는 화학기상증착 방법을 사용하여 형성하는 것이 바람직하다.
상기 도금 마스크층(54)의 형성두께는 형성하고자 하는 캐패시터 하부전극의 치수에 의하여 결정된다. 예를 들어, 1000Å 정도의 높이를 가지는 캐패시터 하부전극을 형성하고자 할 경우에는 도금 마스크층(54)은 1000Å 정도의 두께로 형성할 수 있다.
도 3b를 참조하면, 사진식각 공정을 수행하여 상기 도금 마스크층(54) 중에서 하부전극 형성 예정 영역 위에 형성된 도금 마스크층(54) 부분과, 그 아래의 하부전극용 씨드층(52)을 반응성 이온식각(Reactive Ion Etching) 방법에 의하여 선택적으로 제거함으로써 도금 마스크층 패턴(54') 및 하부전극용 씨드층 패턴(52')을 형성한다. 이 때, 상기 도금 마스크층 패턴(54') 및 하부전극용 씨드층 패턴(52')에 의하여 상기 반도체 기판(50) 상의 도전 영역(56), 즉 하부전극 형성 예정 영역을 노출시키는 홀(H1)이 정의된다. 또한, 상기 홀(H1)의 측벽에는 상기 하부전극용 씨드층 패턴(52')의 측벽 및 상기 도금 마스크층 패턴(54')의 측벽이 노출된다.
도 3c를 참조하면, 전기도금 방법을 사용하여 하부전극용 도전막(66)을 홀(H1)내에 형성하는 단계가 진행된다. 즉, 파워 소스(58)의 음극은 제 1 배선(60)을 통하여 하부전극용 씨드층 패턴(52')에 연결시키고 파워 소스(58)의 양극은 제 2 배선(62)을 통하여 소스 전극(64)에 연결한다. 이 상태에서, 반도체 기판(50)을 도금액에 담가 전기도금을 행한다. 그러면, 홀(H1) 내부에서 노출된 하부전극용 씨드층 패턴(52')의 측벽에서 소스 전극(64)과 실질적으로 동일한 종류의 금속이 석출되기 시작한다. 하부전극용 씨드층 패턴(52')의 측벽에서 석출되는 금속으로 이루어진 하부전극용 도전막(66)은, 형성하고자 하는 캐패시터 하부전극의 높이에 대응하는 높이까지 홀(H1) 내에 채워지게 된다. 예를 들어, 하부전극용 도전막(66)은 도금 마스크층 패턴(54')의 상부표면과 실질적으로 동일한 레벨까지 채워질 수 있다.
상기 하부전극용 도전막(66)을 Pt막으로 형성할 경우에는 아질산 암모늄 백금 용액(ammonium platinum nitrite: Pt(NH3)2(NO2)2)을 도금액으로 사용하고, 백금전극을 소스 전극(64)으로 사용하는 것이 바람직하다. 이 때, 전기도금 조건으로서 도금 욕조(浴槽)(plating bathtub)의 온도는 70∼90℃, 도금액의 농도는 8∼12g/l, 도금액의 pH는 0.8∼4, 도금액 내의 전도염 황산의 농도는 0.5∼1.5g/l, 전류 밀도는 0.1∼2A/cm2로 할 수 있다.
상기 하부전극용 도전막(66)을 Pt막으로 형성할 경우에 상기 도금액으로서 염화 백금산 암모늄(ammonium chloroplatinate; (NH4)2PtCl6) 또는 염화 백금산(chloroplatinic acid; H2PtCl6)을 사용할 수도 있다.
물론, 도금액으로서 백금 대신 다른 금속염을 포함하는 도금액을 사용하면 상기 홀(H1) 내에 상기 금속염에 포함된 금속을 채울 수 있게 된다. 상기 도금액으로는 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Co, Ni 또는 이들의 조합을 포함하는 금속염이 용해된 도금액을 사용할 수 있다. 예를 들면, 상기 도금액으로서 (NH4)2PtCl6, H2PtCl6, RuNOCl3, RuCl3, IrCl4, (NH4)2IrCl6등을 사용할 수도 있다.
상기 소스 전극(64)은 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Co, Ni, W 또는 이들의 합금으로 이루어질 수 있다.
도 3d를 참조하면, 상기 도금 마스크층 패턴(54')을 선택적으로 제거하여 상기 하부전극용 도전막(66)의 측벽을 일부 노출시킨다. 예를 들어, 상기 도금 마스크층 패턴(54')이 SiO2로 이루어진 경우는 HF 용액 또는 BOE(buffered oxideetchant) 용액을 습식 에천트로 이용하는 습식식각 방법을 사용하여 도금 마스크층 패턴(54')을 제거할 수 있다. 한편, 상기 하부전극용 씨드층 패턴(52')은 도금 마스크층 패턴(54')을 제거하는 과정에서 제거될 수도 있고, 별도의 공정을 수행하여 제거될 수도 있다. 예를 들어, 상기 하부전극용 씨드층 패턴(52')이 Pt 또는 Ru로 형성된 경우 이들 물질은 HF 용액 또는 BOE 용액에 대하여 불용성이므로, 상기 도금 마스크층 패턴(54')의 제거시 상기 하부전극용 씨드층 패턴(52')은 제거되지 않고 그대로 남아 있게 된다.
도 3e를 참조하면, 상기 하부전극용 씨드층 패턴(52')을 제거하여 상기 하부 전극(70)의 측벽을 완전히 노출시킨다. 이 때, 하부전극용 씨드층 패턴(52')을 구성하고 있는 물질막에 따라서 하부전극용 씨드층 패턴(52')의 제거시 습식 식각방법을 사용할 수도 있고, 건식 식각방법을 사용할 수도 있다.
예를 들어, 하부전극용 씨드층 패턴(52')이 Ru막으로 형성된 경우에는 반응성 이온식각 방법을 사용하면 다른 백금족 금속보다는 상대적으로 용이하게 Ru를 휘발성이 있는 기체화합물로 변화시킬 수 있기 때문에 하부전극용 씨드층 패턴(52')을 제거할 수 있게 된다.
상기 하부전극용 씨드층 패턴(52')이 Cu 또는 Ag와 같이 HF 용액에 용해되는 물질로 형성된 경우에는 도금 마스크층 패턴(54') 및 하부전극용 씨드층 패턴(52')을 HF를 이용한 1회의 습식 식각공정으로 한꺼번에 제거할 수도 있다.
상기와 같이 도금 마스크층 패턴(54') 및 하부전극용 씨드층 패턴(52')이 제거되면, 단위셀 별로 분리된 캐패시터 하부전극(66)이 형성된다.
도 3f를 참조하면, 캐패시터 하부전극(66)이 형성된 결과물 상에 CVD 방법 또는 스퍼터링 방법에 의하여 유전물질을 증착하여 유전막(68)을 소정의 두께로 형성한다. 유전막(68)의 형성두께는 요구되는 캐패시터의 정전용량 등을 고려하여 결정된다. 예를 들어, 상기 유전막(68)은 20nm의 두께로 형성할 수 있다.
상기 유전막(68)은 Ta2O5막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbZrTiO3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3(PLZT)막, Bi4Ti3O12막 또는 이들의 조합으로 이루어진 다중막으로 형성할 수 있다.
이어서, 상기 유전막(66) 상에 CVD 방법 또는 스퍼터링 방법에 의하여 도전물질을 증착하여 캐패시터 상부전극(70)을 형성한다. 상기 캐패시터 상부전극(70)은 상기 하부전극용 씨드층(도 3a의 52 참조)과 실질적으로 동일한 종류의 물질막으로 형성할 수 있다.
한편, MOD(Metal-Organic Deposition) 방법을 이용하여 Pt 박막을 소정의 두께, 예컨대 약 50nm의 두께로 형성하여 캐패시터 상부전극(70)을 형성할 수도 있다. 이 때에는, 스핀 코팅 방법을 이용하여 스핀 회수 및 Pt MOD 용액(10%의 Pt-아세틸아세토네이트와 90%의 에탄올의 혼합물)의 농도를 조절하여 캐패시터 상부전극(70)으로 형성되는 Pt 박막의 두께 및 막질의 밀도를 조절할 수 있다.
상기 상부 전극(70)을 Pt막으로 형성할 경우, 이용할 수 있는 또 다른 방법으로서 콜로이드(colloid)의 스핀 코팅 방법이 있다. 이 방법을 이용하는 경우에는 평균 사이즈가 약 30∼50Å인 Pt 콜로이드로 이루어지는 고형 성분(solid content)이 알콜 성분으로 이루어진 유기 용매에 약 5 중량%의 농도로 균일하게 분산되어 있는 Pt 콜로이드 용액을 통상의 스핀 코팅 방법에 의하여 약 1000Å의 두께로 코팅한다. 그런 다음, 약 300∼500℃에서의 열처리 공정을 약 10분 동안 수행하여 알콜 성분을 휘발시킨 후, 남아 있는 Pt 박막을 상기 캐패시터 상부전극(70)으로 형성할 수 있다.
<제 2 실시예>
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 소자의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명에 따른 제 2 실시예는 상부전극(70')을 전기도금 방법에 의하여 형성한다는 점을 제외하고 제 1 실시예와 실질적으로 동일한 공정단계들이 진행된다.
보다 상세히 설명하면, 도 3a 내지 도 3e를 참조하여 설명한 방법과 실질적으로 동일한 방법으로 반도체 기판(50) 상에 캐패시터 하부전극(66)을 형성한다. 그런 다음, 도 3f에서와 실질적으로 동일한 방법을 사용하여 유전막(68)을 형성한다.
그리고 나서, 상기 유전막(68) 상에 CVD 방법 또는 스퍼터링 방법에 의하여 상부전극용 씨드층(72)을 약 50∼1000Å의 두께로 형성한다.
상기 상부전극용 씨드층(72)은 제 1 실시예의 하부전극용 씨드층과 실질적으로 동일한 종류의 물질막으로 형성할 수 있다.
이어서, 파워 소스(58)의 음극을 제 1 배선(60)을 통하여 상기 상부전극용 씨드층(72)에 연결하고 양극은 제 2 배선(62)을 통하여 소스 전극(64)에 연결한 상태에서, 도 3c를 참조하여 설명한 전기도금 방법과 실질적으로 동일한 방법을 사용하여 상부전극용 씨드층(72) 상에 캐패시터 상부전극(70')을 원하는 두께로 형성한다.
캐패시터 상부전극(70')을 전기도금 방법에 의하여 형성할 때에는 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Cu, Mo, Co, Ni, Zn, Cr, Fe 또는 이들의 조합을 포함하는 금속염이 용해된 용액을 도금액으로 사용할 수 있다. 또한, 캐패시터 상부전극(70')을 전기도금 방법에 의하여 형성할 때에는, Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Cu, Mo, Co, Ni, Zn, Cr, Fe 또는 이들의 합금을 소스 전극(64)으로 사용할 수 있다.
상기와 같이 캐패시터 상부전극(70')을 전기도금 방법에 의하여 형성하면, 도금에 의하여 형성되는 막의 스텝 커버리지가 매우 우수하여 반도체 기판(50)의 전면에 형성되는 캐패시터 상부전극(70')을 균일한 두께로 용이하게 형성할 수 있다. 또한, 전기도금 방법에 의하여 형성되는 캐패시터 상부전극(70')의 두께를 증가시키면, 인접하는 캐패시터 하부전극(66) 사이의 공간이 완전히 매워지게 되어 캐패시터 상부전극의 평탄도가 향상된다.
<제 3 실시예>
도 5a 내지 도 5f는 본 발명에 따른 반도체 메모리 소자의 캐패시터 제조방법에 대한 제 3 실시예를 도시한 공정 단면도들이다. 본 발명에 따른 제 3 실시예는 가지는 반도체 메모리 소자의 캐패시터를 COB(capacitor over bit line) 구조로 형성할 경우에 본 발명을 적용한 경우이다. 하지만, 본 발명은 CUB(capacitorunder bit line) 구조를 가지는 반도체 메모리 소자의 캐패시터를 형성할 경우에도 적용할 수 있다.
도 5a를 참조하면, 본 발명의 제 3 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법은, 먼저 반도체 기판(50) 상에 소자분리막(74)을 형성하여 활성영역과 비활성영역을 정의한다. 상기 소자분리막(74)은 LOCOS(LOCal Oxidation of Silicon) 방법 또는 트렌치 소자분리 방법에 의하여 형성할 수 있다. 이어서, 상기 활성영역 상에 게이트 전극(미도시), 소오스 영역(76) 및 드레인 영역(미도시)으로 구성된 전계효과 트랜지스터를 형성한다. 그런 다음, 상기 소오스 영역(76) 상에 하부전극 패드(78)를 형성한 후, 반도체 기판(50)의 전면에 산화막으로 이루어진 제 1 층간절연막(80)을 형성하여 인접하는 하부전극 패드(78)를 전기적으로 분리시킨다.
도면으로 구체적으로 도시하지는 않았지만, 상기 하부전극 패드(78)는 도전성 폴리실리콘만으로 이루어진 단일막으로 형성할 수도 있고, 2 중막 이상의 다중막으로 형성할 수도 있다. 상기 하부전극 패드(78)를 다중막으로 형성할 경우에는 다음과 같은 순서로 적층된 구조로 형성할 수 있다.
구체적으로, 상기 하부전극 패드(78)는 다중막으로 형성하되 최상부막은 배리어막으로 이루어지도록 형성할 수 있다. 예를 들어, 상기 하부전극 패드(78)를 2중막으로 형성할 경우에는 도전성 폴리실리콘막＼배리어막이 순차적으로 적층된 구조로 형성할 수 있다. 여기에서, 배리어막은 TiN막, TaN막, WN막, TiSiN막, TiAlN막, TiBN막, ZrSiN막, ZrAlN막, MoSiN막, MoAlN막, TaSiN막 또는 TaAlN막일 수 있다.
또는, 상기 하부전극 패드(78)는 최상부막이 백금족 금속막으로 이루어지고 상기 백금족 금속막의 하부에는 적어도 1층의 배리어막이 삽입되어 있도록 형성할 수도 있다. 예를 들어, 상기 하부전극 패드(78)를 3 중막으로 형성할 경우에는 도전성 폴리실리콘막＼배리어막＼백금족 금속막이 순차적으로 적층된 구조로 형성할 수 있다. 여기에서, 상기 배리어막은 TiN막, TaN막, WN막, TiSiN막, TiAlN막, TiBN막, ZrSiN막, ZrAlN막, MoSiN막, MoAlN막, TaSiN막 또는 TaAlN막일 수 있고, 상기 백금족 금속막은 Pt막, Rh막, Ru막, Ir막, Os막 또는 Pd막일 수 있다.
상기와 같이 하부전극 패드(78)를 다중막으로 형성할 경우에 창출되는 기술적 효과에 대해서는 이후에 상세하게 설명하기로 한다.
계속해서, 상기 제1 층간절연막(80) 상에 비트라인(82)을 형성하고, 산화막으로 이루어지며 비트라인(82)을 덮는 제2 층간절연막(84)을 반도체 기판(50)의 전면에 형성한다. 상기 비트라인(82)의 측벽 및 상부표면 상에는 제 2 층간절연막(84)과 식각선택비가 있는 절연막, 예컨대 질화막으로 이루어진 스페이서(S)와 캡핑 절연막(C)이 각각 형성되어 있을 수 있다. 이러한 경우, 후속공정에서 캐패시터의 하부전극이 형성될 홀을 형성할 때, 홀을 비트라인(82)에 의하여 자기정렬시킬 수 있게 된다.
계속해서, 상기 제2 층간절연막(84) 상에 식각저지막(86)을 형성한다. 상기 식각저지막(86)은 상기 제2 층간절연막(84)을 구성하는 물질막에 대하여 높은 식각 선택비를 가지는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 식각저지막은 Si3N4막, TiO2막, Ta2O5막, 또는 Al2O3막으로 형성할 수 있다.
상기 식각저지막(86)은 후속하는 식각공정에서 식각저지막(86)의 하부막, 예컨대 제2 층간절연막(84)이 식각되는 것을 방지하기 위하여 형성하는 것이기 때문에, 후속하는 식각공정에서 사용하는 에천트가 식각저지막의 하부막을 손상시킬 염려가 없는 경우에는 상기 식각저지막(86)의 형성단계는 생략할 수 있다.
상기 식각저지막(86) 상에는 도전성이 있는 하부전극용 씨드층(88)을 형성하고, 하부전극용 씨드층(88) 상에는 도금 마스크층(90)을 형성한다.
상기 하부전극용 씨드층(88) 및 도금 마스크층(90)으로 형성할 수 있는 물질막의 종류, 두께 및 제조방법은, 상기 제 1 실시예의 하부전극용 씨드층 및 도금 마스크층으로 형성할 수 있는 물질막의 종류, 두께 및 제조방법과 실질적으로 동일하다. 예를 들어, 하부전극용 씨드층(88)의 일부는 후속공정에서 습식식각 방법 또는 건식식각 방법에 의하여 제거되므로, 습식식각 방법 또는 건식식각 방법에 의하여 제거가 용이한 물질막으로 형성할 수 있다. 구체적으로, 후속공정에서 하부전극용 씨드층(88)의 일부를 습식식각 방법을 사용하여 제거할 경우, 하부전극용 씨드층(88)은 Cu막 또는 Ag막으로 형성할 수 있다. 그리고, 후속공정에서 하부전극용 씨드층(88)의 일부를 건식식각 방법을 사용하여 제거할 경우, 하부전극용 씨드층(88)은 Ru막으로 형성할 수 있다. 한편, 상기 도금 마스크층(90)은 SiO2막으로 형성할 수 있다. 이처럼, 하부전극용 씨드층(88) 및 도금 마스크층(90)을 형성할 경우에 유발되는 공정상의 잇점에 대해서는 상기 제 1 실시예에서 상세하게 설명한 바 있으므로, 여기에서는 생략하기로 한다.
도 5b를 참조하면, 사진공정을 수행하여 도금 마스크층(90) 상에 감광막 패턴(92)을 형성함으로써 캐패시터 하부전극이 형성될 홀(H2)의 폭을 정의한다. 그런 다음, 감광막 패턴(92)을 식각마스크로 이용하는 반응성 이온식각 방법을 사용하여 도금 마스크층(90), 하부전극용 씨드층(88) 및 식각저지막(86)을 선택적으로 제거하여 도금 마스크층 패턴(90a), 하부전극용 씨드층 패턴(88a) 및 식각저지막 패턴(86a)을 형성한다. 그 이후에 상기 감광막 패턴(92)을 식각마스크로 이용하는 반응성 이온식각 방법을 사용하여 식각저지막 패턴(86a)에 의하여 노출되는 제 2 층간절연막(84)과 그 아래의 제 1 층간절연막(80)을 차례로 더 식각함으로써 하부전극 패드(78)를 노출시는 홀(H2)을 형성한다. 하부전극 패드(78)를 노출시키는 홀(H2)이 형성되면 하부전극용 씨드층 패턴(88a)의 측벽이 노출된다.
한편, 비트라인(82)의 측벽 및 상부표면 상에 제 2 층간절연막(84)과 식각선택비가 있는 스페이서(S)와 캡핑 절연막(C)이 형성되어 있는 경우에는, 상기 홀(H2) 형성단계에서 자기정렬 기술을 적용할 수 있다. 다시 말해, 반응성 이온식각 방법을 사용하여 홀(H2)을 형성할 때 스페이서(S)와 캡핑 절연막(C)을 식각저지막으로 사용할 수 있기 때문에, 하부전극 패드(78)의 상부표면을 노출시키는 홀(H2)이 비트라인(82)에 의하여 자기정렬된다. 이처럼, 상기 홀(H2)을 형성하는 과정에서 자기정렬 기술을 적용할 수 있게 되면, 상기 감광막 패턴(92)을 형성하는 사진공정에서 정렬마진을 증가시킬 수 있게 된다.
도 5c를 참조하면, 도금 마스크층 패턴(90a) 상에 형성된 감광막 패턴(92)을제거한다. 그런 다음, 상기 홀(H2)의 내부 및 도금 마스크층 패턴(90a) 상에 배리어 물질(미도시)을 형성한다. 그리고 나서, 증착된 배리어 물질을 평탄화하여 도금 마스크층 패턴(90a)의 상부표면을 노출시킨 후, 하부전극용 씨드층 패턴(88a)의 측벽이 노출될 때까지 홀(H2)의 내부에 형성된 배리어 물질을 반응성 이온식각 방법을 사용하여 선택적으로 제거하여 배리어막(94)을 형성한다.
예를 들어, 배리어 물질로서 TiN을 스텝 커버리지 특성이 좋은 CVD 방법 또는 원자층 증착방법에 의하여 상기 홀(H2)의 내부 및 도금 마스크층 패턴(90a) 상에 증착한다. 그리고 나서, CMP(Chemical Mechanical Polishing) 방법을 사용하여 증착된 TiN을 제거하여 도금 마스크층 패턴(90a)의 상부표면을 노출시키고, 반응성 이온식각 방법에 의하여 홀(H2) 내에 증착된 TiN을 선택적으로 제거하여 하부전극용 씨드층 패턴(88a)의 측벽을 노출시킨다. 그러면, 하부전극 패드(78)에 전기적으로 연결되고 상기 홀(H2)의 하부를 채우는 상기 배리어막(94)이 형성된다. 상기 배리어막(94)은 후속공정에서 배리어막(94) 상에 형성되는 캐패시터 하부전극을 구성하는 물질이 하부전극 패드(78)로 확산하는 것을 방지하여 콘택저항을 안정적으로 확보할 수 있게 된다. 또한, 배리어막(94)은 캐패시터 하부전극과 하부전극 패드(78) 사이에서 접착층의 역할을 하게 된다.
상기 배리어막(94)은 TiN막만으로 형성할 수 있는 것은 아니다. 상기 배리어막(94)은 금속 실리사이드막, 금속 질화물막, 도핑된 폴리실리콘막 또는 이들의 조합으로 이루어진 다중막으로 형성할 수 있다. 여기에서, 상기 금속 실리사이드막은 WSix막, TiSix막, CoSix막, MoSix막 또는 TaSix막일 수 있고, 상기 금속 질화물막은TiN막, TaN막, WN막, TiSiN막, TiAlN막, TiBN막, ZrSiN막, ZrAlN막, MoSiN막, MoAlN막, TaSiN막 또는 TaAlN막일 수 있다.
도 5d를 참조하면, 상기 제 1 실시예에서와 실질적으로 동일하게 전기도금 공정을 수행하여 배리어막(94) 상에 하부전극용 도전막(96)을 형성한다. 다시 말해, 반도체 기판(50)을 금속염이 용해된 도금액에 담근 상태에서 파워 소스(58)의 음극은 제 1 배선(60)을 통하여 하부전극 씨드층 패턴(88a)에 연결하고 파워 소스(58)의 양극은 제 2 배선(62)을 통하여 소스 전극(64)에 연결한다. 그러면, 하부전극용 씨드층 패턴(88a)의 측벽에서 하부전극용 도전막(96)이 석출되기 시작하여 홀(H2)의 내부가 하부전극용 도전막(96)으로 채워지게 된다. 이 때, 도금액으로 사용할 수 있는 용액의 종류, 소스 전극으로 사용할 수 있는 물질막의 종류 및 전기도금 공정의 공정조건은 상기 제 1 실시예의 경우와 실질적으로 동일하다.
한편, 하부전극 패드(78)는 도전성 폴리실리콘으로 이루어진 단일막으로만 형성할 수 있는 것이 아니라, 다중막으로 형성할 수도 있음은 이미 설명한 바 있다. 특히, 하부전극 패드(78)를 도전성 폴리실리콘막＼배리어막이 순차적으로 적층된 2 중막으로 형성한 경우, 또는 도전성 폴리실리콘막＼배리어막＼백금족 금속막이 순차적으로 적층된 3 중막으로 형성한 경우에는 홀(H2)의 저부에 배리어막(94)을 형성하지 않은 상태에서 전기도금 공정을 수행하여 홀(H2) 전체를 하부전극용 도전막(96)만으로 매립할 수 있게 된다. 다시 말해, 하부전극 패드(78)가 적어도 1층의 배리어막을 포함하는 다중막으로 형성되어 있기 때문에, 별도의 배리어막(94)을 홀(H2)의 저부에 형성할 필요가 없게 된다. 이에 따라, 홀(H2) 저부에배리어막(94)을 형성하는 공정단계를 생략할 수 있다.
도 5e를 참조하면, 상기 제 1 실시예의 경우와 실질적으로 동일한 방법을 사용하여 상기 도금 마스크층 패턴(90a) 및 하부전극용 씨드층 패턴(88a)을 제거한다. 예를 들어, 상기 도금 마스크층 패턴(90a)을 SiO2로 형성하고, 상기 하부전극용 씨드층 패턴(88a)을 Cu 또는 Ag로 형성한 경우에는, HF용액을 습식 에천트로 사용하는 습식식각 공정을 수행하여 도금 마스크층 패턴(90a) 및 하부전극용 씨드층 패턴(88a)을 동시에 제거할 수 있다. 또한, 상기 도금 마스크층 패턴(90a)을 SiO2로 형성하고, 상기 하부전극용 씨드층 패턴(88a)을 Ru로 형성한 경우에는, 도금 마스크층 패턴(90a)은 HF용액 또는 BOE 용액을 에천트로 사용하는 습식식각 공정을 수행하여 제거하고 하부전극용 씨드층 패턴(88a)은 반응성 이온식각 방법을 사용하여 제거할 수 있다. 이 때, 하부전극용 씨드층 패턴(88a)의 바로 밑에는 식각저지막 패턴(86a)이 형성되어 있기 때문에, 습식식각 공정 및/또는 건식식각 공정을 수행하여 도금 마스크층 패턴(90a) 및/또는 하부전극용 씨드층 패턴(88a)을 제거하는 과정에서 제 2 층간절연막(84)이 식각되는 것이 방지된다. 특히, 식각저지막 패턴(86a)이 TiO2막으로 이루어진 경우에는 식각저지막 패턴(86a)의 하부에 형성되어 있는 물질막, 예컨대 제 2 층간절연막(84)의 식각이 보다 효과적으로 방지된다.
상기와 같이 도금 마스크층 패턴(90a) 및 하부전극용 씨드층 패턴(88a)이 제거되어 하부전극용 도전막(96)의 측벽이 노출됨으로써 캐패시터 하부전극(96)이 형성된다.
도 5f를 참조하면, 캐패시터 하부전극(96) 상에 유전막(98)을 형성하고, 유전막 상에는 캐패시터 상부전극(100)을 형성한다. 유전막(98) 및 캐패시터 상부전극(100)을 구성할 수 있는 물질막의 종류, 두께 및 제조방법은 제 1 실시예의 경우와 실질적으로 동일하다. 예를 들어, 캐패시터 상부전극(100)은 도 3f에서와 같이 CVD 방법, 스퍼터링 방법 또는 MOD 방법에 의하여 형성할 수도 있고, 도 4에서와 같이 상부전극용 씨드층(72)을 이용한 전기도금 방법을 사용하여 형성할 수도 있다.
본 발명의 제 3 실시예에 따르면, 홀(H2)이 비트라인(82)에 의하여 자기정렬되도록 형성할 수 있다. 이러한 경우, 배리어막(94)과 캐패시터 하부전극(96) 사이에 미스 얼라인이 발생되는 것을 방지할 수 있다.
또한, 캐패시터 하부전극(96)을 전기도금 방법을 사용하여 형성할 때 하부전극용 씨드층 패턴(88a)의 측벽에서 하부전극용 도전막(96)을 석출시키기 때문에 홀(H2) 내에 보이드가 형성되는 것을 방지할 수 있다. 아울러, 캐패시터 하부전극(96)이 형성된 후에는 하부전극용 씨드층 패턴(88a)을 완전히 제거할 수 있기 때문에, 하부전극용 씨드층 패턴(88a)에 의한 반도체 메모리 소자의 소자 특성 열화를 방지할 수 있다.
<제 4 실시예>
도 6a 내지 도 6d를 참조하여 설명하는 본 발명에 따른 제 4 실시예는 하부전극 패드(P)를 적어도 1 층의 배리어막(104)을 포함하는 다중막으로 형성한다는 점 및 전기도금 공정을 수행하기 전에 하부전극용 씨드층 패턴(86a)의 측벽과 전기적으로 연결되는 라이너 씨드층(L)을 추가로 형성한다는 점을 제외하면, 상기 제 3 실시예의 경우와 실질적으로 동일하게 진행한다.
도 6a를 참조하면, 반도체 기판(50) 상의 불순물 주입영역, 예컨대 소오스 영역(76) 상에 다중막으로 이루어진 하부전극 패드(P)를 형성한다. 상기 하부전극 패드(P)는 적어도 금속 질화물로 이루어진 배리어막을 포함하도록 형성하는 것이 바람직하다. 왜냐하면, 본 발명에 따른 제 4 실시예는 하부전극 패드(P)를 배리어막을 포함하도록 형성함으로써, 제 3 실시예에서의 배리어막(도 5f의 94 참조) 형성단계를 생략하기 위하여 안출된 것이기 때문이다. 예를 들어, 하부전극 패드(P)는 도 6a에 도시된 바와 같이 도전성 폴리실리콘막(102) 및 배리어막(104)이 순차적으로 적층된 2중막 구조로 형성할 수 있다. 상기 배리어막(104)은 도 5f에 도시된 배리어막(94)과 실질적으로 동일한 종류의 물질막으로 형성할 수 있다. 예를 들어, 배리어막(104)은 TiN막으로 형성할 수 있다.
상기와 같이 하부전극 패드(P)를 적어도 1 층의 배리어막(104)을 포함하도록 형성한 다음, 상기 제 3 실시예의 경우와 실질적으로 동일한 공정단계들을 진행하여 하부전극 패드(P)의 상부표면을 노출시키는 홀(H3)을 형성한다. 그리고 나서, 홀(H3)의 측벽에 노출된 하부전극용 씨드층 패턴(88a)의 측벽과 전기적으로 연결되는 라이너 씨드층(L)을 형성한다.
상기 라이너 씨드층(L)은 하부전극용 씨드층 패턴(88a)을 형성할 수 있는 물질과 실질적으로 동일한 물질로 형성할 수 있다. 하지만, 후속하는 전기도금 공정에 의하여 홀(H3) 내에 매립되는 하부전극용 도전막(도 6c의 106 참조)과 동일한물질로 형성하는 것이 바람직하다. 또한, 상기 라이너 씨드층(L)은 하부전극용 씨드층 패턴(88a)을 구성하는 물질과는 다른 물질로 형성하는 것이 바람직하다. 예를 들어, 후속공정에서 홀(H3) 내에 매립되는 하부전극용 도전막(도 6c의 106 참조)이 Pt막인 경우에는 상기 라이너 씨드층(L)을 Pt막으로 형성하는 것이 바람직하다. 이처럼, 후속공정에서 홀(H3) 내부에 형성되는 하부전극용 도전막(도 6c의 106 참조)과 상기 라이너 씨드층(L)을 동일한 물질로 형성하게 되면, 후속공정에서 캐패시터 유전막의 절연특성 강화를 위하여 산소 분위기하의 열처리 공정을 수행하는 과정에서 라이너 씨드층(L)이 산화됨으로써 상기 하부전극용 도전막(도 6c의 106 참조)과 라이너 씨드층(L) 사이의 계면에 물리적 스트레스가 유발되는 것을 보다 완화할 수 있게 된다. 물론, 후속공정에서 상기 홀(H3) 내에 형성되는 하부전극용 도전막(도 6c의 106 참조)과 다른 물질로 라이너 씨드층(L)을 형성할 경우에, 반드시 상기 하부전극용 도전막(도 6c의 106 참조)과 상기 라이너 씨드층(L)의 계면에 물리적 스트레스가 유발되는 것은 아니다. 예를 들어, 후속공정에서 상기 홀(H3) 내에 형성되는 하부전극용 도전막(도 6c의 106 참조)과 상기 라이너 씨드층(L)을 서로 다른 물질로 형성하고자 할 경우에는, 상기 하부전극용 도전막(도 6c의 106 참조)과 상기 라이너 씨드층(L) 사이의 계면에 물리적 스트레스를 유발하지 않는 물질막으로 라이너 씨드층(L)을 형성하면 된다. 이와 같은 라이너 씨드층(L)의 형성에 있어서의 물질막의 선택은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명에 따른 제 4 실시예를 인식하게 되면 용이하게 이루어질 수 있다.
이하에서는 도 6b를 참조하여 라이너 씨드층을 형성하는 방법에 대하여 보다구체적으로 설명하기로 한다.
도 6b를 참조하면, 라이너 씨드층(L)을 형성하기 위한 일 방법은, 먼저 하부전극용 씨드층 패턴(88a)을 이용한 전기도금 공정을 수행하여 홀(H3)의 측벽에 노출된 하부전극용 씨드층 패턴(88a) 상에 반구형 씨드(106)를 형성한다. 여기에서 상기 반구형 씨드(106)를 형성하기 위한 전기도금 공정은 제 3 실시예의 전기도금 공정과 실질적으로 동일하게 수행할 수 있다. 다시 말해, 파워 소스(58)의 음극은 제 1 배선(60)을 통하여 상기 하부전극용 씨드층 패턴(88a)과 연결하고, 파워 소스(58)의 양극은 제 2 배선(62)을 통하여 소스 전극(64)에 연결한 다음, 반도체 기판(50)을 도금액에 담근 상태에서 전기도금 공정을 수행하면 된다.
상기 반구형 씨드(106)를 Pt로 형성할 경우, 전기도금 공정에서 사용하는 도금액의 종류, 소스 전극(64)의 종류 및 도금 조건은 상기 제 3 실시예의 경우와 실질적으로 동일하다. 다만, 상기 반구형 씨드(106)는 화학적으로 매우 안정하여 휘발성이 없는 물질로 형성하는 것이 보다 바람직하다.
상기 반구형 씨드(106)를 형성함에 있어서는, 반구형 씨드(106)의 반경이 홀 (H3) 폭의 1/2 미만이 되도록 형성하는 것이 바람직하다. 다시 말해, 반구형 씨드(106)를 형성할 때 홀(H3)이 상기 하부전극용 씨드층 패턴(88a) 근방에서 반구형 씨드(106)에 의하여 폐쇄되지 않도록 형성하는 것이 바람직하다. 이처럼, 상기 반구형 씨드(106)의 형성에 있어서, 상기 반구형 씨드(106)의 반경이 홀(H3) 폭의 1/2 미만일 경우가 바람직한 이유에 대해서는 이하에서 설명하기로 한다.
상기와 같이 반구형 씨드(106)를 형성한 다음, 반구형 씨드(106)를 선택적으로 식각할 수 있는 저온 반응성 이온식각 방법, 예컨대 저온 아르곤 식각방법을 사용하여 반구형 씨드(106)를 물리적으로 식각한다. 이 때, 저온 반응성 이온식각 공정이 진행되는 반응챔버의 온도는 0~50℃ 인 것이 바람직하다.
상기와 같이 저온 반응성 이온식각 방법을 사용하여 반구형 씨드(106)를 식각하게 되면, 반구형 씨드(106)를 구성하는 물질이 선택적으로 식각됨과 동시에 홀(H3)의 저부에 재증착되어 도 6a에 도시된 라이너 씨드층(L)이 형성된다. 특히, 반구형 씨드(106)를 Pt와 같은 화학적으로 안정한 백금족 금속으로 형성하였을 경우에는 상기와 같은 재증착 현상이 두드러진다. 왜냐하면, 백금족 금속은 화학적으로 안정하여 저온 아르곤 식각방법과 같은 저온 반응성 이온식각 방법을 진행하더라도 휘발성이 있는 기체형태의 화합물로 쉽게 변환되지 않기 때문이다.
한편, 상기 반구형 씨드(106)를 형성함에 있어서, 반구형 씨드(106)의 반경은 홀(H3) 폭의 1/2미만인 경우가 바람직하다는 것은 이미 설명한 바 있다. 이는 반구형 씨드(106)를 반응성 이온 식각하여 라이너 씨드층(L)을 형성하는 단계와 관련된다. 다시 말해, 반구형 씨드(106)를 형성함에 있어서, 반구형 씨드(106)의 반경을 1/2이상으로 형성하게 되면 상기 반응성 이온 식각단계에서 라이너 씨드층(L)이 홀(H3) 저부의 측벽에 형성되지 못하고 홀(H3)의 상부 측벽에 형성되게 된다. 이처럼, 라이너 씨드층(L)이 홀(H3)의 상부에 형성될 경우에는 후속하는 전기도금 공정에서 홀(H3) 내부에 보이드가 유발될 가능성이 증가하게 된다.
도면으로 구체적으로 도시하지는 않았지만, 도 6a에 도시된 것과 같은 라이너 씨드층(L)을 형성하기 위하여 스페이서 제조방법을 이용할 수도 있다. 즉, 먼저홀(H3)의 측벽, 저면 및 도금 마스크층 패턴(90a) 상에 도전막을 형성한 후, 반응성 이온식각 방법으로 도전막을 선택적으로 식각하여 스페이서 형태로 라이너 씨드층(L)을 형성할 수 있다. 여기에서, 상기 도전막은 상기 제 3 실시예의 하부전극용 씨드층 패턴(88a)과 실질적으로 동일한 물질막으로 형성할 수 있으며, 특히 후속공정에서 홀(H3) 내에 형성되는 하부전극용 도전막(도 6c의 106 참조)과 동일한 물질로 형성하는 것이 바람직하다. 그 이유에 대해서는 반구형 씨드(106)의 형성단계를 설명하면서 상세하게 설명하였다.
Pt막으로 이루어진 스페이서 형태의 라이너 씨드층(L)을 형성할 경우에는, 홀(H3)의 내부 및 도금 마스크층 패턴(90a)의 상부표면 상에 Pt막을 증착한다.
상기 라이너 씨드층(L) 형성을 위한 도전막은 화학기상증착 방법, 원자층 증착방법, 스퍼터링 방법 또는 레이져 용발방법을 사용하여 형성할 수 있다. 상기 도전막을 형성하기 위한 구체적인 방법의 선택은 도전막으로 형성하고자 하는 물질막의 종류에 따라서 달라진다. 예를 들어, 도전막을 Pt막으로 형성할 경우에는 스퍼터링 방법을 사용하여 형성하는 것이 바람직하다. 또한, 스퍼터링 방법을 사용하여 상기 도전막을 형성할 때에는 통상적인 스퍼터링 장비를 사용할 수도 있지만, 홀(H3)의 종횡비가 한계치 이상으로 클 경우에는 LTS(Long Through Sputtering) 장비를 사용하는 것이 바람직하다. 상기 도전막의 형성두께는 홀(H3)의 폭, 스페이서 제조방법에 의하여 형성하고자 하는 라이너 씨드층(L)의 두께 등을 고려하여 결정한다. 예를 들어, 상기 도전막은 100nm의 정도로 증착할 수 있다. 본 발명자의 실험에 따르면, 상기 도전막을 LTS장비를 사용하여 Pt막으로 형성할 경우에, LTS장비의 DC 파워는 10kW정도로 할 수 있고, Ar의 유량은 5sccm정도로 할 수 있고, 반도체 기판의 온도는 300℃정도로 할 수 있다.
이어서, 반응성 이온식각 방법, 예컨대 저온 아르곤 식각방법을 사용하여 반도체 기판(50)의 전면에 증착된 도전막을 이방성 식각하게 되면, 스페이서 형태의 라이너 씨드층(L)을 형성할 수 있다.
도 6c를 참조하면, 상기 하부전극용 씨드층 패턴(88a) 및 라이너 씨드층(L)을 이용한 전기도금 공정을 수행한다. 여기에서 전기도금 공정은 상기 제 3 실시예에서 하부전극용 도전막(도 5d의 96 참조)을 형성하기 위하여 수행하는 전기도금 공정과 실질적으로 동일하다. 다시 말해, 파워 소스(58)의 음극은 제 1 배선(60)을 통하여 상기 하부전극용 씨드층 패턴(88a)과 연결하고, 파워 소스(58)의 양극은 제 2 배선(62)을 통하여 소스 전극(64)에 연결한 다음, 반도체 기판(50)을 도금액에 담근 상태에서 상기 전기도금 공정을 수행한다. 그러면, 라이너 씨드층(L) 상에서 하부전극용 도전막(106)이 석출되기 시작하여, 결과적으로 형성하고자 하는 캐패시터 하부전극의 치수에 대응하는 높이까지 상기 홀(H3)의 내부를 하부전극용 도전막(106)이 점차 채우게 된다(점선 참조).
도 6d를 참조하면, 도금 마스크층 패턴(90a) 및 하부전극용 씨드층 패턴(88a)의 제거단계를 상기 제 3 실시예의 경우와 실질적으로 동일하게 진행하여 캐패시터 하부전극(106)을 형성한다. 특히, 하부전극용 도전막(106)과 라이너 씨드층(L)이 동일한 물질, 예컨대 Pt로 이루어진 경우에는 도금 마스크층 패턴(90a) 및 하부전극용 씨드층 패턴(88a)의 제거단계에서 라이너 씨드층(L)이 식각되는 것을방지할 수 있다. 예를 들어, 하부전극용 씨드층 패턴(88a)이 Ag 또는 Cu로 이루어지고, 하부전극용 도전막(106) 및 라이너 씨드층(L)이 Pt로 이루어진 경우에는, HF용액을 에천트로 이용하는 습식식각 방법을 사용하여 도금 마스크층 패턴(90a) 및 하부전극용 씨드층 패턴(88a)을 제거하더라도 하부전극용 도전막(106) 및 라이너 씨드층(L)이 식각되지 않는다.
이어서, 캐패시터 유전막(108) 형성단계 및 캐패시터 상부전극(110) 형성단계를 상기 제 3 실시예의 경우와 실질적으로 동일하게 더 진행하면, 반도체 메모리 소자의 캐패시터가 완성된다. 특히, 라이너 씨드층(L)을 하부전극용 도전막(106)과 동일한 물질로 형성하게 되면, 캐패시터 유전막(108)을 산소 분위기하에서 고온 열처리 하는 과정에서 하부전극용 도전막(106)과 라이너 씨드층(L) 사이의 계면에서 산화물이 형성되는 것을 방지할 수 있다. 따라서, 캐패시터 하부전극(106)과 캐패시터 유전막(108) 사이의 계면에 물리적 스트레스가 유발되어 캐패시터의 누설전류가 증가하는 것을 방지할 수 있다.
도면으로 구체적으로 도시하지 않았지만, 캐패시터 상부전극(110)은 상기 제 2 실시예에서와 같이 전기도금 공정을 수행하여 형성할 수도 있음은 물론이다.
본 발명의 제 4 실시예에 따르면, 하부전극 패드(P)를 배리어막을 포함하도록 다중막으로 형성한다. 예를 들어, 하부전극 패드(P)를 도전성 폴리실리콘막(102)과 TiN막(104)이 순차적으로 적층된 2 중막으로 형성한다. 이에 따라, 상기 제 3 실시예에서와 같은 배리어막(도 5c의 94 참조)을 형성하지 않아도 된다. 따라서, 본 발명에 따른 제 4 실시예는 상기 제 3 실시예에 비하여 캐패시터제조공정의 공정 단계수를 줄일 수 있는 잇점이 있다.
<제 5 실시예>
도 7a 및 도 7b를 참조하여 설명하는 본 발명에 따른 제 5 실시예에서는, 상기 제 4 실시예에서와 같이 하부전극 패드(P)를 적어도 1 층의 배리어막을 포함하도록 다중막으로 형성한다. 다만, 제 5 실시예에서는 하부전극 패드(P)의 최상부층을 라이너 씨드층(L)을 구성할 물질막과 동일한 종류의 물질막으로 형성한다. 또한, 상기 제 5 실시예에서는 상기 라이너 씨드층(L)을 형성할 때, 라이너 씨드층(L)의 저면이 하부전극 패드(P)의 상부표면으로부터 리세스되도록 형성한다.
도 7a를 참조하면, 먼저 반도체 기판(50)에 형성되어 있는 불순물 주입영역, 예컨대 소오스 영역(76) 상에 다중막으로 이루어진 하부전극 패드(P)를 형성한다. 상기 하부전극 패드(P)는 적어도 1 층의 배리어막을 포함하며, 최상부층은 라이너 씨드층(L)을 구성할 물질막과 동일한 종류의 물질막으로 형성한다. 상기 라이너 씨드층(L)은 상기 제 4 실시예의 경우와 마찬가지로 홀(H4) 내에 형성되는 하부전극용 도전막과 실질적으로 동일한 종류의 물질막으로 형성하는 것이 바람직하다.
상기 하부전극 패드(P)는 도 7a에 도시된 것과 같이 도전성 폴리실리콘(112), 배리어막(114) 및 백금족 금속막(116)이 순차적으로 적층된 3중막 구조로 형성할 수 있다. 상기 배리어막(114)은 본 발명에 따른 제 3 실시예의 배리어막(도 5c의 94 참조)과 실질적으로 동일한 물질막으로 형성할 수 있다. 예를 들어, 상기 배리어막(114)은 TiN막으로 형성하고 상기 백금족 금속막(116)은 Pt막으로 형성할 수 있다.
이어서, 상기 제 3 실시예의 경우와 실질적으로 동일한 공정단계를 진행하여 하부전극 패드(P)의 상부표면을 노출시키는 홀(H4)을 형성한다. 상기 홀(H4)의 형성에 의하여 하부전극용 씨드층 패턴(88a)의 측벽이 노출된다.
계속해서, 상기 하부전극용 씨드층 패턴(88a)과 전기적으로 연결되는 라이너 씨드층(L)의 형성단계를 진행한다. 구체적으로, 반응성 이온식각 방법을 사용하여 하부전극 패드(P)의 최상부층인 백금족 금속막(116)을 식각한다. 그러면, 백금족 금속막(116)을 구성하는 물질이 식각됨과 동시에 홀(H4)의 내부에 재층착되어 상기 하부전극용 씨드층 패턴(88a)의 측벽과 전기적으로 연결되는 라이너 씨드층(L)이 형성된다. 이 때, 백금족 금속막(116)을 식각하기 위한 반응성 이온식각 방법으로는 저온 아르곤 식각방법을 사용하는 것이 바람직하며, 저온 반응성 이온식각 공정이 진행되는 반응챔버의 온도는 0~50℃ 인 것이 바람직하다.
상기 라이너 씨드층(L)은 하부전극 패드(P)의 최상부층인 백금족 금속막(116)을 반응성 이온식각하여 형성하기 때문에 라이너 씨드층(L)의 저면은 하부전극 패드(P)의 상부표면으로부터 리세스된 형태로 형성되게 된다.
도 7b를 참조하면, 상기 하부전극용 씨드층 패턴(88a) 및 라이너 씨드층(L)을 이용한 전기도금 공정을 수행하여 홀 내부를 하부전극용 도전막(118)으로 매립한다. 상기 전기도금 공정은 상기 제 3 실시예에서 수행되는 전기도금 공정과 실질적으로 동일하게 수행한다. 전기도금 공정이 수행되면, 라이너 씨드층(L) 상에서 금속 물질이 석출되기 시작하여, 형성하고자 하는 캐패시터 하부전극의 치수와 실질적으로 동일한 높이까지 하부전극용 도전막(118)이 홀(H4) 내부에 채워지게 된다. 이 때, 소스전극으로 사용할 수 있는 물질막 및 상기 도금액으로 사용할 수 있는 용액 및 도금 조건은 상기 제 3 실시예의 경우와 실질적으로 동일하다.
상기와 같이 전기도금 공정을 수행하여 홀(H4) 내부를 하부전극용 도전막(118)으로 매립한 다음, 도금 마스크층 패턴(90a) 및 하부전극용 씨드층 패턴(88a)의 제거단계, 캐패시터 유전막(120) 형성단계 및 캐패시터 상부전극(122) 형성단계를 상기 제 3 실시예의 경우와 실질적으로 동일하게 진행하면 본 발명에 따른 반도체 메모리 소자의 캐패시터가 형성된다.
도면으로 구체적으로 도시하지는 않았지만, 상기 캐패시터 상부전극(122)은 상기 제 2 실시예의 경우와 같이 전기도금 공정을 수행하여 형성할 수도 있음은 물론이다.
본 발명에 따른 캐패시터 제조방법을 적용하여 캐패시터 하부전극을 형성하게 되면, 건식 식각방법으로 하부전극을 단위셀 별로 분리할 때 발생하는 종래 기술의 문제점이 해결된다. 또한, 본 발명의 다른 측면에 따르면, 하부전극 패드를 노출시키는 홀을 형성할 때 마스킹된 비트라인을 이용한 자기정렬 기술을 적용할 수 있기 때문에 1회의 사진공정만으로도 상기 홀을 형성할 수 있다. 그리고, 본 발명의 또 다른 측면에 따르면, 하부전극을 전기도금 방법에 의하여 형성한 후, 하부전극용 씨드층 패턴을 간단한 방법에 의하여 완전히 제거할 수 있다. 따라서, 캐패시터의 전기적 특성이, 전기도금 공정의 수행 이후에 잔류하는 하부전극용 씨드층에 의하여 열화되는 것을 방지할 수 있다. 아울러, 본 발명의 또 다른 측면에 따르면, 하부전극과 하부전극용 씨드층을 반드시 동일한 물질로 형성할 필요가 없고, 필요에 따라 자유롭게 선택할 수 있다.
상기에서는 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (37)

  1. (a) 반도체 기판 상의 활성영역과 전기적으로 연결된 도전영역이 형성되어 있는 반도체 기판 상에 하부전극용 씨드층을 형성하는 단계;
    (b) 상기 씨드층 상에 도금 마스크층을 형성하는 단계;
    (c) 상기 씨드층 및 상기 도금 마스크층을 패터닝하여 캐패시터 하부전극이 형성될 영역을 정의하는 씨드층 패턴 및 도금 마스크층 패턴을 형성함으로써, 상기 도전영역 및 상기 도금 마스크층 패턴의 측벽을 노출시키는 홀을 형성하는 단계;
    (d) 상기 홀에 의하여 측벽이 노출된 상기 씨드층 패턴을 이용하여 전기도금 공정을 수행함으로써, 상기 홀 내부에 하부전극용 도전막을 형성하는 단계; 및
    (e) 상기 도전막의 측벽이 노출되도록 상기 도금 마스크층 패턴 및 상기 하부전극용 씨드층 패턴을 제거함으로써 캐패시터 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 씨드층은 백금족 금속막, 백금족 금속 산화물막, 페로브스카이트 구조를 가지는 도전성 물질막, 도전성 금속막, 금속 실리사이드막, 금속 질화물막 또는 이들의 조합으로 이루어진 다중막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  3. 제1항에 있어서,
    상기 씨드층은 Pt막, Rh막, Ru막, Ir막, Os막, Pd막, PtOx막, RhOx막, RuOx막, IrOx막, OsOx막, PdOx막, CaRuO3막, SrRuO3막, BaRuO3막, BaSrRuO3막, CaIrO3막, SrIrO3막, BaIrO3막, (La,Sr)CoO3막, Cu막, Al막, Ta막, Mo막, W막, Au막, Ag막, WSix막, TiSix막, CoSix막, MoSix막, TaSix막, TiN막, TaN막, WN막, TiSiN막, TiAlN막, TiBN막, ZrSiN막, ZrAlN막, MoSiN막, MoAlN막, TaSiN막, TaAlN막 또는 이들의 조합으로 이루어진 다중막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  4. 제1항에 있어서,
    상기 도금 마스크층은 BPSG(boro-phospho-silicate glass)막, SOG(spin-on glass)막, PSG(phospho-silicate glass)막, 포토레지스트막, DLC(diamond like carbon)막, SiOx막, SiNx막, SiONx막, TiOx막, AlOx막, AlNx막또는 이들의 조합으로 이루어진 다중막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터제조방법.
  5. 제1항에 있어서, 상기 (d) 단계는
    도금액으로 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Co, Ni 또는 이들의 조합을 포함하는 금속염이 용해된 도금액을 사용하고,
    양극으로 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Co, Ni 또는 이들의 조합으로 이루어진 합금을 사용하고,
    음극으로 상기 씨드층 패턴을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  6. 제1항에 있어서,
    상기 도금 마스크층 패턴 및 씨드층 패턴은 각각 습식 또는 건식 식각방법 의하여 제거되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  7. 제1항에 있어서,
    상기 도금 마스크층 패턴 및 하부전극용 씨드층 패턴은 1회의 습식 또는 건식 식각공정을 수행하여 제거하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  8. 제1항에 있어서,
    상기 캐패시터 하부전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 캐패시터 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  9. 제8항에 있어서,
    상기 유전막은 Ta2O5막, SrTiO3막, (Ba,Sr)TiO3막, PbZrTiO3막, SrBi2Ta2O9막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 또는 이들의 조합으로 이루어진 다중막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  10. 제8항에 있어서,
    상기 캐패시터 상부전극은 CVD 방법, 스퍼터링 방법, MOD(Metal-Organic Deposition) 방법 또는 Pt 콜로이드(colloid)의 스핀 코팅 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  11. 제8항에 있어서,
    상기 유전막 상에 상부전극용 씨드층을 형성하는 단계를 더 포함하고,
    상기 캐패시터 상부전극은 상기 상부전극용 씨드층을 이용한 전기도금 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  12. 제11항에 있어서,
    상기 상부전극용 씨드층은 백금족 금속막, 백금족 금속 산화물막, 페로브스카이트 구조를 가지는 도전성 물질막, 도전성 금속막 또는 이들의 조합으로 이루어진 다중막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  13. 제11항에 있어서,
    상기 캐패시터 상부전극 형성단계는,
    도금액으로 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Cu, Mo, Co, Ni, Zn, Cr, Fe 또는 이들의 조합을 포함하는 금속염이 용해된 도금액을 사용하고,
    양극으로 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Cu, Mo, Co, Ni, Zn, Cr, Fe 또는 이들의 합금을 사용하고,
    음극으로 상기 상부전극용 씨드층을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  14. 제1항에 있어서,
    반도체 기판 상에 식각저지막을 형성하는 단계를 더 포함하고,
    상기 하부전극용 씨드층은 상기 식각저지막 상에 형성되고,
    상기 홀은 상기 도금 마스크층, 상기 하부전극용 씨드층 및 상기 식각저지막을 패터닝함으로서 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터제조방법.
  15. 제14항에 있어서,
    상기 식각저지막은 Si3N4막, Ta2O5막, TiO2막, Al2O3막 또는 이들의 조합으로 이루어진 다중막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  16. (a) 반도체 기판의 활성영역 상에 도전물질로 이루어진 하부전극 패드를 형성하는 단계;
    (b) 상기 하부전극 패드 상에 제 1 층간절연막을 형성하는 단계;
    (c) 상기 제 1 층간절연막 상에 비트라인을 형성하는 단계;
    (d) 상기 비트라인 상에 제 2 층간절연막을 형성하는 단계;
    (e) 상기 제 2 층간절연막 상에 하부전극용 씨드층을 형성하는 단계;
    (f) 상기 하부전극용 씨드층 상에 도금 마스크층을 형성하는 단계;
    (g) 상기 도금 마스크층, 상기 하부전극용 씨드층, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 사진 식각공정으로 패터닝하여 상기 하부전극 패드를 노출시키는 홀을 형성하는 단계;
    (h) 상기 홀 내부를 도전막으로 채우되, 적어도 상기 하부전극용 씨드층의 상부표면과 실질적으로 동일한 레벨 위에 형성되는 도전막은 상기 패터닝된 하부전극용 씨드층을 이용한 전기도금 공정을 수행하여 형성하는 단계;
    (i) 상기 패터닝된 도금 마스크층 및 상기 하부전극용 씨드층을 제거하여 상기 도전막의 측벽을 노출시킴으로써 캐패시터 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  17. 제16항에 있어서,
    상기 하부전극용 씨드층은 백금족 금속막, 백금족 금속 산화물막, 페로브스카이트 구조를 가지는 도전성 물질막, 도전성 금속막, 금속 실리사이드막, 금속 질화물막 또는 이들의 조합으로 이루어진 다중막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  18. 제16항에 있어서, 상기 (h) 단계는
    상기 홀의 저부에 노출된 상기 하부전극 패드 상에 도전성 배리어막을 형성하되 상기 홀에 의하여 노출된 하부전극용 씨드층의 측벽을 덮지 않도록 형성하는 단계; 및
    상기 패터닝된 하부전극용 씨드층을 이용한 전기도금 공정을 수행하여 상기 배리어막 상에 하부전극용 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  19. 제18항에 있어서, 상기 배리어막을 형성하는 단계는,
    상기 홀 내부 및 상기 도금 마스크층 상에 배리어 물질을 형성하는 단계; 및
    상기 배리어막의 상부를 제거하여 상기 패터닝된 도금 마스크층의 상면을 노출시키는 단계; 및
    상기 홀 내의 배리어 물질을 선택적으로 제거하여 상기 패터닝된 하부전극용 씨드층의 측벽을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  20. 제19항에 있어서,
    상기 배리어막은 금속 실리사이드막, 금속 질화물막, 도핑된 폴리실리콘막 또는 이들의 조합으로 이루어진 다중막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  21. 제16항에 있어서, 상기 전기도금 공정은
    도금액으로 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Co, Ni 또는 이들의 조합을 포함하는 금속염이 용해된 도금액을 사용하고,
    소스 전극으로 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Co, Ni 또는 이들의 합금을 사용하고,
    음극으로 상기 패터닝된 하부전극용 씨드층을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  22. 제16항에 있어서, 상기 (i)단계는
    상기 패터닝된 도금 마스크층 및 하부전극용 씨드층을 습식 또는 건식식각 공정을 수행하여 제거하는 단계인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  23. 제16항에 있어서, 상기 (i)단계는
    상기 패터닝된 도금 마스크층 및 하부전극용 씨드층을 1회의 습식 또는 건식 식각공정을 수행하여 제거하는 단계인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  24. 제16항에 있어서,
    상기 하부전극용 씨드층을 형성하기 전에 상기 제 2 층간절연막 상에 식각저지막을 형성하는 단계를 더 포함하고,
    상기 하부전극용 씨드층은 상기 식각저지막 위에 형성되고,
    상기 홀 형성단계에서 상기 식각저지막도 패터닝되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  25. 제24항에 있어서,
    상기 식각저지막은 Si3N4막, Ta2O5막,TiO2막 또는 Al2O3막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  26. 제16항에 있어서, 상기 (d)단계를 진행하기 전에
    상기 비트라인의 측벽 및 상부표면 상에 상기 제 2 층간절연막과 식각선택비가 있는 물질막으로 스페이서 및 캡핑 절연막을 각각 형성하는 단계를 더 포함하고,
    상기 (g)단계는 상기 스페이서 및 캡핑 절연막에 의하여 마스킹된 비트라인에 의하여 자기정렬된 홀을 형성하는 단계인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  27. 제16항에 있어서, 상기 (h)단계를 진행하기 전에
    상기 홀에 의하여 노출된 하부전극용 씨드층 측벽에 전기적으로 연결되는 라이너 씨드층을 상기 홀의 저부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  28. 제27항에 있어서, 상기 라이너 씨드층 형성단계는
    상기 패터닝된 하부전극용 씨드층의 측벽 상에 반구형 씨드를 형성하는 단계; 및
    상기 반구형 씨드를 저온에서 반응성 이온식각하여 반구형 씨드를 구성하는 물질을 홀의 저부에 재증착하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  29. 제28항에 있어서,
    상기 반구형 씨드의 반경은 상기 홀 폭의 1/2 미만인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  30. 제28항에 있어서,
    상기 반구형 씨드는 상기 하부전극용 도전막과 동일한 종류의 물질막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  31. 제27항에 있어서, 상기 라이너 씨드층 형성단계는
    상기 홀이 형성된 반도체 기판의 전면을 도전막으로 라이닝하는 단계; 및
    상기 도전막을 저온에서 반응성 이온식각하여 상기 라이너 씨드층을 스페이서 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  32. 제31항에 있어서,
    상기 도전막은 상기 하부전극용 도전막과 동일한 종류의 물질막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  33. 제27항에 있어서,
    상기 하부전극 패드를 다중막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  34. 제33항에 있어서,
    상기 하부전극 패드의 최상부층은 도전성 배리어막으로 이루어지도록 상기 하부전극 패드를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  35. 제34항에 있어서,
    상기 하부전극 패드는 도전성 폴리실리콘막과 금속 질화물막이 순차적으로 적층된 2중막 구조로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  36. 제33항에 있어서,
    상기 하부전극 패드의 최상부층은 백금족 금속막이고, 그 하부에는 적어도 1층의 도전성 배리어막이 포함되도록 상기 하부전극 패드를 형성하고,
    상기 라이너 씨드층은 상기 하부전극 패드의 최상부층인 백금족 금속막을 저온에서 반응성 이온식각하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
  37. 제36항에 있어서,
    상기 하부전극 패드의 최상부층인 백금족 금속막은 상기 하부전극용 도전막과 동일한 물질로 이루어지도록 상기 하부전극 패드를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
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