JP2001210806A - 電気メッキ法を利用して下部電極を形成する方法 - Google Patents

電気メッキ法を利用して下部電極を形成する方法

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JP2001210806A JP2000396570A JP2000396570A JP2001210806A JP 2001210806 A JP2001210806 A JP 2001210806A JP 2000396570 A JP2000396570 A JP 2000396570A JP 2000396570 A JP2000396570 A JP 2000396570A JP 2001210806 A JP2001210806 A JP 2001210806A
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Hyung-Bok Choi
亨 ▲ボク▼ 崔
Ken Ko
權 洪
Heung-Sik Kwak
興 植 郭
Chung Tae Kim
正 泰 金
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Abstract

(57)【要約】 【課題】 本発明は、電気メッキ法を使用することによ
って形成される下部電極を含む半導体デバイスを提供す
る。 【解決手段】 本発明は、a)活性マトリックス上にシー
ド層を形成するステップと、b)前記シード層にダミーオ
キサイド層を形成するステップと、c)所定の形態に前記
ダミーオキサイド層をパターニングして、前記導電性プ
ラグ上に位置された前期シード層の一部を露出するステ
ップと、d)所定の厚さに前記露出された部分を導電性物
質で埋め込むステップと、e)前記ダミーオキサイド層を
除去するステップと、f）前記導電性物質で覆われてい
ない前記シード層の一部を除去して、下部電極を得るス
テップと、g)前記下部電極にキャパシタ誘電体を形成す
るステップと、h)前記キャパシタ誘導体層に上部電極層
を形成するステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体デバイスに
関し、特に、電気メッキ法を利用して半導体デバイスで
用いる下部電極を形成する方法に関する。
【０００２】
【従来の技術】周知のように、トランジスタとキャパシ
タとから構成されている少なくとも一つのメモリセルを
有するDRAM(dynamic random access memory)は、微細化
(micronization)を介して小型化することによって、高
集積度を有する。しかし、前記メモリセルの領域を小型
化する必要がある。
【０００３】その要求を充足させるために、トレンチ類
型やスタック類型キャパシタのような前記キャパシタに
おいていくつかの構造は、キャパシタに有用なセル領域
を減少させるためにメモリ装置で3次元的に配列され
る。しかし、キャパシタが3次元的に配列されたキャパ
シタの製造過程は、長くて退屈であり、コストも多くか
かる。したがって、複雑な製造過程なしに必要な量の情
報を確保しながらセル領域を減少させることのできる新
しいメモリデバイスに対する強力な要求が生じることと
なるのである。
【０００４】静電容量は、誘電体物質の誘電体領域と誘
電率の関数となるため、与えられた領域で静電容量を増
大させるために、既存のシリコンオキサイドフィルムや
シリコンニトリドフィルムの代りに、キャパシタ薄膜と
して高い誘電率誘電体、すなわちBST(barium strontium
titanate)のような物質が導入されている。しかし、高
い誘電率物質について電極としてRu(ruthenium)のよう
な従来の物質が使用される場合には問題点がある。Ru電
極は、前記静電容量デバイスで漏れ電流を生成するため
である。
【０００５】したがって、Pt(platinum)は、このような
場合に電極として使用するのに好適である。だが、Ptが
RIE(reactive ion etching)のような従来の工程で垂直
にパターンニングされることは極めて難しく、それで、
交互に傾斜した側壁をパターンニングされた厚いPt層と
するようにする。
【０００６】したがって、上記の問題点を示さない高い
誘電率(K)を有するキャパシタ誘電体と互換される電極
を形成する方法に対する必要性が依然として存在する。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、電気メッキ法を使用することによって形成され
る下部電極を含む半導体デバイスを提供することにあ
る。
【０００８】
【発明を解決するための手段】前記目的を達成するた
め、本発明は、半導体デバイス製造方法において、a)少
なくとも一つのトランジスタ、前記トランジスタに電気
的に連結された多数の導電性プラグ及び前記導電性プラ
グ周辺に形成された絶縁層を備える活性マトリックスを
準備するステップと、b)前記活性マトリックス上にシー
ド層を形成するステップと、c)前記シード層上にダミー
オキサイド層を形成するステップと、d)所定の形態(con
figuration)に前記ダミーオキサイド層をパターンニン
グして、前記導電性プラグ上に位置された前記シード層
の一部を露出するステップと、e)所定の厚さに前記露出
した部分を導電性物質で埋め込むステップと、f)前記ダ
ミーオキサイド層を除去するステップと、g)前記導電性
物質で覆われていない前記シード層の一部を除去して、
下部電極を得るステップと、h)前記下部電極上にキャパ
シタ誘電体を形成するステップと、i)前記キャパシタ誘
電体層上に上部電極層を形成するステップとを含む。
【０００９】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有するものが本発明の技術的思想を容易に
実施できるほどに詳細に説明するため、本発明の最も好
ましい実施形態を添付した図面を参照し説明する。
【００１０】図1A〜1Hは、本発明の好ましい実施形態に
かかる電気メッキ法を使用して形成される下部電極を含
む半導体デバイス製造方法を説明するための断面図であ
る。
【００１１】図1A〜1Hは、本発明にかかる半導体メモリ
デバイスで使用するキャパシタ構造150の製造方法を説
明するための概略的な断面図である。
【００１２】半導体デバイス製造工程は、図1Aで示した
ように、シリコン基板102、素子分離領域104、拡散領域
106、ゲートオキサイド108、ゲートライン112、側壁11
4、ビットライン118、ポリプラグ116、バリアメタル(ba
rrier metal)126、ARC(anti-reflection coating)フィ
ルム124及び絶縁層122を含む活性マトリックス110の準
備から始まる。ビットライン118は、電位を適用するた
めに、拡散領域106のいずれか一つに電気的に連結され
ている。各々のポリプラグ116は、また別の拡散領域106
に各々電気的に連結されている。ビットライン118は実
際にポリプラグ116を迂回して左右方向に亘っている
が、図面で、ビットライン118のこのような部分は、示
されていない。キャパシタ構造150は、共通定電圧(comm
on constant potential)をそこに適用するために、プレ
ートライン(図示せず)に連結されることができる。絶縁
層122は、BPSG(boron-phosphor-silicate glass)のよう
な物質からなっている。
【００１３】前記好ましい実施形態で、バリアメタル12
6は、ポリプラグ116上に形成されており、ARCフィルム1
24は、バリアメタル126で覆われていない活性マトリッ
クス110の一部分上に形成される。前記バリアメタル126
が、TiN、TiSiN、TiAlN、TaSiN、TaAlNのような物質か
ら構成されているグループから選択された物質からなっ
ているものは好ましい。そしてまた、ARCフィルム124
は、約300Åから1,000Åの厚さでその上に形成されるダ
ミーオキサイド層に対して高いエッチング選択度を有す
る物質で形成されている。前記バリアメタル126の形成
後に、CMP(chemicalmechanical polishing)は、その上
面を平坦化させるように行うことができる。
【００１４】続くステップで、図1Bで示したように、シ
ード層130は、ARCフィルム124とバリアメタル126上でCV
D(chemical vapor deposition)方法を使用して形成され
る。シード層130は、Pt、Ru、Ir、Os、W、Mo、Co、Ni、
Au、Agのような物質から構成されたグループから選択さ
れた物質からなり得る。Ptが前記シード層130に選択さ
れる場合、前記シード層130が約50Åから1,000Åの厚さ
を有するのが好ましい。
【００１５】続くステップで、ダミーオキサイド層は、
CVDのような方法を使用してシード層130上に形成され
る。前記ダミーオキサイド層は、PSGやUSGからなり得
る。好ましくは、図1Cに示したように、ダミーオキサイ
ド層は、約5,000Åから20,000Åの厚さを有する。次い
で、ダミーオキサイド層は、所定の形態にパターンニン
グされ、それから、ポリプラグ116上に位置したシード
層130の一部分が露出され、パターンニングされたダミ
ーオキサイド132を形成することとなる。
【００１６】任意に、活性マトリックス110は、露出し
た シード層130上に残留した不純物や汚染物質を除去す
るために、2から3600秒間90%濃度のH2SO4溶液、H2SO4/H
2O2溶液、HF/H2O溶液、HF/HN4F溶液から構成されている
グループから選択された溶液に浸漬される。ポリプラグ
116とバリアメタル126との間の接続抵抗を減らすため、
例えばTiSixからなるフィルム125が約100Åから300Åの
範囲の厚さで、ポリプラグ116とバリアメタル126との間
で形成される。
【００１７】次のステップで、図1Dに示したように、シ
ード層130の露出した部分は、Pt、Ru、Ir、Os、W、Mo、
Co、Ni、Au、Agのような物質から構成されたグループか
ら選択された物質で電気メッキされる。電気メッキをす
る物質134がシード層130の物質に相応することが好まし
い。電気メッキ物質がPtである場合、電気メッキ物質13
4の厚さは、約3,000Åから10,000Åである。この場合
に、電気メッキ工程は、約0.1mA/cm2から10mA/cm2の電
流密度で行われる。他の方案として、CVDを利用してシ
ード層130の露出した部分上に導電性物質を蒸着させる
ことは可能である。
【００１８】次いで、図1Eに示したように、パターンニ
ングされたダミーオキサイド132は、湿式エッチング(we
t etching)のような方法を利用して除去される。
【００１９】かくして、電気メッキ物質134で覆われて
いないシード層130の一部分はドライエッチング(dry ec
hting)のような方法でエッチバックされて(etched-bac
k)、下部電極137を形成することとなる。ここで、各々
の下部電極は、図1Fに示したように、電気メッキ物質13
4とエッチングされたシード層136を含む。
【００２０】続くステップで、図1Gに示したように、例
えば、BSTからなるキャパシタ誘電体層138は、約400℃
から600℃の温度でCVD方法を利用して、約150Åから500
Åの厚さで、下部電極137とARCフィルム124上に形成さ
れる。キャパシタ誘電体層138は、30から180秒間N2雰囲
気下で約500℃から700℃の温度でRTP(rapid thermal pr
ocess)を利用して結晶化される。
【００２１】最後に、図1Hに示したように、上部電極層
140は、CVDのような方法を利用してキャパシタ誘電体層
138上に形成されて、キャパシタ構造150を形成する。
【００２２】本発明の技術思想は、上記好ましい実施形
態によって具体的に記述されたが、上記の実施形態はそ
の説明のためのものであって、その制限のためのもので
ないことに留意されるべきである。また、本発明の技術
分野の通常の専門家であるならば、本発明の技術思想の
範囲内で種々の実施形態が可能であることを理解される
べきである。
【図面の簡単な説明】
【図1A】 本発明にかかる半導体メモリデバイスの製造
方法を説明するための概略的な断面図である。
【図1B】 本発明にかかる半導体メモリデバイスの製造
方法を説明するための概略的な断面図である。
【図1C】 本発明にかかる半導体メモリデバイスの製造
方法を説明するための概略的な断面図である。
【図1D】 本発明にかかる半導体メモリデバイスの製造
方法を説明するための概略的な断面図である。
【図1E】 本発明にかかる半導体メモリデバイスの製造
方法を説明するための概略的な断面図である。
【図1F】 本発明にかかる半導体メモリデバイスの製造
方法を説明するための概略的な断面図である。
【図1G】 本発明にかかる半導体メモリデバイスの製造
方法を説明するための概略的な断面図である。
【図1H】 本発明にかかる半導体メモリデバイスの製造
方法を説明するための概略的な断面図である。
【符号の説明】
102 シリコン基板 104 素子分離領域 106 拡散領域 108 ゲートオキサイド 110 活性マトリックス 112 ゲートライン 114 側壁 116 ポリプラグ 118 ビットライン 122 絶縁層 124 ARC(anti-reflection coating)フィルム 125 TiSixからなるフィルム 126 バリアメタル 130 シード層 132 ダミーオキサイド 134 電気メッキ物質 136 シード層 137 下部電極 138 キャパシタ誘電体層 140 上部電極層 150 キャパシタ構造
フロントページの続き (72)発明者 郭 興 植 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ (72)発明者 金 正 泰 大韓民国京畿道利川市夫鉢邑牙美里山136 −１

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイス製造方法において、 a)少なくとも一つのトランジスタ、前記トランジスタに
    電気的に連結された多数の導電性プラグ及び前記導電性
    プラグ周辺に形成された絶縁層を備える活性マトリック
    スを準備するステップと、 b)前記活性マトリックス上にシード層を形成するステッ
    プと、 c)前記シード層上にダミーオキサイド層を形成するステ
    ップと、 d)所定の形態に前記ダミーオキサイド層をパターンニン
    グして、前記導電性プラグ上に位置された前記シード層
    の一部を露出するステップと、 e)所定の厚さに前記露出した部分を導電性物質で埋め込
    むステップと、 f)前記ダミーオキサイド層を除去するステップと、 g)前記導電性物質で覆われていない前記シード層の一部
    を除去して、下部電極を得るステップと、 h)前記下部電極上にキャパシタ誘電体を形成するステッ
    プと、 i)前記キャパシタ誘電体層上に上部電極層を形成するス
    テップとを含む半導体デバイス製造方法。
  2. 【請求項２】 前記キャパシタ層がBSTを含む請求項1に
    記載の半導体デバイス製造方法。
  3. 【請求項３】 前記ステップb)以前に、前記導電性プラ
    グ上にバリアメタルを形成するステップをさらに含む請
    求項2に記載の半導体デバイス製造方法。
  4. 【請求項４】 前記バリアメタルが、TiN、TiSiN、TiAl
    N、TaSiN、TaAlNのような物質から構成されているグル
    ープから選択された物質を含む請求項3に記載の半導体
    デバイス製造方法。
  5. 【請求項５】 前記バリアメタルの形成以前に、前記導
    電性プラグと前記バリアメタルとの間の接触抵抗を減ら
    すために、約100Åから300Åの厚さでTiSix層を形成す
    るステップをさらに含む請求項3に記載の半導体デバイ
    ス製造方法。
  6. 【請求項６】 前記b)ステップ以前に、前記拡散防止膜
    で覆われていない前記活性マトリックスの一部にARCフ
    ィルムを形成するステップをさらに含む請求項2に記載
    の半導体デバイス製造方法。
  7. 【請求項７】 前記ARCフィルムが前記ダミーオキサイ
    ド層に対して高いエッチング選択度(high etch selecti
    vity)を有し、約300Åから1,000Åの厚さで形成される
    物質を含む請求項6に記載の半導体デバイス製造方法。
  8. 【請求項８】 前記ARCフィルムがSiONを含む請求項7に
    記載の半導体デバイス製造方法。
  9. 【請求項９】 前記シード層が、Pt、Ru、Ir、Os、W、M
    o、Co、Ni、Au、Agのような物質から構成されたグルー
    プから選択された物質を含む請求項1に記載の半導体デ
    バイス製造方法。
  10. 【請求項１０】 前記e)ステップは、前記露出された部
    分を前記シード層の導電性物質と相応する導電性物質で
    電気メッキすることによって行われる請求項9に記載の
    半導体デバイス製造方法。
  11. 【請求項１１】 前記シード層が、Ptからなっている場
    合、前記シード層は、約50Åから1,000Åの厚さを有す
    る請求項10に記載の半導体デバイス製造方法。
  12. 【請求項１２】 前記電気メッキ工程が、約0.1mA/cm2
    から10mA/cm2の電流密度で行われる請求項10に記載の半
    導体デバイス製造方法。
  13. 【請求項１３】 前記ダミーオキサイド層が、PSGを含
    んで、約5,000Åから20,000Åの厚さを有する請求項1に
    記載の半導体デバイス製造方法。
  14. 【請求項１４】 前記ダミーオキサイド層が、USGを含
    んで、約5,000Åから10,000Åの厚さを有する請求項1に
    記載の半導体デバイス製造方法。
  15. 【請求項１５】 Ptの厚さが、約3,000Åから10,000Å
    である請求項14に記載の半導体デバイス製造方法。
  16. 【請求項１６】 前記d)ステップが、ドライエッチバッ
    クを利用して行われる請求項1に記載の半導体デバイス
    製造方法。
  17. 【請求項１７】 前記キャパシタ誘電体層が、約150Å
    から500Åの厚さで、約400℃から600℃の温度でCVDを利
    用して形成される請求項2に記載の半導体デバイス製造
    方法。
  18. 【請求項１８】 30から180秒間N2雰囲気で、約500℃か
    ら700℃の温度で速い熱工程(RTP)を利用して前記キャパ
    シタ誘電体層を結晶化させるステップをさらに含む請求
    項2に記載の半導体デバイス製造方法。
  19. 【請求項１９】 前記e)ステップは、CVDを利用して行
    われる請求項1に記載の半導体デバイス製造方法。
  20. 【請求項２０】 前記d)とe)ステップとの間に、不純物
    や、その上に残留する外部物質を除去するために、2か
    ら3600秒間90%濃度のH2SO4溶液、H2SO4/H2O2溶液、HF/H
    2O溶液、HF/HN4F溶液から構成されているグループから
    選択された溶液に、前記シード層の露出された部分を浸
    漬するステップをさらに含む請求項1に記載の半導体デ
    バイス製造方法。
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