CN109768156B - 磁性随机存取存储器及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了磁性随机存取存储器及其制造方法。磁性随机存取存储器的存储单元包括设置在第一金属层与第二金属层之间的多层。多层中的至少一层包括从由铱层、铱层和氧化铱层的双层结构、铱‑钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的一种。

Description

磁性随机存取存储器及其制造方法
技术领域
本发明的实施例涉及磁性随机存取存储(MRAM)器件，并且更具体地涉及基于由半导体器件形成的磁性隧道结型单元的磁性RAM器件及其形成方法。
背景技术
MRAM提供与易失性静态随机存取存储器(SRAM)相当的性能和相对于易失性动态随机存取存储器(DRAM)的相当的密度和较低的功耗。与非易失性存储器(NVM)闪存相比，MRAM提供更快的存取时间并且随着时间的推移遭受最小的劣化，而闪存只能重写有限的次数。MRAM单元由包括两个铁磁层的磁性隧道结型(MTJ)形成，所述两个铁磁层通过薄绝缘阻挡层间隔开，并且通过电子在两个铁磁层之间穿过绝缘阻挡层的隧穿来进行操作。
发明内容
根据本发明的一个方面，提供了一种磁性随机存取存储器的存储单元，所述存储单元包括设置在第一金属层与第二金属层之间的多层，其中，所述多层中的至少一层包括从由铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的一种。
根据本发明的另一个方面，提供了一种半导体器件，所述半导体器件包括具有多个磁性存储单元的磁性随机存取存储器(MRAM)，其中：所述多个磁性存储单元中的每一个均包括设置在第一金属层与第二金属层之间的多层，以及所述多层中的至少一层包括从由铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的一种。
根据本发明的又一个方面，提供了一种制造磁性随机存取存储器的方法，所述方法包括：形成第一电极层；在所述第一电极层上方形成晶种层；在所述晶种层上方形成钉扎磁性层；在所述钉扎磁性层上方形成隧穿阻挡层；在所述隧穿阻挡层上方形成自由磁性层；在所述自由磁性层上方形成覆盖层；在所述覆盖层上方形成扩散阻挡层；以及在所述扩散阻挡层上方形成第二电极层，其中：所述第一电极层、所述晶种层、所述扩散阻挡层和所述第二电极层中的至少一个包括从由铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构以及铱和钽的二元合金层组成的组中选择的一种。
附图说明
图1A是根据本发明的实施例的MTJ MRAM单元的示意图。
图1B是根据本发明的实施例的MTJ膜堆叠件的示意性截面图。
图2A、图2B和图2C示出根据本发明的实施例的MTJ膜堆叠件的磁性层的示意性截面图。
图3是根据本发明的另一实施例的MTJ膜堆叠件的示意性截面图。
图4A和图4B示出MTJ单元的存储操作。
图4C和图4D示出MTJ单元的存储操作。
图5示出MRAM阵列。
图6A、图6B和图6C示出根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图7A和图7B示出根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图8A和图8B示出根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图9A和图9B示出根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
具体实施方式
应该理解的是，以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的特定实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或数值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括***在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，各种部件可以以不同比例任意地绘制。在附图中，为了简化的目的，可以省略一些层/部件。
此外，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可以表示“包括”或“由......组成”。此外，在以下制造工艺中，在所描述的操作中/之间可以存在一个或多个附加操作，并且操作顺序可以被改变。在本发明中，短语“A、B和C中的一个”意味着“A、B和/或C”(A，B，C，A和B，A和C，B和C，或A、B和C)，并且除非另有说明，短语“A、B和C中的一个”并不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件。
MRAM单元包括含有磁性层的多个层的膜堆叠件。在一些MRAM器件中，根据磁性设计，可能需要在磁性层之间***一个或多个非磁性间隔层以优化磁性相互作用。MRAM单元的膜堆叠件经常遭受不利的扩散问题，其中来自晶种层和/或间隔层的金属扩散到MTJ的功能层中，从而对磁性隧道功能造成不利影响。根据膜堆叠件设计中扩散问题的严重性，可能需要将一个或多个扩散阻挡层***膜堆叠件中以使不利的扩散现象最小化。此外，在MTJMRAM单元中，除了隧穿阻挡层之外，膜堆叠件内的每一层都需要导电以最大化读/写窗口。
在这些要求下，重要的是适当地选择能够提供期望的特定晶体结构和取向并且不会破坏功能层的磁性相互作用的晶种层、间隔层和/或扩散阻挡层的材料。此外，晶种层、间隔层和扩散阻挡层应该是光滑的、无取向特性(无定形的)、导电的和非磁性的。
MTJ MRAM单元的磁性隧道功能取决于MTJ膜的特定的晶体结构和取向。为了在MTJ膜中具有所需的晶体结构和取向，整个膜堆叠件需要在光滑的、无定形、导电非磁性晶种层上生长。在各种材料中，钽(Ta)最广泛地用作晶种层，钽(Ta)可以容易地生长为光滑且无定形的层。但是，Ta容易扩散到MTJ膜中，对磁性隧穿功能造成不利影响。此外，在MTJ膜中经常使用诸如钼(Mo)的非磁性间隔层，但Mo膜也表现出其他的扩散问题。
除了钽(Ta)和钼(Mo)之外，钴(Co)、铂(Pt)和/或镍(Ni)可以用作晶种层或间隔层，但是它们也扩散到MTJ膜的隧穿阻挡层中，隧穿阻挡层是金属氧化物层(例如，MgO)。而且，Ta可以与氧化层内部的氧反应，引起金属氧化物晶体结构和取向从期望状态变化。扩散原子***MgO晶格中也会增加其应力，这可能导致MgO晶格质量随热老化而劣化。
晶体磁性层从MgO层的晶格生长，或者将其用作生长模板。因此，Ta、Mo、Co、Pt、Ni和其他晶种或间隔层材料扩散到MTJ的隧穿阻挡层中也防止了相邻的磁性金属层达到其期望的晶体结构和取向。
在本发明中，在磁性随机存取存储器的存储单元中，存储单元包括多个层的膜堆叠件，并且多个层中的至少一个包括铱。更具体地，晶种层、间隔层和扩散阻挡层中的至少一个包括铱。
图1A是根据本发明的实施例的MTJ MRAM单元的示意图。MTJ膜堆叠件100设置在半导体器件的下金属层Mx和上金属层My之间。金属层Mx和My用于将一个元件连接至形成在衬底上方不同层级处的半导体器件中的另一元件。此外，下金属层Mx连接至开关器件SW，该开关器件SW可以由MOSFET形成，该MOSFET包括但不限于平面型MOSFET、鳍式FET、全环绕栅极(GAA)FET、或任何其他开关器件。开关器件的控制端子(例如，FET的栅极端子)连接至字线。在一些实施例中，开关器件SW的端子中的一个连接至下金属层Mx，而另一端子连接至源极线，该源极线是固定电势(例如，地电势)。上金属层My连接至位线。在一些实施例中，开关器件SW设置在上金属层My和位线之间。
MTJ膜堆叠件100包括连接至下金属层Mx的第一电极层110和连接至上金属层My的第二电极层155。如图1B所示，MTJ功能层101设置在第一电极层110和第二电极层155之间。
MTJ功能层101包括第二钉扎(pinned)磁性层130、自由磁性层140以及由非磁性材料制成并且设置在第二钉扎磁性层130与自由磁性层140之间的隧穿阻挡层135。自由磁性层140和第二钉扎磁性层130分别包括可以磁性定向的一个或多个铁磁材料。自由磁性层140被配置为使得磁性定向可以通过暴露于外部磁场而改变或旋转。第二钉扎磁性层130被配置为使得磁性定向是固定的并且将不响应于典型的磁场。在一些实施例中，自由磁性层140的厚度在从约0.8nm至约1.5nm的范围内。在一些实施例中，第二钉扎层130的厚度在从约0.8nm至约2.0nm的范围内。
隧穿阻挡层135包括能够在低电势下将自由磁性层140与第二钉扎磁性层130电隔离并且能够在较高电势下通过电子隧穿传导电流的相对薄的氧化物层。在一些实施例中，隧穿阻挡层135由氧化镁(MgO)制成，MgO的厚度在从约0.5nm至约1.2nm的范围内。
如图1B所示，MTJ功能层101还包括反铁磁层125。反铁磁层125用于固定第二钉扎磁性层130的磁取向。反铁磁层125包括钌(Ru)或任何其他合适的反铁磁材料。在一些实施例中，反铁磁层125的厚度在从约0.4nm至约1.0nm的范围内。
如图1B所示，MTJ功能层101还包括第一钉扎磁性层120，第一钉扎磁性层120包括一种或多种磁性材料。
第二钉扎磁性层130包括多层磁性材料。在一些实施例中，如图2A所示，第二钉扎磁性层130包括四层1301、1302、1303和1304，其中层1304与隧穿阻挡层135接触并且层1301与反铁磁层125接触。在一些实施例中，层1301(最底层)包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，钴层的厚度在从约0.3nm至约0.6nm的范围内，并且铂层的厚度在从约0.2nm至约0.5nm的范围内。钴层的厚度可以与铂层相同或比铂层更大。在一些实施例中，钴层和铂层交替地堆叠，使得层1301的总厚度在从约2.0nm至约5.0nm的范围内。层1302包括钴层，钴层的厚度在从约0.4nm至约0.6nm的范围内。在某些实施例中，层1301是钴层并且层1302是如上所述的钴层和铂层的多层。在本发明中，“元素”层通常意味着“元素”的含量大于99％。
层1303是间隔层。在一些实施例中，间隔层1303的厚度在从约0.2nm至约0.5nm的范围内。层1304是钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。
在一些实施例中，层1304的厚度在从约0.8nm至约1.5nm的范围内。
第一钉扎磁性层120包括多层磁性材料。在一些实施例中，如图2B所示，第一钉扎磁性层120包括两层1201和1202，其中层1202与反铁磁层125接触。在一些实施例中，层1201包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，钴层的厚度在从约0.3nm至约0.6nm的范围内，并且铂层的厚度在从约0.2nm至约0.5nm的范围内。钴层的厚度可以与铂层相同或比铂层更大。在一些实施例中，钴层和铂层交替地堆叠，使得层1201的总厚度在从约5.0nm至约10.0nm的范围内。层1202包括钴层，钴层的厚度在从约0.4nm至约0.6nm的范围内。
在一些实施例中，自由磁性层140包括厚度在从约1.0nm至约2.0nm范围内的钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。在其他实施例中，自由磁性层140包括多层磁性材料。在一些实施例中，如图2C所示，自由磁性层140包括三层1401、1402和1403，其中层1401与隧穿阻挡层135接触。在一些实施例中，层1401和1403是厚度在从约1.0nm至约2.0nm的范围内的钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。层1402是间隔层。在一些实施例中，间隔层1402的厚度在从约0.2nm至约0.6nm的范围内。
如图1B所示，MTJ功能层101还包括在第一电极层110上形成的晶种层115、在自由磁性层140上形成的覆盖层145、在覆盖层145上形成的扩散阻挡层150。在一些实施例中，覆盖层145由诸如氧化镁或氧化铝的介电材料制成，并且其厚度在从约0.5nm至约1.5nm的范围内。第一电极层110由诸如金属的导电材料制成，以降低第一钉扎磁性层120的电阻，特别是用于编程。第二电极层155也由诸如金属的导电材料制成以降低读取期间的电阻率。
在本实施例中，第一电极层110、晶种层115、扩散阻挡层150、第二电极层155、间隔层1303和间隔层1402中的至少一个包括铱(Ir)。在某些实施例中，第一电极层110、晶种层115、扩散阻挡层150和第二电极层155中的至少一个包括铱(Ir)。含铱层可以是从由铱层、氧化铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的一个。
这些含铱材料具有独特的特征。例如，铱以及铱和钽的二元合金具有形成超平滑表面形态的自然趋势、具有非常高的导电性并且是非磁性的。此外，铱以及铱和钽的二元合金可以形成为非晶层。此外，铱-钽低氧化物是具有实质导电性的导体或半导体。氧化铱是导电且致密的材料，并且即使形成为薄层(例如，小于1.0nm)也具有高扩散阻挡性能。此外，铱层和/或氧化铱层可以容易地集成到半导体CMOS工艺中。此外，含铱材料通常具有稳定的化学和物理性质、具有化学惰性且耐腐蚀。
在一些实施例中，晶种层115包括铱层和/或铱和钽的二元合金层。晶种层115用于第一钉扎磁性层120的生长，并且通常需要具有光滑的表面形态、高电导率并且基本上没有扩散到钉扎磁性层120中，在一些实施例中，晶种层115的厚度在从约0.5nm至约20nm的范围内，并且在其他实施例中，晶种层115的厚度在从约1.0nm至约10nm的范围内。在一些实施例中，晶种层115是无定形的。
在一些实施例中，扩散阻挡层150包括铱层和/或铱和钽的二元合金层。用于MTJ膜堆叠件的扩散阻挡层通常需要具有超平滑表面形态和高电导率，并且对缓解扩散问题基本上有效。此外，扩散阻挡层还应该耐受低水平的氧化，而不会显著降低其电导率。在一些实施例中，扩散阻挡层150的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，扩散阻挡层150的厚度在从约0.5nm至约5.0nm的范围内。
在一些实施例中，间隔层1303和/或间隔层1402包括铱层和/或铱和钽的二元合金层。通常需要用于MTJ膜堆叠件的间隔层具有超平滑表面形态和高电导率并且基本上没有扩散问题。此外，间隔层还应该耐受低水平的氧化，而不会显著降低其电导率。在一些实施例中，间隔层1303和/或1402的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，间隔层1303和/或1402的厚度在从约0.5nm至约5.0nm的范围内。
在某些实施例中，包括上述含铱层的一个或多个附加扩散阻挡层和/或间隔层可以***在第一电极层110、晶种层115、第一钉扎磁性层120、反铁磁层125、第二钉扎磁性层130、隧穿阻挡层135、自由磁性层140、覆盖层145、扩散阻挡层150和第二电极层155中的任意两个相邻的层之间。
例如，在一些实施例中，如图3所示，在晶种层115和第一钉扎磁性层120之间***间隔或阻挡层201。当晶种层115由钽(Ta)、钼(Mo)、钴(Co)、镍(Ni)、钌(Ru)和铂(Pt)中的一种或多种制成时，间隔或阻挡层201可以防止Ta、Mo、Co、Ni、Ru和/或Pt扩散到第一钉扎磁性层120中。在某些实施例中，间隔或阻挡层201包括从由铱层以及铱和钽的二元合金层组成的组中选择的至少一种。在一些实施例中，间隔或阻挡层201的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，间隔或阻挡层201的厚度在从约0.5nm至约5.0nm的范围内。当晶种层115包括含铱层时，间隔或阻挡层201可能不是必需的。
在一些实施例中，如图3所示，在第二钉扎磁性层130和隧穿阻挡层135之间***间隔或阻挡层204。间隔或阻挡层204可以防止包括在第二钉扎磁性层130中的Co、Fe和/或Ta的扩散进入隧穿阻挡层135。在某些实施例中，间隔或阻挡层204包括从由铱层以及铱和钽的二元合金层组成的组中选择的至少一种。在一些实施例中，间隔或阻挡层204的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，间隔或阻挡层204的厚度在从约0.5nm至约5.0nm的范围内。
类似地，在一些实施例中，间隔或阻挡层205***在隧穿阻挡层135和自由磁性层140之间。间隔或阻挡层205可以防止包括在自由磁性层140中的Co、Fe和/或Ta扩散进入隧穿阻挡层135。在某些实施例中，间隔或阻挡层205包括从由铱层以及铱和钽的二元合金层组成的组中选择的至少一种。在一些实施例中，间隔或阻挡层205的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，间隔或阻挡层205的厚度在从约0.5nm至约5.0nm的范围内。
在一些实施例中，间隔或阻挡层206***在自由磁性层140和覆盖层145之间。在某些实施例中，覆盖层145由氧化镁或氧化铝制成。间隔或阻挡层206可以防止包括在自由磁性层140中的Co、Fe和/或Ta扩散进入覆盖层145。在某些实施例中，间隔或阻挡层206包括从由铱层以及铱和钽的二元合金层组成的组中选择的至少一种。在一些实施例中，间隔或阻挡层206的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，间隔或阻挡层206的厚度在从约0.5nm至约5.0nm的范围内。
在一些实施例中，间隔或阻挡层207***在覆盖层145和扩散阻挡层150之间。在某些实施例中，扩散阻挡层150由钽或其他材料制成。间隔或阻挡层207可以防止包括在扩散阻挡层150中的Ta扩散进入覆盖层145。在某些实施例中，间隔或阻挡层207包括从由铱层以及铱和钽的二元合金层组成的组中选择的至少一种。在一些实施例中，间隔或阻挡层207的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，间隔或阻挡层207的厚度在从约0.5nm至约5.0nm的范围内。当扩散阻挡层150包括含铱层时，间隔或阻挡层207可能不是必需的。
在其他实施例中，如图3所示，间隔或阻挡层202***在第一钉扎磁性层120与反铁磁层125之间。在某些实施例中，间隔或阻挡层202包括从由铱层以及铱和钽的二元合金层组成的组中选择的至少一种。在一些实施例中，间隔或阻挡层202的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，间隔或阻挡层202的厚度在从约0.5nm至约5.0nm的范围内。
在其他实施例中，如图3所示，间隔或阻挡层203***在反铁磁层125与第二钉扎磁性层130之间。在某些实施例中，间隔或阻挡层203包括从由铱层以及铱和钽的二元合金层组成的组中选择的至少一种。在一些实施例中，间隔或阻挡层203的厚度在从约0.1nm至约10nm的范围内，并且在其他实施例中，间隔或阻挡层203的厚度在从约0.5nm至约5.0nm的范围内。
间隔或阻挡层202和203可以进一步防止可以包括在第一电极层110、晶种层115、第一钉扎磁性层120和/或反铁磁层125的Ta、Mo、Co、Ni、Ru和/或Pt扩散进入隧穿阻挡层135。
在一些实施例中，第一电极层110和第二电极层155中的至少一个包括从由铱层、氧化铱层、铱层和氧化铱的双层结构、铱-钛氮化物层、以及铱和钽的二元合金层组成的组中选择的一种。第一电极层110形成在由诸如Cu、Al、W、Co、Ni和/或上述的合金制成的下金属层Mx上，并且由诸如Cu、Al、W、Co、Ni和/或上述的合金制成的上金属层My形成在第二电极层155上。当第一电极层110和第二电极层155不包括含铱层时，第一电极层110包括Ta、Pt、Au、Cr和TiN中的一种或多种，并且第二电极层155包括Ru、Au、Cr和Ta中的一种或多种。
可以通过物理汽相沉积(PVD)、分子束外延(MBE)、脉冲激光沉积(PLD)、原子层沉积(ALD)、电子束(e-beam)外延、化学汽相沉积(CVD)或衍生CVD工艺(还包括低压CVD(LPCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或上述的任何组合)、或任何其他合适的膜沉积方法来形成含铱层。钉扎磁性层、自由磁性层和反铁磁层也可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法形成。隧穿阻挡层也可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法形成。第一和第二电极层也可以通过CVD、PVD、ALD或电镀或任何其他合适的膜沉积方法形成。
在一些实施例中，第一电极层110形成在已经图案化的下金属层Mx上，晶种层115形成在第一电极层110上，第一钉扎磁性层120形成在晶种层115上，反铁磁层125形成在第一钉扎磁性层120上，第二钉扎磁性层130形成在反铁磁层125上，隧穿阻挡层135形成在第二钉扎磁性层130上，自由磁性层140形成在隧穿阻挡层135上，覆盖层145形成在自由磁性层140上，扩散阻挡层150形成在覆盖层145上，并且第二电极层155形成在扩散层150上。实施一个或多个光刻和蚀刻操作以将堆叠的层图案化为用于每个存储单元的MTJ膜堆叠件。在其他实施例中，用于存储单元的沟槽形成在介电层中，并且MTJ膜形成在沟槽中。
在一些实施例中，MRAM单元形成在设置在衬底上方的介电材料上方。在一些实施例中，衬底包括硅(Si)或其他合适的半导体材料。晶体管、驱动电路、逻辑电路或任何其他电子器件由半导体材料形成并与MRAM单元集成。
图4A至图4D示出了MTJ单元的存储操作。如图4A至图4D所示，MTJ单元包括钉扎磁性层10、隧穿阻挡层15和自由磁性层20。钉扎磁性层10对应于第二钉扎磁性层130或图1B的第一钉扎磁性层120、反铁磁层125和第二钉扎磁性层130的组合。隧穿阻挡层15对应于图1B的隧穿阻挡层135，并且自由磁性层20对应于图1B的自由磁性层140。在图4A至图4D中，其余层被省略。电流源30串联连接至MTJ结构。
在图4A中，钉扎磁性层10和自由磁性层20在相反的方向上磁性地定向。在一些实施例中，钉扎磁性层10和自由磁性层20的自旋方向平行于膜堆叠件方向(垂直于膜的表面)。在图4B中，钉扎磁性层10和自由磁性层20在相同的方向上磁性地取向。在其他实施例中，钉扎磁性层10和自由磁性层20的自旋方向垂直于膜堆叠件方向(平行于膜的表面)，如图4C和图4D所示。在图4C中，钉扎磁性层10和自由磁性层20在相反的方向上磁性地取向，而如图4D所示，钉扎磁性层10和自由磁性层20在相同的方向上磁性地定向。
如果通过电流源30强制相同的电流值IC流过MTJ单元，则发现在图4A(或图4C)的情况下的单元电压V1大于图4B(或图4D)的情况下的单元电压V2，因为图4A(或图4C)所示的相反取向MTJ单元的电阻大于图4B(或图4D)所示的相同取向MTJ单元的电阻。二进制逻辑数据(“0”和“1”)可以存储在MTJ单元中，并且基于单元取向和所产生的电阻进行检索。此外，由于所存储的数据不需要存储能量源，所以该单元是非易失性的。
图5示出MRAM阵列50。每个存储单元均包括MTJ单元Mc和晶体管Tr，例如MOSFET。晶体管Tr的栅极连接至字线WL，并且晶体管Tr的漏极(或源极)连接至MTJ单元Mc的一端，并且MTJ单元的另一端连接至位线BL。此外，用于编程的信号线PL被设置为与MTJ单元相邻。
通过使能(asserting)该单元的字线来读取存储单元，强制读取电流通过该单元的位线BL，并且然后测量该位线BL上的电压。例如，为了读取目标MTJ单元的状态，字线WL被使能以导通晶体管Tr。目标MTJ单元的自由磁性层由此通过晶体管Tr连接至固定电势SL，例如地电势。接下来，在位线BL上强制施加读取电流。由于只有给定的读取晶体管Tr导通，所以读取电流流过目标MTJ单元到地电势。然后测量位线BL的电压以确定目标MTJ单元的状态(“0”或“1”)。在一些实施例中，如图5所示，每个MTJ单元均具有一个读取晶体管Tr。因此，这种类型的MRAM架构被称为1T1R。在其他实施例中，将两个晶体管分配至一个MTJ单元，形成2T1R***。可以采用其他单元阵列配置。
图6A至图9B示出根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。应该理解的是，可以在图6A至图9B所示的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加实施例，下面描述的一些操作可以被替换或消除。在下面的实施例中可以采用的材料、构造、尺寸和/或工艺与前面用图1A至图5描述的实施例相同或类似，并且可以省略其详细说明。
如图6A所示，在衬底208上方的第一ILD层210中形成下金属线213。在一些实施例中，通孔接触件209设置在下金属线213下方。然后，如图6B所示，在图6A的结构上方形成第一绝缘层220作为蚀刻停止层，并且在第一绝缘层220上方形成第二ILD层225。此外，如图6B所示，通过使用一个或多个光刻和蚀刻操作来形成通孔接触件开口222以暴露下金属线213的上表面。随后，如图6C所示，形成包括层215和217的通孔接触件219。实施一个或多个成膜操作，例如包括溅射、ALD、化学电镀和/或电镀的CVD、PVD，并且实施诸如CMP的平坦化操作以制造通孔接触件219。
然后，如图7A所示，依次形成用于底部电极254的第一导电层254A、用于MTJ膜堆叠件255的堆叠层255A和用于顶部电极256的第二导电层256A。在一些实施例中，用于硬掩模的层300还形成在第二导电层256A上。
如上所述，第一导电层254A和/或用于MTJ膜堆叠件255的堆叠层255A中的一层或多层包括铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构以及铱和钽的二元合金层中的一个。层254A、255A和256A可以通过物理汽相沉积(PVD)(包括溅射、分子束外延(MBE)、脉冲激光沉积(PLD)、原子层沉积(ALD)、电子束(e-beam)外延)、化学汽相沉积(CVD)或衍生CVD工艺(还包括低压CVD(LPCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD))、电镀或上述的任何组合、或任何其他合适的膜沉积方法来形成。
如图7B所示，通过使用一个或多个光刻和蚀刻操作，图7A所示的膜堆叠件被图案化为MRAM单元结构，MRAM单元结构包括底部电极254、MTJ膜堆叠件255和顶部电极256。在一些实施例中，在图案化第二导电层256A、堆叠层255A和第一导电层254A之后，第二ILD层225被部分地凹陷。在一些实施例中，凹陷的量D1在从约1nm至约30nm的范围内。
随后，如图8A所示，形成侧壁间隔层227以覆盖MRAM单元结构。侧壁间隔层227可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法形成。在一些实施例中，通过CVD、PVD或ALD在小于约150℃的较低温度范围(例如，从约100℃至约150℃的范围内)下形成侧壁间隔层227。当在较高的温度(例如，从约200℃至约300℃(或更高)的范围内)下形成侧壁间隔层227时，成膜工艺可能会损坏MTJ膜堆叠件255。如图8A所示，侧壁间隔层227被共形地形成。在一些实施例中，侧壁间隔层227包括多层不同的绝缘材料。
接下来，如图8B所示，形成用于第三ILD层230的介电材料层230A以完全覆盖侧壁间隔层227。在一些实施例中，作为平坦化操作，对介电材料层230A实施回蚀刻操作，并且然后实施CMP操作。
随后，如图9A所示，在平坦化操作之后形成包括第一介电层235、第二介电层237和第三介电层240的第四ILD层。第四ILD层的介电层可以通过CVD、PVD或ALD或其他合适的成膜方法形成。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺来形成第三介电层240，但是可以使用任何可接受的工艺。随后，实施平坦化工艺，例如化学机械抛光(CMP)和/或回蚀刻工艺等。
然后，如图9B所示，通过使用一个或多个光刻和蚀刻操作来形成接触件开口，并且接触件开口填充有导电材料，以形成接触暴露的顶部电极256的导电接触件245。
应该理解的是，图9B所示的器件经历进一步的半导体工艺以形成各种部件，例如互连金属层、介电层、钝化层等。
将会理解的是，并非所有的优点都必须在本文中讨论，对于所有实施例或实例都不需要特别的优点，并且其他实施例或实例可以提供不同的优点。
例如，在本发明中，由于一个或多个含铱层用于或***在磁性隧道结型MRAM单元中，可以防止金属元素从晶种层、钉扎磁性层、自由磁性层、反铁磁层和/或电极层扩散到隧穿阻挡层中。此外，由于含铱层具有光滑的表面形态，所以含铱晶种层可以改善形成于其上的钉扎磁性层的特性。
根据本发明的一方面，磁性随机存取存储器的存储单元包括设置在第一金属层与第二金属层之间的多层。多层中的至少一层包括从由铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的一种。在上述和下述实施例中的一个或多个中，多层包括由第一导电材料制成的第一电极层和由第二导电层制成的第二电极层，多层中的剩余层布置在第一电极层与第二电极层之间。在上述和下述实施例中的一个或多个中，第一电极层和第二电极层中的至少一个包括铱。在上述和下述实施例中的一个或多个中，第一电极层和第二电极层中的至少一个包括从由铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的一种。在上述和下述实施例中的一个或多个中，多层包括设置在第一电极层上方的晶种层，并且晶种层包括从由铱层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。在上述和下述实施例中的一个或多个中，多层包括设置在晶种层上方的钉扎磁性层、由非磁性材料制成并且设置在钉扎磁性层上方的隧穿阻挡层、设置在隧穿阻挡层上方的自由磁性层、以及设置在自由磁性层上方的扩散阻挡层，并且扩散阻挡层包括从由铱层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。在上述和下述实施例中的一个或多个中，钉扎磁性层包括第一磁性层和第二磁性层以及设置在第一磁性层与第二磁性层之间的反铁磁层。在上述和下述实施例中的一个或多个中，多层还包括由非磁性材料制成并且设置在自由磁性层与扩散阻挡层之间的覆盖层。在上述和下述实施例中的一个或多个中，隧穿阻挡层和覆盖层由氧化镁制成。
根据本发明的另一方面，磁性随机存取存储器的存储单元包括多层。多层包括第一电极层、设置在第一电极层上方的晶种层、设置在晶种层上方的第一钉扎磁性层、设置在第一钉扎磁性层上方的反铁磁层、设置在反铁磁层上方的第二钉扎磁性层、由非磁性材料制成并且设置在第二钉扎磁性层上方的隧穿阻挡层、设置在隧穿阻挡层上方的自由磁性层、由非磁性材料制成并且设置在自由磁性层上方的覆盖层、设置在覆盖层上方的扩散阻挡层以及设置在扩散层上方的第二电极层。包含铱的含铱层中的至少一个设置在从晶种层到扩散阻挡层的任何相邻两层之间。在上述和下述实施例中的一个或多个中，含铱层中的至少一个具有从0.1nm至5.0nm范围内的厚度。在上述和下述实施例中的一个或多个中，从晶种层到扩散阻挡层的层不含铱。
根据本发明的另一方面，半导体器件包括具有多个磁性存储单元的磁性随机存取存储器(MRAM)。磁性存储单元中的每一个均包括设置在第一金属层与第二金属层之间的多层。多层中的至少一层包括从由铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的一种。在上述和下述实施例中的一个或多个中，多层包括由第一导电材料制成的第一电极层和由第二导电层制成的第二电极层，多层中的剩余层设置在第一电极层与第二电极层之间，并且第一电极层和第二电极层中的至少一个包括从由铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。在上述和下述实施例中的一个或多个中，多层包括由第一导电材料制成的第一电极层和由第二导电层制成的第二电极层，多层中的剩余层设置在第一电极层与第二电极层之间，剩余层包括设置在第一电极层上方的晶种层，并且晶种层包括从由铱层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。在上述和下述实施例中的一个或多个中，多层包括由第一导电材料制成的第一电极层和由第二导电层制成的第二电极层，多层中的剩余层设置在第一电极层与第二电极层之间，剩余层包括设置在第一电极层上方的晶种层和设置在晶种层上方的钉扎磁性层、设置在钉扎磁性层上方的隧穿阻挡层、设置在隧穿阻挡层上方的自由磁性层、以及设置在自由磁性层上方的扩散阻挡层，并且扩散阻挡层包括从由铱层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中的选择的至少一种。在上述和下述实施例中的一个或多个中，钉扎磁性层包括第一磁性层和第二磁性层以及设置在第一磁性层与第二磁性层之间的反铁磁层。在上述和下述实施例中的一个或多个中，多层还包括设置在自由磁性层与扩散阻挡层之间的覆盖层。在上述和下述实施例中的一个或多个中，多层包括第一电极层、设置在第一电极层上方的晶种层、设置在晶种层上方的第一钉扎磁性层、设置在第一钉扎磁性层上方的反铁磁层、设置在反铁磁层上方的第二钉扎磁性层、由非磁性材料制成并且设置在第二钉扎磁性层上方的隧穿阻挡层、设置在隧穿阻挡层上方的自由磁性层、由非磁性材料制成并且设置在自由磁性层上方的覆盖层、设置在覆盖层上方的扩散阻挡层以及设置在扩散阻挡层上方的第二电极层，并且包含铱的含铱层中的至少一个设置在从晶种层到扩散阻挡层的任何相邻两层之间。
根据本发明的另一方面，在制造磁性随机存取存储器的方法中，形成第一电极层。在第一电极层上方形成晶种层。在晶种层上方形成钉扎磁性层。在钉扎磁性层上方形成隧穿阻挡层。在隧穿阻挡层上方形成自由磁性层。在自由磁性层上方形成覆盖层。在覆盖层上方形成扩散阻挡层。在扩散阻挡层上方形成第二电极层。第一电极层、晶种层、扩散阻挡层和第二电极层中的至少一个包括从由铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构以及铱和钽的二元合金层组成的组中选择的一种。
以上论述了若干实施例或实例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例或实例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在此进行多种变化、替换以及改变。

Claims (20)

1.一种磁性随机存取存储器的存储单元，所述存储单元包括设置在第一金属层与第二金属层之间的多层，
其中，所述多层中的至少一层包括铱-钛氮化物层，所述多层包括钉扎磁性层，其中，所述钉扎磁性层包括设置在具有不同材料的层之间的间隔层，所述间隔层包含含铱层。
2.根据权利要求1所述的存储单元，其中，所述多层包括由第一导电材料制成的第一电极层和由第二导电层制成的第二电极层，所述多层中的剩余层布置在所述第一电极层与所述第二电极层之间。
3.根据权利要求2所述的存储单元，其中，所述第一电极层和所述第二电极层中的至少一个包括铱。
4.根据权利要求3所述的存储单元，其中，所述第一电极层和所述第二电极层中的至少一个包括从由铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。
5.根据权利要求2所述的存储单元，其中，
所述多层包括设置在所述第一电极层上方的晶种层，以及
所述晶种层包括从由铱层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。
6.根据利要求5所述的存储单元，其中：
所述多层包括设置在所述晶种层上方的钉扎磁性层、由非磁性材料制成并且设置在所述钉扎磁性层上方的隧穿阻挡层、设置在所述隧穿阻挡层上方的自由磁性层、以及设置在所述自由磁性层上方的扩散阻挡层，以及
所述扩散阻挡层包括从由铱层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。
7.根据权利要求6所述的存储单元，其中，所述钉扎磁性层包括第一磁性层和第二磁性层以及设置在所述第一磁性层与所述第二磁性层之间的反铁磁层。
8.根据权利要求6所述的存储单元，其中，所述多层还包括由非磁性材料制成并且设置在所述自由磁性层与所述扩散阻挡层之间的覆盖层。
9.根据权利要求8所述的存储单元，其中，所述隧穿阻挡层和所述覆盖层由氧化镁制成。
10.根据权利要求1所述的存储单元，其中：
所述多层包括第一电极层、设置在所述第一电极层上方的晶种层、设置在所述晶种层上方的第一钉扎磁性层、设置在所述第一钉扎磁性层上方的反铁磁层、设置在所述反铁磁层上方的第二钉扎磁性层、由非磁性材料制成并且设置在所述第二钉扎磁性层上方的隧穿阻挡层、设置在所述隧穿阻挡层上方的自由磁性层、由非磁性材料制成并且设置在所述自由磁性层上方的覆盖层、设置在所述覆盖层上方的扩散阻挡层以及设置在所述扩散阻挡层上方的第二电极层，
至少一个包含铱的含铱层设置在从所述晶种层到所述扩散阻挡层的任何相邻两层之间，所述钉扎磁性层为第二钉扎磁性层。
11.根据权利要求10所述的存储单元，其中，至少一个所述含铱层的厚度在从0.1nm至5.0nm的范围内。
12.根据权利要求10所述的存储单元，其中，从所述晶种层到所述扩散阻挡层的层不包含铱。
13.一种半导体器件，所述半导体器件包括具有多个磁性存储单元的磁性随机存取存储器(MRAM)，其中：
所述多个磁性存储单元中的每一个均包括设置在第一金属层与第二金属层之间的多层，以及
所述多层中的至少一层包括铱-钛氮化物层，所述多层包括钉扎磁性层，其中，所述钉扎磁性层包括设置在具有不同材料的层之间的间隔层，所述间隔层包含含铱层。
14.根据权利要求13所述的半导体器件，其中：
所述多层包括由第一导电材料制成的第一电极层和由第二导电层制成的第二电极层，所述多层中的剩余层设置在所述第一电极层与所述第二电极层之间，以及
所述第一电极层和所述第二电极层中的至少一个包括从由铱层、铱层和氧化铱层的双层结构、铱-钛氮化物层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。
15.根据权利要求13所述的半导体器件，其中：
所述多层包括由第一导电材料制成的第一电极层和由第二导电层制成的第二电极层，所述多层中的剩余层设置在所述第一电极层与所述第二电极层之间，
所述剩余层包括设置在所述第一电极层上方的晶种层，以及
所述晶种层包括从由铱层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中选择的至少一种。
16.根据权利要求13所述的半导体器件，其中：
所述多层包括由第一导电材料制成的第一电极层和由第二导电层制成的第二电极层，所述多层中的剩余层设置在所述第一电极层与所述第二电极层之间，
所述剩余层包括设置在所述第一电极层上方的晶种层和设置在所述晶种层上方的钉扎磁性层、设置在所述钉扎磁性层上方的隧穿阻挡层、设置在所述隧穿阻挡层上方的自由磁性层、以及设置在所述自由磁性层上方的扩散阻挡层，以及
所述扩散阻挡层包括从由铱层、铱层和钽层的双层结构、以及铱和钽的二元合金层组成的组中的选择的至少一种。
17.根据权利要求16所述的半导体器件，其中，所述钉扎磁性层包括第一磁性层和第二磁性层以及设置在所述第一磁性层与所述第二磁性层之间的反铁磁层。
18.根据权利要求16所述的半导体器件，其中，所述多层还包括设置在所述自由磁性层与所述扩散阻挡层之间的覆盖层。
19.根据权利要求13所述的半导体器件，其中：
所述多层包括第一电极层、设置在所述第一电极层上方的晶种层、设置在所述晶种层上方的第一钉扎磁性层、设置在所述第一钉扎磁性层上方的反铁磁层、设置在所述反铁磁层上方的第二钉扎磁性层、由非磁性材料制成并且设置在所述第二钉扎磁性层上方的隧穿阻挡层、设置在所述隧穿阻挡层上方的自由磁性层、由非磁性材料制成并且设置在所述自由磁性层上方的覆盖层、设置在所述覆盖层上方的扩散阻挡层以及设置在所述扩散阻挡层上方的第二电极层，以及
至少一个包含铱的含铱层设置在从所述晶种层到所述扩散阻挡层的任何相邻两层之间，所述钉扎磁性层为第二钉扎磁性层。
20.一种制造磁性随机存取存储器的方法，所述方法包括：
形成第一电极层；
在所述第一电极层上方形成晶种层；
在所述晶种层上方形成钉扎磁性层；
在所述钉扎磁性层上方形成隧穿阻挡层；
在所述隧穿阻挡层上方形成自由磁性层；
在所述自由磁性层上方形成覆盖层；
在所述覆盖层上方形成扩散阻挡层；以及
在所述扩散阻挡层上方形成第二电极层，其中：
所述第一电极层、所述晶种层、所述扩散阻挡层和所述第二电极层中的至少一个包括铱-钛氮化物层，其中，所述钉扎磁性层包括设置在具有不同材料的层之间的间隔层，所述间隔层包含含铱层。
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