JP5047250B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子及びその製造方法に関し、特に、キャパシタを備える半導体素子及びその製造方法に関する。
半導体素子の高集積化や小型化、高速化が進められるにつれ、キャパシタの占有面積が減少してきている。しかし、半導体素子の高集積化や小型化がなされても、駆動に必要なキャパシタの静電容量を確保する必要があり、そのための研究が進められている。
キャパシタの静電容量を確保するための一つの方法として、キャパシタの下部電極をシリンダー(Cyclinder)構造、スタック(Stack)構造、ピン(Pin)構造、凹状(Concave)構造などの多様な構造にして、制限された面積下でキャパシタ下部電極の有効表面積を拡大する方法がある。
また、他の方法として、キャパシタ誘電体膜にBST、Ta2O5などの高誘電体膜や、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)のような強誘電体膜を用いる方法がある。なお、このような高誘電体膜や強誘電体膜を用いる場合、電気的特性面でキャパシタの上部電極や下部電極には、白金(Pt)、イリジウム(Ir)、ルテニウム(Ru)、イリジウム酸化膜(IrO)、ルテニウム酸化膜(RuO)、白金合金(Pt-alloy)、TiNなどの導電性膜が用いられている。
このような導電性膜を用いてキャパシタ下部電極を形成する場合、ソース／ドレイン領域や、ワードライン、ビットラインのようなトランジスタ形成工程が完了した半導体基板上に、これらのトランジスタ等に接続されたストレージノードコンタクトプラグを先に形成しておき、該ストレージノードコンタクトプラグに接続された下部電極を形成して得られるPP(Polysilicon Plug)構造が広く用いられている。
図1A及び図1Bは、従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。
図1Aに示すように、まず半導体基板11上にゲート酸化膜12及びワードライン13を形成する。
引き続いて、ワードライン13両側の半導体基板11の表層部に不純物をイオン注入してソース14a及びドレイン14b(またはドレイン領域14a及びソース領域14b)を形成した後、半導体基板11及びワードライン13の上面に第1層間絶縁膜15を形成する。
次いで、第1層間絶縁膜15をパターニングして、ドレイン領域14bを露出する第1コンタクトホールを形成した後、第1コンタクトホール内及び第1層間絶縁膜15の上面にタングステン層を成長させる。
次いで、第1層間絶縁膜15の上面が露出するまで、タングステン層をエッチバック法または化学機械的研磨(Chemical Mechanical Polishing；CMP)法等で平坦化して第1コンタクトホール内に埋め込まれたビットラインコンタクト、すなわちタングステンプラグ16を形成する。
そして、タングステンプラグ16及び第1層間絶縁膜15の上面にビットライン用導電膜を成長させた後、パターニングしてタングステンプラグ16を介してドレイン14bに接続されたビットライン17を形成する。このようにして、トランジスタ製造工程を実施しておく。
次いで、ビットライン17及び第1層間絶縁膜15の上面に、第2層間絶縁膜18を成長させて平坦化した後、パターニングした感光膜(図示せず)をマスクとして、第2層間絶縁膜18と第1層間絶縁膜15とをエッチングし、ソース領域14aの表面を露出する第2コンタクトホールを形成する。この第2コンタクトホールは、通常ストレージノードコンタクトホール(Storage Node Contact hole)と呼ばれる。
次いで、第2コンタクトホール内及び第2層間絶縁膜18の上面にポリシリコン層を成長させた後、エッチバック法やＣＭＰ法により第2コンタクトホール内の上方部分に隙間を有して埋め込まれたポリシリコンプラグ19を形成する。
次いで、ポリシリコンプラグ19及び第2層間絶縁膜18上にチタニウム(Ti)を成長させ、急速熱処理(Rapid Thermal Process；RTP)を施して、ポリシリコンプラグ19のシリコン(Si)とチタニウム(Ti)とを反応させて、ポリシリコンプラグ19の上面にチタニウムシリサイド(Ti-Si)膜20を形成する。このチタニウムシリサイド膜20は、ポリシリコンプラグ19と下部電極との間でオーミックコンタクトを形成する役割を果たす。
次に、ウェットエッチング等で未反応のチタニウムを除去し、チタニウムシリサイド膜20及び第2層間絶縁膜18の上面にチタニウムナイトライド(TiN)層を成長させた後、第2層間絶縁膜18の表面が露出されるまでチタニウムナイトライド層をエッチバック法やCMP法で平坦化して、第2コンタクトホール内に完全に埋め込まれたチタニウムナイトライド膜21を形成する。このチタニウムナイトライド膜21は、ポリシリコンプラグ19と下部電極との間の相互拡散を防止するバリヤ層として作用する。
次いで、チタニウムナイトライド膜21及び第2層間絶縁膜18の上面に接着層22を形成した後、接着層22をパターニングして、チタニウムナイトライド膜21を露出させる第3コンタクトホールを形成する。
この第3コンタクトホールは、非導電性の接着層22を貫通して、後続する拡散バリヤ膜とチタニウムナイトライド膜21とを電気的に接続させるために、チタニウムナイトライド膜21が埋め込まれた第2コンタクトホールより広い幅で形成される。なお、接着層22は、下部電極と第2層間絶縁膜18との間の接着力を強化するためのものであって、この接着層22にはIrO2等が用いられる。
次に、図1Bに示すように、第3コンタクトホールが形成された接着層22、チタニウムナイトライド膜21及び第2層間絶縁膜18の上面に拡散バリヤ膜23、下部電極24、誘電体膜25、上部電極26を形成するための層を順に成長させた後、上部電極26を先にパターニングして形成し、次いで誘電体膜25、下部電極24、拡散バリヤ膜23及び接着層22を順にパターニングして形成する。このようにしてキャパシタ構造を形成する。
上述したような構造はCOB(Capacitor Over Bitline)構造といわれるが、この構造では、ポリシリコンプラグ19、チタニウムシリサイド膜20及びチタニウムナイトライド21からなるストレージノードコンタクト(SNC)を形成する工程、及び該ストレージノードコンタクトに接続される拡散バリヤ膜23を形成する工程が極めて重要である。
ストレージノードコンタクトを形成する工程では、後続する誘電体膜25の結晶化の際に必須の高温熱処理時に十分な耐熱特性を有する構造を形成することが要求される。
また、該誘電体膜25を形成する際の下層となる拡散バリヤ膜23を形成する工程では、拡散バリヤ膜23の上面が十分に平坦であることが要求される。これは、誘電体膜25を有機金属気相成長法(Metal Organic Chemical Vapor Deposition；MOCVD法)や、ゾル-ゲル(Sol-gel)法により形成する場合、特に重要となる。
しかし、拡散バリヤ膜23とプラグとの間を接着するためには、接着層22が必要であり、これによって、拡散バリヤ膜23の平坦性が損なわれていた。その理由は、接着層22の開口によってトポロジー(topology)、すなわち段差が発生し、後続する強誘電体膜の成長時に悪影響を与えていたためである。この弊害を抑えるために、接着層22を薄膜化することによって平坦性を確保することが試みられた。拡散バリヤ膜23の平坦性は、接着層22の厚さが薄ければ薄いほど良くなるからである。
図２は、図１Ａに示した第３コンタクトホールを形成したときの素子の構造をより詳細に示す断面図である。
上述したように、薄膜化された接着層22を成長させると、次に、エッチングによりチタニウムナイトライド膜21を露出させる上記第３コンタクトホールを形成する。この場合、第２層間絶縁膜18に対する接着層22のエッチング選択比、及びチタニウムナイトライド膜21に対する接着層22のエッチング選択比を高くするエッチング条件でエッチングを行うことが必要となる。これは、接着層22の上面と第２層間絶縁膜18及びチタニウムナイトライド膜21の上面との間の段差を小さくし、後続する誘電体膜25の成長時にトポロジーによる弊害を抑えるためである。
しかし、一般的に拡散バリヤ膜23には IrOx/Irの積層構造が用いられ、接着層22には、IrO2が用いられる。IrO2は、その接着特性こそ十分であるが、反応性の低い物質であるため、これをパターニングするときのエッチングは物理的な方法に限られる。したがって、第３コンタクトホール形成時のエッチングにおけるエッチング選択比は低いものに限られてしまう。その結果、被エッチング膜である接着層22をエッチングした後、マージン確保のために行うオーバエッチングでは、図示したようにチタニウムナイトライド膜21に対する第２層間絶縁膜18のエッチング選択比が高くなるなどの不具合が生じてしまい、チタニウムナイトライド膜21のメサ状構造を内部に有するトレンチAが第２層間絶縁膜18表層部に形成されてしまう等、拡散バリヤ膜23の平坦性を実現するには限界があった。
そのため、後続する誘電体膜25を成長させる際に、トポロジーのために誘電体膜25の厚さが不均一となってしまい、誘電体膜25に熱処理を施す際にクラックなどが発生しやすくなり、また誘電体膜25のパターニングが困難になるという問題があった。
さらに、トポロジーにより、上記熱処理工程において、拡散バリヤ膜23とストレージノードコンタクトとの接触状態や、誘電体膜25と下部電極24との接着状態に異常が発生し、メモリ素子においてエラーが発生するなど、強誘電体膜のキャパシタを備えた半導体素子はもちろん、熱処理工程が必要な誘電体膜のキャパシタを備えた全ての半導体素子において、安定したキャパシタ特性を実現するのが困難であるという問題があった。
本発明は、上述した従来の技術が有する問題点を解決するためになされたものであって、トポロジーの発生を抑え、これにより、キャパシタの下部電極の平坦性を確保し、キャパシタ特性を安定化させることができる半導体素子の製造方法を提供することを目的としている。
また、本発明は、上述したような接着層を用いる際にトポロジーの発生を抑制しつつ、プラグ、オーミックコンタクト層及びバリヤ層からなる接続部の耐酸化特性を向上させることができる半導体素子の製造方法を提供することを目的としている。
本発明に係る半導体素子の製造方法は、トランジスタが形成された半導体基板上面に層間絶縁膜を成長させる層間絶縁膜成長工程と、前記層間絶縁膜をパターニングして、前記半導体基板の所定領域の表面を露出させる層間膜コンタクトホールを形成する層間膜コンタクトホール形成工程と、前記層間膜コンタクトホール内、及び前記層間絶縁膜の上面に、シリコン含有物質からなるプラグ埋込層を成長させ、前記層間膜コンタクトホール内にプラグを形成するプラグ形成工程と、前記プラグ埋込層の上面をエッチバック法で平坦化して、前記プラグ埋込層を前記プラグ及び前記層間絶縁膜の上面に残留させ、所定の厚さを有する反応予備膜とする反応予備膜形成工程と、前記反応予備膜の上面にイリジウム含有物質を含むイリジウム反応層を成長させ、前記反応予備膜のシリコンと前記イリジウム反応層のイリジウムとを反応させて、前記プラグ及び前記層間絶縁膜の上面に、シリコン及びイリジウムを含有する接着層を成長させる接着層成長工程と、前記接着層をパターニングして、前記プラグの上面を露出させる接着層コンタクトホールを形成する接着層コンタクトホール形成工程と、前記接着層コンタクトホール内、及び前記接着層上面に導電性のバリヤ埋込層を成長させるバリヤ埋込層成長工程と、前記接着層の表面が露出するまで、前記バリヤ埋込層を平坦化して、バリヤ層を形成するバリヤ埋込層平坦化工程と、前記バリヤ層及び前記接着層の上面に第１電極と、誘電体膜と、第２電極とを含んで構成されるキャパシタを形成するキャパシタ形成工程とを含むことを特徴としている。
ここで、前記接着層形成工程を、前記接着層形成工程を、約500℃〜約800℃の温度範囲で前記イリジウム反応層を成長させる条件で行うことが望ましい、その後、約500℃〜約800℃の温度範囲での熱処理を、少なくとも一回以上施して行うこともできる。
また、前記プラグ形成工程が、前記プラグ埋込層としてポリシリコン層を成長させることが望ましい。
また、前記反応予備膜を、約10Å〜約1000Åの範囲内の厚さに形成することが望ましい。
また、前記バリヤ埋込層平坦化工程を、ＣＭＰ法により、前記バリヤ層と前記接着層との研磨選択比が約50:1〜80:1の範囲内となる条件で行うことが望ましい。
また、前記キャパシタ形成工程が、前記第１電極を形成する第１電極形成工程と、前記第２電極を形成する第２電極形成工程とを含み、前記第１電極形成工程または前記第２電極形成工程が、TiN、RuTiN、IrTiN、Ir、IrOx、Ru、RuOx、Rh、RhOx、Pt及びこれらを組み合わせたもののうち、いずれかの物質を成長させる処理を含むことが望ましい。
本発明によれば、トポロジーの発生を抑え、これによって、キャパシタの下部電極の平坦性を確保し、キャパシタ特性を安定化させることができる。したがって、下部電極と誘電体膜の有効接触面積を増加させて、素子の電気特性を向上させることができる。また、キャパシタから出る電荷量の制御を容易にすることができ、それにより、素子の特性を均一にすることができる。
また、本発明によれば、拡散バリヤ膜を均一に形成することができ、誘電体膜の結晶化のための熱処理での耐熱特性を高め、またプラグ及びバリヤ層の酸化を防止することができ、製造工程を安定化させることができるという優れた効果がある。
従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。 従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。 図１Ａに示した第３コンタクトホールを形成したときの素子の構造をより詳細に示す断面図である。 本発明の第１の実施の形態に係る半導体素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。
以下、添付した図面を参照しながら、本発明に係る実施の形態を詳しく説明する。
図3は、本発明の第１の実施の形態に係る半導体素子の構造を示す断面図である。ここでは、半導体素子のうち半導体基板に接続されたキャパシタの部分のみを示している。
図3に示すように、本発明の実施の形態に係る半導体素子は、基礎導電膜となる半導体基板31と、層間膜コンタクトホールとなる第１コンタクトホールを有し、半導体基板31上面に形成された層間絶縁膜32と、前記第１コンタクトホールと連続した接着層コンタクトホールとなる第２コンタクトホールを有し、層間絶縁膜32上面に形成された接着層34と、接着層34及び層間絶縁膜32を貫通した、前記第１コンタクトホール及び前記第２コンタクトホールからなる複合コンタクトホール内に、半導体基板31に接続され、接着層34の上面に合わせて平坦化されて形成された接続部100と、接続部100及び接着層34の上面に形成された第１電極となる拡散バリヤ膜37及び下部電極38の積層構造と、第１電極上面に形成された誘電体膜39と、誘電体膜39上面に形成された第２電極となる上部電極40とを備えたキャパシタを含んで構成されている。
接着層34は、イリジウムとシリコンとが含まれた金属膜、例えばイリジウムシリサイド(IrSix) (x=1〜2)に限らず、イリジウム酸化膜（IrO2）、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
また、本実施の形態では、接続部100は、半導体基板31上に形成されたプラグとなるポリシリコンプラグ33、オーミックコンタクト層となるチタニウムシリサイド膜35、及びバリヤ層となるチタニウムナイトライド膜36aを含んで構成されており、接続部100の上面となるチタニウムナイトライド膜36aの上面は、接着層34の上面とほぼ同じ高さとなっている。
本実施の形態では接続部100のプラグとして、ポリシリコンを用いているが、別の実施の形態では、タングステン(W)、タングステンシリサイド(W-Si)、TiN、TiAlN、TaSiN、TiSiN、TaN、TaAlN、TiSi、TaSi及びこれらを組み合わせたもののうち、いずれかを含んで構成されていてもよい。
また、接続部100のバリヤ層は、本実施の形態で用いたチタニウムナイトライド（TiN）に限らず、TaNのような二元系窒化膜、TiSiN、TiAlN及びRuTiNのような三元系窒化膜、RuTiO及びこれらを組み合わせたもののうち、いずれかを含んで構成されていてもよい。
そして、接続部100のオーミックコンタクト層は、本実施の形態で用いたチタニウムシリサイドに限らず、CoSiや、MoSi等をを含んで構成されていてもよい。
一方、層間絶縁膜32は、BSG(Boron Silicate Glass)膜、BPSG(Boron PhosphoSilicate Glass) 膜、HDP(High Density Plasma)酸化膜、USG(Undoped SilicateGlass) 膜、TEOS(Tetra Ethyl Ortho Silicate) 膜、APL(advanced planarization layer)酸化膜、SOG(Spin On Glass) 膜及びこれらを組み合わせた積層膜のうち、いずれかを含んで構成されていることが望ましい。
また、第１電極となる拡散バリヤ膜37及び下部電極38の積層構造、及び第２電極となる上部電極40は、Pt、Ir、IrOx、Ru、RuOx、Rh、RhOx、CaRuO3、SrRuO3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、WSi2、TiSi2、MoSix(x=0.3〜2)、CoSix(x=1〜2)、NbSix(x=0.3〜2)、TaSix(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSiN、ZrAlN、MoSiN、MoAlN、RuTiN、IrTiN、TaSiN、TaAlN、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
また、誘電体膜39としては、Ta2O5、STO(SrTiO3)、BST、PZT、PLZT((Pb、La)(Zr、Ti)O3)、BTO(BaTiO3)、PMN(Pb(Ng1/3Nb2/3)O3)、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)、PT(PbTiO3)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
図4A〜図4Eは、図３に示した半導体素子の一製造工程における素子の構造を示す断面図である。図示していないが、半導体基板31にはワードライン、ソース及びドレインを備えたトランジスタや、ビットラインコンタクト、ビットラインが形成されており、このことは以下においても同様である。
まず、層間絶縁膜成長工程として、上記トランジスタ等が形成された半導体基板31上面に層間絶縁膜32を成長させて、半導体基板31表面におけるトランジスタ等の凹凸形状（図示せず）を埋め込んで平坦化する。
次いで、層間膜コンタクトホール形成工程として、層間絶縁膜32をパターニングして、半導体基板31に形成されたソース領域やドレイン領域等の所定領域の表面を露出する層間膜コンタクトホールとして第１コンタクトホールを形成する。
次に、プラグ形成工程のプラグ埋込層成長工程として、第１コンタクトホール内、及び層間絶縁膜32の上面に、シリコン含有物質からなる導電性のプラグ埋込層33を成長させる。本実施の形態では、プラグ埋込層33としてポリシリコン層を成長させ、第１コンタクトホール内に埋め込まれ、半導体基板31に接続されたポリシリコンプラグ33aと、該ポリシリコンプラグ33a及び層間絶縁膜32の上面に所定の厚さを有する反応予備膜33bとを形成する。
このプラグ埋込層成長工程を、プラグ埋込層を、化学気相成長法(CVD法)、物理気相成長法(PVD法)、原子層成長法(ALD法)及びこれらを組み合わせた成長法のうち、いずれかの成長法を用いて成長させて行うことが望ましい。
しかし、ポリシリコン層を成長させるだけではプラグ埋込層33における反応予備膜33bの厚さや平坦性を十分に制御できない場合がある。プラグ埋込層33における反応予備膜33bは、後にイリジウムと反応させるので、このとき膜全体が反応するのに適した所定の厚さで形成されることが望ましい。
そのため、上記のような場合には、反応予備膜が厚めになるようにプラグ埋込層33を成長させた後、プラグ形成工程のプラグ埋込層平坦化工程として、ポリシリコンプラグ33a及び層間絶縁膜32上面のプラグ埋込層33をエッチバック法で平坦化することが望ましい。
以上のようにして、反応予備膜33bをコンタクトホールの外側の層間絶縁膜32上面に、約10Å〜約1000Åの範囲内の厚さで形成することが望ましい。
次いで、接着層成長工程として、反応予備膜33bの上面にイリジウム含有物質を含むイリジウム反応層（図示せず）を成長させ、反応予備膜33bのシリコンと前記イリジウム反応層のイリジウムとを反応させて、図4Bに示すように、ポリシリコンプラグ33a及び層間絶縁膜32の上面に、シリコン及びイリジウムを含有するイリジウムシリサイド(IrSix)からなる接着層34を成長させる。このとき、前記第１コンタクトホール内のポリシリコンプラグ33aが残留する。なお、本実施の形態では、イリジウム含有物質としてイリジウムを用いている。
この接着層成長工程を、約500℃〜約800℃の温度範囲でイリジウム反応層を成長させるとともに、反応予備膜33bのシリコンとイリジウムとを反応させて行うことが望ましい。
この場合、上述のように反応予備膜33bを所定の厚さにしておくと、層間絶縁膜32と接着層34との間にポリシリコンは残留しない。
接着層34は、特に、SiO2系の層間絶縁膜32との間で優れた接着力を有し、また、イリジウムが含まれた拡散バリヤ膜及び下部電極との間でも優れた接着力を有する。これは、層間絶縁膜32がシリコンを、拡散バリヤ膜及び下部電極がイリジウムを各々成分に有しているからである。
本実施の形態では、接着層成長工程を、イリジウムを約500℃〜約800℃の温度範囲で成長させるとともに反応予備膜33bのシリコンとイリジウムとを反応させて行っているが、接着層成長工程を、約500℃〜約800℃の温度範囲で前記イリジウム反応層を成長させる条件で行った後、約500℃〜約800℃の温度範囲での熱処理を、少なくとも一回以上施して行うこともできる。
なお、上記のようにイリジウムシリサイドを形成する場合、イリジウムとシリコンとの組成比は熱処理の温度や雰囲気により決定され、組成によって電気導電性に差が生じる。
次に、接着層コンタクトホール形成工程として、図４Cに示すように、接着層34をパターニングして、ポリシリコンプラグ33aの上面を露出させる第２コンタクトホールを形成する。
次いで、バリヤ層形成工程として、図４Ｄに示すように、第２コンタクトホール内に、ポリシリコンプラグ33aに接続され、接着層34の上面に合わせて平坦化された、チタニウムシリサイド膜35とチタニウムナイトライド膜36aとの積層構造からなるバリヤ層を形成する。
まず、第２コンタクトホール内及び接着層34の上面にチタニウム層（図示せず）を成長させ、急速熱処理(RTP)を施して、ポリシリコンプラグ33aのシリコンとチタニウム層のチタニウムとを反応させて、ポリシリコンプラグ33a上面にチタニウムシリサイド(Ti-Si)膜35を形成する。チタニウムシリサイド膜35は、ポリシリコンプラグ33aと第１電極との間にオーミックコンタクトを形成する役割を果たす。
次いで、ウェットエッチング等で未反応のチタニウムを除去した後、バリヤ層形成工程のバリヤ埋込層成長工程として、図４Ｃに示すように、第２コンタクトホール内のチタニウムシリサイド膜35上面、及び接着層34上面に、導電性のバリヤ埋込層としてチタニウムナイトライド(TiN)層36を成長させる。このようにバリヤ層形成工程は、TiN、TaN、TiSiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたもののうち、いずれかの物質を成長させる処理を含むことが望ましい。
そして、バリヤ層形成工程のバリヤ埋込層平坦化工程として、図４Dに示すように、接着層34の表面が露出するまで、チタニウムナイトライド層36をCMP法で平坦化して、第２コンタクトホールに埋め込まれたバリヤ層となるチタニウムナイトライド膜36aを形成する。
このバリヤ埋込層平坦化工程を、チタニウムナイトライド膜36aと接着層34との研磨選択比が約50:1〜80:1の範囲内となる条件で行うことが望ましく、そのため、スラリーなどの研磨条件を設定し、CMP法による接着層34の損失を低減させるとよい。
このチタニウムナイトライド膜36aは、コンタクト抵抗を低下させ、拡散防止特性を向上させるという役割を果たす。そのためには、チタニウムナイトライド膜36aを50Å〜5000Åの範囲内の厚さで形成することが好ましく、またN2、N2O、NH3及びO2のうち、いずれかのガス雰囲気中でプラズマ処理を施すことによって、酸化防止特性をより一層向上させることができる。
次に、キャパシタ形成工程として、図4Eに示すように、チタニウムナイトライド36a及び接着層34の上面に第１電極となる拡散バリヤ膜37及び下部電極38と、誘電体膜39と、第２電極となる上部電極40とを含んで構成されるキャパシタを形成する。
本実施の形態では、誘電体膜39を、MOCVD法、ゾル-ゲル法、スピンオン法、CVD法、ALD法、PVD法及びこれらを組み合わせた成長法のうち、いずれか一つの成長法により成長させることが望ましい。そして、拡散バリヤ膜37、下部電極38及び上部電極40を、MOCVD法、CVD法、ALD法、PVD法及びこれらを組み合わせた成長法のうち、いずれかの成長法により成長させることが望ましい。
次いで、上部電極40を先にパターニングし、誘電体膜39、下部電極38、拡散バリヤ膜37及び接着層34を順にパターニングして、下部電極38の幅が上部電極40の幅より広いキャパシタを形成する。
この場合、誘電体膜39をパターニングした後、300℃〜850℃で一回以上の熱処理を施し、キャパシタを形成した後に、キャパシタの特性を向上させるために窒素を含んだガス雰囲気、例えばアンモニア(NH3)雰囲気下でプラズマ処理を施すことが望ましい。
例えば、誘電体膜39をパターニングした後、300℃〜500℃の温度範囲で、プラズマ熱処理またはUV-O3熱処理を施して、膜内の酸素の欠乏を十分に補う。その後、500℃〜850℃の温度範囲で急速熱処理(RTP)、または通常の熱処理を施して、膜内に残留する炭素、水素などの不純物を除去する。これにより、優れた誘電体特性を得ることができる。
図5は、本発明の第２の実施の形態に係る半導体素子の構造を示す断面図である。
図5に示すように、本発明の第２の実施の形態に係る半導体素子は、基礎導電膜となる半導体基板51と、層間膜コンタクトホールとなる第３コンタクトホールを有し、半導体基板51上面に形成された層間絶縁膜52と、前記第３コンタクトホールと連続した接着層コンタクトホールとなる第４コンタクトホールを有し、層間絶縁膜52上面に形成された接着層54と、接着層54及び層間絶縁膜52を貫通した、前記第３コンタクトホール及び前記第４コンタクトホールからなる複合コンタクトホール内に半導体基板51に接続され、接着層54の上面に合わせて平坦化されて形成された接続部200と、接続部200及び接着層54の上面に形成された第１電極となる拡散バリヤ膜57及び下部電極58の積層構造、第1電極上面に形成された誘電体膜59、及び誘電体膜59上面に形成された第２電極となる上部電極60を備えたキャパシタを含んで構成されている。
本実施の形態では、図示したように、コンタクトホールの形状が図３に示したものと大きく異なっている。すなわち、接着層コンタクトホールとなる第４コンタクトホールは、層間膜コンタクトホールとなる第３コンタクトホールより広い幅を有し、層間絶縁膜52の上部を窪ませる絶縁膜凹部を備えている。
これにより、接続部200は、第３コンタクトホール内に形成されたプラグとなるポリシリコンプラグ53と、絶縁膜凹部を含む第４コンタクトホール内に形成されたオーミックコンタクト層となるチタニウムシリサイド膜55及びバリヤ層となるチタニウムナイトライド膜56aとを含んで構成されている。そして、接続部２００の上端面となるチタニウムナイトライド膜56aは、接着層34の上面とほぼ同じ高さとなっており、また、ポリシリコンプラグ53に比べてその幅がより広くなっている。すなわち、接続部200は、その上面の面積が底面の面積に比べてより広くなっている。
しかし、本実施の形態における接着層５4、接続部200、層間絶縁膜52、第１電極となる拡散バリヤ膜５７及び下部電極５８、第２電極となる上部電極６０、及び誘電体膜59等を構成する物質については、図３に示したものと同様である。
図6A〜図6Eは、図５に示した半導体素子の一製造工程における素子の構造を示す断面図である。なお、ここでも、半導体基板５１にトランジスタ等が省略されている。
図６Ａ及び図６Ｂに示す層間絶縁膜成長工程、層間膜コンタクトホール形成工程、プラグ形成工程及び接着層成長工程を経て、半導体基板51上面に層間絶縁膜52及びポリシリコンプラグ53aを形成し、その上面に接着層54を形成するまでの工程は、図４Ａ及び図４Ｂに示したものと同様であるので、ここではその説明を省略する。
本実施の形態では、接着層コンタクトホール形成工程として、図6Cに示すように、接着層54をパターニングして、ポリシリコンプラグ53aの上面を露出させる第４コンタクトホールを形成する。この第４コンタクトホールは、層間絶縁膜52の上部を窪ませた絶縁膜凹部を備えており、ポリシリコンプラグ53aより広い幅をもって、埋め込まれた上記第３コンタクトホールと連続している。
この場合、絶縁膜凹部形成のために接着層54をエッチングした後、層間絶縁膜52をオーバエッチングすることとなるが、このとき、層間絶縁膜52とポリシリコンプラグ53aとのエッチングの選択比を調節することにより、ポリシリコンプラグ53aの上方部分を残留させておく。
次いで、バリヤ層形成工程として、図６Ｄに示すように、絶縁膜凹部を含む第４コンタクトホール内に、チタニウムシリサイド膜55及びチタニウムナイトライド膜56aからなるバリヤ層を形成する。
まず、絶縁膜凹部を含む第４コンタクトホール内、及び接着層54上面に、チタニウム層（図示せず）を成長させ、急速熱処理(RTP)を施して、ポリシリコンプラグ53aのシリコンとチタニウムとを反応させる。このようにして、ポリシリコンプラグ53a上面にオーミックコンタクト層となるチタニウムシリサイド(Ti-Si)膜55を形成する。チタニウムシリサイド膜55は、ポリシリコンプラグ53aと第１電極との間にオーミックコンタクトを形成する役割を果たす。
次いで、ウェットエッチング等で未反応チタニウムを除去した後、バリヤ層形成工程のバリヤ埋込層成長工程として、図６Ｃに示すように、絶縁膜凹部を含む第４コンタクトホール内、及び接着層54上面に、導電性のバリヤ埋込層としてチタニウムナイトライド(TiN)層56を成長させる。
そして、バリヤ層形成工程のバリヤ埋込層平坦化工程として、図6Dに示すように、接着層54の表面が露出するまで、チタニウムナイトライド層56をCMP法で平坦化して、第４コンタクトホールに埋め込まれたバリヤ層となるチタニウムナイトライド膜56aを形成する。チタニウムナイトライド膜56aの研磨条件等については、図４Ｃ及び図４Ｄに示した場合と同様である。
次に、キャパシタ形成工程として、図6Eに示すように、チタニウムナイトライド膜56a及び接着層54上面に第１電極となる拡散バリヤ膜57及び下部電極58と、誘電体膜59と、上部電極60とを順に形成するが、これについても図４Ｅに示した実施の形態と同様であるので、その詳細な説明を省略する。
上述したような第１の実施の形態又は第２の実施の形態によれば、バリヤ層となるチタニウムナイトライド膜36a又は56aと第１電極となる拡散バリヤ膜37又は57及び下部電極38又は58の積層構造との間を接続するための接着層コンタクトホールを形成した後、接着層34又は54の上面に合わせて平坦化されたチタニウムナイトライド膜36a又は56aを形成することにより、上述したトポロジーの発生を抑制することができる。
また、前記した実施の形態では、積層型(Stack)キャパシタの場合を示したが、本発明は、キャパシタの誘電体膜を備え、プラグと下部電極との間バリヤ層を備える全ての半導体素子に適用することができる。したがって、下部電極を形成する部分の平坦性が要求される凹状(concave)キャパシタや、シリンダー型(cylinder)キャパシタにも適用することができる。
また、本発明は、トランジスタのソース／ドレイン領域に接続されるキャパシタの他に、トランジスタのゲート電極のような導電膜に接続されるキャパシタの製造にも適用することができる。したがって、ビットライン上にキャパシタが形成されるCOB(Capacitor Over Bitline)構造や、キャパシタ上にビットラインが形成されるCUB(Capacitor Under Bitline)構造の半導体素子に適用することができる。
尚、本発明は、上記実施の形態に限られるものではない。当業者は、本発明の趣旨から逸脱しない範囲内で多様に変更することが可能であるが、これらも本発明の技術的範囲に属する。
31、51 半導体基板
32、52 層間絶縁膜
33、53 プラグ埋込層
33a、53a ポリシリコンプラグ
34、54 接着層
35、55 チタニウムシリサイド
36a、56a チタニウムナイトライド
37、57 拡散バリヤ膜
38、58 下部電極
39、59 誘電体膜
40、60 上部電極

Claims (6)

  1. トランジスタが形成された半導体基板上面に層間絶縁膜を成長させる層間絶縁膜成長工程と、
    前記層間絶縁膜をパターニングして、前記半導体基板の所定領域の表面を露出させる層間膜コンタクトホールを形成する層間膜コンタクトホール形成工程と、
    前記層間膜コンタクトホール内、及び前記層間絶縁膜の上面に、シリコン含有物質からなるプラグ埋込層を成長させ、前記層間膜コンタクトホール内にプラグを形成するプラグ形成工程と、
    前記プラグ埋込層の上面をエッチバック法で平坦化して、前記プラグ埋込層を前記プラグ及び前記層間絶縁膜の上面に残留させ、所定の厚さを有する反応予備膜とする反応予備膜形成工程と、
    前記反応予備膜の上面にイリジウム含有物質を含むイリジウム反応層を成長させ、前記反応予備膜のシリコンと前記イリジウム反応層のイリジウムとを反応させて、前記プラグ及び前記層間絶縁膜の上面に、シリコン及びイリジウムを含有する接着層を成長させる接着層成長工程と、
    前記接着層をパターニングして、前記プラグの上面を露出させる接着層コンタクトホールを形成する接着層コンタクトホール形成工程と、
    前記接着層コンタクトホール内、及び前記接着層上面に導電性のバリヤ埋込層を成長させるバリヤ埋込層成長工程と、
    前記接着層の表面が露出するまで、前記バリヤ埋込層を平坦化して、バリヤ層を形成するバリヤ埋込層平坦化工程と、
    前記バリヤ層及び前記接着層の上面に第１電極と、誘電体膜と、第２電極とを含んで構成されるキャパシタを形成するキャパシタ形成工程とを含むことを特徴とする半導体素子の製造方法。
  2. 前記接着層形成工程を、約500℃〜約800℃の温度範囲で前記イリジウム反応層を成長させる条件で行うことを特徴とする請求項１記載の半導体素子の製造方法。
  3. 前記プラグ形成工程が、
    前記プラグ埋込層としてポリシリコン層を成長させることを特徴とする請求項１記載の半導体素子の製造方法。
  4. 前記反応予備膜を、約10Å〜約1000Åの範囲内の厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。
  5. 前記バリヤ埋込層平坦化工程を、ＣＭＰ法により、前記バリヤ層と前記接着層との研磨選択比が約50:1〜80:1の範囲内となる条件で行うことを特徴とする請求項１記載の半導体素子の製造方法。
  6. 前記キャパシタ形成工程が、前記第１電極を形成する第１電極形成工程と、前記第２電極を形成する第２電極形成工程とを含み、前記第１電極形成工程または前記第２電極形成工程が、TiN、RuTiN、IrTiN、Ir、IrOx、Ru、RuOx、Rh、RhOx、Pt及びこれらを組み合わせたもののうち、いずれかの物質を成長させる処理を含むことを特徴とする請求項１記載の半導体素子の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7146007B1 (en) * 2000-03-29 2006-12-05 Sony Corporation Secure conditional access port interface
AR028948A1 (es) * 2000-06-20 2003-05-28 Astrazeneca Ab Compuestos novedosos
US6908639B2 (en) * 2001-04-02 2005-06-21 Micron Technology, Inc. Mixed composition interface layer and method of forming
KR100561839B1 (ko) * 2001-11-10 2006-03-16 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
KR100440072B1 (ko) * 2001-12-10 2004-07-14 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100988082B1 (ko) * 2003-05-21 2010-10-18 삼성전자주식회사 스택형 커패시터, 그를 구비한 반도체 메모리 소자 및 그제조방법
US20050070097A1 (en) * 2003-09-29 2005-03-31 International Business Machines Corporation Atomic laminates for diffusion barrier applications
CN100377357C (zh) * 2003-10-22 2008-03-26 松下电器产业株式会社 半导体装置及其制造方法
US20060046378A1 (en) * 2004-08-26 2006-03-02 Samsung Electronics Co., Ltd. Methods of fabricating MIM capacitor employing metal nitride layer as lower electrode
US7151314B2 (en) * 2004-11-17 2006-12-19 Oki Electric Industry Co., Ltd. Semiconductor device with superimposed poly-silicon plugs
JP4375561B2 (ja) * 2004-12-28 2009-12-02 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP2006324363A (ja) * 2005-05-17 2006-11-30 Elpida Memory Inc キャパシタおよびその製造方法
JP2006352082A (ja) * 2005-05-19 2006-12-28 Renesas Technology Corp 半導体記憶装置及びその製造方法
KR100705397B1 (ko) * 2005-07-13 2007-04-10 삼성전자주식회사 저 저항의 텅스텐막 형성 방법
CN101253620B (zh) * 2005-08-31 2011-02-16 富士通半导体股份有限公司 半导体器件及其制造方法
KR100647468B1 (ko) * 2005-11-04 2006-11-23 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 제조 방법.
JP4954614B2 (ja) * 2006-05-30 2012-06-20 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
JP4884104B2 (ja) * 2006-06-29 2012-02-29 富士通セミコンダクター株式会社 キャパシタを含む半導体装置及びその製造方法
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
DE102007045074B4 (de) 2006-12-27 2009-06-18 Hynix Semiconductor Inc., Ichon Halbleiterbauelement mit Gatestapelstruktur
KR100960934B1 (ko) * 2008-05-16 2010-06-04 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
JP2014053557A (ja) 2012-09-10 2014-03-20 Toshiba Corp 半導体装置およびその製造方法
JP2015046623A (ja) * 2014-11-04 2015-03-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
KR20210047119A (ko) 2019-10-21 2021-04-29 삼성전자주식회사 금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382817A (en) * 1992-02-20 1995-01-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a ferroelectric capacitor with a planarized lower electrode
DE69531170T2 (de) 1994-11-30 2004-05-06 Micron Technology, Inc. Unebener Halbleiter-Speicherkondensator
JP3380372B2 (ja) * 1995-06-30 2003-02-24 三菱電機株式会社 半導体記憶装置の製造方法
KR100273689B1 (ko) 1997-06-30 2000-12-15 김영환 반도체메모리장치및그제조방법
TW333684B (en) 1997-09-24 1998-06-11 Nanya Technology Co Ltd The producing method for semiconductor capacitor electrode plate
JPH11195768A (ja) 1997-10-22 1999-07-21 Fujitsu Ltd ペロブスカイト型酸化物膜を含む電子装置とその製造方法及び強誘電体キャパシタ
CN1181512C (zh) 1998-05-01 2004-12-22 东洋锡钣株式会社 电解电容器壳体及其制造方法
CN1516275A (zh) * 1998-07-03 2004-07-28 ���µ�����ҵ��ʽ���� 半导体装置及其制造方法
JP2000091539A (ja) 1998-07-16 2000-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JP2000040800A (ja) * 1998-07-24 2000-02-08 Sharp Corp 強誘電体記憶素子及びその製造方法
WO2000038247A1 (en) * 1998-12-18 2000-06-29 Infineon Technologies Ag Reduced diffusion of a mobile specie from a metal oxide ceramic
KR100324601B1 (ko) 1998-12-30 2002-04-17 박종섭 계면의 특성 향상을 위한 강유전체 캐패시터 제조 방법
JP3177973B2 (ja) 1999-01-28 2001-06-18 日本電気株式会社 半導体装置の製造方法
US6171899B1 (en) 1999-03-12 2001-01-09 United Microelectronics Corp. Method for fabricating a capacitor
US6190963B1 (en) 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
JP2001044073A (ja) 1999-07-30 2001-02-16 Sony Corp 薄膜コンデンサとその製造方法
JP2001053249A (ja) 1999-08-05 2001-02-23 Tokyo Electron Ltd 半導体装置およびその製造方法
KR100612561B1 (ko) * 2000-06-19 2006-08-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100338780B1 (ko) * 2000-09-15 2002-06-01 윤종용 층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자및 그 제조방법

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Publication number Publication date
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