JP2004103980A - 半導体装置 - Google Patents
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Abstract
【課題】オン電圧を上昇させることなく、負荷短絡耐量を改善することができる半導体装置を提供することを目的とする。
【解決手段】第1の主電極(9)と、第2の主電極(10)と、第1導電型の第1の半導体ベース領域(1)と、前記第1の半導体ベース領域に隣接して設けられた第2導電型の第2の半導体ベース領域(7)と、前記第2の半導体ベース領域内に設けられ、前記第1の主電極に接続された第1導電型の第1の半導体領域(8)と、前記第1の半導体領域、前記第2の半導体ベース領域及び前記第1の半導体ベース領域のそれぞれに絶縁膜(5)を介して隣接して設けられたゲート電極(6)と、前記第1の半導体ベース領域内であって、前記絶縁膜を介して前記ゲート電極と隣接して設けられた第2導電型の第2の半導体領域(12)と、を備えたことを特徴とする半導体装置を提供する。
【選択図】 図1
【解決手段】第1の主電極(9)と、第2の主電極(10)と、第1導電型の第1の半導体ベース領域(1)と、前記第1の半導体ベース領域に隣接して設けられた第2導電型の第2の半導体ベース領域(7)と、前記第2の半導体ベース領域内に設けられ、前記第1の主電極に接続された第1導電型の第1の半導体領域(8)と、前記第1の半導体領域、前記第2の半導体ベース領域及び前記第1の半導体ベース領域のそれぞれに絶縁膜(5)を介して隣接して設けられたゲート電極(6)と、前記第1の半導体ベース領域内であって、前記絶縁膜を介して前記ゲート電極と隣接して設けられた第2導電型の第2の半導体領域(12)と、を備えたことを特徴とする半導体装置を提供する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、絶縁ゲートを有するパワーMOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの半導体装置に関する。
【0002】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化などの要求を受けて、これらに用いられる電力用半導体装置についても、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善が必要とされている。特に、高耐圧化、高電流化という観点から、300ボルト程度以上の耐圧を有する電力用半導体装置としてIGBTが用いられている。
【0003】
このような耐圧を改善するための構造は、例えば、特許文献1及び2に開示されている。
【0004】
【特許文献1】
特開2001−250947号公報
【特許文献2】
特開2002−110980号公報
【0005】
図8は、本発明者が本発明に至る過程で検討したIGBTを表す模式断面図である。すなわち、このIGBTは、「トレンチ構造」を有し、高濃度のp型コレクタ層103の上に、n型バッファ層102を介して高抵抗のn型ベース層101、p型ベース層107が積層された構造を有する。ここで、n型バッファ層102は、必要とされる耐圧を素子に与えるための一つの手段であり、他の手段によって必要とされる耐圧を満たすことができる場合は、n型バッファ層102は必要ではない。
【0006】
そして、複数の溝(トレンチ)104が、p型ベース層107を貫通してn型ベース層101に至るように形成されている。これらの溝104の内部には、ゲート絶縁膜105を介して絶縁ゲート電極106が埋め込み形成されている。そして、それぞれの溝104の上部に接するようにn型エミッタ層108が選択的に形成されている。
【0007】
このような構造とすることにより、n型ベース層101、p型ベース層107、n型エミッタ層108、絶縁ゲート電極106とによって、ゲート絶縁膜105に隣接した部分をチャネル領域CHとする電子注入用MOSFETが構成されている。
【0008】
さらに、p型コレクタ層103の裏面にはコレクタ電極110が設けられ、n型エミッタ層108とp型ベース層107の上には、これら両方に接するようにエミッタ電極109が設けられている。
【0009】
次に、図8に表したIGBTの動作について説明する。なお、同図は、トレンチ構造のIGBTを表すが、いわゆる「プレーナ構造」のIGBTの場合にも、動作原理は同様である。
【0010】
まず、コレクタ電極110に正電圧、エミッタ電極109に負電圧が印加されているとき、エミッタ電極109よりも正となる正電圧をゲート電極106に印加すると、p型ベース層107のうちでゲート絶縁膜105に接した表面部分がn型に反転して反転層を形成する。そして、電子がn型エミッタ層108から反転層を介してn型ベース層101に注入されてp型コレクタ層103に達する。これによってn型バッファ層102を介してn型ベース層101とp型コレクタ層103が順バイアスされ、正孔がp型コレクタ層103からn型ベース層101に注入される。このように、n型ベース層101に電子と正孔の両方が注入され、電導率変調が起こってオン電圧が低減される。すなわち、素子が導通状態になる。
【0011】
一方、ターンオフするには、エミッタ電極109に対して負の電圧をゲート電極106に印加する。これにより、ゲート絶縁膜105に接したp型ベース層107の表面に形成されていた反転層が消失して、電子注入が停止する。一方、n型ベース層101内に蓄積されていた正孔は、その一部がp型ベース層107を介してエミッタ電極109に排出され、残りの正孔が電子と再結合して消滅し、素子はターンオフする。
【0012】
【発明が解決しようとする課題】
ところで、このようなIGBTを例えば、電源装置のインバータに用いた場合、IGBTに供給される動作パルスのタイミングなどによっては、IGBT素子が「負荷短絡状態」におかれることがある。IGBT素子が負荷短絡状態になると、IGBT素子が導通状態のままで、コレクタ電極110に、例えば300ボルトにも及ぶ電源電圧が印加される場合がある。これによって素子には大きな短絡ピーク電流(Icp)が流れ、ある一定時間(tsc)で素子は破壊する。ここで、負荷が短絡してから素子破壊に至るまでの時間tscを「負荷短絡耐量」と称する。
【0013】
一方、IGBTなどの半導体装置の場合、導電損失を減らすためには、オン電圧を下げる必要がある。従来のIGBTの場合、チャネル密度を大きくするとオン電圧を低下させることができたが、一方でチャネル密度を大きくすると電流が流れ易くなるため、短絡ピーク電流Icpを大きくし、負荷短絡耐量tscが小さくなるという問題があった。
【0014】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、オン電圧の上昇などを抑制しつつ、負荷短絡耐量を低下させることができる絶縁ゲート型の半導体装置を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の半導体装置は、第1の主電極と、第2の主電極と、第1導電型の第1の半導体ベース領域と、前記第1の半導体ベース領域に隣接して設けられた第2導電型の第2の半導体ベース領域と、前記第2の半導体ベース領域内に設けられ、前記第1の主電極に接続された第1導電型の第1の半導体領域と、前記第1の半導体領域、前記第2の半導体ベース領域及び前記第1の半導体ベース領域のそれぞれに絶縁膜を介して隣接して設けられたゲート電極と、前記第1の半導体ベース領域内であって、前記絶縁膜を介して前記ゲート電極と隣接して設けられた第2導電型の第2の半導体領域と、を備えたことを特徴とする。
【0016】
また、本発明の第2の半導体装置は、第1の主電極と、第2の主電極と、第1導電型の第1の半導体ベース領域と、前記第1の半導体ベース領域の上に設けられた第2導電型の第2の半導体ベース領域と、前記第2の半導体ベース領域内に設けられ、前記第1の主電極に接続された第1導電型の第1の半導体領域と、前記第2の半導体ベース領域を貫通して前記第1の半導体ベース領域に至るトレンチ内に絶縁膜を介して設けられたゲート電極と、前記第1の半導体ベース領域内において前記絶縁膜に接して設けられた第2導電型の第2の半導体領域と、を備えたことを特徴とする。
【0017】
上記第2の半導体装置においては、前記第1の半導体ベース領域の下に半導体層が設けられ、前記半導体層の下面に前記第2の主電極が接続されているものとすることができる。
【0018】
また、前記第2の半導体領域は、前記トレンチの底部を覆っているものとすることもできる。
【0019】
また、上記いずれの半導体装置においても、前記第1導電型は、n型であり、前記第2導電型は、p型であるものとすることができる。
【0020】
また、前記第2導電型の半導体領域のキャリア濃度は、前記第2の半導体ベース領域のキャリア濃度よりも高いものとすることができる。
【0021】
また、前記第2導電型の半導体領域のキャリア濃度は、1×1018cm−3以上であるものとすることができる。
【0022】
また、前記第2導電型の半導体領域の少なくとも一部は、前記第2の半導体ベース領域に接続され同電位とすることができる。
【0023】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【0024】
図1は、本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。すなわち、同図に例示したものは、トレンチ構造のIGBTである。なお、以下、各図に表す構造は一例に過ぎず、例えば「n型」の代わりに「p型」の如く、各層の導電型を反転させた構造としてもよい
図1に表したIGBTは、トレンチゲートの側面に、p型領域12が設けられた点にひとつの特徴を有する。このようなp型領域12を設けることにより、短絡ピーク電流を抑えることによってIGBTの負荷短絡耐量(tsc)を改善することができる。
【0025】
この構造について説明すると、まず、高濃度のp型コレクタ層3の上に、n型バッファ層2を介して高抵抗のn型ベース層1、p型ベース層7が積層されている。ここで、n型バッファ層2は、図8に関して説明したように、必要とされる耐圧を素子に与えるための一つの手段であり、他の手段によって必要とされる耐圧を満たすことができる場合は、必要ではない。
【0026】
そして、複数の溝(トレンチ)4が、p型ベース層7を貫通してn型ベース層1に至るように形成されている。これらの溝4の内部には、ゲート絶縁膜5を介して絶縁ゲート電極6が埋め込み形成されている。そして、それぞれの溝4の上部に接するようにn型エミッタ層8が選択的に形成されている。
【0027】
p型コレクタ層3の裏面にはコレクタ(C)電極10が設けられている。また、n型エミッタ層8とp型ベース層7の上には、これら両方に接し、且つゲート電極6とは接しないように、例えばアルミなどからなるエミッタ(E)電極9が設けられている。本具体例の場合、p型ベース層7とゲート電極6の上には層間絶縁膜11が堆積されており、この層間絶縁膜11に開口されたソース・ベース引出し用のコンタクトホールを通じてn型エミッタ層8の一部およびp型ベース層7の一部に共通にコンタクトするようにエミッタ電極9が設けられている。
【0028】
なお、各トレンチゲート電極6は、例えばゲートコンタクトパッド(図示せず)まで引き出されており、このゲートコンタクトパッドにコンタクトするようにゲート(G)電極が設けられている。
【0029】
n型ベース層1、p型ベース層7、n型エミッタ層8、ゲート絶縁膜5およびゲート電極6は、p型ベース層7のトレンチ4に接する表面部分に形成されるチャネル領域CHを通じてn型エミッタ層8からn型ベース層1に電子を注入するMOSFETを構成している。
【0030】
次に、本具体例のIGBT動作について説明する。
【0031】
素子をターンオンさせる時には、コレクタ電極10とエミッタ電極9との間にコレクタ電圧Vceが印加された状態で、ゲート電極6とエミッタ電極9との間に所定の正のゲート電圧Vgeを印加する。これにより、チャネル領域CHがn型に反転して反転層(n型チャネル)が形成されるので、エミッタ電極9から電子が反転層およびp型ベース層7とp型層12の間を通りn型ベース層1に注入され、n型バッファ層2を介してp型コレクタ層3に達する。この際、p型コレクタ層3とn型ベース層1との間がn型バッファ層2を介して順バイアスされ、p型コレクタ層3より正孔がn型バッファ層2を経由してn型ベース層1に注入される。このように、n型ベース層1領域で伝導度変調が起こり、n型ベース層1の抵抗が大幅に低減し、素子が通電(ターンオン)する。
【0032】
一方、素子をターンオフする時には、エミッタ電極9に対して負の電圧をゲート電極6に印加することによって、チャネル領域CHに形成されていた反転層を消失させ、電子注入を停止させる。すると、n型ベース層1内に蓄積されていた正孔は、その一部がp型ベース層7を介してエミッタ電極9に排出され、残りの正孔は電子と再結合して消滅し、素子がターンオフする。
【0033】
ここで、素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極10に電源電圧が印加され、これによって素子には短絡ピーク電流Icpが流れ、ある一定時間tscで素子が破壊する。ここで、IGBTの短絡ピーク電流Icpが大きくなると、負荷短絡耐量tscは小さくなる。この理由は、短絡ピーク電流による熱破壊が助長されるからである。
【0034】
これに対して、本具体例のIGBTによれば、短絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さくすることによって、負荷短絡耐量を大きくすることができる。以下、このように負荷短絡耐量が向上する理由について説明する。
【0035】
図2は、本具体例のIGBTがオン状態にある場合を表す模式図である。
【0036】
IGBTがオン状態にある時に、コレクタ電圧Vceを上昇させると、図2(a)に表したように、n型ベース層1とp型ベース層7との接合面から空乏化(ピンチオフ)領域DPがn型ベース層1の内部に向けて矢印Aの方向に拡張する。なお、図2において、破線は空乏化領域DPの先端を表す。
【0037】
コレクタ電圧Vceがさらに上昇すると、図2(b)に表したように、空乏化領域DPの先端はp型領域12に達する。つまり、p型ベース層7とp型領域12との間のn型ベース層1が空乏化(ピンチオフ)する。すると、コレクタ電圧Vceがこれよりも増大しても、その電圧は全てこの空乏化領域DPに印加されチャネル領域CHにかかる電圧は変化しない。したがって、チャネル領域CHを流れる電流値は一定になり、IGBTのコレクタ電流は飽和する。
【0038】
次に、本実施形態のIGBTの電流の飽和値が従来のトレンチIGBTの電流の飽和値よりも小さくなる点について説明する。
【0039】
本実施形態では、p型領域12とp型ベース層7との間でのピンチオフする電圧を、p型領域12とp型ベース層7との間の距離と、p型領域12のキャリア濃度とによって調節することができる。そこで、これらパラメータを適宜調節することによって、チャネル部分のp型領域12とp型ベース層7との間でピンチオフする電圧を、従来のIGBTのチャネル部分でピンチオフする電圧よりも小さくすることが可能となる。したがって、コレクタ電圧を従来のIGBTよりも低くすることができる。IGBTのコレクタ電流の飽和値は、コレクタ電圧Vceの2乗で変化するので、本実施形態のIGBTの方が従来のIGBTよりも飽和コレクタ電流を小さくすることができる。
【0040】
図3は、本実施形態のIGBTの電流電圧特性を表すグラフ図である。すなわち、同図の横軸は、コレクタ電圧Vce、縦軸はコレクタ電流(Ice)の電流密度をそれぞれ表す。また、図3には、図8に例示した従来のIGBTの特性(▲1▼)も併せて表した。さらに、本実施形態において、p型ベース層7とp型ベース領域12との距離を0.5μmとした場合(▲2▼)と、0.2μmとした場合(▲3▼)の特性もそれぞれ表した。
【0041】
図3から、上述の説明のように本実施形態のIGBTのコレクタ電流(Ice)の飽和値は、従来のものより小さくなっていることが分かる。このようにコレクタ電流の飽和値が低下すると、短絡ピーク電流Icpも低下するので、負荷短絡耐量(tsc)が大きくなる。
【0042】
また、p型ベース層7とp型ベース領域12との距離について見ると、距離が小さくなるほうがコレクタ電流の飽和値が小さくなることが分かる。
【0043】
本発明者が調べた結果、短絡ピーク電流Icpと負荷短絡耐量tscとの関係は、例えば、以下の如くであった。
【0044】
短絡ピーク電流Icp 負荷短絡耐量tsc
(A/cm2) (マイクロ秒)
2500 1以下
2300 1以下
1400 12
1300 15
1100 17
【0045】
また、本実施形態のIGBTにおけるp型領域12のキャリア濃度は、p型ベース層7のキャリア濃度よりも高いことが望ましく、さらに、1×1018/cm3以上であることがより望ましい。この理由は、p型領域12のキャリア濃度がp型ベース層7よりも低いと、p型領域12のうちで、ゲート絶縁膜5に接している部分が、ゲート電圧の印加により反転して電流チャネルが形成されやすくなるからである。つまり、電子電流はp型領域12によって遮断されず、p型領域12に形成されるチャネルを通って流れてしまうからである。
【0046】
そしてさらに、通常の絶縁ゲート構造の半導体装置において印加されるゲート電圧を勘案すると、p型領域12のキャリア濃度を1×1018/cm3以上とすることにより、反転チャネルの形成を確実に防ぐことができる。
【0047】
一方、本発明のIGBTの場合、p型ベース層7からp型領域12までの距離が短くなると、IGBTのオン電圧が増大する傾向がある。従って、p型ベース層7からp型領域12までの距離は、許容されるオン電圧の上限に応じて適宜決定する必要がある。
【0048】
次に、本発明の変型例について説明する。
【0049】
図4は、本発明の半導体装置の第1の変型例を表す模式図である。同図については、図1乃至図3に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【0050】
本変型例の場合、p型領域12は、トレンチ4の底部を取り囲むように設けられている。このようにp型領域12を形成すると、p型ベース層7とp型ベース領域12との間のベース層1がピンチオフした時に、より確実にチャネル電流を遮断することができる。
【0051】
図5は、本発明の半導体装置の第2の変型例を表す模式図である。すなわち、同図は、IGBTのトレンチ4の周辺を取り出して表した一部断面斜視図である。同図についても、図1乃至図4に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【0052】
本変型例の場合、図示した部分の端部においては、p型領域12はトレンチ4の側面に形成されているが、その奥行き方向に見ると、p型ベース層7に接する部分12Cが設けられている。つまり、p型領域12は、p型ベース層7と同電位とされている。このようにすると、n型ベース層1を空乏化しやすくなるという効果が得られる。すなわち、p型領域12をp型ベース層7と同電位にすると、コレクタ電圧を印加した時に、p型領域12とその周囲のn型ベース層1との間のpn接合についても逆方向バイアスが印加される。その結果として、p型領域12との接合部からn型ベース層1に向かって空乏化領域が伸びる。このようにして、n型ベース層1のピンチオフを促進し、コレクタ飽和電流をより低下させて負荷短絡耐量を改善できる。
【0053】
図6は、本発明の半導体装置の第3の変型例を表す模式図である。同図についても、図1乃至図5に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【0054】
本変型例は、本発明をMOSFETに適用した具体例である。すなわち、n型バッファ層2の裏面にコレクタ電極10が設けられている。そしてねゲート電極Gに印加するバイアスに応じてp型ベース層7に反転チャネルCHが形成され、コレクタ・エミッタ間のスイッチングが可能とされている。
【0055】
本変型例の場合も、コレクタ電圧の印加に応じて、n型ベース層1のうちで、p型ベース層7とp型ベース領域12との間の領域がピンチオフし、電流が遮断されることによって、負荷短絡耐量を改善することができる。
【0056】
図7は、本発明の半導体装置の第4の変型例を表す模式図である。同図についても、図1乃至図6に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【0057】
本変型例は、絶縁ゲートが素子の主面に対して略平行な方向に延在して設けられた、いわゆる「プレーナ構造」の半導体装置である。本変型例においても、n型ベース層1の中において、ゲート絶縁膜5に隣接してp型領域12が設けられている。このようなp型領域12を設けることにより、コレクタ電圧の印加によりn型領域1のうち、p型ベース層7とp型ベース領域12との間を空乏化させ、p型領域12によって電流を遮断して、飽和電流を低下させることができる。゜その結果として、負荷短絡耐量を改善することができる。
【0058】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【0059】
例えば、図1乃至図6においては、一方の主電極が素子の上面側に設けられ、他方の主電極が素子の裏面側に設けられた、いわゆる「縦型」のトレンチゲート構造を例示したが、本発明はこれには限定されず、いずれの主電極も素子の同一面側に設けられた、いわゆる「横型」のトレンチゲート構造の半導体装置についても同様に適用して同様の作用効果を得ることができる。
【0060】
また、半導体装置を構成する各半導体要素の導電型を反転したものも、本発明の範囲に包含される。
【0061】
さらに、本発明の半導体装置の構造、およびこれを構成する各要素の材料、不純物、導電型、厚み、サイズ、形状などの具体的な構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【0062】
【発明の効果】
以上詳述したように、本発明によれば、オン電圧の上昇などを抑制しつつ、負荷短絡耐量を低下させることができる絶縁ゲート型の半導体装置を提供することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図1】本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図2】本発明の具体例のIGBTがオン状態にある場合を表す模式図である。
【図3】本実施形態のIGBTの電流電圧特性を表すグラフ図である。
【図4】本発明の半導体装置の第1の変型例を表す模式図である。
【図5】本発明の半導体装置の第2の変型例を表す模式図である。
【図6】本発明の半導体装置の第3の変型例を表す模式図である。
【図7】本発明の半導体装置の第4の変型例を表す模式図である。
【図8】本発明者が本発明に至る過程で検討したIGBTを表す模式断面図である。
【符号の説明】
1 n型ベース層
2 n型バッファ層
2 特許文献
3 p型コレクタ層
4 トレンチ
5 ゲート絶縁膜
6 ゲート電極
7 p型ベース層
8 n型エミッタ層
9 エミッタ電極
10 コレクタ電極
11 層間絶縁膜
12 p型ベース領域
12C 接続部分
101 n型ベース層
102 n型バッファ層
103 p型コレクタ層
104 溝(トレンチ)
105 ゲート絶縁膜
106 ゲート電極
106 絶縁ゲート電極
107 p型ベース層
108 n型エミッタ層
109 エミッタ電極
110 コレクタ電極
CH チャネル領域
DP 空乏化領域
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、絶縁ゲートを有するパワーMOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの半導体装置に関する。
【0002】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化などの要求を受けて、これらに用いられる電力用半導体装置についても、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善が必要とされている。特に、高耐圧化、高電流化という観点から、300ボルト程度以上の耐圧を有する電力用半導体装置としてIGBTが用いられている。
【0003】
このような耐圧を改善するための構造は、例えば、特許文献1及び2に開示されている。
【0004】
【特許文献1】
特開2001−250947号公報
【特許文献2】
特開2002−110980号公報
【0005】
図8は、本発明者が本発明に至る過程で検討したIGBTを表す模式断面図である。すなわち、このIGBTは、「トレンチ構造」を有し、高濃度のp型コレクタ層103の上に、n型バッファ層102を介して高抵抗のn型ベース層101、p型ベース層107が積層された構造を有する。ここで、n型バッファ層102は、必要とされる耐圧を素子に与えるための一つの手段であり、他の手段によって必要とされる耐圧を満たすことができる場合は、n型バッファ層102は必要ではない。
【0006】
そして、複数の溝(トレンチ)104が、p型ベース層107を貫通してn型ベース層101に至るように形成されている。これらの溝104の内部には、ゲート絶縁膜105を介して絶縁ゲート電極106が埋め込み形成されている。そして、それぞれの溝104の上部に接するようにn型エミッタ層108が選択的に形成されている。
【0007】
このような構造とすることにより、n型ベース層101、p型ベース層107、n型エミッタ層108、絶縁ゲート電極106とによって、ゲート絶縁膜105に隣接した部分をチャネル領域CHとする電子注入用MOSFETが構成されている。
【0008】
さらに、p型コレクタ層103の裏面にはコレクタ電極110が設けられ、n型エミッタ層108とp型ベース層107の上には、これら両方に接するようにエミッタ電極109が設けられている。
【0009】
次に、図8に表したIGBTの動作について説明する。なお、同図は、トレンチ構造のIGBTを表すが、いわゆる「プレーナ構造」のIGBTの場合にも、動作原理は同様である。
【0010】
まず、コレクタ電極110に正電圧、エミッタ電極109に負電圧が印加されているとき、エミッタ電極109よりも正となる正電圧をゲート電極106に印加すると、p型ベース層107のうちでゲート絶縁膜105に接した表面部分がn型に反転して反転層を形成する。そして、電子がn型エミッタ層108から反転層を介してn型ベース層101に注入されてp型コレクタ層103に達する。これによってn型バッファ層102を介してn型ベース層101とp型コレクタ層103が順バイアスされ、正孔がp型コレクタ層103からn型ベース層101に注入される。このように、n型ベース層101に電子と正孔の両方が注入され、電導率変調が起こってオン電圧が低減される。すなわち、素子が導通状態になる。
【0011】
一方、ターンオフするには、エミッタ電極109に対して負の電圧をゲート電極106に印加する。これにより、ゲート絶縁膜105に接したp型ベース層107の表面に形成されていた反転層が消失して、電子注入が停止する。一方、n型ベース層101内に蓄積されていた正孔は、その一部がp型ベース層107を介してエミッタ電極109に排出され、残りの正孔が電子と再結合して消滅し、素子はターンオフする。
【0012】
【発明が解決しようとする課題】
ところで、このようなIGBTを例えば、電源装置のインバータに用いた場合、IGBTに供給される動作パルスのタイミングなどによっては、IGBT素子が「負荷短絡状態」におかれることがある。IGBT素子が負荷短絡状態になると、IGBT素子が導通状態のままで、コレクタ電極110に、例えば300ボルトにも及ぶ電源電圧が印加される場合がある。これによって素子には大きな短絡ピーク電流(Icp)が流れ、ある一定時間(tsc)で素子は破壊する。ここで、負荷が短絡してから素子破壊に至るまでの時間tscを「負荷短絡耐量」と称する。
【0013】
一方、IGBTなどの半導体装置の場合、導電損失を減らすためには、オン電圧を下げる必要がある。従来のIGBTの場合、チャネル密度を大きくするとオン電圧を低下させることができたが、一方でチャネル密度を大きくすると電流が流れ易くなるため、短絡ピーク電流Icpを大きくし、負荷短絡耐量tscが小さくなるという問題があった。
【0014】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、オン電圧の上昇などを抑制しつつ、負荷短絡耐量を低下させることができる絶縁ゲート型の半導体装置を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の半導体装置は、第1の主電極と、第2の主電極と、第1導電型の第1の半導体ベース領域と、前記第1の半導体ベース領域に隣接して設けられた第2導電型の第2の半導体ベース領域と、前記第2の半導体ベース領域内に設けられ、前記第1の主電極に接続された第1導電型の第1の半導体領域と、前記第1の半導体領域、前記第2の半導体ベース領域及び前記第1の半導体ベース領域のそれぞれに絶縁膜を介して隣接して設けられたゲート電極と、前記第1の半導体ベース領域内であって、前記絶縁膜を介して前記ゲート電極と隣接して設けられた第2導電型の第2の半導体領域と、を備えたことを特徴とする。
【0016】
また、本発明の第2の半導体装置は、第1の主電極と、第2の主電極と、第1導電型の第1の半導体ベース領域と、前記第1の半導体ベース領域の上に設けられた第2導電型の第2の半導体ベース領域と、前記第2の半導体ベース領域内に設けられ、前記第1の主電極に接続された第1導電型の第1の半導体領域と、前記第2の半導体ベース領域を貫通して前記第1の半導体ベース領域に至るトレンチ内に絶縁膜を介して設けられたゲート電極と、前記第1の半導体ベース領域内において前記絶縁膜に接して設けられた第2導電型の第2の半導体領域と、を備えたことを特徴とする。
【0017】
上記第2の半導体装置においては、前記第1の半導体ベース領域の下に半導体層が設けられ、前記半導体層の下面に前記第2の主電極が接続されているものとすることができる。
【0018】
また、前記第2の半導体領域は、前記トレンチの底部を覆っているものとすることもできる。
【0019】
また、上記いずれの半導体装置においても、前記第1導電型は、n型であり、前記第2導電型は、p型であるものとすることができる。
【0020】
また、前記第2導電型の半導体領域のキャリア濃度は、前記第2の半導体ベース領域のキャリア濃度よりも高いものとすることができる。
【0021】
また、前記第2導電型の半導体領域のキャリア濃度は、1×1018cm−3以上であるものとすることができる。
【0022】
また、前記第2導電型の半導体領域の少なくとも一部は、前記第2の半導体ベース領域に接続され同電位とすることができる。
【0023】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【0024】
図1は、本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。すなわち、同図に例示したものは、トレンチ構造のIGBTである。なお、以下、各図に表す構造は一例に過ぎず、例えば「n型」の代わりに「p型」の如く、各層の導電型を反転させた構造としてもよい
図1に表したIGBTは、トレンチゲートの側面に、p型領域12が設けられた点にひとつの特徴を有する。このようなp型領域12を設けることにより、短絡ピーク電流を抑えることによってIGBTの負荷短絡耐量(tsc)を改善することができる。
【0025】
この構造について説明すると、まず、高濃度のp型コレクタ層3の上に、n型バッファ層2を介して高抵抗のn型ベース層1、p型ベース層7が積層されている。ここで、n型バッファ層2は、図8に関して説明したように、必要とされる耐圧を素子に与えるための一つの手段であり、他の手段によって必要とされる耐圧を満たすことができる場合は、必要ではない。
【0026】
そして、複数の溝(トレンチ)4が、p型ベース層7を貫通してn型ベース層1に至るように形成されている。これらの溝4の内部には、ゲート絶縁膜5を介して絶縁ゲート電極6が埋め込み形成されている。そして、それぞれの溝4の上部に接するようにn型エミッタ層8が選択的に形成されている。
【0027】
p型コレクタ層3の裏面にはコレクタ(C)電極10が設けられている。また、n型エミッタ層8とp型ベース層7の上には、これら両方に接し、且つゲート電極6とは接しないように、例えばアルミなどからなるエミッタ(E)電極9が設けられている。本具体例の場合、p型ベース層7とゲート電極6の上には層間絶縁膜11が堆積されており、この層間絶縁膜11に開口されたソース・ベース引出し用のコンタクトホールを通じてn型エミッタ層8の一部およびp型ベース層7の一部に共通にコンタクトするようにエミッタ電極9が設けられている。
【0028】
なお、各トレンチゲート電極6は、例えばゲートコンタクトパッド(図示せず)まで引き出されており、このゲートコンタクトパッドにコンタクトするようにゲート(G)電極が設けられている。
【0029】
n型ベース層1、p型ベース層7、n型エミッタ層8、ゲート絶縁膜5およびゲート電極6は、p型ベース層7のトレンチ4に接する表面部分に形成されるチャネル領域CHを通じてn型エミッタ層8からn型ベース層1に電子を注入するMOSFETを構成している。
【0030】
次に、本具体例のIGBT動作について説明する。
【0031】
素子をターンオンさせる時には、コレクタ電極10とエミッタ電極9との間にコレクタ電圧Vceが印加された状態で、ゲート電極6とエミッタ電極9との間に所定の正のゲート電圧Vgeを印加する。これにより、チャネル領域CHがn型に反転して反転層(n型チャネル)が形成されるので、エミッタ電極9から電子が反転層およびp型ベース層7とp型層12の間を通りn型ベース層1に注入され、n型バッファ層2を介してp型コレクタ層3に達する。この際、p型コレクタ層3とn型ベース層1との間がn型バッファ層2を介して順バイアスされ、p型コレクタ層3より正孔がn型バッファ層2を経由してn型ベース層1に注入される。このように、n型ベース層1領域で伝導度変調が起こり、n型ベース層1の抵抗が大幅に低減し、素子が通電(ターンオン)する。
【0032】
一方、素子をターンオフする時には、エミッタ電極9に対して負の電圧をゲート電極6に印加することによって、チャネル領域CHに形成されていた反転層を消失させ、電子注入を停止させる。すると、n型ベース層1内に蓄積されていた正孔は、その一部がp型ベース層7を介してエミッタ電極9に排出され、残りの正孔は電子と再結合して消滅し、素子がターンオフする。
【0033】
ここで、素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極10に電源電圧が印加され、これによって素子には短絡ピーク電流Icpが流れ、ある一定時間tscで素子が破壊する。ここで、IGBTの短絡ピーク電流Icpが大きくなると、負荷短絡耐量tscは小さくなる。この理由は、短絡ピーク電流による熱破壊が助長されるからである。
【0034】
これに対して、本具体例のIGBTによれば、短絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さくすることによって、負荷短絡耐量を大きくすることができる。以下、このように負荷短絡耐量が向上する理由について説明する。
【0035】
図2は、本具体例のIGBTがオン状態にある場合を表す模式図である。
【0036】
IGBTがオン状態にある時に、コレクタ電圧Vceを上昇させると、図2(a)に表したように、n型ベース層1とp型ベース層7との接合面から空乏化(ピンチオフ)領域DPがn型ベース層1の内部に向けて矢印Aの方向に拡張する。なお、図2において、破線は空乏化領域DPの先端を表す。
【0037】
コレクタ電圧Vceがさらに上昇すると、図2(b)に表したように、空乏化領域DPの先端はp型領域12に達する。つまり、p型ベース層7とp型領域12との間のn型ベース層1が空乏化(ピンチオフ)する。すると、コレクタ電圧Vceがこれよりも増大しても、その電圧は全てこの空乏化領域DPに印加されチャネル領域CHにかかる電圧は変化しない。したがって、チャネル領域CHを流れる電流値は一定になり、IGBTのコレクタ電流は飽和する。
【0038】
次に、本実施形態のIGBTの電流の飽和値が従来のトレンチIGBTの電流の飽和値よりも小さくなる点について説明する。
【0039】
本実施形態では、p型領域12とp型ベース層7との間でのピンチオフする電圧を、p型領域12とp型ベース層7との間の距離と、p型領域12のキャリア濃度とによって調節することができる。そこで、これらパラメータを適宜調節することによって、チャネル部分のp型領域12とp型ベース層7との間でピンチオフする電圧を、従来のIGBTのチャネル部分でピンチオフする電圧よりも小さくすることが可能となる。したがって、コレクタ電圧を従来のIGBTよりも低くすることができる。IGBTのコレクタ電流の飽和値は、コレクタ電圧Vceの2乗で変化するので、本実施形態のIGBTの方が従来のIGBTよりも飽和コレクタ電流を小さくすることができる。
【0040】
図3は、本実施形態のIGBTの電流電圧特性を表すグラフ図である。すなわち、同図の横軸は、コレクタ電圧Vce、縦軸はコレクタ電流(Ice)の電流密度をそれぞれ表す。また、図3には、図8に例示した従来のIGBTの特性(▲1▼)も併せて表した。さらに、本実施形態において、p型ベース層7とp型ベース領域12との距離を0.5μmとした場合(▲2▼)と、0.2μmとした場合(▲3▼)の特性もそれぞれ表した。
【0041】
図3から、上述の説明のように本実施形態のIGBTのコレクタ電流(Ice)の飽和値は、従来のものより小さくなっていることが分かる。このようにコレクタ電流の飽和値が低下すると、短絡ピーク電流Icpも低下するので、負荷短絡耐量(tsc)が大きくなる。
【0042】
また、p型ベース層7とp型ベース領域12との距離について見ると、距離が小さくなるほうがコレクタ電流の飽和値が小さくなることが分かる。
【0043】
本発明者が調べた結果、短絡ピーク電流Icpと負荷短絡耐量tscとの関係は、例えば、以下の如くであった。
【0044】
短絡ピーク電流Icp 負荷短絡耐量tsc
(A/cm2) (マイクロ秒)
2500 1以下
2300 1以下
1400 12
1300 15
1100 17
【0045】
また、本実施形態のIGBTにおけるp型領域12のキャリア濃度は、p型ベース層7のキャリア濃度よりも高いことが望ましく、さらに、1×1018/cm3以上であることがより望ましい。この理由は、p型領域12のキャリア濃度がp型ベース層7よりも低いと、p型領域12のうちで、ゲート絶縁膜5に接している部分が、ゲート電圧の印加により反転して電流チャネルが形成されやすくなるからである。つまり、電子電流はp型領域12によって遮断されず、p型領域12に形成されるチャネルを通って流れてしまうからである。
【0046】
そしてさらに、通常の絶縁ゲート構造の半導体装置において印加されるゲート電圧を勘案すると、p型領域12のキャリア濃度を1×1018/cm3以上とすることにより、反転チャネルの形成を確実に防ぐことができる。
【0047】
一方、本発明のIGBTの場合、p型ベース層7からp型領域12までの距離が短くなると、IGBTのオン電圧が増大する傾向がある。従って、p型ベース層7からp型領域12までの距離は、許容されるオン電圧の上限に応じて適宜決定する必要がある。
【0048】
次に、本発明の変型例について説明する。
【0049】
図4は、本発明の半導体装置の第1の変型例を表す模式図である。同図については、図1乃至図3に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【0050】
本変型例の場合、p型領域12は、トレンチ4の底部を取り囲むように設けられている。このようにp型領域12を形成すると、p型ベース層7とp型ベース領域12との間のベース層1がピンチオフした時に、より確実にチャネル電流を遮断することができる。
【0051】
図5は、本発明の半導体装置の第2の変型例を表す模式図である。すなわち、同図は、IGBTのトレンチ4の周辺を取り出して表した一部断面斜視図である。同図についても、図1乃至図4に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【0052】
本変型例の場合、図示した部分の端部においては、p型領域12はトレンチ4の側面に形成されているが、その奥行き方向に見ると、p型ベース層7に接する部分12Cが設けられている。つまり、p型領域12は、p型ベース層7と同電位とされている。このようにすると、n型ベース層1を空乏化しやすくなるという効果が得られる。すなわち、p型領域12をp型ベース層7と同電位にすると、コレクタ電圧を印加した時に、p型領域12とその周囲のn型ベース層1との間のpn接合についても逆方向バイアスが印加される。その結果として、p型領域12との接合部からn型ベース層1に向かって空乏化領域が伸びる。このようにして、n型ベース層1のピンチオフを促進し、コレクタ飽和電流をより低下させて負荷短絡耐量を改善できる。
【0053】
図6は、本発明の半導体装置の第3の変型例を表す模式図である。同図についても、図1乃至図5に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【0054】
本変型例は、本発明をMOSFETに適用した具体例である。すなわち、n型バッファ層2の裏面にコレクタ電極10が設けられている。そしてねゲート電極Gに印加するバイアスに応じてp型ベース層7に反転チャネルCHが形成され、コレクタ・エミッタ間のスイッチングが可能とされている。
【0055】
本変型例の場合も、コレクタ電圧の印加に応じて、n型ベース層1のうちで、p型ベース層7とp型ベース領域12との間の領域がピンチオフし、電流が遮断されることによって、負荷短絡耐量を改善することができる。
【0056】
図7は、本発明の半導体装置の第4の変型例を表す模式図である。同図についても、図1乃至図6に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【0057】
本変型例は、絶縁ゲートが素子の主面に対して略平行な方向に延在して設けられた、いわゆる「プレーナ構造」の半導体装置である。本変型例においても、n型ベース層1の中において、ゲート絶縁膜5に隣接してp型領域12が設けられている。このようなp型領域12を設けることにより、コレクタ電圧の印加によりn型領域1のうち、p型ベース層7とp型ベース領域12との間を空乏化させ、p型領域12によって電流を遮断して、飽和電流を低下させることができる。゜その結果として、負荷短絡耐量を改善することができる。
【0058】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【0059】
例えば、図1乃至図6においては、一方の主電極が素子の上面側に設けられ、他方の主電極が素子の裏面側に設けられた、いわゆる「縦型」のトレンチゲート構造を例示したが、本発明はこれには限定されず、いずれの主電極も素子の同一面側に設けられた、いわゆる「横型」のトレンチゲート構造の半導体装置についても同様に適用して同様の作用効果を得ることができる。
【0060】
また、半導体装置を構成する各半導体要素の導電型を反転したものも、本発明の範囲に包含される。
【0061】
さらに、本発明の半導体装置の構造、およびこれを構成する各要素の材料、不純物、導電型、厚み、サイズ、形状などの具体的な構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【0062】
【発明の効果】
以上詳述したように、本発明によれば、オン電圧の上昇などを抑制しつつ、負荷短絡耐量を低下させることができる絶縁ゲート型の半導体装置を提供することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図1】本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図2】本発明の具体例のIGBTがオン状態にある場合を表す模式図である。
【図3】本実施形態のIGBTの電流電圧特性を表すグラフ図である。
【図4】本発明の半導体装置の第1の変型例を表す模式図である。
【図5】本発明の半導体装置の第2の変型例を表す模式図である。
【図6】本発明の半導体装置の第3の変型例を表す模式図である。
【図7】本発明の半導体装置の第4の変型例を表す模式図である。
【図8】本発明者が本発明に至る過程で検討したIGBTを表す模式断面図である。
【符号の説明】
1 n型ベース層
2 n型バッファ層
2 特許文献
3 p型コレクタ層
4 トレンチ
5 ゲート絶縁膜
6 ゲート電極
7 p型ベース層
8 n型エミッタ層
9 エミッタ電極
10 コレクタ電極
11 層間絶縁膜
12 p型ベース領域
12C 接続部分
101 n型ベース層
102 n型バッファ層
103 p型コレクタ層
104 溝(トレンチ)
105 ゲート絶縁膜
106 ゲート電極
106 絶縁ゲート電極
107 p型ベース層
108 n型エミッタ層
109 エミッタ電極
110 コレクタ電極
CH チャネル領域
DP 空乏化領域
Claims (8)
- 第1の主電極と、
第2の主電極と、
第1導電型の第1の半導体ベース領域と、
前記第1の半導体ベース領域に隣接して設けられた第2導電型の第2の半導体ベース領域と、
前記第2の半導体ベース領域内に設けられ、前記第1の主電極に接続された第1導電型の第1の半導体領域と、
前記第1の半導体領域、前記第2の半導体ベース領域及び前記第1の半導体ベース領域のそれぞれに絶縁膜を介して隣接して設けられたゲート電極と、
前記第1の半導体ベース領域内であって、前記絶縁膜を介して前記ゲート電極と隣接して設けられた第2導電型の第2の半導体領域と、
を備えたことを特徴とする半導体装置。 - 第1の主電極と、
第2の主電極と、
第1導電型の第1の半導体ベース領域と、
前記第1の半導体ベース領域の上に設けられた第2導電型の第2の半導体ベース領域と、
前記第2の半導体ベース領域内に設けられ、前記第1の主電極に接続された第1導電型の第1の半導体領域と、
前記第2の半導体ベース領域を貫通して前記第1の半導体ベース領域に至るトレンチ内に絶縁膜を介して設けられたゲート電極と、
前記第1の半導体ベース領域内において前記絶縁膜に接して設けられた第2導電型の第2の半導体領域と、
を備えたことを特徴とする半導体装置。 - 前記第1の半導体ベース領域の下に半導体層が設けられ、前記半導体層の下面に前記第2の主電極が接続されていることを特徴とする請求項2記載の半導体装置。
- 前記第2の半導体領域は、前記トレンチの底部を覆っていることを特徴とする請求項2または3に記載の半導体装置。
- 前記第1導電型は、n型であり、
前記第2導電型は、p型であることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。 - 前記第2導電型の半導体領域のキャリア濃度は、前記第2の半導体ベース領域のキャリア濃度よりも高いことを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。
- 前記第2導電型の半導体領域のキャリア濃度は、1×1018cm−3以上であることを特徴とする請求項1〜6のいずれか1つに記載の半導体装置。
- 前記第2導電型の半導体領域の少なくとも一部は、前記第2の半導体ベース領域に接続され同電位とされていることを特徴とする請求項1〜7のいずれか1つに記載の半導体装置。
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-
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- 2002-09-12 JP JP2002266461A patent/JP2004103980A/ja active Pending
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