JP2023130299A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置間におけるオン抵抗のバラつきを低減させる半導体装置を提供する。【解決手段】半導体装置１は、基板１０、第１導電型のドリフト層１２、ゲート電極２６および第２導電型の繰り返し領域４０等を備える。そして、ゲード電極２６の配列方向におけるゲード電極２６の中心を通るとともに基板１０の厚さ方向に延びる中心線をセル中心線Ｏｃとし、ゲード電極２６の配列方向において、隣り合うセル中心線Ｏｃ同士の間の距離をセルピッチＰｃとし、ゲード電極２６の配列方向における繰り返し領域４０の中心を通るとともに基板１０の厚さ方向に延びる中心線を繰り返し中心線Ｏｒとし、ゲード電極２６の配列方向において、隣り合う繰り返し中心線Ｏｒ同士の間の距離を繰り返しピッチＰｒとすると、セルピッチＰｃは、繰り返しピッチＰｒと異なっている。【選択図】図２

Description

本開示は、半導体装置に関するものである。

従来、特許文献１に記載されているように、基板の面方向に等間隔に配置されているゲート電極およびｐ型ベース領域と、交互に繰り返し配置されているｐ型カラム領域およびｎ型カラム領域とを備える半導体装置が知られている。また、ｐ型カラム領域は、ゲート電極の配列方向において、隣り合うゲート電極同士の間に配置される。さらに、ゲート電極の配列間隔とｐ型カラム領域の配列間隔とが同じとされている。

特開２０１９－１０２７６１号公報

半導体装置が製造されるとき、マスクずれにより、ゲート電極に対するｐ型カラム領域の相対位置がズレることがある。これにより、特許文献１に記載された半導体装置では、ゲート電極の配列間隔とｐ型カラム領域の配列間隔とが同じであることから、ゲート電極とｐ型カラム領域との間隔が変化し、例えば、それぞれのｐ型カラムがゲート電極と基板の厚み方向に真向いになる。このため、半導体装置がオンされる際にｐ型ベース領域にチャネル領域が形成されると、ｎ型カラムを介して流れる電子の移動が各ｐ型カラム領域によって妨げられることから、半導体装置のオン抵抗が増加する。したがって、特許文献１に記載された半導体装置では、製造によるゲート電極に対するｐ型カラム領域の相対位置のバラつきによって、半導体装置間におけるオン抵抗のバラつきが大きい。

本開示は、半導体装置間におけるオン抵抗のバラつきを低減させる半導体装置を提供することを目的とする。

請求項１に記載の発明は、半導体装置であって、半導体素子が形成されたセル領域（ＲＣ）を有する基板（１０）と、基板の表面側に形成されているとともに、基板よりも低不純物濃度とされている第１導電型のドリフト層（１２）と、ドリフト層の表面側に形成されている第１電極（３２）と、基板の裏面側に形成されている第２電極（３４）と、一方向に間隔を空けて複数配置されており、印加電圧に基づいて半導体素子をオンさせ、第１電極および第２電極の間で電流を流させるゲート電極（２６）と、ドリフト層内においてゲート電極の配列方向に間隔を空けて複数配置されている第２導電型の繰り返し領域（４０、４１）と、を備え、ゲート電極の配列方向におけるゲート電極それぞれの中心を通るとともに基板の厚さ方向に延びる中心線をセル中心線（Ｏｃ）とし、ゲート電極の配列方向において、隣り合うセル中心線同士の間の距離をセルピッチ（Ｐｃ）とし、ゲート電極の配列方向における繰り返し領域それぞれの中心を通るとともに基板の厚さ方向に延びる中心線を繰り返し中心線（Ｏｒ、Ｏｒ１）とし、ゲート電極の配列方向において、隣り合う繰り返し中心線同士の間の距離を繰り返しピッチ（Ｐｒ、Ｐｒ１）とすると、セルピッチは、繰り返しピッチと異なっている半導体装置である。

これにより、ゲート電極の配列方向におけるゲート電極に対する繰り返し領域の相対位置がズレたとしても、半導体装置のオン抵抗の変化の範囲は、セルピッチが繰り返しピッチと同じであるときと比較して小さくなる。このため、半導体装置におけるオン抵抗のバラつきは、セルピッチが繰り返しピッチと同じであるときと比較して小さい。したがって、半導体装置間におけるオン抵抗のバラつきが低減する。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態の半導体装置の上面レイアウト図。 図１のＩＩ－ＩＩ線断面図。 比較例の半導体装置の断面図。 比較例の半導体装置の断面図。 ズレ量とオン抵抗との関係図。 ズレ量がセルピッチの４分の１であるときの半導体装置の断面図。 ズレ量がセルピッチの２分の１であるときの半導体装置の断面図。 第２実施形態の半導体装置の断面図。 第３実施形態の半導体装置の断面図。 図９のＸ－Ｘ線断面図。 第４実施形態の半導体装置の断面図。 第５実施形態における半導体装置の一部の上面レイアウト図。 図１２のＸＩＩＩ－ＸＩＩＩ線断面図。 図１２のＸＩＶ－ＸＩＶ線断面図。 半導体装置内を流れる電子および電流を示す模式図。 半導体装置内を流れる電子および電流を示す模式図。 第５実施形態の変形例における半導体装置の一部の上面レイアウト図。 第５実施形態の変形例における半導体装置の一部の上面レイアウト図。 第６実施形態における半導体装置の一部の上面レイアウト図。 図１９のＸＸ－ＸＸ線断面図。 半導体装置内を流れる電子を示す模式図。 半導体装置内を流れる電子を示す模式図。 第６実施形態の変形例における半導体装置の一部の上面レイアウト図。 第６実施形態の変形例における半導体装置の一部の上面レイアウト図。

以下、実施形態について図面を参照しつつ説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付し、その説明を省略する。

（第１実施形態）
本実施形態の半導体装置１は、例えば、車両用の電子装置の駆動に用いられる。ここでは、半導体装置１として、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。

半導体装置１は、図１および図２に示すように、ｎ^＋型基板１０、ドリフト層１２、ｐ型ベース領域１４、ｎ^＋型ソース領域１６およびｐ型コンタクト領域１８を備えている。また、半導体装置１は、ゲートトレンチ２２、ゲート絶縁膜２４、ゲート電極２６、層間絶縁膜３０、ソース電極３２、ドレイン電極３４、ｐ型ガードリング３６および繰り返し領域４０を備えている。

ｎ^＋型基板１０は、四角状にＳｉＣで形成されている。また、ｎ^＋型基板１０のｎ型不純物濃度は、例えば、１．０×１０^１９／ｃｍ^３である。さらに、ｎ^＋型基板１０の表面は、例えば、（０００１）Ｓｉ面になっている。また、ｎ^＋型基板１０のオフ方向は、例えば、＜１１－２０＞方向になっている。なお、ｎ型不純物は、例えば、窒素やリン等である。

ここで、半導体装置１のうちＭＯＳＦＥＴが形成された領域をセル領域ＲＣとする。また、このセル領域ＲＣを囲む領域を外周領域ＲＧとする。

ドリフト層１２は、ｎ^－型層１２０を有する。ｎ^－型層１２０は、セル領域ＲＣおよび外周領域ＲＧにおいて、ｎ^＋型基板１０の表面上にＳｉＣで形成されている。また、ｎ^－型層１２０のｎ型不純物濃度は、ｎ^＋型基板１０のｎ型不純物濃度よりも低くなっており、例えば、５．０×１０^１５～２．０×１０^１６／ｃｍ^３である。さらに、ｎ^－型層１２０は、後述するように、繰り返し領域４０からなるｐ型カラムとで交互に繰り返されたｎ型カラム１２５を形成する。

ｐ型ベース領域１４は、セル領域ＲＣにおいて、ｎ^－型層１２０の表層部にＳｉＣで形成されている。また、ｐ型ベース領域１４のｐ型不純物濃度は、例えば、２．０×１０^１７／ｃｍ^３である。さらに、ｐ型ベース領域１４の厚さは、例えば、３００ｎｍである。なお、ｐ型不純物は、例えば、アルミニウムやボロン等である。

ｎ^＋型ソース領域１６は、ｐ型ベース領域１４の表層部に形成されている。また、ｎ^＋型ソース領域１６のｎ型不純物濃度は、ｎ^＋型基板１０のｎ型不純物濃度よりも高くなっており、例えば、２．５×１０^１８～１．０×１０^１９／ｃｍ^３である。また、ｎ^＋型ソース領域１６の厚さは、例えば、５００ｎｍである。

ｐ型コンタクト領域１８は、ｐ型ベース領域１４の表層部に形成されている。また、ｐ型コンタクト領域１８は、２つのｎ^＋型ソース領域１６にて挟まれている。さらに、ｐ型コンタクト領域１８のｐ型不純物濃度は、ｐ型ベース領域１４のｐ型不純物濃度よりも高くなっている。

ゲートトレンチ２２は、一方向、例えば、図１の紙面上下方向を長手方向として延びている。また、ゲートトレンチ２２は、ｐ型ベース領域１４およびｎ^＋型ソース領域１６を貫通しており、ｎ^－型層１２０に達している。さらに、ゲートトレンチ２２の幅は、例えば、８００ｎｍである。また、ゲートトレンチ２２の深さは、１０００ｎｍである。さらに、ゲートトレンチ２２の側面は、ｐ型ベース領域１４およびｎ^＋型ソース領域１６に接している。このゲートトレンチ２２の側面と接しているｐ型ベース領域１４の部分が、ＭＯＳＦＥＴの作動時におけるｎ^＋型ソース領域１６とｎ^－型層１２０との間を繋ぐチャネル領域になっている。

ゲート絶縁膜２４は、電気絶縁性を有する。また、ゲート絶縁膜２４は、チャネル領域を含むゲートトレンチ２２の内壁面に形成されている。さらに、ゲート絶縁膜２４は、例えば、ゲートトレンチ２２の内壁面が熱酸化される、または、ＣＶＤ法が用いられることで形成されている。また、ゲート絶縁膜２４の厚さは、例えば、１００ｎｍである。

ゲート電極２６は、一方向に間隔を空けて複数配置されている。また、ゲート電極２６は、ゲート絶縁膜２４の表面に、ドープドＰｏｌｙ－Ｓｉにて形成されている。これにより、一方向を長手方向としたトレンチゲート構造が形成されている。

層間絶縁膜３０は、電気絶縁性を有する。また、層間絶縁膜３０は、ｎ^－型層１２０の一部、ｎ^＋型ソース領域１６の一部およびゲート絶縁膜２４の表面上に形成されている。

ソース電極３２は、第１電極に対応しており、複数の金属、例えば、Ｎｉ／Ａｌ等の金属で形成されている。また、ソース電極３２は、層間絶縁膜３０に形成されたコンタクトホールを通じて、ｎ^＋型ソース領域１６およびｐ型コンタクト領域１８と電気的に接続されている。さらに、ソース電極３２のうちｎ^＋型ソース領域１６と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で形成されている。また、ソース電極３２のうちｐ型コンタクト領域１８と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で形成されている。

ドレイン電極３４は、第２電極に対応しており、セル領域ＲＣおよび外周領域ＲＧにおいて、ｎ^＋型基板１０の裏面側に形成されている。

ｐ型ガードリング３６は、外周領域ＲＧにおいて、ｎ^＋型基板１０の表層部に形成されている。また、ｐ型ガードリング３６の上面レイアウトは、四隅が丸められた四角形状になっている。さらに、セル領域ＲＣを中心とした放射方向に沿うｎ^＋型基板１０の厚さ方向におけるｐ型ガードリング３６の断面は、四角形状になっている。また、ｐ型ガードリング３６のｐ型不純物濃度は、例えば、ｐ型ベース領域１４のｐ型不純物濃度と同じであって、２．０×１０^１７／ｃｍ^３である。さらに、ｐ型ガードリング３６の厚さは、例えば、８００ｎｍである。

繰り返し領域４０は、ここでは、ゲート電極２６の配列方向においてｎ^－型層１２０からなるｎ型カラム１２５とで交互に繰り返されたスーパージャンクション構造を形成するｐ型カラムとなっている。具体的には、繰り返し領域４０は、ｎ^＋型基板１０の厚さ方向においてゲートトレンチ２２よりもｎ^＋型基板１０の裏面側に形成されており、ゲート電極２６の配列方向に間隔を空けて複数配置されている。また、繰り返し領域４０は、セル領域ＲＣにおいて、ｎ^－型層１２０内にＳｉＣで形成されている。さらに、ｎ^＋型基板１０の厚さ方向におけるゲートトレンチ２２の底部から繰り返し領域４０の上部までの距離は、例えば、０．２～３．０μｍである。また、繰り返し領域４０のｐ型不純物濃度は、例えば、２．０×１０^１６～５．０×１０^１７／ｃｍ^３である。さらに、図２とは別断面において、繰り返し領域４０は、図示しない連結層を介して、ソース電極３２と接続されている。これにより、繰り返し領域４０からなるｐ型カラムと、ｎ^－型層１２０からなるｎ型カラム１２５とが交互に繰り返されたスーパージャンクション構造が形成されている。

ここで、ゲート電極２６の配列方向におけるゲート電極２６の中心を通るとともにｎ^＋型基板１０の厚さ方向に延びる中心線をセル中心線Ｏｃとする。また、ゲート電極２６の配列方向において、隣り合うセル中心線Ｏｃ同士の間の距離をセルピッチＰｃとする。さらに、ゲート電極２６の配列方向における繰り返し領域４０の中心を通るとともにｎ^＋型基板１０の厚さ方向に延びる中心線を繰り返し中心線Ｏｒとする。また、ゲート電極２６の配列方向において、隣り合う繰り返し中心線Ｏｒ同士の間の距離を繰り返しピッチＰｒとする。さらに、繰り返し領域４０の幅を領域幅Ｗｒとする。また、繰り返し領域４０の厚みを領域厚みＴｒとする。さらに、２以上の自然数をｉとする。また、ｉとは異なる２以上の自然数をｊとする。なお、ゲート電極２６の配列方向は、図２において紙面左右方向の長さである。また、領域幅Ｗｒは、繰り返し領域４０の配列方向の長さであって、図２において紙面左右方向の長さである。さらに、領域厚みＴｒは、ｎ^＋型基板１０の厚さ方向における繰り返し領域４０の長さであって、図２において紙面上下方向の長さである。

そして、セルピッチＰｃは、例えば、１．０～２．０μｍである。また、繰り返しピッチＰｒは、例えば、１．２～３．０μｍである。さらに、セルピッチＰｃは、繰り返しピッチＰｒと異なっている。したがって、Ｐｃ≠Ｐｒの関係が成立している。また、領域幅Ｗｒは、繰り返しピッチＰｒの半分程度となっている。さらに、領域厚みＴｒは、領域幅Ｗｒよりも大きくなっており、例えば、領域幅Ｗｒの１．５倍以上となっている。また、ｉ×Ｐｃ＝ｊ×Ｐｒの関係が成立している。このため、セル中心線Ｏｃは、ｉ×Ｐｃ＝ｊ×Ｐｒの値の間隔で繰り返し中心線Ｏｒと一致している、さらに、ｉ×Ｐｃ＝ｊ×Ｐｒの値は、３μｍ以上であることが好ましい。

以上のように、第１実施形態の半導体装置１は、構成されている。次に、半導体装置１の製造方法について説明する。

エピタキシャル成長等によって、ｎ^＋型基板１０の表面上にｎ^－型層１２０の下層部が形成される。次に、ｐ型不純物のイオン注入によって、ｎ^－型層１２０の下層部の表層部に、繰り返し領域４０が形成される。これにより、繰り返し領域４０からなるｐ型カラムと、ｎ^－型層１２０からなるｎ型カラム１２５とが交互に繰り返されたスーパージャンクション構造が形成される。

そして、エピタキシャル成長等によって、ｎ^－型層１２０の下層部および繰り返し領域４０の表面上に、ｎ^－型層１２０の上層部が形成される。また、ｐ型不純物のイオン注入によって、ｎ^－型層１２０の上層部の表層部に、ｐ型ベース領域１４が形成される。さらに、ｎ型不純物のイオン注入によってｎ^＋型ソース領域１６が形成された後、ｐ型不純物のイオン注入によりｐ型コンタクト領域１８が形成される。また、ｐ型不純物のイオン注入によって、ｎ^－型層１２０の上層部の表層部に、ｐ型ガードリング３６が形成される。なお、本実施形態では、ｎ^－型層１２０の下層部のｎ型不純物濃度は、ｎ^－型層１２０の上層部のｎ型不純物濃度と同じであるところ、ｎ^－型層１２０の上層部のｎ型不純物濃度と異なっていてもよい。

さらに、マスクを用いたＲＩＥ、すなわち、Reactive Ion Etching等の異方性エッチングによって、ゲートトレンチ２２が形成される。また、熱酸化またはＣＶＤ法等によってゲート絶縁膜２４が形成され、ゲート絶縁膜２４によりゲートトレンチ２２の内壁面およびｎ^＋型ソース領域１６が覆われる。そして、ＣＶＤ法等によってｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉが形成される。その後、これがエッチバックされ、少なくともゲートトレンチ２２内のＰｏｌｙ－Ｓｉを残すことで、繰り返しピッチＰｒとは異なるセルピッチＰｃのゲート電極２６が形成される。さらに、ＣＶＤ法等によって層間絶縁膜３０が形成されて、ゲート絶縁膜２４およびゲート電極２６が層間絶縁膜３０に覆われる。また、層間絶縁膜３０の表面上に図示しないマスクが形成された後、マスクのうち各ゲート電極２６の間に位置する部分、すなわち、ｐ型コンタクト領域１８と対応する部分およびその近傍を開口させる。その後、マスクを用いて層間絶縁膜３０がパターニングされることによって、ｎ^＋型ソース領域１６およびｐ型コンタクト領域１８を露出させるコンタクトホールが形成される。そして、電極材料がパターニングされることによって、ソース電極３２が形成される。最後に、ｎ^＋型基板１０の裏面側にドレイン電極３４を形成する等の工程が行われる。

以上のように、半導体装置１は、製造される。このように製造された半導体装置１では、ＭＯＳＦＥＴがオンされるとき、ゲート電極２６への印加電圧が制御される。このとき、ゲートトレンチ２２の側面に位置するｐ型ベース領域１４の表面部にチャネル領域が形成される。これにより、ｎ^＋型ソース領域１６、チャネル領域、ｎ^－型層１２０とｎ型カラム１２５とを含むドリフト層１２およびｎ^＋型基板１０を介して、ソース電極３２およびドレイン電極３４の間に電流が流れる。

ここで、半導体装置１がオフされたときの等電位線は、セル領域ＲＣから外周領域ＲＧに向かって延びるとともに、外周領域ＲＧにおいては、ｎ^＋型基板１０の裏面側から表面側に延びる。そして、外周領域ＲＧにおいて、等電位線がｐ型ガードリング３６によってセル領域ＲＣから外周領域ＲＧに向かって徐々に終端させられるようになる。これにより、半導体装置１の耐圧が向上する。

また、ＭＯＳＦＥＴがオフされたとき、繰り返し領域４０からなるｐ型カラムとｎ^－型層１２０からなるｎ型カラム１２５とが交互に繰り返されたスーパージャンクション構造によって、繰り返し領域４０の周辺に空乏層が形成される。このため、半導体装置１の耐圧が向上する。なお、ここでは、空乏層が形成される繰り返し領域４０の周辺とは、ゲートトレンチ２２の底部および繰り返し領域４０の間、繰り返し領域４０同士の間、繰り返し領域４０およびｎ^＋型基板１０の間である。

そして、半導体装置１では、半導体装置１間におけるオン抵抗のバラつきが低減する。以下、このバラつき低減について説明する。

ここで、このバラつき低減を説明するため、比較例として、特許文献１、国際公開２０１７－２１２７７３号公報および特表２０２０－５０２７９２号公報に記載されるような比較用半導体装置９００について説明する。

比較用半導体装置９００は、図３に示すように、比較用ｎ^＋型基板９１０、比較用ｎ^－型層９１２、比較用ｐ型ベース領域９１４、比較用ｎ^＋型ソース領域９１６および比較用ｐ型コンタクト領域９１８を備えている。また、比較用半導体装置９００は、比較用ゲートトレンチ９２２、比較用ゲート絶縁膜９２４、比較用ゲート電極９２６、比較用層間絶縁膜９３０、比較用ソース電極９３２、比較用ドレイン電極９３４および比較用ｐ型カラム領域９４０を備えている。なお、比較用ｎ^＋型基板９１０は、ｎ^＋型基板１０に対応する。比較用ｎ^－型層９１２は、ｎ^－型層１２０に対応する。比較用ｐ型ベース領域９１４は、ｐ型ベース領域１４に対応する。比較用ｎ^＋型ソース領域９１６は、ｎ^＋型ソース領域１６に対応する。比較用ｐ型コンタクト領域９１８は、ｐ型コンタクト領域１８に対応する。比較用ゲートトレンチ９２２は、ゲートトレンチ２２に対応する。比較用ゲート絶縁膜９２４は、ゲート絶縁膜２４に対応する。比較用ゲート電極９２６は、ゲート電極２６に対応する。比較用層間絶縁膜９３０は、層間絶縁膜３０に対応する。比較用ソース電極９３２は、ソース電極３２に対応する。比較用ドレイン電極９３４は、ドレイン電極３４に対応する。比較用ｐ型カラム領域９４０は、繰り返し領域４０に対応する。したがって、これらの比較用半導体装置９００の構成要素についての詳細な説明は、省略する。

さらに、ここで、比較用ゲート電極９２６の配列方向における比較用ゲート電極９２６の中心を通るとともに比較用ｎ^＋型基板９１０の厚さ方向に延びる中心線を比較用セル中心線Ｏｃ＿ｒｅｆとする。また、比較用ゲート電極９２６の配列方向において、隣り合う比較用セル中心線Ｏｃ＿ｒｅｆ同士の間の距離を比較用セルピッチＰｃ＿ｒｅｆとする。また、比較用ゲート電極９２６の配列方向における比較用ｐ型カラム領域９４０の中心を通るとともに比較用ｎ^＋型基板９１０の厚さ方向に延びる中心線を比較用カラム中心線Ｏｒ＿ｒｅｆとする。さらに、比較用ゲート電極９２６の配列方向において、隣り合う比較用カラム中心線Ｏｒ＿ｒｅｆ同士の間の距離を比較用カラムピッチＰｒ＿ｒｅｆとする。なお、比較用ゲート電極９２６の配列方向の長さは、図３において紙面左右方向の長さである。

そして、比較用半導体装置９００では、比較用セルピッチＰｃ＿ｒｅｆは、比較用カラムピッチＰｒ＿ｒｅｆと同じになっている。したがって、Ｐｃ＿ｒｅｆ＝Ｐｒ＿ｒｅｆの関係が成立している。また、比較用セルピッチＰｃ＿ｒｅｆは、セルピッチＰｃと同じになっている。よって、比較用半導体装置９００では、Ｐｃ＿ｒｅｆ＝Ｐｒ＿ｒｅｆ＝Ｐｃの関係が成立している。さらに、比較用カラム中心線Ｏｒ＿ｒｅｆは、隣り合う比較用セル中心線Ｏｃ＿ｒｅｆ同士の間の中心を通る。

また、ここで、比較用半導体装置９００を製造したときに、図４に示すように、比較用ゲート電極９２６に対する比較用ｐ型カラム領域９４０の相対位置が、比較用セルピッチＰｃ＿ｒｅｆおよび比較用カラムピッチＰｒ＿ｒｅｆの２分の１ズレたとする。このとき、比較用カラム中心線Ｏｒ＿ｒｅｆは、比較用セル中心線Ｏｃ＿ｒｅｆと一致する。また、比較用セルピッチＰｃ＿ｒｅｆが比較用カラムピッチＰｒ＿ｒｅｆと同じであることから、比較用ゲート電極９２６と比較用ｐ型カラム領域９４０との間隔が変化する。これにより、それぞれの比較用ｐ型カラム領域９４０が比較用ゲート電極９２６と比較用ｎ^＋型基板９１０の厚み方向に真向いになる。このため、比較用半導体装置９００がオンされる際に比較用ｐ型ベース領域９１４にチャネル領域が形成されると、比較用ｎ^－型層９１２を介して流れる電子の移動がそれぞれの比較用ｐ型カラム領域９４０によって妨げられる。このことから、このとき、図５に示すように、比較用カラム中心線Ｏｒ＿ｒｅｆが隣り合う比較用セル中心線Ｏｃ＿ｒｅｆ同士の間の中心を通る場合と比較して、オン抵抗が増加する。したがって、比較用半導体装置９００間では、製造による比較用ゲート電極９２６に対する比較用ｐ型カラム領域９４０の相対位置のバラつきによって、比較用半導体装置９００間におけるオン抵抗のバラつきが大きくなる。なお、図５において、ズレ量は、比較用ゲート電極９２６の配列方向における比較用ゲート電極９２６に対する比較用ｐ型カラム領域９４０の相対位置のズレ量である。比較用カラム中心線Ｏｒ＿ｒｅｆが隣り合う比較用セル中心線Ｏｃ＿ｒｅｆ同士の間の中心を通るときのズレ量が０と示されている。また、比較用カラム中心線Ｏｒ＿ｒｅｆは、比較用セル中心線Ｏｃ＿ｒｅｆと一致するときのズレ量がＰｃ＿ｒｅｆ／２で示されている。さらに、比較用半導体装置９００におけるズレ量およびオン抵抗の関係が一点鎖線で示されている。また、図３および図４における紙面右方向がズレ量の正方向とされている。さらに、図３および図４における紙面左方向がズレ量の負方向とされている。

これに対して、本実施形態の半導体装置１では、セルピッチＰｃは、繰り返しピッチＰｒと異なっている。このセルピッチＰｃが繰り返しピッチＰｒと異なっている構成の意味について説明する。

ここで、例えば、図６に示すように、図２に示す配置から、ゲート電極２６の配列方向におけるゲート電極２６に対する繰り返し領域４０の相対位置がセルピッチＰｃの４分の１ズレたとする。図２に示す配置では、繰り返し領域４０の一部がｎ^＋型基板１０の厚み方向においてゲート電極２６と真向いとなっているところ、図６に示す配置では、それぞれの繰り返し領域４０が、ｎ^＋型基板１０の厚み方向においてゲート電極２６と真向いにならなくなる。このため、半導体装置１のＭＯＳＦＥＴがオンされてｐ型ベース領域１４にチャネル領域が形成されると、ｎ^－型層１２０を介して流れる電子の移動が、図２に示す配置と比較して、繰り返し領域４０に妨げられにくくなるため、流れやすくなる。このことから、このとき、図５に示すように、図２に示す配置と比較して、オン抵抗が減少する。なお、図５では、図２に示す配置のときにズレ量が０として示されている。また、比較用セルピッチＰｃ＿ｒｅｆがセルピッチＰｃと同じになっていることから、セルピッチＰｃの４分の１であるときのズレ量がＰｃ＿ｒｅｆ／４＝Ｐｃ／４と示されている。さらに、図２における紙面右方向がズレ量の正方向とされている。また、図２における紙面左方向がズレ量の負方向とされている。

また、図７に示すように、図２に示す配置から、ゲート電極２６の配列方向におけるゲート電極２６に対する繰り返し領域４０の相対位置がセルピッチＰｃの２分の１ズレたとする。このとき、繰り返し領域４０の一部は、ゲート電極２６とｎ^＋型基板１０の厚み方向に真向いになる。このため、半導体装置１のＭＯＳＦＥＴがオンされてｐ型ベース領域１４にチャネル領域が形成されると、ｎ^－型層１２０を介して流れる電子の移動が、繰り返し領域４０に妨げられることにより、図６に示す配置と比較して流れにくくなる。このことから、このとき、図５に示すように、図６に示す配置と比較して、オン抵抗が増加する。また、このとき、ゲート電極２６およびそのゲート電極２６に対応する繰り返し領域４０の距離関係が、図７に示す配置と図２に示す配置とで同じになる。これにより、図７に示す配置におけるオン抵抗は、図２に示す配置におけるオン抵抗と同じになる。なお、図５において、セルピッチＰｃの２分の１であるときのズレ量がＰｃ＿ｒｅｆ／２＝Ｐｃ／２と示されている。

したがって、本実施形態の半導体装置１では、ズレ量がセルピッチＰｃの２分の１の範囲内であるとき、ズレ量の増加に伴い、オン抵抗が減少および増加する。これに対して、比較用半導体装置９００では、ズレ量が、セルピッチＰｃの２分の１、すなわち、比較用セルピッチＰｃ＿ｒｅｆの２分の１の範囲内であるとき、ズレ量の増加に伴い、オン抵抗が増加するのみである。よって、図５に示すように、ゲート電極２６の配列方向におけるゲート電極２６に対する繰り返し領域４０の相対位置のズレによるオン抵抗の変化の範囲は、比較用半導体装置９００と比較して、小さい。これにより、本実施形態の半導体装置１間におけるオン抵抗のバラつきは、比較用半導体装置９００間におけるオン抵抗のバラつきと比較して、小さくなる。このため、本実施形態の半導体装置１では、セルピッチＰｃが繰り返しピッチＰｒと異なっていることにより、半導体装置１間におけるオン抵抗のバラつきが低減する。

また、第１実施形態の半導体装置１では、以下に記載する効果も奏する。

［１－１］繰り返し領域４０は、ゲート電極２６の配列方向においてｎ^－型層１２０からなるｎ型カラム１２５とで交互に繰り返されたスーパージャンクション構造を形成するｐ型カラムである。これにより、ＭＯＳＦＥＴがオフされたとき、繰り返し領域４０の周辺に空乏層が形成される。このため、半導体装置１の耐圧が向上する。

［１－２］図２に示すように、領域厚みＴｒは、領域幅Ｗｒよりも大きくなっている。これにより、領域厚みＴｒが領域幅Ｗｒ以下である場合と比較して、ｎ^＋型基板１０の厚み方向において空乏層が広がる範囲が大きくなるため、半導体装置１の耐圧が向上するととともに、オン抵抗が小さくなる。

［１－３］ゲート電極２６および繰り返し領域４０は、ｉ×Ｐｃ＝ｊ×Ｐｒが成立するように形成されている。これにより、ゲート電極２６および繰り返し領域４０の一部において、セル中心線Ｏｃと繰り返し中心線Ｏｒとが一致する。このため、その一致するゲート電極２６および繰り返し領域４０の位置は、セル中心線Ｏｃと繰り返し中心線Ｏｒとが一致しない場合と比較して、基準となりやすい。このことから、ゲート電極２６および繰り返し領域４０の位置関係が決まりやすくなるため、ゲート電極２６および繰り返し領域４０の製造がしやすくなる。したがって、半導体装置１の製造がしやすくなる。

（第２実施形態）
第２実施形態では、繰り返し領域４０の形態が第１実施形態と異なる。これ以外は、第１実施形態と同様である。

具体的には、第２実施形態の半導体装置１では、繰り返し領域４０は、ｐ型カラムに代えて、ゲート電極２６の配列方向にｎ^－型層１２０を挟むディープ層とされている。繰り返し領域４０のｐ型不純物濃度は、例えば、ｐ型ベース領域１４のｐ型不純物濃度と同じであって、２．０×１０^１７／ｃｍ^３である。さらに、領域幅Ｗｒは、図８に示すように、領域厚みＴｒよりも大きくなっており、例えば、領域厚みＴｒの１．５倍以上となっている。なお、ディープ層は、電界緩和層と呼ばれることもある。

以上のように、第２実施形態の半導体装置１は、構成されている。第２実施形態においても、第１実施形態と同様の効果を奏する。また、第２実施形態では、以下に記載する効果も奏する。

［２－１］繰り返し領域４０は、ディープ層である。これにより、高電圧が印加されたとしても、ゲートトレンチ２２の底部への電界の入り込みが抑制される。このため、ゲートトレンチ２２の底部における電界集中が緩和される。したがって、ゲート絶縁膜２４の破壊が抑制される。

［２－２］領域幅Ｗｒは、領域厚みＴｒよりも大きくなっている。これにより、領域幅Ｗｒが領域厚みＴｒ以下である場合と比較して、ｎ^－型層１２０を介して流れる電子の移動が、繰り返し領域４０に妨げられにくくなるため、オン抵抗が小さくなる。

（第３実施形態）
第３実施形態では、ドリフト層１２は、図９および図１０に示すように、ｎ^－型層１２０に代えて、第１のｎ型層１２１、第２のｎ型層１２２、第３のｎ型層１２３およびｎ型電流拡散層１２４を有する。また、半導体装置１は、繰り返し領域４０に代えて、第１繰り返し領域４１、第２繰り返し領域４２を備える。これら以外は、第１実施形態と同様である。

第１のｎ型層１２１は、セル領域ＲＣおよび外周領域ＲＧにおいて、ｎ^＋型基板１０の表面上にＳｉＣで形成されている。また、第１のｎ型層１２１のｎ型不純物濃度は、ｎ^＋型基板１０のｎ型不純物濃度よりも低くなっており、例えば、５．０×１０^１５～２．０×１０^１６／ｃｍ^３である。

第２のｎ型層１２２は、第１のｎ型層１２１の表面上にＳｉＣで形成されている。また、第２のｎ型層１２２のｎ型不純物濃度は、第１のｎ型層１２１のｎ型不純物濃度よりも高く、ｎ^＋型基板１０のｎ型不純物濃度よりも低くなっている。

第３のｎ型層１２３は、第２のｎ型層１２２および後述の第１繰り返し領域４１の表面上にＳｉＣで形成されている。また、第３のｎ型層１２３のｎ型不純物濃度は、第２のｎ型層１２２のｎ型不純物濃度と同じである。このため、第３のｎ型層１２３のｎ型不純物濃度は、第１のｎ型層１２１のｎ型不純物濃度よりも高く、ｎ^＋型基板１０のｎ型不純物濃度よりも低くなっている。

ｎ型電流拡散層１２４は、ＭＯＳＦＥＴがオンされたときにおける電流の流れる範囲を広げる。具体的には、ｎ型電流拡散層１２４は、第３のｎ型層１２３および後述の第２繰り返し領域４２の表面上にＳｉＣで形成されている。また、ｎ型電流拡散層１２４は、ｎ^＋型基板１０の厚み方向において、第３のｎ型層１２３および後述の第２繰り返し領域４２と、ｐ型ベース領域１４との間に配置されている。さらに、ｎ型電流拡散層１２４のｎ型不純物濃度は、第２のｎ型層１２２および第３のｎ型層１２３のｎ型不純物濃度よりも高く、ｎ^＋型基板１０のｎ型不純物濃度よりも低くなっており、例えば、５．０×１０^１６～１．５×１０^１７／ｃｍ^３である。また、ｎ型電流拡散層１２４の厚みは、例えば、３００ｎｍ～７００ｎｍである。さらに、ゲートトレンチ２２が、ｐ型ベース領域１４およびｎ^＋型ソース領域１６を貫通しており、ｎ^－型層１２０に達していることに代えてｎ型電流拡散層１２４に達している。

第１繰り返し領域４１は、セル領域ＲＣにおいて、ＳｉＣで形成されている。また、第１繰り返し領域４１は、ｐ型不純物のイオン注入によって、第２のｎ型層１２２内に形成されている。さらに、第１繰り返し領域４１のｐ型不純物濃度は、例えば、繰り返し領域４０のｐ型不純物濃度と同じであって、２．０×１０^１５～５．０×１０^１５／ｃｍ^３である。また、第１繰り返し領域４１は、図示しない連結層および後述の第２繰り返し領域４２を介して、ソース電極３２と接続されている。これにより、第１繰り返し領域４１からなる第１のｐ型カラムと、第２のｎ型層１２２からなる第１のｎ型カラムとが交互に繰り返された第１のスーパージャンクション構造が形成されている。

第２繰り返し領域４２は、セル領域ＲＣにおいて、ＳｉＣで形成されている。また、第２繰り返し領域４２は、ｐ型不純物のイオン注入によって、第３のｎ型層１２３内に形成されている。さらに、第２繰り返し領域４２は、第１繰り返し領域４１の配列方向と直交する方向に配列している。また、第２繰り返し領域４２は、第１繰り返し領域４１の配列方向に延びている。さらに、第２繰り返し領域４２のｐ型不純物濃度は、例えば、第１繰り返し領域４１のｐ型不純物濃度と同じである。また、第２繰り返し領域４２は、図示しない連結層を介して、ソース電極３２と接続されている。これにより、第２繰り返し領域４２からなる第２のｐ型カラムと、第３のｎ型層１２３からなる第２のｎ型カラムとが交互に繰り返された第２のスーパージャンクション構造が形成されている。なお、第２繰り返し領域４２のｐ型不純物濃度は、第１繰り返し領域４１のｐ型不純物濃度と異なっていてもよい。

ここで、ゲート電極２６の配列方向における第１繰り返し領域４１の中心を通るとともにｎ^＋型基板１０の厚さ方向に延びる中心線を第１繰り返し中心線Ｏｒ１とする。また、ゲート電極２６の配列方向において、隣り合う第１繰り返し中心線Ｏｒ１同士の間の距離を第１繰り返しピッチＰｒ１とする。さらに、ゲート電極２６の配列方向における第２繰り返し領域４２の中心を通るとともにｎ^＋型基板１０の厚さ方向に延びる中心線を第２繰り返し中心線Ｏｒ２とする。また、ゲート電極２６の配列方向において、隣り合う第２繰り返し中心線Ｏｒ２同士の間の距離を第２繰り返しピッチＰｒ２とする。さらに、第１繰り返し領域４１の幅を第１領域幅Ｗｒ１とする。また、第１繰り返し領域４１の厚みを第１領域厚みＴｒ１とする。さらに、第２繰り返し領域４２の幅を第２領域幅Ｗｒ２とする。また、第２繰り返し領域４２の厚みを第２領域厚みＴｒ２とする。なお、第１領域幅Ｗｒ１は、第１繰り返し領域４１の配列方向の長さであって、図９において紙面左右方向の長さである。さらに、第１領域厚みＴｒ１は、ｎ^＋型基板１０の厚さ方向における第１繰り返し領域４１の長さであって、図９において紙面上下方向の長さである。また、第２領域幅Ｗｒ２は、第２繰り返し領域４２の配列方向、すなわち、第１繰り返し領域４１の配列方向と直交する方向の長さであって、図１０において紙面左右方向の長さである。さらに、第２領域厚みＴｒ２は、ｎ^＋型基板１０の厚さ方向における第２繰り返し領域４２の長さであって、図１０において紙面上下方向の長さである。

そして、第１繰り返しピッチＰｒ１および第２繰り返しピッチＰｒ２は、繰り返しピッチＰｒと同様に、例えば、１．２～３．０μｍである。また、第１繰り返しピッチＰｒ１は、例えば、第２繰り返しピッチＰｒ２と同じである。なお、第１繰り返しピッチＰｒ１は、第２繰り返しピッチＰｒ２と異なっていてもよい。

さらに、セルピッチＰｃは、第１繰り返しピッチＰｒ１および第２繰り返しピッチＰｒ２と異なっている。したがって、Ｐｃ≠Ｐｒ１、Ｐｃ≠Ｐｒ２の関係が成立している。また、第１領域幅Ｗｒ１は、第１繰り返しピッチＰｒ１の半分程度となっている。さらに、第１領域厚みＴｒ１は、第１領域幅Ｗｒ１よりも大きくなっており、例えば、第１領域幅Ｗｒ１の１．５倍以上となっている。また、ｉ×Ｐｃ＝ｊ×Ｐｒ１の関係が成立している。このため、セル中心線Ｏｃは、ｉ×Ｐｃ＝ｊ×Ｐｒ１の値の間隔で第１繰り返し中心線Ｏｒ１と一致している。さらに、ｉ×Ｐｃ＝ｊ×Ｐｒ１の値は、３μｍ以上であることが好ましい。また、第２領域幅Ｗｒ２は、第２繰り返しピッチＰｒ２の半分程度となっている。さらに、第２領域厚みＴｒ２は、第２領域幅Ｗｒ２よりも大きくなっており、例えば、第２領域幅Ｗｒ２の１．５倍以上となっている。

以上のように、第３実施形態の半導体装置１は、構成されている。第３実施形態においても、第１実施形態と同様の効果を奏する。また、第３実施形態では、以下に記載する効果も奏する。

［３－１］第１のスーパージャンクション構造が形成されていることに加えて、第２繰り返し領域４２からなる第２のｐ型カラムと、第３のｎ型層１２３からなる第２のｎ型カラムとが交互に繰り返された第２のスーパージャンクション構造が形成されている。これにより、ＭＯＳＦＥＴがオフされたとき、第１繰り返し領域４１の周辺に加えて、第２繰り返し領域４２の周辺に空乏層が形成される。このため、第２繰り返し領域４２が形成されていない場合と比較して、半導体装置１の耐圧が向上する。

［３－２］ドリフト層１２は、ｎ^＋型基板１０の厚み方向において、第３のｎ型層１２３およびｐ型ベース領域１４の間に配置されたｎ型電流拡散層１２４を有する。これにより、半導体装置１のＭＯＳＦＥＴがオンされてｐ型ベース領域１４にチャネル領域が形成されると、ソース電極３２から注入された電子がそのチャネル領域を通過した後、ｎ型電流拡散層１２４に到達する。このため、ｎ型電流拡散層１２４において電流の流れる範囲が広がることから、トレンチゲート構造から離れた位置まで電流が流れるようになり、半導体装置１のオン抵抗が低減する。

（第４実施形態）
第４実施形態では、第２繰り返し領域４２の形態が第３実施形態と異なる。これ以外は、第３実施形態と同様である。

具体的には、第２繰り返し領域４２は、第２のｐ型カラムに代えて、ディープ層である。このため、第２繰り返し領域４２と交互に配置される第３のｎ型層１２３は、ＪＦＥＴ部として機能する。なお、ＪＦＥＴは、Junction Field Effect Transistorの略である。

また、第２繰り返し領域４２のｐ型不純物濃度は、例えば、ｐ型ベース領域１４のｐ型不純物濃度と同じであって、２．０×１０^１７／ｃｍ^３である。さらに、第２領域幅Ｗｒ２は、図１１に示すように、第２領域厚みＴｒ２よりも大きくなっており、第２領域厚みＴｒ２の１．５倍以上となっている。

以上のように、第４実施形態の半導体装置１は、構成されている。第４実施形態においても、第３実施形態と同様の効果を奏する。また、第４実施形態では、以下に記載する効果も奏する。

［４］ｎ^＋型基板１０の厚み方向においてゲートトレンチ２２および第１繰り返し領域４１の間に配置された第２繰り返し領域４２は、ディープ層である。これにより、高電圧が印加されたとしても、第１繰り返し領域４１同士の間の第２のｎ型層１２２からゲートトレンチ２２の底部への電界の入り込みが抑制される。このため、ゲートトレンチ２２の底部における電界集中が緩和される。したがって、ゲート絶縁膜２４の破壊が抑制される。

（第５実施形態）
第５実施形態では、繰り返し領域４０の形態が第１実施形態と異なる。これ以外は、第１実施形態と同様である。

具体的には、繰り返し領域４０は、図１２～図１４に示すように、複数の波状部４００を有する。波状部４００は、ゲート電極２６の配列方向と直交する方向に互いに接続されて並んでいる。なお、ゲート電極２６の配列方向と直交する方向は、ゲート電極２６の配列方向と交差する方向に対応する。

また、波状部４００は、直線部４１０、第１傾斜部４２１、中間部４３０および第２傾斜部４２２を含む。直線部４１０は、ゲート電極２６の配列方向と直交する方向に延びている。第１傾斜部４２１は、直線部４１０と接続されている。さらに、第１傾斜部４２１は、直線部４１０との境界部からゲート電極２６の配列方向と直交する方向に対して傾斜して延びている。中間部４３０は、第１傾斜部４２１と接続されている。また、中間部４３０は、第１傾斜部４２１との境界部から直線部４１０が延びている方向、ここでは、ゲート電極２６の配列方向と直交する方向に延びている。第２傾斜部４２２は、中間部４３０と接続されている。さらに、第２傾斜部４２２は、中間部４３０との境界部からゲート電極２６の配列方向と直交する方向に対して傾斜して延びている。また、ここでは、第２傾斜部４２２は、中間部４３０を中心として、ゲート電極２６の配列方向と直交する方向に、第１傾斜部４２１と対称な形状となっている。このため、第２傾斜部４２２の傾斜角度は、第１傾斜部４２１の傾斜角度と同じになっている。さらに、第２傾斜部４２２の中間部４３０とは反対側の端４２２０が、隣りの波状部４００における直線部４１０の第１傾斜部４２１とは反対側の端４１００と接続されている。これにより、互いに隣り合う波状部４００が接続されてゲート電極２６の配列方向と直交する方向に並んでいる。

また、ここで、繰り返し領域４０のｐ型不純物濃度をＮｒとする。ｎ^－型層１２０およびｎ型カラム１２５のｎ型不純物濃度をＮｄとする。ゲート電極２６の配列方向に互いに隣り合う繰り返し領域４０の間の中心を通るとともに波状部４００に沿う方向に延びる中心線を第１中心線Ｏ１とする。第１中心線Ｏ１とゲート電極２６の配列方向に隣り合う中心線を第２中心線Ｏ２とする。ゲート電極２６の配列方向における、第１中心線Ｏ１から、その第１中心線Ｏ１および第２中心線Ｏ２の間に位置する繰り返し領域４０までの距離を第１距離Ｗｄ１とする。ゲート電極２６の配列方向における、第２中心線Ｏ２から、その第１中心線Ｏ１および第２中心線Ｏ２の間に位置する繰り返し領域４０までの距離を第２距離Ｗｄ２とする。第１距離Ｗｄ１および第２距離Ｗｄ２の和、すなわち、Ｗｄ１＋Ｗｄ２をＷｄとする。

そして、ｎ^－型層１２０、ｎ型カラム１２５および繰り返し領域４０は、ａ×Ｎｒ×Ｗｒ＝Ｎｄ×Ｗｄが成立するように形成されている。なお、ａは、係数であって、０．５～１．５である。また、Ｗｒは、上記したように、領域幅Ｗｒであって、ゲート電極２６の配列方向における繰り返し領域４０の長さに相当する。

以上のように、第５実施形態の半導体装置１は、構成されている。第５実施形態においても、第１実施形態と同様の効果を奏する。また、第５実施形態では、以下に記載する効果も奏する。

［５－１］ここで、ゲート電極２６および繰り返し領域４０の間の領域の大きさが互いに隣り合う繰り返し領域４０同士の間の大きさよりも小さいと、ゲート電極２６および繰り返し領域４０の間の領域にて、電流経路の増加および狭窄が生じやすい。これにより、ゲート電極２６および繰り返し領域４０の間の領域にて抵抗が増加することから、ソース電極３２およびドレイン電極３４の間にて流れる電流が不均一となりやすい。このため、半導体装置１のオン抵抗が増加する。

これに対して、第５実施形態の半導体装置１では、繰り返し領域４０が、波状部４００を有し、波状部４００は、直線部４１０と、第１傾斜部４２１と、中間部４３０と、第２傾斜部４２２と、を含む。

これにより、ゲート電極２６の配列方向と直交する方向の位置によって、ゲート電極２６に対する繰り返し領域４０の相対位置が変わる。このため、ゲート電極２６および繰り返し領域４０の間の領域にて抵抗が増加する箇所は、繰り返し領域４０がゲート電極２６の配列方向と直交する方向に延びる一直線状に形成されている場合と比較して分散されやすい。したがって、図１５および図１６に示すように、ソース電極３２およびドレイン電極３４の間にて流れる電子および電流が全体として均一となりやすくなる。よって、半導体装置１のオン抵抗の増加が抑制される。なお、図１５および図１６において、電子の流れがｅ^－および矢印により模式的に示されている。また、電流の流れがＩｅおよび矢印により模式的に示されている。

［５－２］波状部４００は、中間部４３０を含む。中間部４３０は、第１傾斜部４２１および第２傾斜部４２２と接続されているとともに、直線部４１０が延びている方向、ここでは、ゲート電極２６の配列方向と直交する方向に延びている。

これにより、第１傾斜部４２１と第２傾斜部４２２とが互いに接続されている場合と比較して、第１傾斜部４２１および第２傾斜部４２２の角部が緩やかになる。このため、第１傾斜部４２１および第２傾斜部４２２の角部における電界集中が緩和される。

［５－３］ｎ型カラム１２５および繰り返し領域４０は、ａ×Ｎｒ×Ｗｒ＝Ｎｄ×Ｗｄが成立するように形成されている。

これにより、ｎ型カラム１２５および繰り返し領域４０の電荷量のバランスが確保されやすくなる。このため、半導体装置１の耐圧低下が抑制される。

（第５実施形態の変形例）
第５実施形態において、波状部４００は、直線部４１０、第１傾斜部４２１、中間部４３０、第２傾斜部４２２に代えて、図１７に示すように、第１曲線部４４１および第２曲線部４４２を含んでもよい。

第１曲線部４４１は、第１曲線部４４１の接線がゲート電極２６の配列方向と直交する方向に対して傾斜するように曲がって延びている。第２曲線部４４２は、第１曲線部４４１と接続されている。さらに、第２曲線部４４２は、第２曲線部４４２の接線がゲート電極２６の配列方向と直交する方向に対して傾斜するように、第１曲線部４４１との境界部から曲がって延びている。また、ここでは、第２曲線部４４２は、第１曲線部４４１との境界部を中心としてゲート電極２６の配列方向と直交する方向に、第１曲線部４４１と対称な形状となっている。さらに、第２曲線部４４２の第１曲線部４４１とは反対側の端４４２０が、隣りの波状部４００における第１曲線部４４１の第２曲線部４４２とは反対側の端４４１０と接続されている。これにより、互いに隣り合う波状部４００が接続されてゲート電極２６の配列方向と直交する方向に並んでいる。このような形態であっても、第５実施形態と同様の効果を奏する。なお、ここでは、対称とは、製造誤差範囲を含む。

また、第５実施形態において、波状部４００は、直線部４１０および中間部４３０を含まないで、図１８に示すように、第１傾斜部４２１および第２傾斜部４２２のみを含んでもよい。この場合、第１傾斜部４２１は、ゲート電極２６の配列方向と直交する方向に対して傾斜して延びている。第２傾斜部４２２は、第１傾斜部４２１と接続されている。さらに、第２傾斜部４２２は、第１傾斜部４２１との境界部からゲート電極２６の配列方向と直交する方向に対して傾斜して延びている。また、ここでは、第２傾斜部４２２は、第１傾斜部４２１との境界部を中心としてゲート電極２６の配列方向と直交する方向に、第１傾斜部４２１と対称な形状となっている。さらに、第２傾斜部４２２の第１傾斜部４２１とは反対側の端４２２０が、隣りの波状部４００における第１傾斜部４２１の第２傾斜部４２２とは反対側の端４２１０と接続されている。これにより、互いに隣り合う波状部４００が接続されてゲート電極２６の配列方向と直交する方向に並んでいる。このような形態であっても、第５実施形態と同様の効果を奏する。

（第６実施形態）
第６実施形態では、繰り返し領域４０の形態が第５実施形態と異なる。これ以外は、第５実施形態と同様である。

具体的には、繰り返し領域４０は、図１９および図２０に示すように、複数の第１波状部４０１および複数の第２波状部４０２を有する。第１波状部４０１は、上記した波状部４００に対応しており、ゲート電極２６の配列方向と直交する方向に互いに接続されて並んでいる。第２波状部４０２は、ゲート電極２６の配列方向と直交する方向に互いに接続されて並んでいる。さらに、第２波状部４０２は、ゲート電極２６の配列方向に間隔を空けて第１波状部４０１と交互に並んでいる。なお、ここでは、ゲート電極２６の配列方向において、隣り合う第１波状部４０１同士の間の距離が繰り返しピッチＰｒに対応する。また、ゲート電極２６の配列方向において、隣り合う第２波状部４０２同士の間の距離が繰り返しピッチＰｒに対応する。

ここで、互いに隣り合う第１波状部４０１および第２波状部４０２の間の中心を通るとともにゲート電極２６の配列方向と直交する方向に延びる中心線を波状部間中心線Ｏｗとする。

そして、第２波状部４０２は、波状部間中心線Ｏｗを中心として第１波状部４０１と対称となるように形成されている。また、第２波状部４０２は、互いに隣り合う波状部間中心線Ｏｗ同士の間に位置している。

また、第１波状部４０１は、第１直線部４１１、第１傾斜部４２１、第１中間部４３１および第２傾斜部４２２を含む。第１直線部４１１は、上記した直線部４１０に対応する。さらに、第１中間部４３１は、上記した中間部４３０に対応する。このため、第１直線部４１１および第１中間部４３１についての詳細な説明は、省略する。

また、第２波状部４０２は、第２直線部４１２、第３傾斜部４２３、第２中間部４３２および第４傾斜部４２４を含む。第２直線部４１２は、第１直線部４１１が延びている方向に延びている。第３傾斜部４２３は、第２直線部４１２と接続されている。さらに、第３傾斜部４２３は、第２直線部４１２との境界部から、波状部間中心線Ｏｗを中心として第１傾斜部４２１と対称となる方向に傾斜して延びている。第２中間部４３２は、第３傾斜部４２３と接続されている。また、第２中間部４３２は、第３傾斜部４２３との境界部から、波状部間中心線Ｏｗを中心として第１中間部４３１と対称となる方向に延びている。第４傾斜部４２４は、第２中間部４３２と接続されている。さらに、第４傾斜部４２４は、第２中間部４３２との境界部から、波状部間中心線Ｏｗを中心として第２傾斜部４２２と対称となる方向に延びている。

また、第４傾斜部４２４の第２中間部４３２とは反対側の端４２４０が、隣りの第２波状部４０２における第２直線部４１２の第３傾斜部４２３とは反対側の端４１２０と接続されている。これにより、互いに隣り合う第２波状部４０２が接続されてゲート電極２６の配列方向と直交する方向に並んでいる。

さらに、第１波状部４０１および第２波状部４０２の間には、第１領域Ｒ１および第２領域Ｒ２が形成されている。ゲート電極２６の配列方向における第２領域Ｒ２の長さは、ゲート電極２６の配列方向における第１領域Ｒ１の長さよりも小さくなっている。

具体的には、第１傾斜部４２１、第１中間部４３１および第２傾斜部４２２と、第３傾斜部４２３、第２中間部４３２および第４傾斜部４２４との間の領域が第１領域Ｒ１に対応している。また、第１直線部４１１および第２直線部４１２の間の領域が第２領域Ｒ２に対応している。さらに、ゲート電極２６の配列方向における第１直線部４１１および第２直線部４１２の間の長さは、ゲート電極２６の配列方向における第１傾斜部４２１および第３傾斜部４２３の間の長さよりも小さくなっている。また、ゲート電極２６の配列方向における第１直線部４１１および第２直線部４１２の間の長さは、ゲート電極２６の配列方向における第１中間部４３１および第２中間部４３２の間の長さよりも小さくなっている。さらに、ゲート電極２６の配列方向における第１直線部４１１および第２直線部４１２の間の長さは、ゲート電極２６の配列方向における第２傾斜部４２２および第４傾斜部４２４の間の長さよりも小さくなっている。

以上のように、第６実施形態の半導体装置１は、構成されている。第６実施形態においても、第５実施形態と同様の効果を奏する。また、第６実施形態では、以下に記載する効果も奏する。

［６］繰り返し領域４０は、第１波状部４０１と、第２波状部４０２と、を有する。第２波状部４０２は、波状部間中心線Ｏｗを中心として第１波状部４０１と対称となるように形成されているとともに、互いに隣り合う波状部間中心線Ｏｗ同士の間に位置している。また、第１波状部４０１および第２波状部４０２の間には、第１領域Ｒ１と、第２領域Ｒ２とが形成されている。さらに、ゲート電極２６の配列方向における第２領域Ｒ２の長さは、ゲート電極２６の配列方向における第１領域Ｒ１の長さよりも小さくなっている。

これにより、第２領域Ｒ２の大きさが比較的小さいことから、ドレイン電極３４への印加電圧が比較的高いとき、図２１に示すように、空乏層の進展により、第２領域Ｒ２への電子の流れが遮断される。このため、第２領域Ｒ２への電流が遮断される。これにより、ソース電極３２およびドレイン電極３４の間にて流れる飽和電流の増加が抑制される。また、ドレイン電極３４への印加電圧が比較的低いとき、図２２に示すように、第２領域Ｒ２を電子が流れるため、第２領域Ｒ２を電流が流れる。このため、半導体装置１のオン抵抗の増加が抑制される。したがって、半導体装置１の短絡耐量が向上しつつ、半導体装置１のオン抵抗の増加が抑制される。なお、図２１および図２２において、電子の流れがｅ^－および矢印により模式的に示されている。

（第６実施形態の変形例）
第６実施形態において、第１波状部４０１は、第１直線部４１１、第１傾斜部４２１、第１中間部４３１および第２傾斜部４２２に代えて、図２３に示すように、上記した第１曲線部４４１および第２曲線部４４２を含んでもよい。また、第２波状部４０２は、第２直線部４１２、第３傾斜部４２３、第２中間部４３２および第４傾斜部４２４に代えて、第３曲線部４４３および第４曲線部４４４を含んでもよい。

第３曲線部４４３は、波状部間中心線Ｏｗを中心として第１曲線部４４１と対称となるように曲がって延びている。第４曲線部４４４は、波状部間中心線Ｏｗを中心として第２曲線部４４２と対称となるように曲がって延びている。また、第４曲線部４４４の第３曲線部４４３とは反対側の端４４４０が、隣りの第２波状部４０２における第３曲線部４４３の第４曲線部４４４とは反対側の端４４３０と接続されている。これにより、互いに隣り合う第２波状部４０２が接続されてゲート電極２６の配列方向と直交する方向に並んでいる。このような形態であっても、第６実施形態と同様の効果を奏する。

また、第６実施形態において、第１波状部４０１は、第１直線部４１１および第１中間部４３１を含まないで、図２４に示すように、第１傾斜部４２１および第２傾斜部４２２のみを含んでもよい。さらに、第２波状部４０２は、第２直線部４１２および第２中間部４３２を含まないで、第３傾斜部４２３および第４傾斜部４２４のみを含んでもよい。この場合、第４傾斜部４２４の第３傾斜部４２３とは反対側の端４２４０が、隣りの第２波状部４０２における第３傾斜部４２３の第４傾斜部４２４とは反対側の端４２３０と接続されている。これにより、互いに隣り合う第２波状部４０２が接続されてゲート電極２６の配列方向と直交する方向に並んでいる。このような形態であっても、第６実施形態と同様の効果を奏する。

（他の実施形態）
本開示は、上記実施形態に限定されるものではなく、上記実施形態に対して、適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

上記各実施形態では、半導体材料としてＳｉＣが用いられている。これに対して、半導体材料としてＳｉＣが用いられていることに限定されないで、Ｓｉ等であってもよい。

上記各実施形態では、ＭＯＳＦＥＴは、トレンチゲート構造とされている。これに対して、ＭＯＳＦＥＴは、トレンチゲート構造とされていることに限定されないで、プレーナ型のゲート構造とされてもよい。また、上記各実施形態では、ＭＯＳＦＥＴは、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルＭＯＳＦＥＴである。これに対して、ＭＯＳＦＥＴは、ｎチャネルＭＯＳＦＥＴであることに限定されないで、各構成要素の導電型を反転させたｐチャネルＭＯＳＦＥＴであってもよい。

上記各実施形態では、半導体素子としてＭＯＳＦＥＴが例に挙げられている。これに対して、半導体素子は、ＭＯＳＦＥＴであることに限定されないで、ＩＧＢＴ等の他の素子であってもよい。

上記各実施形態では、セル領域ＲＣを中心とした放射方向に沿うｎ^＋型基板１０の厚さ方向における繰り返し領域４０の断面は、四角形状になっているところ、これに限定されないで、他の形状、例えば、四隅が丸められた四角形状でもよい。

上記第１実施形態では、繰り返し領域４０は、スーパージャンクション構造を形成するｐ型カラムであって、図示しない連結層を介して、ソース電極３２と接続されている。これに対して、繰り返し領域４０は、ソース電極３２と接続されないで、フローティングとされていてもよい。また、上記第３および第４実施形態では、第１繰り返し領域４１は、第１のスーパージャンクション構造を形成するｐ型カラムであって、図示しない連結層および後述の第２繰り返し領域４２を介して、ソース電極３２と接続されている。これに対して、第１繰り返し領域４１は、図示しない連結層および後述の第２繰り返し領域４２を介してソース電極３２と接続されないで、フローティングされていてもよい。

上記各実施形態では、ｎ^＋型ソース領域１６およびｐ型コンタクト領域１８は、ゲートトレンチ２２の長手方向に延びている。これに対して、ｐ型ベース領域１４、ｎ^＋型ソース領域１６およびｐ型コンタクト領域１８は、ゲートトレンチ２２の長手方向に延びていることに限定されない。ｐ型ベース領域１４、ｎ^＋型ソース領域１６およびｐ型コンタクト領域１８は、例えば、ゲートトレンチ２２の長手方向と直交する方向に延びていてもよい。

上記第４実施形態では、第１繰り返し領域４１は、第１のｎ型カラムと交互に繰り返されることで第１のスーパージャンクション構造を形成する第１のｐ型カラムとなっており、第２繰り返し領域４２がディープ層となっている。これに対して、第１繰り返し領域４１は、第１のｐ型カラムとなっていることに限定されないで、例えば、ディープ層であってもよい。

上記各実施形態は、適宜組み合わされてもよい。

（本開示の観点）
［観点１］
半導体装置であって、
半導体素子が形成されたセル領域（ＲＣ）を有する基板（１０）と、
前記基板の表面側に形成されているとともに、前記基板よりも低不純物濃度とされている第１導電型のドリフト層（１２）と、
前記ドリフト層の表面側に形成されている第１電極（３２）と、
前記基板の裏面側に形成されている第２電極（３４）と、
一方向に間隔を空けて複数配置されており、印加電圧に基づいて前記半導体素子をオンさせ、前記第１電極および前記第２電極の間で電流を流させるゲート電極（２６）と、
前記ドリフト層内において前記ゲート電極の配列方向に間隔を空けて複数配置されている第２導電型の繰り返し領域（４０、４１）と、
を備え、
前記ゲート電極の配列方向における前記ゲート電極それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線をセル中心線（Ｏｃ）とし、
前記ゲート電極の配列方向において、隣り合う前記セル中心線同士の間の距離をセルピッチ（Ｐｃ）とし、
前記ゲート電極の配列方向における前記繰り返し領域それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線を繰り返し中心線（Ｏｒ、Ｏｒ１）とし、
前記ゲート電極の配列方向において、隣り合う前記繰り返し中心線同士の間の距離を繰り返しピッチ（Ｐｒ、Ｐｒ１）とすると、
前記セルピッチは、前記繰り返しピッチと異なっている半導体装置。
［観点２］
前記ドリフト層は、第１導電型のカラムを有し、
前記繰り返し領域は、前記ゲート電極の配列方向において前記第１導電型のカラムと交互に繰り返されることでスーパージャンクション構造を形成する第２導電型のカラムである観点１に記載の半導体装置。
［観点３］
前記基板の厚さ方向における前記繰り返し領域の長さ（Ｔｒ、Ｔｒ１）は、前記ゲート電極の配列方向における前記繰り返し領域の長さ（Ｗｒ、Ｗｒ１）よりも大きくなっている観点２に記載の半導体装置。
［観点４］
前記繰り返し領域は、前記ゲート電極の配列方向に前記ドリフト層を挟むディープ層である観点１に記載の半導体装置。
［観点５］
前記ゲート電極の配列方向における前記繰り返し領域の長さ（Ｗｒ、Ｗｒ１）は、前記基板の厚さ方向における前記繰り返し領域の長さ（Ｔｒ、Ｔｒ１）よりも大きくなっている観点４に記載の半導体装置。
［観点６］
前記セルピッチをＰｃとし、
前記繰り返しピッチをＰｒとし、
２以上の自然数をｉとし、
前記ｉとは異なる自然数をｊとすると、
前記ゲート電極および前記繰り返し領域は、ｉ×Ｐｃ＝ｊ×Ｐｒが成立するように形成されている観点１ないし５のいずれか１つに記載の半導体装置。
［観点７］
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部（４００）を有し、
前記波状部は、
前記交差方向に延びている直線部（４１０）と、
前記直線部と接続されているとともに、前記直線部との境界部から前記交差方向に対して傾斜して延びている第１傾斜部（４２１）と、
前記第１傾斜部と接続されているとともに、前記第１傾斜部との境界部から前記直線部が延びている方向に延びている中間部（４３０）と、
前記中間部と接続されているとともに、前記中間部との境界部から前記交差方向に対して傾斜して延びている第２傾斜部（４２２）と、
を含み、
前記第２傾斜部の前記中間部とは反対側の端（４２２０）が、隣りの前記波状部における前記直線部の前記第１傾斜部とは反対側の端（４１００）と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点１ないし６のいずれか１つに記載の半導体装置。
［観点８］
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部（４００）を有し、
前記波状部は、
接線が前記交差方向に対して傾斜するように曲がって延びている第１曲線部（４４１）と、
前記第１曲線部と接続されているとともに、接線が前記交差方向に対して傾斜するように、前記第１曲線部との境界部から曲がって延びている第２曲線部（４４２）と、
を含み、
前記第２曲線部の前記第１曲線部とは反対側の端（４４２０）が、隣りの前記波状部における前記第１曲線部の前記第２曲線部とは反対側の端（４４１０）と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点１ないし６のいずれか１つに記載の半導体装置。
［観点９］
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部（４００）を有し、
前記波状部は、
前記交差方向に対して傾斜して延びている第１傾斜部（４２１）と、
前記第１傾斜部と接続されているとともに、前記第１傾斜部との境界部から前記交差方向に対して傾斜して延びている第２傾斜部（４２２）と、
を含み、
前記第２傾斜部の前記第１傾斜部とは反対側の端（４２２０）が、隣りの前記波状部における前記第１傾斜部の前記第２傾斜部とは反対側の端（４２１０）と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点１ないし６のいずれか１つに記載の半導体装置。
［観点１０］
係数をａとし、
前記繰り返し領域の第２導電型の不純物濃度を、Ｎｒとし、
前記ゲート電極の配列方向における前記繰り返し領域の長さを、Ｗｒとし、
前記ドリフト層の第１導電型の不純物濃度を、Ｎｄとし、
前記ゲート電極の配列方向に互いに隣り合う前記繰り返し領域の間の中心を通るとともに前記波状部に沿う方向に延びる中心線を第１中心線（Ｏ１）とし、
前記第１中心線と前記ゲート電極の配列方向に隣り合う中心線を第２中心線（Ｏ２）とし、
前記ゲート電極の配列方向における、前記第１中心線から、前記第１中心線および前記第２中心線の間に位置する前記繰り返し領域までの距離を第１距離（Ｗｄ１）とし、
前記ゲート電極の配列方向における、前記第２中心線から、前記第１中心線および前記第２中心線の間に位置する前記繰り返し領域までの距離を第２距離（Ｗｄ２）とし、
前記第１距離および前記第２距離の和をＷｄとすると、
前記ａは、０．５以上、１．５以下であって、
前記ドリフト層および前記繰り返し領域は、ａ×Ｎｒ×Ｗｒ＝Ｎｄ×Ｗｄが成立するように形成されている観点７ないし９のいずれか１つに記載の半導体装置。
［観点１１］
前記繰り返し領域は、
前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の第１波状部（４０１）と、
前記交差方向に互いに接続されて並んでいる複数の第２波状部（４０２）と、
を有し、
前記第１波状部および前記第２波状部は、前記ゲート電極の配列方向に間隔を空けて交互に並んでおり、
互いに隣り合う前記第１波状部および前記第２波状部の間の中心を通るとともに前記交差方向に延びる中心線を波状部間中心線（Ｏｗ）とし、
前記第２波状部は、前記波状部間中心線を中心として前記第１波状部と対称となるように形成されているとともに、互いに隣り合う前記波状部間中心線同士の間に位置しており、
前記第１波状部および前記第２波状部の間には、第１領域（Ｒ１）と、前記ゲート電極の配列方向における長さが前記ゲート電極の配列方向における前記第１領域の長さよりも小さくなっている第２領域（Ｒ２）と、が形成されている観点１ないし６のいずれか１つに記載の半導体装置。

なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるところ、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーが付されている。

１０ ｎ^＋型基板
１２ ドリフト層
１４ ｐ型ベース領域
１６ ｎ^＋型ソース領域
１８ ｐ型コンタクト領域
２２ ゲートトレンチ
２６ ゲート電極
３２ ソース電極
３４ ドレイン電極
４０ 繰り返し領域

Claims (11)

1. 半導体装置であって、
   半導体素子が形成されたセル領域（ＲＣ）を有する基板（１０）と、
   前記基板の表面側に形成されているとともに、前記基板よりも低不純物濃度とされている第１導電型のドリフト層（１２）と、
   前記ドリフト層の表面側に形成されている第１電極（３２）と、
   前記基板の裏面側に形成されている第２電極（３４）と、
   一方向に間隔を空けて複数配置されており、印加電圧に基づいて前記半導体素子をオンさせ、前記第１電極および前記第２電極の間で電流を流させるゲート電極（２６）と、
   前記ドリフト層内において前記ゲート電極の配列方向に間隔を空けて複数配置されている第２導電型の繰り返し領域（４０、４１）と、
   を備え、
   前記ゲート電極の配列方向における前記ゲート電極それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線をセル中心線（Ｏｃ）とし、
   前記ゲート電極の配列方向において、隣り合う前記セル中心線同士の間の距離をセルピッチ（Ｐｃ）とし、
   前記ゲート電極の配列方向における前記繰り返し領域それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線を繰り返し中心線（Ｏｒ、Ｏｒ１）とし、
   前記ゲート電極の配列方向において、隣り合う前記繰り返し中心線同士の間の距離を繰り返しピッチ（Ｐｒ、Ｐｒ１）とすると、
   前記セルピッチは、前記繰り返しピッチと異なっている半導体装置。
2. 前記ドリフト層は、第１導電型のカラムを有し、
   前記繰り返し領域は、前記ゲート電極の配列方向において前記第１導電型のカラムと交互に繰り返されることでスーパージャンクション構造を形成する第２導電型のカラムである請求項１に記載の半導体装置。
3. 前記基板の厚さ方向における前記繰り返し領域の長さ（Ｔｒ、Ｔｒ１）は、前記ゲート電極の配列方向における前記繰り返し領域の長さ（Ｗｒ、Ｗｒ１）よりも大きくなっている請求項２に記載の半導体装置。
4. 前記繰り返し領域は、前記ゲート電極の配列方向に前記ドリフト層を挟むディープ層である請求項１に記載の半導体装置。
5. 前記ゲート電極の配列方向における前記繰り返し領域の長さ（Ｗｒ、Ｗｒ１）は、前記基板の厚さ方向における前記繰り返し領域の長さ（Ｔｒ、Ｔｒ１）よりも大きくなっている請求項４に記載の半導体装置。
6. 前記セルピッチをＰｃとし、
   前記繰り返しピッチをＰｒとし、
   ２以上の自然数をｉとし、
   前記ｉとは異なる自然数をｊとすると、
   前記ゲート電極および前記繰り返し領域は、ｉ×Ｐｃ＝ｊ×Ｐｒが成立するように形成されている請求項１に記載の半導体装置。
7. 前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部（４００）を有し、
   前記波状部は、
   前記交差方向に延びている直線部（４１０）と、
   前記直線部と接続されているとともに、前記直線部との境界部から前記交差方向に対して傾斜して延びている第１傾斜部（４２１）と、
   前記第１傾斜部と接続されているとともに、前記第１傾斜部との境界部から前記直線部が延びている方向に延びている中間部（４３０）と、
   前記中間部と接続されているとともに、前記中間部との境界部から前記交差方向に対して傾斜して延びている第２傾斜部（４２２）と、
   を含み、
   前記第２傾斜部の前記中間部とは反対側の端（４２２０）が、隣りの前記波状部における前記直線部の前記第１傾斜部とは反対側の端（４１００）と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる請求項１に記載の半導体装置。
8. 前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部（４００）を有し、
   前記波状部は、
   接線が前記交差方向に対して傾斜するように曲がって延びている第１曲線部（４４１）と、
   前記第１曲線部と接続されているとともに、接線が前記交差方向に対して傾斜するように、前記第１曲線部との境界部から曲がって延びている第２曲線部（４４２）と、
   を含み、
   前記第２曲線部の前記第１曲線部とは反対側の端（４４２０）が、隣りの前記波状部における前記第１曲線部の前記第２曲線部とは反対側の端（４４１０）と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる請求項１に記載の半導体装置。
9. 前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部（４００）を有し、
   前記波状部は、
   前記交差方向に対して傾斜して延びている第１傾斜部（４２１）と、
   前記第１傾斜部と接続されているとともに、前記第１傾斜部との境界部から前記交差方向に対して傾斜して延びている第２傾斜部（４２２）と、
   を含み、
   前記第２傾斜部の前記第１傾斜部とは反対側の端（４２２０）が、隣りの前記波状部における前記第１傾斜部の前記第２傾斜部とは反対側の端（４２１０）と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる請求項１に記載の半導体装置。
10. 係数をａとし、
    前記繰り返し領域の第２導電型の不純物濃度を、Ｎｒとし、
    前記ゲート電極の配列方向における前記繰り返し領域の長さを、Ｗｒとし、
    前記ドリフト層の第１導電型の不純物濃度を、Ｎｄとし、
    前記ゲート電極の配列方向に互いに隣り合う前記繰り返し領域の間の中心を通るとともに前記波状部に沿う方向に延びる中心線を第１中心線（Ｏ１）とし、
    前記第１中心線と前記ゲート電極の配列方向に隣り合う中心線を第２中心線（Ｏ２）とし、
    前記ゲート電極の配列方向における、前記第１中心線から、前記第１中心線および前記第２中心線の間に位置する前記繰り返し領域までの距離を第１距離（Ｗｄ１）とし、
    前記ゲート電極の配列方向における、前記第２中心線から、前記第１中心線および前記第２中心線の間に位置する前記繰り返し領域までの距離を第２距離（Ｗｄ２）とし、
    前記第１距離および前記第２距離の和をＷｄとすると、
    前記ａは、０．５以上、１．５以下であって、
    前記ドリフト層および前記繰り返し領域は、ａ×Ｎｒ×Ｗｒ＝Ｎｄ×Ｗｄが成立するように形成されている請求項７ないし９のいずれか１つに記載の半導体装置。
11. 前記繰り返し領域は、
    前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の第１波状部（４０１）と、
    前記交差方向に互いに接続されて並んでいる複数の第２波状部（４０２）と、
    を有し、
    前記第１波状部および前記第２波状部は、前記ゲート電極の配列方向に間隔を空けて交互に並んでおり、
    互いに隣り合う前記第１波状部および前記第２波状部の間の中心を通るとともに前記交差方向に延びる中心線を波状部間中心線（Ｏｗ）とし、
    前記第２波状部は、前記波状部間中心線を中心として前記第１波状部と対称となるように形成されているとともに、互いに隣り合う前記波状部間中心線同士の間に位置しており、
    前記第１波状部および前記第２波状部の間には、第１領域（Ｒ１）と、前記ゲート電極の配列方向における長さが前記ゲート電極の配列方向における前記第１領域の長さよりも小さくなっている第２領域（Ｒ２）と、が形成されている請求項１に記載の半導体装置。

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