JP2023130299A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置間におけるオン抵抗のバラつきを低減させる半導体装置を提供する。【解決手段】半導体装置1は、基板10、第1導電型のドリフト層12、ゲート電極26および第2導電型の繰り返し領域40等を備える。そして、ゲード電極26の配列方向におけるゲード電極26の中心を通るとともに基板10の厚さ方向に延びる中心線をセル中心線Ocとし、ゲード電極26の配列方向において、隣り合うセル中心線Oc同士の間の距離をセルピッチPcとし、ゲード電極26の配列方向における繰り返し領域40の中心を通るとともに基板10の厚さ方向に延びる中心線を繰り返し中心線Orとし、ゲード電極26の配列方向において、隣り合う繰り返し中心線Or同士の間の距離を繰り返しピッチPrとすると、セルピッチPcは、繰り返しピッチPrと異なっている。【選択図】図2
Description
本開示は、半導体装置に関するものである。
従来、特許文献1に記載されているように、基板の面方向に等間隔に配置されているゲート電極およびp型ベース領域と、交互に繰り返し配置されているp型カラム領域およびn型カラム領域とを備える半導体装置が知られている。また、p型カラム領域は、ゲート電極の配列方向において、隣り合うゲート電極同士の間に配置される。さらに、ゲート電極の配列間隔とp型カラム領域の配列間隔とが同じとされている。
半導体装置が製造されるとき、マスクずれにより、ゲート電極に対するp型カラム領域の相対位置がズレることがある。これにより、特許文献1に記載された半導体装置では、ゲート電極の配列間隔とp型カラム領域の配列間隔とが同じであることから、ゲート電極とp型カラム領域との間隔が変化し、例えば、それぞれのp型カラムがゲート電極と基板の厚み方向に真向いになる。このため、半導体装置がオンされる際にp型ベース領域にチャネル領域が形成されると、n型カラムを介して流れる電子の移動が各p型カラム領域によって妨げられることから、半導体装置のオン抵抗が増加する。したがって、特許文献1に記載された半導体装置では、製造によるゲート電極に対するp型カラム領域の相対位置のバラつきによって、半導体装置間におけるオン抵抗のバラつきが大きい。
本開示は、半導体装置間におけるオン抵抗のバラつきを低減させる半導体装置を提供することを目的とする。
請求項1に記載の発明は、半導体装置であって、半導体素子が形成されたセル領域(RC)を有する基板(10)と、基板の表面側に形成されているとともに、基板よりも低不純物濃度とされている第1導電型のドリフト層(12)と、ドリフト層の表面側に形成されている第1電極(32)と、基板の裏面側に形成されている第2電極(34)と、一方向に間隔を空けて複数配置されており、印加電圧に基づいて半導体素子をオンさせ、第1電極および第2電極の間で電流を流させるゲート電極(26)と、ドリフト層内においてゲート電極の配列方向に間隔を空けて複数配置されている第2導電型の繰り返し領域(40、41)と、を備え、ゲート電極の配列方向におけるゲート電極それぞれの中心を通るとともに基板の厚さ方向に延びる中心線をセル中心線(Oc)とし、ゲート電極の配列方向において、隣り合うセル中心線同士の間の距離をセルピッチ(Pc)とし、ゲート電極の配列方向における繰り返し領域それぞれの中心を通るとともに基板の厚さ方向に延びる中心線を繰り返し中心線(Or、Or1)とし、ゲート電極の配列方向において、隣り合う繰り返し中心線同士の間の距離を繰り返しピッチ(Pr、Pr1)とすると、セルピッチは、繰り返しピッチと異なっている半導体装置である。
これにより、ゲート電極の配列方向におけるゲート電極に対する繰り返し領域の相対位置がズレたとしても、半導体装置のオン抵抗の変化の範囲は、セルピッチが繰り返しピッチと同じであるときと比較して小さくなる。このため、半導体装置におけるオン抵抗のバラつきは、セルピッチが繰り返しピッチと同じであるときと比較して小さい。したがって、半導体装置間におけるオン抵抗のバラつきが低減する。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
以下、実施形態について図面を参照しつつ説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付し、その説明を省略する。
(第1実施形態)
本実施形態の半導体装置1は、例えば、車両用の電子装置の駆動に用いられる。ここでは、半導体装置1として、トレンチゲート構造の反転型のMOSFETが形成されたSiC半導体装置を例に挙げて説明する。
本実施形態の半導体装置1は、例えば、車両用の電子装置の駆動に用いられる。ここでは、半導体装置1として、トレンチゲート構造の反転型のMOSFETが形成されたSiC半導体装置を例に挙げて説明する。
半導体装置1は、図1および図2に示すように、n+型基板10、ドリフト層12、p型ベース領域14、n+型ソース領域16およびp型コンタクト領域18を備えている。また、半導体装置1は、ゲートトレンチ22、ゲート絶縁膜24、ゲート電極26、層間絶縁膜30、ソース電極32、ドレイン電極34、p型ガードリング36および繰り返し領域40を備えている。
n+型基板10は、四角状にSiCで形成されている。また、n+型基板10のn型不純物濃度は、例えば、1.0×1019/cm3である。さらに、n+型基板10の表面は、例えば、(0001)Si面になっている。また、n+型基板10のオフ方向は、例えば、<11-20>方向になっている。なお、n型不純物は、例えば、窒素やリン等である。
ここで、半導体装置1のうちMOSFETが形成された領域をセル領域RCとする。また、このセル領域RCを囲む領域を外周領域RGとする。
ドリフト層12は、n-型層120を有する。n-型層120は、セル領域RCおよび外周領域RGにおいて、n+型基板10の表面上にSiCで形成されている。また、n-型層120のn型不純物濃度は、n+型基板10のn型不純物濃度よりも低くなっており、例えば、5.0×1015~2.0×1016/cm3である。さらに、n-型層120は、後述するように、繰り返し領域40からなるp型カラムとで交互に繰り返されたn型カラム125を形成する。
p型ベース領域14は、セル領域RCにおいて、n-型層120の表層部にSiCで形成されている。また、p型ベース領域14のp型不純物濃度は、例えば、2.0×1017/cm3である。さらに、p型ベース領域14の厚さは、例えば、300nmである。なお、p型不純物は、例えば、アルミニウムやボロン等である。
n+型ソース領域16は、p型ベース領域14の表層部に形成されている。また、n+型ソース領域16のn型不純物濃度は、n+型基板10のn型不純物濃度よりも高くなっており、例えば、2.5×1018~1.0×1019/cm3である。また、n+型ソース領域16の厚さは、例えば、500nmである。
p型コンタクト領域18は、p型ベース領域14の表層部に形成されている。また、p型コンタクト領域18は、2つのn+型ソース領域16にて挟まれている。さらに、p型コンタクト領域18のp型不純物濃度は、p型ベース領域14のp型不純物濃度よりも高くなっている。
ゲートトレンチ22は、一方向、例えば、図1の紙面上下方向を長手方向として延びている。また、ゲートトレンチ22は、p型ベース領域14およびn+型ソース領域16を貫通しており、n-型層120に達している。さらに、ゲートトレンチ22の幅は、例えば、800nmである。また、ゲートトレンチ22の深さは、1000nmである。さらに、ゲートトレンチ22の側面は、p型ベース領域14およびn+型ソース領域16に接している。このゲートトレンチ22の側面と接しているp型ベース領域14の部分が、MOSFETの作動時におけるn+型ソース領域16とn-型層120との間を繋ぐチャネル領域になっている。
ゲート絶縁膜24は、電気絶縁性を有する。また、ゲート絶縁膜24は、チャネル領域を含むゲートトレンチ22の内壁面に形成されている。さらに、ゲート絶縁膜24は、例えば、ゲートトレンチ22の内壁面が熱酸化される、または、CVD法が用いられることで形成されている。また、ゲート絶縁膜24の厚さは、例えば、100nmである。
ゲート電極26は、一方向に間隔を空けて複数配置されている。また、ゲート電極26は、ゲート絶縁膜24の表面に、ドープドPoly-Siにて形成されている。これにより、一方向を長手方向としたトレンチゲート構造が形成されている。
層間絶縁膜30は、電気絶縁性を有する。また、層間絶縁膜30は、n-型層120の一部、n+型ソース領域16の一部およびゲート絶縁膜24の表面上に形成されている。
ソース電極32は、第1電極に対応しており、複数の金属、例えば、Ni/Al等の金属で形成されている。また、ソース電極32は、層間絶縁膜30に形成されたコンタクトホールを通じて、n+型ソース領域16およびp型コンタクト領域18と電気的に接続されている。さらに、ソース電極32のうちn+型ソース領域16と接触する部分は、n型SiCとオーミック接触可能な金属で形成されている。また、ソース電極32のうちp型コンタクト領域18と接触する部分は、p型SiCとオーミック接触可能な金属で形成されている。
ドレイン電極34は、第2電極に対応しており、セル領域RCおよび外周領域RGにおいて、n+型基板10の裏面側に形成されている。
p型ガードリング36は、外周領域RGにおいて、n+型基板10の表層部に形成されている。また、p型ガードリング36の上面レイアウトは、四隅が丸められた四角形状になっている。さらに、セル領域RCを中心とした放射方向に沿うn+型基板10の厚さ方向におけるp型ガードリング36の断面は、四角形状になっている。また、p型ガードリング36のp型不純物濃度は、例えば、p型ベース領域14のp型不純物濃度と同じであって、2.0×1017/cm3である。さらに、p型ガードリング36の厚さは、例えば、800nmである。
繰り返し領域40は、ここでは、ゲート電極26の配列方向においてn-型層120からなるn型カラム125とで交互に繰り返されたスーパージャンクション構造を形成するp型カラムとなっている。具体的には、繰り返し領域40は、n+型基板10の厚さ方向においてゲートトレンチ22よりもn+型基板10の裏面側に形成されており、ゲート電極26の配列方向に間隔を空けて複数配置されている。また、繰り返し領域40は、セル領域RCにおいて、n-型層120内にSiCで形成されている。さらに、n+型基板10の厚さ方向におけるゲートトレンチ22の底部から繰り返し領域40の上部までの距離は、例えば、0.2~3.0μmである。また、繰り返し領域40のp型不純物濃度は、例えば、2.0×1016~5.0×1017/cm3である。さらに、図2とは別断面において、繰り返し領域40は、図示しない連結層を介して、ソース電極32と接続されている。これにより、繰り返し領域40からなるp型カラムと、n-型層120からなるn型カラム125とが交互に繰り返されたスーパージャンクション構造が形成されている。
ここで、ゲート電極26の配列方向におけるゲート電極26の中心を通るとともにn+型基板10の厚さ方向に延びる中心線をセル中心線Ocとする。また、ゲート電極26の配列方向において、隣り合うセル中心線Oc同士の間の距離をセルピッチPcとする。さらに、ゲート電極26の配列方向における繰り返し領域40の中心を通るとともにn+型基板10の厚さ方向に延びる中心線を繰り返し中心線Orとする。また、ゲート電極26の配列方向において、隣り合う繰り返し中心線Or同士の間の距離を繰り返しピッチPrとする。さらに、繰り返し領域40の幅を領域幅Wrとする。また、繰り返し領域40の厚みを領域厚みTrとする。さらに、2以上の自然数をiとする。また、iとは異なる2以上の自然数をjとする。なお、ゲート電極26の配列方向は、図2において紙面左右方向の長さである。また、領域幅Wrは、繰り返し領域40の配列方向の長さであって、図2において紙面左右方向の長さである。さらに、領域厚みTrは、n+型基板10の厚さ方向における繰り返し領域40の長さであって、図2において紙面上下方向の長さである。
そして、セルピッチPcは、例えば、1.0~2.0μmである。また、繰り返しピッチPrは、例えば、1.2~3.0μmである。さらに、セルピッチPcは、繰り返しピッチPrと異なっている。したがって、Pc≠Prの関係が成立している。また、領域幅Wrは、繰り返しピッチPrの半分程度となっている。さらに、領域厚みTrは、領域幅Wrよりも大きくなっており、例えば、領域幅Wrの1.5倍以上となっている。また、i×Pc=j×Prの関係が成立している。このため、セル中心線Ocは、i×Pc=j×Prの値の間隔で繰り返し中心線Orと一致している、さらに、i×Pc=j×Prの値は、3μm以上であることが好ましい。
以上のように、第1実施形態の半導体装置1は、構成されている。次に、半導体装置1の製造方法について説明する。
エピタキシャル成長等によって、n+型基板10の表面上にn-型層120の下層部が形成される。次に、p型不純物のイオン注入によって、n-型層120の下層部の表層部に、繰り返し領域40が形成される。これにより、繰り返し領域40からなるp型カラムと、n-型層120からなるn型カラム125とが交互に繰り返されたスーパージャンクション構造が形成される。
そして、エピタキシャル成長等によって、n-型層120の下層部および繰り返し領域40の表面上に、n-型層120の上層部が形成される。また、p型不純物のイオン注入によって、n-型層120の上層部の表層部に、p型ベース領域14が形成される。さらに、n型不純物のイオン注入によってn+型ソース領域16が形成された後、p型不純物のイオン注入によりp型コンタクト領域18が形成される。また、p型不純物のイオン注入によって、n-型層120の上層部の表層部に、p型ガードリング36が形成される。なお、本実施形態では、n-型層120の下層部のn型不純物濃度は、n-型層120の上層部のn型不純物濃度と同じであるところ、n-型層120の上層部のn型不純物濃度と異なっていてもよい。
さらに、マスクを用いたRIE、すなわち、Reactive Ion Etching等の異方性エッチングによって、ゲートトレンチ22が形成される。また、熱酸化またはCVD法等によってゲート絶縁膜24が形成され、ゲート絶縁膜24によりゲートトレンチ22の内壁面およびn+型ソース領域16が覆われる。そして、CVD法等によってp型不純物もしくはn型不純物がドープされたPoly-Siが形成される。その後、これがエッチバックされ、少なくともゲートトレンチ22内のPoly-Siを残すことで、繰り返しピッチPrとは異なるセルピッチPcのゲート電極26が形成される。さらに、CVD法等によって層間絶縁膜30が形成されて、ゲート絶縁膜24およびゲート電極26が層間絶縁膜30に覆われる。また、層間絶縁膜30の表面上に図示しないマスクが形成された後、マスクのうち各ゲート電極26の間に位置する部分、すなわち、p型コンタクト領域18と対応する部分およびその近傍を開口させる。その後、マスクを用いて層間絶縁膜30がパターニングされることによって、n+型ソース領域16およびp型コンタクト領域18を露出させるコンタクトホールが形成される。そして、電極材料がパターニングされることによって、ソース電極32が形成される。最後に、n+型基板10の裏面側にドレイン電極34を形成する等の工程が行われる。
以上のように、半導体装置1は、製造される。このように製造された半導体装置1では、MOSFETがオンされるとき、ゲート電極26への印加電圧が制御される。このとき、ゲートトレンチ22の側面に位置するp型ベース領域14の表面部にチャネル領域が形成される。これにより、n+型ソース領域16、チャネル領域、n-型層120とn型カラム125とを含むドリフト層12およびn+型基板10を介して、ソース電極32およびドレイン電極34の間に電流が流れる。
ここで、半導体装置1がオフされたときの等電位線は、セル領域RCから外周領域RGに向かって延びるとともに、外周領域RGにおいては、n+型基板10の裏面側から表面側に延びる。そして、外周領域RGにおいて、等電位線がp型ガードリング36によってセル領域RCから外周領域RGに向かって徐々に終端させられるようになる。これにより、半導体装置1の耐圧が向上する。
また、MOSFETがオフされたとき、繰り返し領域40からなるp型カラムとn-型層120からなるn型カラム125とが交互に繰り返されたスーパージャンクション構造によって、繰り返し領域40の周辺に空乏層が形成される。このため、半導体装置1の耐圧が向上する。なお、ここでは、空乏層が形成される繰り返し領域40の周辺とは、ゲートトレンチ22の底部および繰り返し領域40の間、繰り返し領域40同士の間、繰り返し領域40およびn+型基板10の間である。
そして、半導体装置1では、半導体装置1間におけるオン抵抗のバラつきが低減する。以下、このバラつき低減について説明する。
ここで、このバラつき低減を説明するため、比較例として、特許文献1、国際公開2017-212773号公報および特表2020-502792号公報に記載されるような比較用半導体装置900について説明する。
比較用半導体装置900は、図3に示すように、比較用n+型基板910、比較用n-型層912、比較用p型ベース領域914、比較用n+型ソース領域916および比較用p型コンタクト領域918を備えている。また、比較用半導体装置900は、比較用ゲートトレンチ922、比較用ゲート絶縁膜924、比較用ゲート電極926、比較用層間絶縁膜930、比較用ソース電極932、比較用ドレイン電極934および比較用p型カラム領域940を備えている。なお、比較用n+型基板910は、n+型基板10に対応する。比較用n-型層912は、n-型層120に対応する。比較用p型ベース領域914は、p型ベース領域14に対応する。比較用n+型ソース領域916は、n+型ソース領域16に対応する。比較用p型コンタクト領域918は、p型コンタクト領域18に対応する。比較用ゲートトレンチ922は、ゲートトレンチ22に対応する。比較用ゲート絶縁膜924は、ゲート絶縁膜24に対応する。比較用ゲート電極926は、ゲート電極26に対応する。比較用層間絶縁膜930は、層間絶縁膜30に対応する。比較用ソース電極932は、ソース電極32に対応する。比較用ドレイン電極934は、ドレイン電極34に対応する。比較用p型カラム領域940は、繰り返し領域40に対応する。したがって、これらの比較用半導体装置900の構成要素についての詳細な説明は、省略する。
さらに、ここで、比較用ゲート電極926の配列方向における比較用ゲート電極926の中心を通るとともに比較用n+型基板910の厚さ方向に延びる中心線を比較用セル中心線Oc_refとする。また、比較用ゲート電極926の配列方向において、隣り合う比較用セル中心線Oc_ref同士の間の距離を比較用セルピッチPc_refとする。また、比較用ゲート電極926の配列方向における比較用p型カラム領域940の中心を通るとともに比較用n+型基板910の厚さ方向に延びる中心線を比較用カラム中心線Or_refとする。さらに、比較用ゲート電極926の配列方向において、隣り合う比較用カラム中心線Or_ref同士の間の距離を比較用カラムピッチPr_refとする。なお、比較用ゲート電極926の配列方向の長さは、図3において紙面左右方向の長さである。
そして、比較用半導体装置900では、比較用セルピッチPc_refは、比較用カラムピッチPr_refと同じになっている。したがって、Pc_ref=Pr_refの関係が成立している。また、比較用セルピッチPc_refは、セルピッチPcと同じになっている。よって、比較用半導体装置900では、Pc_ref=Pr_ref=Pcの関係が成立している。さらに、比較用カラム中心線Or_refは、隣り合う比較用セル中心線Oc_ref同士の間の中心を通る。
また、ここで、比較用半導体装置900を製造したときに、図4に示すように、比較用ゲート電極926に対する比較用p型カラム領域940の相対位置が、比較用セルピッチPc_refおよび比較用カラムピッチPr_refの2分の1ズレたとする。このとき、比較用カラム中心線Or_refは、比較用セル中心線Oc_refと一致する。また、比較用セルピッチPc_refが比較用カラムピッチPr_refと同じであることから、比較用ゲート電極926と比較用p型カラム領域940との間隔が変化する。これにより、それぞれの比較用p型カラム領域940が比較用ゲート電極926と比較用n+型基板910の厚み方向に真向いになる。このため、比較用半導体装置900がオンされる際に比較用p型ベース領域914にチャネル領域が形成されると、比較用n-型層912を介して流れる電子の移動がそれぞれの比較用p型カラム領域940によって妨げられる。このことから、このとき、図5に示すように、比較用カラム中心線Or_refが隣り合う比較用セル中心線Oc_ref同士の間の中心を通る場合と比較して、オン抵抗が増加する。したがって、比較用半導体装置900間では、製造による比較用ゲート電極926に対する比較用p型カラム領域940の相対位置のバラつきによって、比較用半導体装置900間におけるオン抵抗のバラつきが大きくなる。なお、図5において、ズレ量は、比較用ゲート電極926の配列方向における比較用ゲート電極926に対する比較用p型カラム領域940の相対位置のズレ量である。比較用カラム中心線Or_refが隣り合う比較用セル中心線Oc_ref同士の間の中心を通るときのズレ量が0と示されている。また、比較用カラム中心線Or_refは、比較用セル中心線Oc_refと一致するときのズレ量がPc_ref/2で示されている。さらに、比較用半導体装置900におけるズレ量およびオン抵抗の関係が一点鎖線で示されている。また、図3および図4における紙面右方向がズレ量の正方向とされている。さらに、図3および図4における紙面左方向がズレ量の負方向とされている。
これに対して、本実施形態の半導体装置1では、セルピッチPcは、繰り返しピッチPrと異なっている。このセルピッチPcが繰り返しピッチPrと異なっている構成の意味について説明する。
ここで、例えば、図6に示すように、図2に示す配置から、ゲート電極26の配列方向におけるゲート電極26に対する繰り返し領域40の相対位置がセルピッチPcの4分の1ズレたとする。図2に示す配置では、繰り返し領域40の一部がn+型基板10の厚み方向においてゲート電極26と真向いとなっているところ、図6に示す配置では、それぞれの繰り返し領域40が、n+型基板10の厚み方向においてゲート電極26と真向いにならなくなる。このため、半導体装置1のMOSFETがオンされてp型ベース領域14にチャネル領域が形成されると、n-型層120を介して流れる電子の移動が、図2に示す配置と比較して、繰り返し領域40に妨げられにくくなるため、流れやすくなる。このことから、このとき、図5に示すように、図2に示す配置と比較して、オン抵抗が減少する。なお、図5では、図2に示す配置のときにズレ量が0として示されている。また、比較用セルピッチPc_refがセルピッチPcと同じになっていることから、セルピッチPcの4分の1であるときのズレ量がPc_ref/4=Pc/4と示されている。さらに、図2における紙面右方向がズレ量の正方向とされている。また、図2における紙面左方向がズレ量の負方向とされている。
また、図7に示すように、図2に示す配置から、ゲート電極26の配列方向におけるゲート電極26に対する繰り返し領域40の相対位置がセルピッチPcの2分の1ズレたとする。このとき、繰り返し領域40の一部は、ゲート電極26とn+型基板10の厚み方向に真向いになる。このため、半導体装置1のMOSFETがオンされてp型ベース領域14にチャネル領域が形成されると、n-型層120を介して流れる電子の移動が、繰り返し領域40に妨げられることにより、図6に示す配置と比較して流れにくくなる。このことから、このとき、図5に示すように、図6に示す配置と比較して、オン抵抗が増加する。また、このとき、ゲート電極26およびそのゲート電極26に対応する繰り返し領域40の距離関係が、図7に示す配置と図2に示す配置とで同じになる。これにより、図7に示す配置におけるオン抵抗は、図2に示す配置におけるオン抵抗と同じになる。なお、図5において、セルピッチPcの2分の1であるときのズレ量がPc_ref/2=Pc/2と示されている。
したがって、本実施形態の半導体装置1では、ズレ量がセルピッチPcの2分の1の範囲内であるとき、ズレ量の増加に伴い、オン抵抗が減少および増加する。これに対して、比較用半導体装置900では、ズレ量が、セルピッチPcの2分の1、すなわち、比較用セルピッチPc_refの2分の1の範囲内であるとき、ズレ量の増加に伴い、オン抵抗が増加するのみである。よって、図5に示すように、ゲート電極26の配列方向におけるゲート電極26に対する繰り返し領域40の相対位置のズレによるオン抵抗の変化の範囲は、比較用半導体装置900と比較して、小さい。これにより、本実施形態の半導体装置1間におけるオン抵抗のバラつきは、比較用半導体装置900間におけるオン抵抗のバラつきと比較して、小さくなる。このため、本実施形態の半導体装置1では、セルピッチPcが繰り返しピッチPrと異なっていることにより、半導体装置1間におけるオン抵抗のバラつきが低減する。
また、第1実施形態の半導体装置1では、以下に記載する効果も奏する。
[1-1]繰り返し領域40は、ゲート電極26の配列方向においてn-型層120からなるn型カラム125とで交互に繰り返されたスーパージャンクション構造を形成するp型カラムである。これにより、MOSFETがオフされたとき、繰り返し領域40の周辺に空乏層が形成される。このため、半導体装置1の耐圧が向上する。
[1-2]図2に示すように、領域厚みTrは、領域幅Wrよりも大きくなっている。これにより、領域厚みTrが領域幅Wr以下である場合と比較して、n+型基板10の厚み方向において空乏層が広がる範囲が大きくなるため、半導体装置1の耐圧が向上するととともに、オン抵抗が小さくなる。
[1-3]ゲート電極26および繰り返し領域40は、i×Pc=j×Prが成立するように形成されている。これにより、ゲート電極26および繰り返し領域40の一部において、セル中心線Ocと繰り返し中心線Orとが一致する。このため、その一致するゲート電極26および繰り返し領域40の位置は、セル中心線Ocと繰り返し中心線Orとが一致しない場合と比較して、基準となりやすい。このことから、ゲート電極26および繰り返し領域40の位置関係が決まりやすくなるため、ゲート電極26および繰り返し領域40の製造がしやすくなる。したがって、半導体装置1の製造がしやすくなる。
(第2実施形態)
第2実施形態では、繰り返し領域40の形態が第1実施形態と異なる。これ以外は、第1実施形態と同様である。
第2実施形態では、繰り返し領域40の形態が第1実施形態と異なる。これ以外は、第1実施形態と同様である。
具体的には、第2実施形態の半導体装置1では、繰り返し領域40は、p型カラムに代えて、ゲート電極26の配列方向にn-型層120を挟むディープ層とされている。繰り返し領域40のp型不純物濃度は、例えば、p型ベース領域14のp型不純物濃度と同じであって、2.0×1017/cm3である。さらに、領域幅Wrは、図8に示すように、領域厚みTrよりも大きくなっており、例えば、領域厚みTrの1.5倍以上となっている。なお、ディープ層は、電界緩和層と呼ばれることもある。
以上のように、第2実施形態の半導体装置1は、構成されている。第2実施形態においても、第1実施形態と同様の効果を奏する。また、第2実施形態では、以下に記載する効果も奏する。
[2-1]繰り返し領域40は、ディープ層である。これにより、高電圧が印加されたとしても、ゲートトレンチ22の底部への電界の入り込みが抑制される。このため、ゲートトレンチ22の底部における電界集中が緩和される。したがって、ゲート絶縁膜24の破壊が抑制される。
[2-2]領域幅Wrは、領域厚みTrよりも大きくなっている。これにより、領域幅Wrが領域厚みTr以下である場合と比較して、n-型層120を介して流れる電子の移動が、繰り返し領域40に妨げられにくくなるため、オン抵抗が小さくなる。
(第3実施形態)
第3実施形態では、ドリフト層12は、図9および図10に示すように、n-型層120に代えて、第1のn型層121、第2のn型層122、第3のn型層123およびn型電流拡散層124を有する。また、半導体装置1は、繰り返し領域40に代えて、第1繰り返し領域41、第2繰り返し領域42を備える。これら以外は、第1実施形態と同様である。
第3実施形態では、ドリフト層12は、図9および図10に示すように、n-型層120に代えて、第1のn型層121、第2のn型層122、第3のn型層123およびn型電流拡散層124を有する。また、半導体装置1は、繰り返し領域40に代えて、第1繰り返し領域41、第2繰り返し領域42を備える。これら以外は、第1実施形態と同様である。
第1のn型層121は、セル領域RCおよび外周領域RGにおいて、n+型基板10の表面上にSiCで形成されている。また、第1のn型層121のn型不純物濃度は、n+型基板10のn型不純物濃度よりも低くなっており、例えば、5.0×1015~2.0×1016/cm3である。
第2のn型層122は、第1のn型層121の表面上にSiCで形成されている。また、第2のn型層122のn型不純物濃度は、第1のn型層121のn型不純物濃度よりも高く、n+型基板10のn型不純物濃度よりも低くなっている。
第3のn型層123は、第2のn型層122および後述の第1繰り返し領域41の表面上にSiCで形成されている。また、第3のn型層123のn型不純物濃度は、第2のn型層122のn型不純物濃度と同じである。このため、第3のn型層123のn型不純物濃度は、第1のn型層121のn型不純物濃度よりも高く、n+型基板10のn型不純物濃度よりも低くなっている。
n型電流拡散層124は、MOSFETがオンされたときにおける電流の流れる範囲を広げる。具体的には、n型電流拡散層124は、第3のn型層123および後述の第2繰り返し領域42の表面上にSiCで形成されている。また、n型電流拡散層124は、n+型基板10の厚み方向において、第3のn型層123および後述の第2繰り返し領域42と、p型ベース領域14との間に配置されている。さらに、n型電流拡散層124のn型不純物濃度は、第2のn型層122および第3のn型層123のn型不純物濃度よりも高く、n+型基板10のn型不純物濃度よりも低くなっており、例えば、5.0×1016~1.5×1017/cm3である。また、n型電流拡散層124の厚みは、例えば、300nm~700nmである。さらに、ゲートトレンチ22が、p型ベース領域14およびn+型ソース領域16を貫通しており、n-型層120に達していることに代えてn型電流拡散層124に達している。
第1繰り返し領域41は、セル領域RCにおいて、SiCで形成されている。また、第1繰り返し領域41は、p型不純物のイオン注入によって、第2のn型層122内に形成されている。さらに、第1繰り返し領域41のp型不純物濃度は、例えば、繰り返し領域40のp型不純物濃度と同じであって、2.0×1015~5.0×1015/cm3である。また、第1繰り返し領域41は、図示しない連結層および後述の第2繰り返し領域42を介して、ソース電極32と接続されている。これにより、第1繰り返し領域41からなる第1のp型カラムと、第2のn型層122からなる第1のn型カラムとが交互に繰り返された第1のスーパージャンクション構造が形成されている。
第2繰り返し領域42は、セル領域RCにおいて、SiCで形成されている。また、第2繰り返し領域42は、p型不純物のイオン注入によって、第3のn型層123内に形成されている。さらに、第2繰り返し領域42は、第1繰り返し領域41の配列方向と直交する方向に配列している。また、第2繰り返し領域42は、第1繰り返し領域41の配列方向に延びている。さらに、第2繰り返し領域42のp型不純物濃度は、例えば、第1繰り返し領域41のp型不純物濃度と同じである。また、第2繰り返し領域42は、図示しない連結層を介して、ソース電極32と接続されている。これにより、第2繰り返し領域42からなる第2のp型カラムと、第3のn型層123からなる第2のn型カラムとが交互に繰り返された第2のスーパージャンクション構造が形成されている。なお、第2繰り返し領域42のp型不純物濃度は、第1繰り返し領域41のp型不純物濃度と異なっていてもよい。
ここで、ゲート電極26の配列方向における第1繰り返し領域41の中心を通るとともにn+型基板10の厚さ方向に延びる中心線を第1繰り返し中心線Or1とする。また、ゲート電極26の配列方向において、隣り合う第1繰り返し中心線Or1同士の間の距離を第1繰り返しピッチPr1とする。さらに、ゲート電極26の配列方向における第2繰り返し領域42の中心を通るとともにn+型基板10の厚さ方向に延びる中心線を第2繰り返し中心線Or2とする。また、ゲート電極26の配列方向において、隣り合う第2繰り返し中心線Or2同士の間の距離を第2繰り返しピッチPr2とする。さらに、第1繰り返し領域41の幅を第1領域幅Wr1とする。また、第1繰り返し領域41の厚みを第1領域厚みTr1とする。さらに、第2繰り返し領域42の幅を第2領域幅Wr2とする。また、第2繰り返し領域42の厚みを第2領域厚みTr2とする。なお、第1領域幅Wr1は、第1繰り返し領域41の配列方向の長さであって、図9において紙面左右方向の長さである。さらに、第1領域厚みTr1は、n+型基板10の厚さ方向における第1繰り返し領域41の長さであって、図9において紙面上下方向の長さである。また、第2領域幅Wr2は、第2繰り返し領域42の配列方向、すなわち、第1繰り返し領域41の配列方向と直交する方向の長さであって、図10において紙面左右方向の長さである。さらに、第2領域厚みTr2は、n+型基板10の厚さ方向における第2繰り返し領域42の長さであって、図10において紙面上下方向の長さである。
そして、第1繰り返しピッチPr1および第2繰り返しピッチPr2は、繰り返しピッチPrと同様に、例えば、1.2~3.0μmである。また、第1繰り返しピッチPr1は、例えば、第2繰り返しピッチPr2と同じである。なお、第1繰り返しピッチPr1は、第2繰り返しピッチPr2と異なっていてもよい。
さらに、セルピッチPcは、第1繰り返しピッチPr1および第2繰り返しピッチPr2と異なっている。したがって、Pc≠Pr1、Pc≠Pr2の関係が成立している。また、第1領域幅Wr1は、第1繰り返しピッチPr1の半分程度となっている。さらに、第1領域厚みTr1は、第1領域幅Wr1よりも大きくなっており、例えば、第1領域幅Wr1の1.5倍以上となっている。また、i×Pc=j×Pr1の関係が成立している。このため、セル中心線Ocは、i×Pc=j×Pr1の値の間隔で第1繰り返し中心線Or1と一致している。さらに、i×Pc=j×Pr1の値は、3μm以上であることが好ましい。また、第2領域幅Wr2は、第2繰り返しピッチPr2の半分程度となっている。さらに、第2領域厚みTr2は、第2領域幅Wr2よりも大きくなっており、例えば、第2領域幅Wr2の1.5倍以上となっている。
以上のように、第3実施形態の半導体装置1は、構成されている。第3実施形態においても、第1実施形態と同様の効果を奏する。また、第3実施形態では、以下に記載する効果も奏する。
[3-1]第1のスーパージャンクション構造が形成されていることに加えて、第2繰り返し領域42からなる第2のp型カラムと、第3のn型層123からなる第2のn型カラムとが交互に繰り返された第2のスーパージャンクション構造が形成されている。これにより、MOSFETがオフされたとき、第1繰り返し領域41の周辺に加えて、第2繰り返し領域42の周辺に空乏層が形成される。このため、第2繰り返し領域42が形成されていない場合と比較して、半導体装置1の耐圧が向上する。
[3-2]ドリフト層12は、n+型基板10の厚み方向において、第3のn型層123およびp型ベース領域14の間に配置されたn型電流拡散層124を有する。これにより、半導体装置1のMOSFETがオンされてp型ベース領域14にチャネル領域が形成されると、ソース電極32から注入された電子がそのチャネル領域を通過した後、n型電流拡散層124に到達する。このため、n型電流拡散層124において電流の流れる範囲が広がることから、トレンチゲート構造から離れた位置まで電流が流れるようになり、半導体装置1のオン抵抗が低減する。
(第4実施形態)
第4実施形態では、第2繰り返し領域42の形態が第3実施形態と異なる。これ以外は、第3実施形態と同様である。
第4実施形態では、第2繰り返し領域42の形態が第3実施形態と異なる。これ以外は、第3実施形態と同様である。
具体的には、第2繰り返し領域42は、第2のp型カラムに代えて、ディープ層である。このため、第2繰り返し領域42と交互に配置される第3のn型層123は、JFET部として機能する。なお、JFETは、Junction Field Effect Transistorの略である。
また、第2繰り返し領域42のp型不純物濃度は、例えば、p型ベース領域14のp型不純物濃度と同じであって、2.0×1017/cm3である。さらに、第2領域幅Wr2は、図11に示すように、第2領域厚みTr2よりも大きくなっており、第2領域厚みTr2の1.5倍以上となっている。
以上のように、第4実施形態の半導体装置1は、構成されている。第4実施形態においても、第3実施形態と同様の効果を奏する。また、第4実施形態では、以下に記載する効果も奏する。
[4]n+型基板10の厚み方向においてゲートトレンチ22および第1繰り返し領域41の間に配置された第2繰り返し領域42は、ディープ層である。これにより、高電圧が印加されたとしても、第1繰り返し領域41同士の間の第2のn型層122からゲートトレンチ22の底部への電界の入り込みが抑制される。このため、ゲートトレンチ22の底部における電界集中が緩和される。したがって、ゲート絶縁膜24の破壊が抑制される。
(第5実施形態)
第5実施形態では、繰り返し領域40の形態が第1実施形態と異なる。これ以外は、第1実施形態と同様である。
第5実施形態では、繰り返し領域40の形態が第1実施形態と異なる。これ以外は、第1実施形態と同様である。
具体的には、繰り返し領域40は、図12~図14に示すように、複数の波状部400を有する。波状部400は、ゲート電極26の配列方向と直交する方向に互いに接続されて並んでいる。なお、ゲート電極26の配列方向と直交する方向は、ゲート電極26の配列方向と交差する方向に対応する。
また、波状部400は、直線部410、第1傾斜部421、中間部430および第2傾斜部422を含む。直線部410は、ゲート電極26の配列方向と直交する方向に延びている。第1傾斜部421は、直線部410と接続されている。さらに、第1傾斜部421は、直線部410との境界部からゲート電極26の配列方向と直交する方向に対して傾斜して延びている。中間部430は、第1傾斜部421と接続されている。また、中間部430は、第1傾斜部421との境界部から直線部410が延びている方向、ここでは、ゲート電極26の配列方向と直交する方向に延びている。第2傾斜部422は、中間部430と接続されている。さらに、第2傾斜部422は、中間部430との境界部からゲート電極26の配列方向と直交する方向に対して傾斜して延びている。また、ここでは、第2傾斜部422は、中間部430を中心として、ゲート電極26の配列方向と直交する方向に、第1傾斜部421と対称な形状となっている。このため、第2傾斜部422の傾斜角度は、第1傾斜部421の傾斜角度と同じになっている。さらに、第2傾斜部422の中間部430とは反対側の端4220が、隣りの波状部400における直線部410の第1傾斜部421とは反対側の端4100と接続されている。これにより、互いに隣り合う波状部400が接続されてゲート電極26の配列方向と直交する方向に並んでいる。
また、ここで、繰り返し領域40のp型不純物濃度をNrとする。n-型層120およびn型カラム125のn型不純物濃度をNdとする。ゲート電極26の配列方向に互いに隣り合う繰り返し領域40の間の中心を通るとともに波状部400に沿う方向に延びる中心線を第1中心線O1とする。第1中心線O1とゲート電極26の配列方向に隣り合う中心線を第2中心線O2とする。ゲート電極26の配列方向における、第1中心線O1から、その第1中心線O1および第2中心線O2の間に位置する繰り返し領域40までの距離を第1距離Wd1とする。ゲート電極26の配列方向における、第2中心線O2から、その第1中心線O1および第2中心線O2の間に位置する繰り返し領域40までの距離を第2距離Wd2とする。第1距離Wd1および第2距離Wd2の和、すなわち、Wd1+Wd2をWdとする。
そして、n-型層120、n型カラム125および繰り返し領域40は、a×Nr×Wr=Nd×Wdが成立するように形成されている。なお、aは、係数であって、0.5~1.5である。また、Wrは、上記したように、領域幅Wrであって、ゲート電極26の配列方向における繰り返し領域40の長さに相当する。
以上のように、第5実施形態の半導体装置1は、構成されている。第5実施形態においても、第1実施形態と同様の効果を奏する。また、第5実施形態では、以下に記載する効果も奏する。
[5-1]ここで、ゲート電極26および繰り返し領域40の間の領域の大きさが互いに隣り合う繰り返し領域40同士の間の大きさよりも小さいと、ゲート電極26および繰り返し領域40の間の領域にて、電流経路の増加および狭窄が生じやすい。これにより、ゲート電極26および繰り返し領域40の間の領域にて抵抗が増加することから、ソース電極32およびドレイン電極34の間にて流れる電流が不均一となりやすい。このため、半導体装置1のオン抵抗が増加する。
これに対して、第5実施形態の半導体装置1では、繰り返し領域40が、波状部400を有し、波状部400は、直線部410と、第1傾斜部421と、中間部430と、第2傾斜部422と、を含む。
これにより、ゲート電極26の配列方向と直交する方向の位置によって、ゲート電極26に対する繰り返し領域40の相対位置が変わる。このため、ゲート電極26および繰り返し領域40の間の領域にて抵抗が増加する箇所は、繰り返し領域40がゲート電極26の配列方向と直交する方向に延びる一直線状に形成されている場合と比較して分散されやすい。したがって、図15および図16に示すように、ソース電極32およびドレイン電極34の間にて流れる電子および電流が全体として均一となりやすくなる。よって、半導体装置1のオン抵抗の増加が抑制される。なお、図15および図16において、電子の流れがe-および矢印により模式的に示されている。また、電流の流れがIeおよび矢印により模式的に示されている。
[5-2]波状部400は、中間部430を含む。中間部430は、第1傾斜部421および第2傾斜部422と接続されているとともに、直線部410が延びている方向、ここでは、ゲート電極26の配列方向と直交する方向に延びている。
これにより、第1傾斜部421と第2傾斜部422とが互いに接続されている場合と比較して、第1傾斜部421および第2傾斜部422の角部が緩やかになる。このため、第1傾斜部421および第2傾斜部422の角部における電界集中が緩和される。
[5-3]n型カラム125および繰り返し領域40は、a×Nr×Wr=Nd×Wdが成立するように形成されている。
これにより、n型カラム125および繰り返し領域40の電荷量のバランスが確保されやすくなる。このため、半導体装置1の耐圧低下が抑制される。
(第5実施形態の変形例)
第5実施形態において、波状部400は、直線部410、第1傾斜部421、中間部430、第2傾斜部422に代えて、図17に示すように、第1曲線部441および第2曲線部442を含んでもよい。
第5実施形態において、波状部400は、直線部410、第1傾斜部421、中間部430、第2傾斜部422に代えて、図17に示すように、第1曲線部441および第2曲線部442を含んでもよい。
第1曲線部441は、第1曲線部441の接線がゲート電極26の配列方向と直交する方向に対して傾斜するように曲がって延びている。第2曲線部442は、第1曲線部441と接続されている。さらに、第2曲線部442は、第2曲線部442の接線がゲート電極26の配列方向と直交する方向に対して傾斜するように、第1曲線部441との境界部から曲がって延びている。また、ここでは、第2曲線部442は、第1曲線部441との境界部を中心としてゲート電極26の配列方向と直交する方向に、第1曲線部441と対称な形状となっている。さらに、第2曲線部442の第1曲線部441とは反対側の端4420が、隣りの波状部400における第1曲線部441の第2曲線部442とは反対側の端4410と接続されている。これにより、互いに隣り合う波状部400が接続されてゲート電極26の配列方向と直交する方向に並んでいる。このような形態であっても、第5実施形態と同様の効果を奏する。なお、ここでは、対称とは、製造誤差範囲を含む。
また、第5実施形態において、波状部400は、直線部410および中間部430を含まないで、図18に示すように、第1傾斜部421および第2傾斜部422のみを含んでもよい。この場合、第1傾斜部421は、ゲート電極26の配列方向と直交する方向に対して傾斜して延びている。第2傾斜部422は、第1傾斜部421と接続されている。さらに、第2傾斜部422は、第1傾斜部421との境界部からゲート電極26の配列方向と直交する方向に対して傾斜して延びている。また、ここでは、第2傾斜部422は、第1傾斜部421との境界部を中心としてゲート電極26の配列方向と直交する方向に、第1傾斜部421と対称な形状となっている。さらに、第2傾斜部422の第1傾斜部421とは反対側の端4220が、隣りの波状部400における第1傾斜部421の第2傾斜部422とは反対側の端4210と接続されている。これにより、互いに隣り合う波状部400が接続されてゲート電極26の配列方向と直交する方向に並んでいる。このような形態であっても、第5実施形態と同様の効果を奏する。
(第6実施形態)
第6実施形態では、繰り返し領域40の形態が第5実施形態と異なる。これ以外は、第5実施形態と同様である。
第6実施形態では、繰り返し領域40の形態が第5実施形態と異なる。これ以外は、第5実施形態と同様である。
具体的には、繰り返し領域40は、図19および図20に示すように、複数の第1波状部401および複数の第2波状部402を有する。第1波状部401は、上記した波状部400に対応しており、ゲート電極26の配列方向と直交する方向に互いに接続されて並んでいる。第2波状部402は、ゲート電極26の配列方向と直交する方向に互いに接続されて並んでいる。さらに、第2波状部402は、ゲート電極26の配列方向に間隔を空けて第1波状部401と交互に並んでいる。なお、ここでは、ゲート電極26の配列方向において、隣り合う第1波状部401同士の間の距離が繰り返しピッチPrに対応する。また、ゲート電極26の配列方向において、隣り合う第2波状部402同士の間の距離が繰り返しピッチPrに対応する。
ここで、互いに隣り合う第1波状部401および第2波状部402の間の中心を通るとともにゲート電極26の配列方向と直交する方向に延びる中心線を波状部間中心線Owとする。
そして、第2波状部402は、波状部間中心線Owを中心として第1波状部401と対称となるように形成されている。また、第2波状部402は、互いに隣り合う波状部間中心線Ow同士の間に位置している。
また、第1波状部401は、第1直線部411、第1傾斜部421、第1中間部431および第2傾斜部422を含む。第1直線部411は、上記した直線部410に対応する。さらに、第1中間部431は、上記した中間部430に対応する。このため、第1直線部411および第1中間部431についての詳細な説明は、省略する。
また、第2波状部402は、第2直線部412、第3傾斜部423、第2中間部432および第4傾斜部424を含む。第2直線部412は、第1直線部411が延びている方向に延びている。第3傾斜部423は、第2直線部412と接続されている。さらに、第3傾斜部423は、第2直線部412との境界部から、波状部間中心線Owを中心として第1傾斜部421と対称となる方向に傾斜して延びている。第2中間部432は、第3傾斜部423と接続されている。また、第2中間部432は、第3傾斜部423との境界部から、波状部間中心線Owを中心として第1中間部431と対称となる方向に延びている。第4傾斜部424は、第2中間部432と接続されている。さらに、第4傾斜部424は、第2中間部432との境界部から、波状部間中心線Owを中心として第2傾斜部422と対称となる方向に延びている。
また、第4傾斜部424の第2中間部432とは反対側の端4240が、隣りの第2波状部402における第2直線部412の第3傾斜部423とは反対側の端4120と接続されている。これにより、互いに隣り合う第2波状部402が接続されてゲート電極26の配列方向と直交する方向に並んでいる。
さらに、第1波状部401および第2波状部402の間には、第1領域R1および第2領域R2が形成されている。ゲート電極26の配列方向における第2領域R2の長さは、ゲート電極26の配列方向における第1領域R1の長さよりも小さくなっている。
具体的には、第1傾斜部421、第1中間部431および第2傾斜部422と、第3傾斜部423、第2中間部432および第4傾斜部424との間の領域が第1領域R1に対応している。また、第1直線部411および第2直線部412の間の領域が第2領域R2に対応している。さらに、ゲート電極26の配列方向における第1直線部411および第2直線部412の間の長さは、ゲート電極26の配列方向における第1傾斜部421および第3傾斜部423の間の長さよりも小さくなっている。また、ゲート電極26の配列方向における第1直線部411および第2直線部412の間の長さは、ゲート電極26の配列方向における第1中間部431および第2中間部432の間の長さよりも小さくなっている。さらに、ゲート電極26の配列方向における第1直線部411および第2直線部412の間の長さは、ゲート電極26の配列方向における第2傾斜部422および第4傾斜部424の間の長さよりも小さくなっている。
以上のように、第6実施形態の半導体装置1は、構成されている。第6実施形態においても、第5実施形態と同様の効果を奏する。また、第6実施形態では、以下に記載する効果も奏する。
[6]繰り返し領域40は、第1波状部401と、第2波状部402と、を有する。第2波状部402は、波状部間中心線Owを中心として第1波状部401と対称となるように形成されているとともに、互いに隣り合う波状部間中心線Ow同士の間に位置している。また、第1波状部401および第2波状部402の間には、第1領域R1と、第2領域R2とが形成されている。さらに、ゲート電極26の配列方向における第2領域R2の長さは、ゲート電極26の配列方向における第1領域R1の長さよりも小さくなっている。
これにより、第2領域R2の大きさが比較的小さいことから、ドレイン電極34への印加電圧が比較的高いとき、図21に示すように、空乏層の進展により、第2領域R2への電子の流れが遮断される。このため、第2領域R2への電流が遮断される。これにより、ソース電極32およびドレイン電極34の間にて流れる飽和電流の増加が抑制される。また、ドレイン電極34への印加電圧が比較的低いとき、図22に示すように、第2領域R2を電子が流れるため、第2領域R2を電流が流れる。このため、半導体装置1のオン抵抗の増加が抑制される。したがって、半導体装置1の短絡耐量が向上しつつ、半導体装置1のオン抵抗の増加が抑制される。なお、図21および図22において、電子の流れがe-および矢印により模式的に示されている。
(第6実施形態の変形例)
第6実施形態において、第1波状部401は、第1直線部411、第1傾斜部421、第1中間部431および第2傾斜部422に代えて、図23に示すように、上記した第1曲線部441および第2曲線部442を含んでもよい。また、第2波状部402は、第2直線部412、第3傾斜部423、第2中間部432および第4傾斜部424に代えて、第3曲線部443および第4曲線部444を含んでもよい。
第6実施形態において、第1波状部401は、第1直線部411、第1傾斜部421、第1中間部431および第2傾斜部422に代えて、図23に示すように、上記した第1曲線部441および第2曲線部442を含んでもよい。また、第2波状部402は、第2直線部412、第3傾斜部423、第2中間部432および第4傾斜部424に代えて、第3曲線部443および第4曲線部444を含んでもよい。
第3曲線部443は、波状部間中心線Owを中心として第1曲線部441と対称となるように曲がって延びている。第4曲線部444は、波状部間中心線Owを中心として第2曲線部442と対称となるように曲がって延びている。また、第4曲線部444の第3曲線部443とは反対側の端4440が、隣りの第2波状部402における第3曲線部443の第4曲線部444とは反対側の端4430と接続されている。これにより、互いに隣り合う第2波状部402が接続されてゲート電極26の配列方向と直交する方向に並んでいる。このような形態であっても、第6実施形態と同様の効果を奏する。
また、第6実施形態において、第1波状部401は、第1直線部411および第1中間部431を含まないで、図24に示すように、第1傾斜部421および第2傾斜部422のみを含んでもよい。さらに、第2波状部402は、第2直線部412および第2中間部432を含まないで、第3傾斜部423および第4傾斜部424のみを含んでもよい。この場合、第4傾斜部424の第3傾斜部423とは反対側の端4240が、隣りの第2波状部402における第3傾斜部423の第4傾斜部424とは反対側の端4230と接続されている。これにより、互いに隣り合う第2波状部402が接続されてゲート電極26の配列方向と直交する方向に並んでいる。このような形態であっても、第6実施形態と同様の効果を奏する。
(他の実施形態)
本開示は、上記実施形態に限定されるものではなく、上記実施形態に対して、適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
本開示は、上記実施形態に限定されるものではなく、上記実施形態に対して、適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
上記各実施形態では、半導体材料としてSiCが用いられている。これに対して、半導体材料としてSiCが用いられていることに限定されないで、Si等であってもよい。
上記各実施形態では、MOSFETは、トレンチゲート構造とされている。これに対して、MOSFETは、トレンチゲート構造とされていることに限定されないで、プレーナ型のゲート構造とされてもよい。また、上記各実施形態では、MOSFETは、第1導電型をn型、第2導電型をp型としたnチャネルMOSFETである。これに対して、MOSFETは、nチャネルMOSFETであることに限定されないで、各構成要素の導電型を反転させたpチャネルMOSFETであってもよい。
上記各実施形態では、半導体素子としてMOSFETが例に挙げられている。これに対して、半導体素子は、MOSFETであることに限定されないで、IGBT等の他の素子であってもよい。
上記各実施形態では、セル領域RCを中心とした放射方向に沿うn+型基板10の厚さ方向における繰り返し領域40の断面は、四角形状になっているところ、これに限定されないで、他の形状、例えば、四隅が丸められた四角形状でもよい。
上記第1実施形態では、繰り返し領域40は、スーパージャンクション構造を形成するp型カラムであって、図示しない連結層を介して、ソース電極32と接続されている。これに対して、繰り返し領域40は、ソース電極32と接続されないで、フローティングとされていてもよい。また、上記第3および第4実施形態では、第1繰り返し領域41は、第1のスーパージャンクション構造を形成するp型カラムであって、図示しない連結層および後述の第2繰り返し領域42を介して、ソース電極32と接続されている。これに対して、第1繰り返し領域41は、図示しない連結層および後述の第2繰り返し領域42を介してソース電極32と接続されないで、フローティングされていてもよい。
上記各実施形態では、n+型ソース領域16およびp型コンタクト領域18は、ゲートトレンチ22の長手方向に延びている。これに対して、p型ベース領域14、n+型ソース領域16およびp型コンタクト領域18は、ゲートトレンチ22の長手方向に延びていることに限定されない。p型ベース領域14、n+型ソース領域16およびp型コンタクト領域18は、例えば、ゲートトレンチ22の長手方向と直交する方向に延びていてもよい。
上記第4実施形態では、第1繰り返し領域41は、第1のn型カラムと交互に繰り返されることで第1のスーパージャンクション構造を形成する第1のp型カラムとなっており、第2繰り返し領域42がディープ層となっている。これに対して、第1繰り返し領域41は、第1のp型カラムとなっていることに限定されないで、例えば、ディープ層であってもよい。
上記各実施形態は、適宜組み合わされてもよい。
(本開示の観点)
[観点1]
半導体装置であって、
半導体素子が形成されたセル領域(RC)を有する基板(10)と、
前記基板の表面側に形成されているとともに、前記基板よりも低不純物濃度とされている第1導電型のドリフト層(12)と、
前記ドリフト層の表面側に形成されている第1電極(32)と、
前記基板の裏面側に形成されている第2電極(34)と、
一方向に間隔を空けて複数配置されており、印加電圧に基づいて前記半導体素子をオンさせ、前記第1電極および前記第2電極の間で電流を流させるゲート電極(26)と、
前記ドリフト層内において前記ゲート電極の配列方向に間隔を空けて複数配置されている第2導電型の繰り返し領域(40、41)と、
を備え、
前記ゲート電極の配列方向における前記ゲート電極それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線をセル中心線(Oc)とし、
前記ゲート電極の配列方向において、隣り合う前記セル中心線同士の間の距離をセルピッチ(Pc)とし、
前記ゲート電極の配列方向における前記繰り返し領域それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線を繰り返し中心線(Or、Or1)とし、
前記ゲート電極の配列方向において、隣り合う前記繰り返し中心線同士の間の距離を繰り返しピッチ(Pr、Pr1)とすると、
前記セルピッチは、前記繰り返しピッチと異なっている半導体装置。
[観点2]
前記ドリフト層は、第1導電型のカラムを有し、
前記繰り返し領域は、前記ゲート電極の配列方向において前記第1導電型のカラムと交互に繰り返されることでスーパージャンクション構造を形成する第2導電型のカラムである観点1に記載の半導体装置。
[観点3]
前記基板の厚さ方向における前記繰り返し領域の長さ(Tr、Tr1)は、前記ゲート電極の配列方向における前記繰り返し領域の長さ(Wr、Wr1)よりも大きくなっている観点2に記載の半導体装置。
[観点4]
前記繰り返し領域は、前記ゲート電極の配列方向に前記ドリフト層を挟むディープ層である観点1に記載の半導体装置。
[観点5]
前記ゲート電極の配列方向における前記繰り返し領域の長さ(Wr、Wr1)は、前記基板の厚さ方向における前記繰り返し領域の長さ(Tr、Tr1)よりも大きくなっている観点4に記載の半導体装置。
[観点6]
前記セルピッチをPcとし、
前記繰り返しピッチをPrとし、
2以上の自然数をiとし、
前記iとは異なる自然数をjとすると、
前記ゲート電極および前記繰り返し領域は、i×Pc=j×Prが成立するように形成されている観点1ないし5のいずれか1つに記載の半導体装置。
[観点7]
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
前記交差方向に延びている直線部(410)と、
前記直線部と接続されているとともに、前記直線部との境界部から前記交差方向に対して傾斜して延びている第1傾斜部(421)と、
前記第1傾斜部と接続されているとともに、前記第1傾斜部との境界部から前記直線部が延びている方向に延びている中間部(430)と、
前記中間部と接続されているとともに、前記中間部との境界部から前記交差方向に対して傾斜して延びている第2傾斜部(422)と、
を含み、
前記第2傾斜部の前記中間部とは反対側の端(4220)が、隣りの前記波状部における前記直線部の前記第1傾斜部とは反対側の端(4100)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点1ないし6のいずれか1つに記載の半導体装置。
[観点8]
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
接線が前記交差方向に対して傾斜するように曲がって延びている第1曲線部(441)と、
前記第1曲線部と接続されているとともに、接線が前記交差方向に対して傾斜するように、前記第1曲線部との境界部から曲がって延びている第2曲線部(442)と、
を含み、
前記第2曲線部の前記第1曲線部とは反対側の端(4420)が、隣りの前記波状部における前記第1曲線部の前記第2曲線部とは反対側の端(4410)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点1ないし6のいずれか1つに記載の半導体装置。
[観点9]
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
前記交差方向に対して傾斜して延びている第1傾斜部(421)と、
前記第1傾斜部と接続されているとともに、前記第1傾斜部との境界部から前記交差方向に対して傾斜して延びている第2傾斜部(422)と、
を含み、
前記第2傾斜部の前記第1傾斜部とは反対側の端(4220)が、隣りの前記波状部における前記第1傾斜部の前記第2傾斜部とは反対側の端(4210)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点1ないし6のいずれか1つに記載の半導体装置。
[観点10]
係数をaとし、
前記繰り返し領域の第2導電型の不純物濃度を、Nrとし、
前記ゲート電極の配列方向における前記繰り返し領域の長さを、Wrとし、
前記ドリフト層の第1導電型の不純物濃度を、Ndとし、
前記ゲート電極の配列方向に互いに隣り合う前記繰り返し領域の間の中心を通るとともに前記波状部に沿う方向に延びる中心線を第1中心線(O1)とし、
前記第1中心線と前記ゲート電極の配列方向に隣り合う中心線を第2中心線(O2)とし、
前記ゲート電極の配列方向における、前記第1中心線から、前記第1中心線および前記第2中心線の間に位置する前記繰り返し領域までの距離を第1距離(Wd1)とし、
前記ゲート電極の配列方向における、前記第2中心線から、前記第1中心線および前記第2中心線の間に位置する前記繰り返し領域までの距離を第2距離(Wd2)とし、
前記第1距離および前記第2距離の和をWdとすると、
前記aは、0.5以上、1.5以下であって、
前記ドリフト層および前記繰り返し領域は、a×Nr×Wr=Nd×Wdが成立するように形成されている観点7ないし9のいずれか1つに記載の半導体装置。
[観点11]
前記繰り返し領域は、
前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の第1波状部(401)と、
前記交差方向に互いに接続されて並んでいる複数の第2波状部(402)と、
を有し、
前記第1波状部および前記第2波状部は、前記ゲート電極の配列方向に間隔を空けて交互に並んでおり、
互いに隣り合う前記第1波状部および前記第2波状部の間の中心を通るとともに前記交差方向に延びる中心線を波状部間中心線(Ow)とし、
前記第2波状部は、前記波状部間中心線を中心として前記第1波状部と対称となるように形成されているとともに、互いに隣り合う前記波状部間中心線同士の間に位置しており、
前記第1波状部および前記第2波状部の間には、第1領域(R1)と、前記ゲート電極の配列方向における長さが前記ゲート電極の配列方向における前記第1領域の長さよりも小さくなっている第2領域(R2)と、が形成されている観点1ないし6のいずれか1つに記載の半導体装置。
[観点1]
半導体装置であって、
半導体素子が形成されたセル領域(RC)を有する基板(10)と、
前記基板の表面側に形成されているとともに、前記基板よりも低不純物濃度とされている第1導電型のドリフト層(12)と、
前記ドリフト層の表面側に形成されている第1電極(32)と、
前記基板の裏面側に形成されている第2電極(34)と、
一方向に間隔を空けて複数配置されており、印加電圧に基づいて前記半導体素子をオンさせ、前記第1電極および前記第2電極の間で電流を流させるゲート電極(26)と、
前記ドリフト層内において前記ゲート電極の配列方向に間隔を空けて複数配置されている第2導電型の繰り返し領域(40、41)と、
を備え、
前記ゲート電極の配列方向における前記ゲート電極それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線をセル中心線(Oc)とし、
前記ゲート電極の配列方向において、隣り合う前記セル中心線同士の間の距離をセルピッチ(Pc)とし、
前記ゲート電極の配列方向における前記繰り返し領域それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線を繰り返し中心線(Or、Or1)とし、
前記ゲート電極の配列方向において、隣り合う前記繰り返し中心線同士の間の距離を繰り返しピッチ(Pr、Pr1)とすると、
前記セルピッチは、前記繰り返しピッチと異なっている半導体装置。
[観点2]
前記ドリフト層は、第1導電型のカラムを有し、
前記繰り返し領域は、前記ゲート電極の配列方向において前記第1導電型のカラムと交互に繰り返されることでスーパージャンクション構造を形成する第2導電型のカラムである観点1に記載の半導体装置。
[観点3]
前記基板の厚さ方向における前記繰り返し領域の長さ(Tr、Tr1)は、前記ゲート電極の配列方向における前記繰り返し領域の長さ(Wr、Wr1)よりも大きくなっている観点2に記載の半導体装置。
[観点4]
前記繰り返し領域は、前記ゲート電極の配列方向に前記ドリフト層を挟むディープ層である観点1に記載の半導体装置。
[観点5]
前記ゲート電極の配列方向における前記繰り返し領域の長さ(Wr、Wr1)は、前記基板の厚さ方向における前記繰り返し領域の長さ(Tr、Tr1)よりも大きくなっている観点4に記載の半導体装置。
[観点6]
前記セルピッチをPcとし、
前記繰り返しピッチをPrとし、
2以上の自然数をiとし、
前記iとは異なる自然数をjとすると、
前記ゲート電極および前記繰り返し領域は、i×Pc=j×Prが成立するように形成されている観点1ないし5のいずれか1つに記載の半導体装置。
[観点7]
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
前記交差方向に延びている直線部(410)と、
前記直線部と接続されているとともに、前記直線部との境界部から前記交差方向に対して傾斜して延びている第1傾斜部(421)と、
前記第1傾斜部と接続されているとともに、前記第1傾斜部との境界部から前記直線部が延びている方向に延びている中間部(430)と、
前記中間部と接続されているとともに、前記中間部との境界部から前記交差方向に対して傾斜して延びている第2傾斜部(422)と、
を含み、
前記第2傾斜部の前記中間部とは反対側の端(4220)が、隣りの前記波状部における前記直線部の前記第1傾斜部とは反対側の端(4100)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点1ないし6のいずれか1つに記載の半導体装置。
[観点8]
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
接線が前記交差方向に対して傾斜するように曲がって延びている第1曲線部(441)と、
前記第1曲線部と接続されているとともに、接線が前記交差方向に対して傾斜するように、前記第1曲線部との境界部から曲がって延びている第2曲線部(442)と、
を含み、
前記第2曲線部の前記第1曲線部とは反対側の端(4420)が、隣りの前記波状部における前記第1曲線部の前記第2曲線部とは反対側の端(4410)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点1ないし6のいずれか1つに記載の半導体装置。
[観点9]
前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
前記交差方向に対して傾斜して延びている第1傾斜部(421)と、
前記第1傾斜部と接続されているとともに、前記第1傾斜部との境界部から前記交差方向に対して傾斜して延びている第2傾斜部(422)と、
を含み、
前記第2傾斜部の前記第1傾斜部とは反対側の端(4220)が、隣りの前記波状部における前記第1傾斜部の前記第2傾斜部とは反対側の端(4210)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる観点1ないし6のいずれか1つに記載の半導体装置。
[観点10]
係数をaとし、
前記繰り返し領域の第2導電型の不純物濃度を、Nrとし、
前記ゲート電極の配列方向における前記繰り返し領域の長さを、Wrとし、
前記ドリフト層の第1導電型の不純物濃度を、Ndとし、
前記ゲート電極の配列方向に互いに隣り合う前記繰り返し領域の間の中心を通るとともに前記波状部に沿う方向に延びる中心線を第1中心線(O1)とし、
前記第1中心線と前記ゲート電極の配列方向に隣り合う中心線を第2中心線(O2)とし、
前記ゲート電極の配列方向における、前記第1中心線から、前記第1中心線および前記第2中心線の間に位置する前記繰り返し領域までの距離を第1距離(Wd1)とし、
前記ゲート電極の配列方向における、前記第2中心線から、前記第1中心線および前記第2中心線の間に位置する前記繰り返し領域までの距離を第2距離(Wd2)とし、
前記第1距離および前記第2距離の和をWdとすると、
前記aは、0.5以上、1.5以下であって、
前記ドリフト層および前記繰り返し領域は、a×Nr×Wr=Nd×Wdが成立するように形成されている観点7ないし9のいずれか1つに記載の半導体装置。
[観点11]
前記繰り返し領域は、
前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の第1波状部(401)と、
前記交差方向に互いに接続されて並んでいる複数の第2波状部(402)と、
を有し、
前記第1波状部および前記第2波状部は、前記ゲート電極の配列方向に間隔を空けて交互に並んでおり、
互いに隣り合う前記第1波状部および前記第2波状部の間の中心を通るとともに前記交差方向に延びる中心線を波状部間中心線(Ow)とし、
前記第2波状部は、前記波状部間中心線を中心として前記第1波状部と対称となるように形成されているとともに、互いに隣り合う前記波状部間中心線同士の間に位置しており、
前記第1波状部および前記第2波状部の間には、第1領域(R1)と、前記ゲート電極の配列方向における長さが前記ゲート電極の配列方向における前記第1領域の長さよりも小さくなっている第2領域(R2)と、が形成されている観点1ないし6のいずれか1つに記載の半導体装置。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー(-)を付すべきであるところ、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーが付されている。
10 n+型基板
12 ドリフト層
14 p型ベース領域
16 n+型ソース領域
18 p型コンタクト領域
22 ゲートトレンチ
26 ゲート電極
32 ソース電極
34 ドレイン電極
40 繰り返し領域
12 ドリフト層
14 p型ベース領域
16 n+型ソース領域
18 p型コンタクト領域
22 ゲートトレンチ
26 ゲート電極
32 ソース電極
34 ドレイン電極
40 繰り返し領域
Claims (11)
- 半導体装置であって、
半導体素子が形成されたセル領域(RC)を有する基板(10)と、
前記基板の表面側に形成されているとともに、前記基板よりも低不純物濃度とされている第1導電型のドリフト層(12)と、
前記ドリフト層の表面側に形成されている第1電極(32)と、
前記基板の裏面側に形成されている第2電極(34)と、
一方向に間隔を空けて複数配置されており、印加電圧に基づいて前記半導体素子をオンさせ、前記第1電極および前記第2電極の間で電流を流させるゲート電極(26)と、
前記ドリフト層内において前記ゲート電極の配列方向に間隔を空けて複数配置されている第2導電型の繰り返し領域(40、41)と、
を備え、
前記ゲート電極の配列方向における前記ゲート電極それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線をセル中心線(Oc)とし、
前記ゲート電極の配列方向において、隣り合う前記セル中心線同士の間の距離をセルピッチ(Pc)とし、
前記ゲート電極の配列方向における前記繰り返し領域それぞれの中心を通るとともに前記基板の厚さ方向に延びる中心線を繰り返し中心線(Or、Or1)とし、
前記ゲート電極の配列方向において、隣り合う前記繰り返し中心線同士の間の距離を繰り返しピッチ(Pr、Pr1)とすると、
前記セルピッチは、前記繰り返しピッチと異なっている半導体装置。 - 前記ドリフト層は、第1導電型のカラムを有し、
前記繰り返し領域は、前記ゲート電極の配列方向において前記第1導電型のカラムと交互に繰り返されることでスーパージャンクション構造を形成する第2導電型のカラムである請求項1に記載の半導体装置。 - 前記基板の厚さ方向における前記繰り返し領域の長さ(Tr、Tr1)は、前記ゲート電極の配列方向における前記繰り返し領域の長さ(Wr、Wr1)よりも大きくなっている請求項2に記載の半導体装置。
- 前記繰り返し領域は、前記ゲート電極の配列方向に前記ドリフト層を挟むディープ層である請求項1に記載の半導体装置。
- 前記ゲート電極の配列方向における前記繰り返し領域の長さ(Wr、Wr1)は、前記基板の厚さ方向における前記繰り返し領域の長さ(Tr、Tr1)よりも大きくなっている請求項4に記載の半導体装置。
- 前記セルピッチをPcとし、
前記繰り返しピッチをPrとし、
2以上の自然数をiとし、
前記iとは異なる自然数をjとすると、
前記ゲート電極および前記繰り返し領域は、i×Pc=j×Prが成立するように形成されている請求項1に記載の半導体装置。 - 前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
前記交差方向に延びている直線部(410)と、
前記直線部と接続されているとともに、前記直線部との境界部から前記交差方向に対して傾斜して延びている第1傾斜部(421)と、
前記第1傾斜部と接続されているとともに、前記第1傾斜部との境界部から前記直線部が延びている方向に延びている中間部(430)と、
前記中間部と接続されているとともに、前記中間部との境界部から前記交差方向に対して傾斜して延びている第2傾斜部(422)と、
を含み、
前記第2傾斜部の前記中間部とは反対側の端(4220)が、隣りの前記波状部における前記直線部の前記第1傾斜部とは反対側の端(4100)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる請求項1に記載の半導体装置。 - 前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
接線が前記交差方向に対して傾斜するように曲がって延びている第1曲線部(441)と、
前記第1曲線部と接続されているとともに、接線が前記交差方向に対して傾斜するように、前記第1曲線部との境界部から曲がって延びている第2曲線部(442)と、
を含み、
前記第2曲線部の前記第1曲線部とは反対側の端(4420)が、隣りの前記波状部における前記第1曲線部の前記第2曲線部とは反対側の端(4410)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる請求項1に記載の半導体装置。 - 前記繰り返し領域は、前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の波状部(400)を有し、
前記波状部は、
前記交差方向に対して傾斜して延びている第1傾斜部(421)と、
前記第1傾斜部と接続されているとともに、前記第1傾斜部との境界部から前記交差方向に対して傾斜して延びている第2傾斜部(422)と、
を含み、
前記第2傾斜部の前記第1傾斜部とは反対側の端(4220)が、隣りの前記波状部における前記第1傾斜部の前記第2傾斜部とは反対側の端(4210)と接続されていることにより、互いに隣り合う前記波状部が接続されて前記交差方向に並んでいる請求項1に記載の半導体装置。 - 係数をaとし、
前記繰り返し領域の第2導電型の不純物濃度を、Nrとし、
前記ゲート電極の配列方向における前記繰り返し領域の長さを、Wrとし、
前記ドリフト層の第1導電型の不純物濃度を、Ndとし、
前記ゲート電極の配列方向に互いに隣り合う前記繰り返し領域の間の中心を通るとともに前記波状部に沿う方向に延びる中心線を第1中心線(O1)とし、
前記第1中心線と前記ゲート電極の配列方向に隣り合う中心線を第2中心線(O2)とし、
前記ゲート電極の配列方向における、前記第1中心線から、前記第1中心線および前記第2中心線の間に位置する前記繰り返し領域までの距離を第1距離(Wd1)とし、
前記ゲート電極の配列方向における、前記第2中心線から、前記第1中心線および前記第2中心線の間に位置する前記繰り返し領域までの距離を第2距離(Wd2)とし、
前記第1距離および前記第2距離の和をWdとすると、
前記aは、0.5以上、1.5以下であって、
前記ドリフト層および前記繰り返し領域は、a×Nr×Wr=Nd×Wdが成立するように形成されている請求項7ないし9のいずれか1つに記載の半導体装置。 - 前記繰り返し領域は、
前記ゲート電極の配列方向と交差する方向である交差方向に互いに接続されて並んでいる複数の第1波状部(401)と、
前記交差方向に互いに接続されて並んでいる複数の第2波状部(402)と、
を有し、
前記第1波状部および前記第2波状部は、前記ゲート電極の配列方向に間隔を空けて交互に並んでおり、
互いに隣り合う前記第1波状部および前記第2波状部の間の中心を通るとともに前記交差方向に延びる中心線を波状部間中心線(Ow)とし、
前記第2波状部は、前記波状部間中心線を中心として前記第1波状部と対称となるように形成されているとともに、互いに隣り合う前記波状部間中心線同士の間に位置しており、
前記第1波状部および前記第2波状部の間には、第1領域(R1)と、前記ゲート電極の配列方向における長さが前記ゲート電極の配列方向における前記第1領域の長さよりも小さくなっている第2領域(R2)と、が形成されている請求項1に記載の半導体装置。
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CN117673163A (zh) * | 2024-02-01 | 2024-03-08 | 深圳天狼芯半导体有限公司 | 高短路耐量的超结mosfet及其制备方法、芯片 |
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2023
- 2023-01-19 JP JP2023006761A patent/JP2023130299A/ja active Pending
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CN117673163A (zh) * | 2024-02-01 | 2024-03-08 | 深圳天狼芯半导体有限公司 | 高短路耐量的超结mosfet及其制备方法、芯片 |
CN117673163B (zh) * | 2024-02-01 | 2024-06-07 | 深圳天狼芯半导体有限公司 | 高短路耐量的超结mosfet及其制备方法、芯片 |
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