CN115699330A - 绝缘栅型半导体装置 - Google Patents

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Abstract

提供一种能够增大单元密度并且能够减小导通电阻的沟槽栅型的绝缘栅型半导体装置。具备：第一导电型的载体输送层(1、3)；第二导电型的注入控制区(4)，其设置于载体输送层(1、3)的上表面；第一导电型的载体供给区(5)，其设置于注入控制区(4)的上方；第二导电型的基极接触区(7)，其设置于注入控制区(4)的上方；沟槽(8a、8b)，其贯通注入控制区(4)并且到达载体输送层(1、3)；绝缘栅构造(9、10a)、(9、10b)，其设置于沟槽(8a、8b)的内侧；第二导电型的上侧埋入区(6)，其与注入控制区(4)的下表面接触；第二导电型的下侧埋入区(2)，其与上侧埋入区(6)的下表面及沟槽(8a、8b)的底面接触；以及第一导电型的高浓度区(16)，其设置于载体输送层(1、3)的内部，与下侧埋入区(2)的下表面的一部分接触。

Description

绝缘栅型半导体装置
技术领域
本发明涉及一种沟槽栅型的绝缘栅型半导体装置。
背景技术
以往，在功率半导体元件中，为了实现导通电阻的降低，使用沟槽栅型的MOSFET。在沟槽栅型的MOSFET中，容易对位于沟槽底部的栅极绝缘膜施加高电场，栅极绝缘膜容易被击穿。
因此，为了缓和沟槽底部的电场强度，研究了在沟槽底部设置p型埋入区、并且在相邻的沟槽的中央设置p型埋入区的构造(参照专利文献1及专利文献2)。
现有技术文献
专利文献
专利文献1：国际公开第2017/064949号
专利文献2：国际公开第2016/002766号
发明内容
发明要解决的问题
然而，在专利文献1及专利文献2所记载的构造中，由于在相邻的沟槽间的中央设置有p型埋入区，因此单元(cell)密度减小并且导通电阻变大。
鉴于上述问题，本发明的目的在于提供一种能够增大单元密度并且能够减小导通电阻的沟槽栅型的绝缘栅型半导体装置。
用于解决问题的方案
本发明的一个方式的主旨在于提供一种绝缘栅型半导体装置，具备：(a)第一导电型的载体输送层；(b)第二导电型的注入控制区，其设置于载体输送层的上表面；(c)第一导电型的载体供给区，其选择性地设置于注入控制区的上方；(d)第二导电型的基极接触区，其选择性地设置于注入控制区的上方；(e)沟槽，其贯通注入控制区并且到达载体输送层；(f)绝缘栅构造，其设置于沟槽的内侧；(g)第二导电型的上侧埋入区，其设置于载体输送层的内部，与注入控制区的下表面接触；(h)第二导电型的下侧埋入区，其设置于载体输送层的内部，与上侧埋入区的下表面及沟槽的底面接触；以及(i)第一导电型的高浓度区，其设置于载体输送层的内部，在相邻的沟槽间与下侧埋入区的下表面的一部分接触，该高浓度区的杂质浓度比载体输送层的杂质浓度高。
发明的效果
根据本发明，能够提供一种能够增大单元密度并且能够减小导通电阻的沟槽栅型的绝缘栅型半导体装置。
附图说明
图1是示出第一实施方式所涉及的绝缘栅型半导体装置的一例的主要部分截面图。
图2是示出第一实施方式所涉及的绝缘栅型半导体装置的一例的其它的主要部分截面图。
图3是从图1及图2的C-C′方向观察得到的水平方向的截面图。
图4是从图1及图2的D-D′方向观察得到的水平方向的截面图。
图5是从图1及图2的E-E′方向观察得到的水平方向的截面图。
图6是从图1及图2的F-F′方向观察得到的水平方向的截面图。
图7是用于说明第一实施方式所涉及的绝缘栅型半导体装置的动作的主要部分截面图。
图8是用于说明第一实施方式所涉及的绝缘栅型半导体装置的动作的其它的主要部分截面图。
图9是示出比较例所涉及的绝缘栅型半导体装置的主要部分截面图。
图10是示出比较例所涉及的绝缘栅型半导体装置的其它的主要部分截面图。
图11是从图9及图10的C-C′方向观察得到的水平方向的截面图。
图12是从图9及图10的D-D′方向观察得到的水平方向的截面图。
图13是从图9及图10的E-E′方向观察得到的水平方向的截面图。
图14是用于说明第一实施方式所涉及的绝缘栅型半导体装置的制造方法的一例的工序截面图。
图15是用于说明第一实施方式所涉及的绝缘栅型半导体装置的制造方法的一例的接着图14的工序截面图。
图16是用于说明第一实施方式所涉及的绝缘栅型半导体装置的制造方法的一例的接着图15的工序截面图。
图17是用于说明第一实施方式所涉及的绝缘栅型半导体装置的制造方法的一例的接着图16的工序截面图。
图18是用于说明第一实施方式所涉及的绝缘栅型半导体装置的制造方法的一例的接着图17的工序截面图。
图19是示出第一实施方式的第一变形例所涉及的绝缘栅型半导体装置的一例的主要部分俯视图。
图20是示出第一实施方式的第二变形例所涉及的绝缘栅型半导体装置的一例的主要部分俯视图。
图21是示出第一实施方式的第三变形例所涉及的绝缘栅型半导体装置的一例的主要部分俯视图。
图22是示出第一实施方式的第四变形例所涉及的绝缘栅型半导体装置的一例的主要部分俯视图。
图23是示出第一实施方式的第五变形例所涉及的绝缘栅型半导体装置的一例的主要部分俯视图。
图24是示出第一实施方式的第六变形例所涉及的绝缘栅型半导体装置的一例的主要部分俯视图。
图25是示出第一实施方式的第七变形例所涉及的绝缘栅型半导体装置的一例的水平方向的截面图。
图26是示出第二实施方式所涉及的绝缘栅型半导体装置的一例的主要部分截面图。
图27是示出第二实施方式所涉及的绝缘栅型半导体装置的一例的其它的主要部分截面图。
图28是从图26及图27的D-D′方向观察得到的水平方向的截面图。
图29是从图26及图27的E-E′方向观察得到的水平方向的截面图。
图30是示出第三实施方式所涉及的绝缘栅型半导体装置的一例的主要部分截面图。
图31是示出第三实施方式所涉及的绝缘栅型半导体装置的一例的其它的主要部分截面图。
图32是从图30及图31的D-D′方向观察得到的水平方向的截面图。
图33是从图30及图31的E-E′方向观察得到的水平方向的截面图。
图34是示出第四实施方式所涉及的绝缘栅型半导体装置的一例的主要部分截面图。
图35是从图34的D-D′方向观察得到的水平方向的截面图。
图36是从图34的E-E′方向观察得到的水平方向的截面图。
图37是示出第五实施方式所涉及的绝缘栅型半导体装置的一例的俯视图。
图38是第五实施方式所涉及的绝缘栅型半导体装置的与图6对应的水平方向的截面图。
图39是第五实施方式所涉及的绝缘栅型半导体装置的与图3对应的水平方向的截面图。
图40是第五实施方式所涉及的绝缘栅型半导体装置的与图4对应的水平方向的截面图。
图41是第五实施方式所涉及的绝缘栅型半导体装置的与图5对应的水平方向的截面图。
图42是第五实施方式所涉及的绝缘栅型半导体装置的与图4对应的水平方向的其它的截面图。
图43是第五实施方式所涉及的绝缘栅型半导体装置的与图5对应的水平方向的其它的截面图。
具体实施方式
下面，参照附图来说明本发明的第一实施方式～第五实施方式。在附图的记载中，对相同或类似的部分标注相同或类似的附图标记，并且省略重复的说明。但是，附图是示意性的，有时厚度与平面尺寸的关系、各层的厚度的比率等与实际的情况不同。另外，在附图相互之间也可能包含尺寸的关系、比率不同的部分。另外，以下所示的第一实施方式～第五实施方式例示了用于将本发明的技术思想具体化的装置、方法，本发明的技术思想并不是将结构部件的材质、形状、构造、配置等特定为下述的结构部件的材质、形状、构造、配置等的技术思想。
在本说明书中，“载体供给区”是指MIS型场效应晶体管(MISFET)或MIS型静电感应晶体管(MISSIT)的源极区、绝缘栅双极晶体管(IGBT)的发射极区、MIS控制静电感应晶闸管(MIS控制SI晶闸管)的阳极区等供给成为主电流的多数载流子(多数载体)的半导体区。“载体接收区”是指MISFET或MISSIT的漏极区、IGBT的集电极区、MIS控制SI晶闸管的阴极区等接收成为主电流的多数载流子的半导体区。在IGBT、MIS控制SI晶闸管等进行双极型的动作的半导体装置中，从载体接收区注入与多数载流子的导电型相反的载流子(载体)。
另外，下面的说明中的上下等方向的定义只是为了便于说明的定义，并不限定本发明的技术思想。例如，如果将对象旋转90°进行观察，则上下以变换为左右的方式解读，如果旋转180°进行观察，则上下以反转的方式解读，这是不言而喻的。
另外，在下面的说明中，例示性地说明第一导电型是n型、第二导电型是p型的情况。但是，也可以将导电型选择为相反的关系，将第一导电型设为p型，将第二导电型设为n型。另外，对n、p标注+、-分别是指相比于没有标注+及-的半导体区而言杂质浓度相对高或低的半导体区。但是，即使是标注了相同的n和n的半导体区，也并不意味着各半导体区的杂质浓度严格相同。
(第一实施方式)
<绝缘栅型半导体装置的构造>
参照图1～图6来说明作为本发明的第一实施方式所涉及的绝缘栅型半导体装置的一例的MISFET的构造。图1及图2是本发明的第一实施方式所涉及的绝缘栅型半导体装置的主要部分截面图。从图1及图2的C-C′方向观察得到的水平方向的截面图(平面布局)与图3对应。从图1及图2的D-D′方向观察得到的水平方向的截面图(平面布局)与图4对应。从图1及图2的E-E′方向观察得到的水平方向的截面图(平面布局)与图5对应。从图1及图2的F-F′方向观察得到的水平方向的截面图(平面布局)与图6对应。从图3～图6的A-A′方向观察得到的垂直方向的截面图与图1对应，从图3～图6的B-B′方向观察得到的垂直方向的截面图与图2对应。
如图1及图2所示，本发明的第一实施方式所涉及的绝缘栅型半导体装置具备第一导电型(n型)的载体输送层(1、3)以及设置于载体输送层(1、3)的上方的第二导电型(p型)的注入控制区(基极区)4。载体输送层(1、3)由碳化硅(SiC)等禁带宽度比硅的禁带宽度宽的半导体(宽带隙半导体)材料构成。载体输送层(1、3)具有n-型的漂移层1以及设置于漂移层1的上表面的n型的电流扩散层(CSL)3。
漂移层1是形成主电流的多数载流子在漂移电场中行进的区。漂移层1例如由SiC的外延生长层构成。漂移层1的杂质浓度例如为1×1014cm-3以上且1×1016cm-3以下左右。
电流扩散层3是从基极区4注入的多数载流子以扩散的方式迁移的区。电流扩散层3例如由SiC的外延生长层构成。电流扩散层3的杂质浓度比漂移层1的杂质浓度高，例如为1×1016cm-3以上且1×1018cm-3以下左右。
基极区4设置于电流扩散层3的上表面。基极区4控制成为主电流的多数载流子向电流扩散层3的注入量。基极区4例如由SiC的外延生长层构成。基极区4的杂质浓度例如为1×1016cm-3以上且1×1018cm-3以下左右。
如图1及图2所示，在基极区4的上方选择性地设置有n+型的载体供给区(源极区)5。源极区5的杂质浓度比漂移层1的杂质浓度高，例如为1×1018cm-3以上且1×1021cm-3以下左右。
如图2所示，在基极区4的上方选择性地设置有p+型的基极接触区7。基极接触区7的两侧的侧面与源极区5接触。基极接触区7的杂质浓度比基极区4的杂质浓度高，例如为1×1020cm-3以上且5×1020cm-3以下左右。
如图1及图2所示，沟槽8a、8b被设置为贯通源极区5、基极区4以及电流扩散层3并且到达漂移层1的上表面的位置。沟槽8a、8b的侧面与源极区5、基极区4以及电流扩散层3接触。沟槽8a、8b的底部与设置于漂移层1的上方的p+型的下侧埋入区2的上表面接触。此外，也可以将沟槽8a、8b设置得更深，从而使沟槽8a、8b的底部位于下侧埋入区2的内部。例如，沟槽8a、8b的深度为1μm以上且2μm以下左右，宽度为0.3μm以上且1μm以下左右，间隔为1μm以上且5μm以下左右。
第一实施方式所涉及的绝缘栅型半导体装置具有设置于沟槽8a、8b的内侧的绝缘栅构造(9、10a)、(9、10b)。绝缘栅构造(9、10a)、(9、10b)控制位于沟槽8a、8b的侧壁的基极区4的表面电势。绝缘栅构造(9、10a)、(9、10b)具备设置于沟槽8a、8b的底面及侧面的栅极绝缘膜9以及隔着栅极绝缘膜9设置于沟槽8a、8b的内侧的栅极电极10a、10b。
作为栅极绝缘膜9，例如除了能够采用氧化硅膜(SiO2膜)以外，还能够采用氮氧化硅膜(SiON膜)、锶氧化物膜(SrO膜)、硅氮化物膜(Si3N4膜)、铝氧化物膜(Al2O3膜)、镁氧化物膜(MgO膜)、钇氧化物膜(Y2O3膜)、铪氧化物膜(HfO2膜)、锆氧化物膜(ZrO2膜)、钽氧化物膜(Ta2O5膜)以及铋氧化物膜(Bi2O3膜)中的任一种的单层膜或者将它们层叠多层而成的复合膜等。
作为栅极电极10a、10b的材料，例如能够使用高浓度地添加硼(B)等p型杂质或者磷(P)等n型杂质所得到的多晶硅层(掺杂多晶硅层)、高熔点金属等。此外，在图1及图2中，例示了栅极电极10a、10b的上表面与源极区5的上表面共面的情况，但不限定于此。例如，也可以是，栅极电极10a、10b的上部隔着栅极绝缘膜9延伸至源极区5的上表面。
在栅极电极10a、10b上配置有层间绝缘膜12。作为层间绝缘膜12，能够使用被称为“NSG”的不含磷(P)、硼(B)的无掺杂的氧化硅膜(SiO2膜)。另外，作为层间绝缘膜12，既可以是添加了磷的氧化硅膜(PSG膜)、添加了硼的氧化硅膜(BSG膜)、添加了硼及磷的氧化硅膜(BPSG膜)、氮化硅膜(Si3N4膜)等，也可以是它们的层叠膜。
如图1及图2所示，第一实施方式所涉及的绝缘栅型半导体装置具备选择性地设置于漂移层1的上方的p+型的下侧埋入区2以及以与下侧埋入区2的上表面接触的方式选择性地设置于电流扩散层3的内部的p+型的上侧埋入区6。
下侧埋入区2的上表面设置为与沟槽8a、8b的底面接触。下侧埋入区2具有使施加于位于沟槽8a、8b的底面的栅极绝缘膜9的电场缓和来保护栅极绝缘膜9的功能。下侧埋入区2的杂质浓度比基极区4的杂质浓度高，例如为5×1017cm-3以上且2×1019cm-3以下左右。
在图1所示的截面中，下侧埋入区2在相邻的(邻接的)沟槽8a、8b的中央的位置隔着漂移层1的上部以间隔D1相互分离。另一方面，在图2所示的截面中，下侧埋入区2设置为在相邻的沟槽8a、8b间连续。
如图2所示，第一实施方式所涉及的绝缘栅型半导体装置还具备设置于漂移层1的内部的n+型的高浓度区16。高浓度区16在相邻的沟槽8a、8b间与下侧埋入区2的下表面的一部分接触。高浓度区16的两侧的各侧面与底面形成角部。高浓度区16的杂质浓度比漂移层1及电流扩散层3的杂质浓度高，例如为2×1017cm-3以上且1×1018cm-3以下左右。高浓度区16的宽度W1比相邻的沟槽8a、8b的间隔窄。在图2中，例示了高浓度区16的宽度W1与上侧埋入区6的宽度W1相同的情况，但也可以是高浓度区16的宽度W1比上侧埋入区6的宽度W1窄，或者高浓度区16的宽度W1比上侧埋入区6的宽度W1宽。
如图2所示，上侧埋入区6的两侧的侧面与沟槽8a、8b分离，与电流扩散层3接触。上侧埋入区6的下表面与下侧埋入区2的上表面接触。上侧埋入区6的上表面与基极区4的下表面接触。上侧埋入区6的杂质浓度既可以与下侧埋入区2的杂质浓度相同，也可以与下侧埋入区2的杂质浓度不同。上侧埋入区6的杂质浓度例如为1×1018cm-3以上且1×1019cm-3以下左右。
在图2中，例示了上侧埋入区6的宽度W1比基极接触区7的宽度W2窄的情况，但也可以是上侧埋入区6的宽度W1与基极接触区7的宽度W2相同，或者上侧埋入区6的宽度W1比基极接触区7的宽度W2宽。在图2所示的截面中，基极接触区7、基极区4、上侧埋入区6、下侧埋入区2以及高浓度区16具有在沟槽的深度方向(图2的纵向)上以直线状重叠的部分。
如图3所示，在平面图案上，下侧埋入区2被设置为格子状。下侧埋入区2具备在图3的纵向上相互平行地延伸的多个条状部(沟槽底部保护区)2a以及在与多个条状部2a延伸的方向正交的方向(图4的横向)上将相邻的条状部2a相互连接的连接部2b。在下侧埋入区2的周围以矩形的平面图案设置有漂移层1。
如图4所示，在平面图案上，沟槽8a～8d呈在图4的纵向上相互平行地延伸的条状。在沟槽8a～8d的内侧隔着栅极绝缘膜9设置有栅极电极10a～10d。沟槽8a～8d设置于与图3所示的下侧埋入区2的条状部2a重叠的位置。
如图4所示，在沟槽8a～8d之间设置有电流扩散层3。在电流扩散层3的内部设置有上侧埋入区6。上侧埋入区6具有点状的矩形的平面图案，在沟槽8a～8d的延伸方向(图4的纵向)上断续地设置有多个。上侧埋入区6设置于与图3所示的下侧埋入区2的连接部2b重叠的位置。另外，上侧埋入区6设置为被电流扩散层3围住。
如图5所示，在沟槽8a～8d之间设置有源极区5。在源极区5的内部设置有基极接触区7。基极接触区7具有矩形的平面图案，在沟槽8a～8d的延伸方向(图5的纵向)上断续地设置有多个。基极接触区7设置于与图3所示的下侧埋入区2的连接部2b及图4所示的上侧埋入区6重叠的位置。基极接触区7设置为被源极区5围住。
如图6所示，在漂移层1的内部设置有高浓度区16。高浓度区16具有点状的矩形的平面图案，在图6的纵向及横向上断续地设置有多个。高浓度区16设置于与图3所示的下侧埋入区2的连接部2b、图4所示的上侧埋入区6以及图5所示的基极接触区7重叠的位置。
如图1及图2所示，在源极区5及基极接触区7上以与源极区5及基极接触区7接触的方式设置有第一主电极(13、17)。第一主电极(13、17)包括以与基极接触区7的上表面接触的方式设置的源极接触层13以及以与源极接触层13的上表面接触的方式设置的源极电极17。在图1及图2中，源极电极17被设置为覆盖层间绝缘膜12。作为源极电极17的材料，例如能够使用铝(Al)或者Al-Si类合金。在源极电极17与源极区5及基极接触区7之间设置有由镍硅化合物(NiSix)等构成的源极接触层13。另外，也可以在源极接触层13与源极电极17之间设置有由钛(Ti)、氮化钛(TiN)等构成的势垒金属层。
在漂移层1的下表面设置有n+型的载体接收区(漏极区)11。漏极区11例如由SiC基板构成。漏极区11的杂质浓度比漂移层1的杂质浓度高，例如为1×1017cm-3以上且1×1020cm-3以下左右。
在漏极区11的下表面配置有第二主电极(漏极电极)14。作为漏极电极14，例如能够使用由金(Au)构成的单层膜、由Al、镍(Ni)以及Au依次层叠而成的金属膜。也可以在漏极区11与漏极电极14之间设置钼(Mo)、钨(W)等的金属膜、使镍(Ni)和钛(Ti)堆积并与SiC反应所形成的合金层。
第一实施方式所涉及的绝缘栅型半导体装置作为将图1及图2所示的结构如图3～图6所示那样周期性地排列而得到的多沟道构造，构成流过大电流的电力用半导体装置(功率器件)。
在第一实施方式所涉及的绝缘栅型半导体装置进行动作时，如图7所示那样，通过向漏极电极14施加正电压并向栅极电极10a、10b施加阈值以上的正电压，来在基极区4的与沟槽8a、8b接触的部分形成反转沟道，从而成为导通状态。在导通状态下，能够使由多数载流子(电子)构成的主电流I1、I2如图7中的箭头所示意性地示出那样在相邻的沟槽8a、8b各自的侧面附近流过电流。因此，在流过大电流的情况下，电阻由于在图7的用虚线围住的区A中的电流密度的增加而上升，能够使短路耐受量增加。另一方面，在施加于栅极电极10a、10b的电压小于阈值的情况下，在基极区4不形成反转沟道，从而成为断开状态，不流过主电流。
另外，在第一实施方式所涉及的绝缘栅型半导体装置中，如图8所示，当在施加反向偏置时超过了绝缘击穿电场时，电场容易集中在高浓度区16的侧面与底面所成的角部，因此在高浓度区16的侧面与底面所成的角部发生雪崩击穿，如图8的箭头所示意性地示出那样流过雪崩电流I3、I4。雪崩电流I3、I4从高浓度区16的侧面与底面所成的角部起，在沟槽的深度方向(图8的纵向)上直线地流过下侧埋入区2、上侧埋入区6、基极区4以及基极接触区7。
<比较例>
接着，参照图9～图13来说明比较例所涉及的绝缘栅型半导体装置。图9及图10是比较例所涉及的绝缘栅型半导体装置的主要部分截面图。从图9及图10的C-C′方向观察得到的水平方向的截面图(平面布局)与图11对应。从图9及图10的D-D′方向观察得到的水平方向的截面图(平面布局)与图12对应。从图9及图10的E-E′方向观察得到的水平方向的截面图(平面布局)与图13对应。从图11～图13的A-A′方向观察得到的垂直方向的截面图与图9对应，从图11～图13的B-B′方向观察得到的垂直方向的截面图与图10对应。
如图9及图10所示，比较例所涉及的绝缘栅型半导体装置具备n-型的漂移层101以及设置于漂移层101的上表面的n型的电流扩散层103。在电流扩散层103的上表面设置有p型的基极区104。在基极区104的上方设置有n+型的源极区105以及p+型的基极接触区107。在源极区105及基极接触区107的上表面设置有第一主电极(113、117)。第一主电极(113、117)包括源极接触层113和源极电极117。
如图9及图10所示，以贯通源极区105、基极区104以及电流扩散层103的方式设置有沟槽108。在沟槽108的内侧隔着栅极绝缘膜109设置有栅极电极110。在栅极电极110的上表面设置有层间绝缘膜112。在漂移层101的下表面设置有n+型的漏极区111。在漏极区111的下表面设置有漏极电极114。
如图9及图10所示，比较例所涉及的绝缘栅型半导体装置具备设置于漂移层101的上方的p+型的下侧埋入区102以及以与下侧埋入区102的上表面接触的方式设置于电流扩散层103的内部的p+型的上侧埋入区106。下侧埋入区102在相邻的沟槽108的中央具备位于基极接触区107的下方的接触底部区102a、上表面与沟槽108的底面接触的沟槽底部区102b以及将接触底部区102a与沟槽底部区102b连接的连接区102c。在接触底部区102a的下表面设置有n+型的高浓度区116。
如图11所示，在平面图案上，下侧埋入区102被设置为格子状。下侧埋入区102的接触底部区102a呈相互平行地延伸的多个条状。下侧埋入区102的沟槽底部区102b呈与接触底部区102a平行地延伸的多个条状。接触底部区102a及沟槽底部区102b在与延伸的方向正交的方向上交替地、周期性地设置。下侧埋入区102的连接区102c呈在与接触底部区102a及沟槽底部区102b延伸的方向正交的方向上延伸的条状。连接区102c在接触底部区102a及沟槽底部区102b延伸的方向上断续地设置。
如图12所示，沟槽108呈相互平行地延伸的条状。上侧埋入区106呈与沟槽108平行地延伸的条状。沟槽108及上侧埋入区106在与延伸的方向正交的方向上交替地、周期性地设置。沟槽108设置于与图11所示的沟槽底部区102b重叠的位置。上侧埋入区106设置于与图11所示的接触底部区102a重叠的位置。
如图13所示，在沟槽108之间设置有源极区105。在源极区105的内部设置有基极接触区107。基极接触区107在沟槽108延伸的方向上断续地设置。基极接触区107设置于与图11所示的接触底部区102a及图12所示的上侧埋入区106重叠的位置。
在比较例所涉及的绝缘栅型半导体装置中，如图9～图13所示，在相邻的沟槽108间的中央设置有下侧埋入区102的接触底部区102a，因此单元密度减小并且导通电阻增大。与此相对地，根据第一实施方式所涉及的绝缘栅型半导体装置，如图1～图6所示，不存在如比较例所涉及的绝缘栅型半导体装置的接触底部区102a那样的区，从而能够使沟槽8a～8d的间隔窄。其结果，能够增加单元密度，并且能够降低导通电阻。并且，根据第一实施方式所涉及的绝缘栅型半导体装置，通过使上侧埋入区6的两侧的侧面及基极接触区7的两侧的侧面与沟槽8a、8b分离，能够降低导通电阻。
在比较例所涉及的绝缘栅型半导体装置中，如图9及图10所示，在导通状态的情况下，在接触底部区102a侧不流过主电流I5，因此无法使电流密度增加，从而电阻变大。与此相对地，根据第一实施方式所涉及的绝缘栅型半导体装置，如图7所示，能够在相邻的沟槽8a、8b各自的侧面附近流过主电流I1、I2，因此能够使电流密度增加来降低电阻。
<绝缘栅型半导体装置的制造方法>
接着，参照图14～图18来说明本发明的第一实施方式所涉及的绝缘栅型半导体装置的制造方法。在此，着眼于图2所示的绝缘栅型半导体装置的截面来进行说明。此外，以下所述的绝缘栅型半导体装置的制造方法是一例，只要是在权利要求书所记载的主旨的范围内，则能够通过包括其变形例在内的、除此以外的各种制造方法来实现，这是不言而喻的。
首先，准备高浓度地添加有氮(N)等n型杂质的n+型的SiC基板，将SiC基板用作漏极区11。然后，在SiC基板上使由n-型的SiC构成的漂移层1外延生长。在漂移层1的上表面涂布光致抗蚀剂膜，并使用光刻技术将光致抗蚀剂膜图案化。将被图案化的光致抗蚀剂膜用作掩模，注入氮(N)等n型杂质离子。在去除光致抗蚀剂膜之后，在漂移层1的上表面重新涂布光致抗蚀剂膜，并使用光刻技术将光致抗蚀剂膜图案化。将被图案化的光致抗蚀剂膜用作掩模，注入铝(Al)等p型杂质离子。在去除光致抗蚀剂膜之后，进行热处理，由此激活n型杂质离子及p型杂质离子。其结果，如图14所示，在漂移层1的上方选择性地形成n+型的高浓度区16及p+型的下侧埋入区2。
接着，在漂移层1及下侧埋入区2的上表面使由n型的SiC构成的电流扩散层3外延生长。在电流扩散层3的上表面涂布光致抗蚀剂膜，并使用光刻技术将光致抗蚀剂膜图案化。将被图案化的光致抗蚀剂膜用作掩模，注入Al等p型杂质离子。在去除光致抗蚀剂膜之后，进行热处理，由此激活p型杂质离子。其结果，如图15所示，在电流扩散层3的内部选择性地形成p+型的上侧埋入区6。
接着，在电流扩散层3的上表面使由p型的SiC构成的基极区4外延生长。在基极区4的上表面涂布光致抗蚀剂膜，并使用光刻技术将光致抗蚀剂膜图案化。将被图案化的光致抗蚀剂膜用作掩模，注入氮(N)等n型杂质离子。在去除光致抗蚀剂膜之后，在基极区4的上表面重新涂布光致抗蚀剂膜，并使用光刻技术将光致抗蚀剂膜图案化。将被图案化的光致抗蚀剂膜用作掩模，注入Al等p型杂质离子。在去除光致抗蚀剂膜之后，进行热处理，由此激活n型杂质离子及p型杂质离子。其结果，如图16所示，在基极区4的上方选择性地形成n+型的源极区5及p+型的基极接触区7。此外，形成源极区5及基极接触区7的热处理也可以是单独进行而不是一并进行的。
接着，在源极区5及基极接触区7的上表面涂布光致抗蚀剂膜15，并通过光刻技术将光致抗蚀剂膜15图案化。将被图案化的光致抗蚀剂膜15用作蚀刻用掩模，通过反应性离子蚀刻(RIE)等干蚀刻沿深度方向去除源极区5、基极区4以及电流扩散层3的一部分，从而如图17所示那样选择性地形成到达下侧埋入区2的沟槽8a、8b。之后，去除光致抗蚀剂膜15。此外，作为蚀刻用掩模，也可以取代将光致抗蚀剂膜15图案化而是将氧化膜图案化来使用。
接着，通过热氧化法或化学气相沉积(CVD)法等在沟槽8a、8b的底面及侧面以及源极区5及基极接触区7的上表面形成栅极绝缘膜9。并且，通过使用了掺杂气体的CVD法等，以填埋沟槽8a、8b的方式堆积高浓度地添加有Al等p型杂质的多晶硅层(掺杂多晶硅层)。之后，通过光刻技术及干蚀刻选择性地去除掺杂多晶硅层的一部分。其结果，如图18所示，形成由掺杂多晶硅层构成的栅极电极10a、10b的图案，形成绝缘栅构造(9、10a)、(9、10b)。
接着，通过CVD法等在绝缘栅构造(9、10a)、(9、10b)的上表面堆积层间绝缘膜12。然后，通过光刻技术及干蚀刻选择性地去除层间绝缘膜12的一部分。之后，在通过溅射法等在整个面堆积了Ni膜之后，进行热处理，由此使源极区5及基极接触区7表面的SiC与Ni膜反应。并且，在通过去除未反应的Ni膜来去除了层间绝缘膜12的部分、选择性地形成由NiSix构成的源极接触层13。并且，通过溅射法等在层间绝缘膜12上堆积Al膜等的金属层。使用光刻技术和RIE等将Al膜等的金属层图案化，来形成源极电极17。并且，通过化学机械研磨(CMP)等调整漏极区11的厚度。之后，通过溅射法或蒸镀法等在漏极区11的下表面的整个面形成由Au等构成的漏极电极14。这样，图1～图6所示的第一实施方式所涉及的绝缘栅型半导体装置完成。
<第一变形例>
第一实施方式的第一变形例所涉及的绝缘栅型半导体装置与第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图19所示，下侧埋入区2的分离的间隔D1比图1所示的间隔D1宽。在图19中，例示了下侧埋入区2的宽度与沟槽8a、8b的宽度相同的情况。此外，也可以进一步扩大下侧埋入区2的分离的间隔D1，并使下侧埋入区2的宽度比沟槽8a、8b的宽度窄。第一实施方式的第一变形例所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。
根据第一实施方式的第一变形例所涉及的绝缘栅型半导体装置，通过扩大下侧埋入区2的分离的间隔D1，能够增大下侧埋入区2之间的由漂移层1构成的结型场效应晶体管(JFET)区的面积。由此，能够降低JFET电阻，能够降低导通电阻。
<第二变形例>
第一实施方式的第二变形例所涉及的绝缘栅型半导体装置与图2所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图20所示，基极接触区7的两侧的侧面与沟槽8a、8b接触。第一实施方式的第二变形例所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。
根据第一实施方式的第二变形例所涉及的绝缘栅型半导体装置，通过基极接触区7的两侧的侧面与沟槽8a、8b接触，能够使由下侧埋入区2及上侧埋入区6与漂移层1的pn结构成的内置二极管(体二极管)的正向电压Vf下降。
<第三变形例>
第一实施方式的第三变形例所涉及的绝缘栅型半导体装置与图2所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图21所示，上侧埋入区6的两侧的侧面与沟槽8a、8b接触。第一实施方式的第三变形例所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。
根据第一实施方式的第三变形例所涉及的绝缘栅型半导体装置，通过上侧埋入区6的两侧的侧面与沟槽8a、8b接触，能够使由下侧埋入区2及上侧埋入区6与漂移层1的pn结构成的内置二极管(体二极管)的正向电压Vf下降。
<第四变形例>
第一实施方式的第四变形例所涉及的绝缘栅型半导体装置与图2所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图22所示，基极接触区7及上侧埋入区6的两侧的侧面与沟槽8a、8b接触。第一实施方式的第四变形例所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。
根据第一实施方式的第四变形例所涉及的绝缘栅型半导体装置，通过基极接触区7及上侧埋入区6的两侧的侧面与沟槽8a、8b接触，能够使由下侧埋入区2及上侧埋入区6与漂移层1的pn结构成的内置二极管(体二极管)的正向电压Vf下降。
<第五变形例>
第一实施方式的第五变形例所涉及的绝缘栅型半导体装置与图2所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图23所示，n+型的高浓度区16的宽度W3比图2所示的高浓度区16的宽度W1窄。高浓度区16的宽度W3比上侧埋入区6的宽度W1窄。第一实施方式的第五变形例所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。根据第一实施方式的第五变形例所涉及的绝缘栅型半导体装置，通过使高浓度区16的宽度W3窄，能够减小电场变强的面积，因此能够减少漏电。
<第六变形例>
第一实施方式的第六变形例所涉及的绝缘栅型半导体装置与图2所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图24所示，n+型的高浓度区16的宽度W3比图2所示的高浓度区16的宽度W1宽。高浓度区16的宽度W3比p+型的基极接触区7的宽度W2宽，高浓度区16的宽度W3与相邻的沟槽8a、8b的间隔一致。第一实施方式的第六变形例所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。根据第一实施方式的第六变形例所涉及的绝缘栅型半导体装置，通过使高浓度区16的宽度W3宽，能够减小有源部的承受压力，由此，能够抑制边缘处的雪崩击穿。
<第七变形例>
第一实施方式的第七变形例所涉及的绝缘栅型半导体装置与图6所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图25所示，n+型的高浓度区16具有条状的平面图案。高浓度区16沿图25的上下方向相互平行地延伸。第一实施方式的第六变形例所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。根据第一实施方式的第六变形例所涉及的绝缘栅型半导体装置，通过高浓度区16具有条状的平面图案，能够减小有源部的承受压力，由此，能够抑制边缘处的雪崩击穿。并且，由于高浓度区16是与沟槽8的长边方向平行的条状，因此能够在制造时相对于沟槽8的长边方向不引起图案偏移。
(第二实施方式)
图26及图27是本发明的第二实施方式所涉及的绝缘栅型半导体装置的主要部分截面图。从图26及图27的C-C′方向观察得到的水平方向的截面图(平面布局)与图3相同。从图26及图27的D-D′方向观察得到的水平方向的截面图(平面布局)与图28对应。从图26及图27的E-E′方向观察得到的水平方向的截面图(平面布局)与图29对应。从图28及图29的A-A′方向观察得到的垂直方向的截面图与图26对应，从图28及图29的B-B′方向观察得到的垂直方向的截面图与图27对应。
第二实施方式所涉及的绝缘栅型半导体装置与图1及图2所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图26所示，在没有设置上侧埋入区6的截面中，在电流扩散层3的上方设置有基极接触区7，并且如图27所示，在设置有上侧埋入区6的截面中，在上侧埋入区6的上方没有设置基极接触区7。
如图28所示，上侧埋入区6具有在与沟槽8a～8d的延伸方向正交的方向上延伸的矩形的平面图案。在与沟槽8a～8d的延伸方向正交的方向上，上侧埋入区6的两端与沟槽8a～8d接触。上侧埋入区6在沟槽8a～8d的延伸方向上断续地设置有多个。
如图29所示，基极接触区7具有与沟槽8a～8d的延伸方向平行地延伸的条状的平面图案。基极接触区7在沟槽8a～8d的延伸方向上断续地设置有多个。基极接触区7设置于不与图28所示的上侧埋入区6重叠的位置。基极接触区7之间的源极区5设置于与图28所示的上侧埋入区6重叠的位置。第二实施方式所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。
根据第二实施方式所涉及的绝缘栅型半导体装置，通过使上侧埋入区6与基极接触区7以不相互重叠的方式错开，能够使流过基极接触区7、基极区4、上侧埋入区6的电流的距离长。由此，能够通过调整基极区4的浓度来调整由下侧埋入区2及上侧埋入区6与漂移层1的pn结构成的内置二极管(体二极管)的正向电压Vf。
(第三实施方式)
图30及图31是本发明的第三实施方式所涉及的绝缘栅型半导体装置的主要部分截面图。从图30及图31的D-D′方向观察得到的水平方向的截面图(平面布局)与图32对应。从图30及图31的E-E′方向观察得到的水平方向的截面图(平面布局)与图33对应。从图32及图33的A-A′方向观察得到的垂直方向的截面图与图30对应，从图32及图33的B-B′方向观察得到的垂直方向的截面图与图31对应。
第三实施方式所涉及的绝缘栅型半导体装置与图1～图6所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图30及图31所示，上侧埋入区6及基极接触区7分别仅与相邻的沟槽8a、8b中的一方的沟槽8b接触。上侧埋入区6与基极接触区7被设置为相互重叠。上侧埋入区6与电流扩散层3接触，电流扩散层3与另一方的沟槽8a接触。基极接触区7与源极区5接触，源极区5与另一方的沟槽8a接触。高浓度区16设置于上侧埋入区6及基极接触区7的正下方。
形成有沟槽8a、8b的半导体晶圆例如具有相对于<0001>(c轴)方向向<11-20>方向4°～8°左右的偏角θ1。例如，在作为沟槽8a、8b的相向的侧壁面均使用作为(11-20)面的a面的情况下，由于半导体晶圆具有偏角θ1，因此沟槽8a、8b的一个侧壁面相对于a面的倾斜角与另一个侧壁面相对于a面的倾斜角不同。a面越向Si面侧倾斜则电子迁移率越高，因此沟槽8a、8b的一个侧壁面的电子迁移率比另一个侧壁面的电子迁移率高。因此，在第三实施方式所涉及的绝缘栅型半导体装置中，设为沟槽8a、8b的相向的侧壁面中的电子迁移率相对高的沟槽8b的侧壁面与上侧埋入区6及基极接触区7接触的构造。
如图32所示，上侧埋入区6具有与沟槽8a～8d的延伸方向平行地延伸的条状的平面图案。上侧埋入区6与沟槽8b～8d的左侧的侧壁分别接触，并且与沟槽8a～8c的右侧的侧壁分别分离。
如图33所示，基极接触区7具有与沟槽8a～8d的延伸方向平行地延伸的条状的平面图案。基极接触区7与沟槽8b～8d的左侧的侧壁分别接触，并且与沟槽8a～8c的右侧的侧壁分别分离。基极接触区7设置于与图32所示的上侧埋入区6重叠的位置。第三实施方式所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。
根据第三实施方式所涉及的绝缘栅型半导体装置，通过使上侧埋入区6及基极接触区7分别仅与相邻的沟槽8a～8d中的一方的沟槽8b～8c接触，能够仅使用沟槽8a～8d的迁移率相对高的侧壁面。由此，能够减小第三实施方式所涉及的绝缘栅型半导体装置的导通电压。
(第四实施方式)
图34是本发明的第四实施方式所涉及的绝缘栅型半导体装置的主要部分截面图。从图34的D-D′方向观察得到的水平方向的截面图(平面布局)与图35对应。从图34的E-E′方向观察得到的水平方向的截面图(平面布局)与图36对应。从图35及图36的A-A′方向观察得到的垂直方向的截面图与图34对应。从图35及图36的B-B′方向观察得到的垂直方向的截面图与图2相同。
第四实施方式所涉及的绝缘栅型半导体装置与图1～图6所示的第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图34～图36所示，上侧埋入区6及基极接触区7分别具有与沟槽8a～8d的延伸方向平行地延伸的条状的平面图案。
如图35所示，上侧埋入区6具有与沟槽8a～8d的延伸方向平行地延伸的条状的平面图案。上侧埋入区6被设置为与沟槽8a～8d分离。
如图36所示，基极接触区7具有与沟槽8a～8d的延伸方向平行地延伸的条状的平面图案。基极接触区7被设置为与沟槽8a～8d分离。基极接触区7设置于与图36所示的上侧埋入区6重叠的位置。第四实施方式所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。
根据第四实施方式所涉及的绝缘栅型半导体装置，由于上侧埋入区6与沟槽8a、8b分离，因此能够使流过上侧埋入区6的电流与栅极绝缘膜9分离，能够保护栅极绝缘膜9。并且，由于上侧埋入区6与基极接触区7相互重叠、且以条状延伸，因此上侧埋入区6与基极接触区7的接触面积变大，能够缓和电流集中。由此，能够降低由下侧埋入区2及上侧埋入区6与漂移层1的pn结构成的内置二极管(体二极管)的正向电压Vf，能够增加击穿耐量。
并且，由于将上侧埋入区6及基极接触区7设置为条状，因此可以不受到上侧埋入区6及基极接触区7的延伸方向的对准偏移的影响。另外，即使上侧埋入区6及基极接触区7在与其延伸方向正交的方向上偏移，也能够在沟槽8a～8d中的各沟槽的一方的侧壁侧确保电流路径，能够作为MOSFET来发挥功能。
此外，作为第四实施方式所涉及的绝缘栅型半导体装置，如图36所示，例示了基极接触区7具有条状的平面图案的情况。但是，也可以如图5所示那样，基极接触区7以点状断续地设置，仅上侧埋入区6具有条状的平面图案。在该情况下，相比于上侧埋入区6以点状断续地设置的情况而言，也能够增大上侧埋入区6与基极接触区7的接触面积，能够降低导通电阻。
(第五实施方式)
第五实施方式所涉及的绝缘栅型半导体装置与第一实施方式所涉及的绝缘栅型半导体装置的不同之处在于，如图37所示，在同一半导体芯片内的有源区(201、202)中使单元构造不同。第五实施方式所涉及的绝缘栅型半导体装置具备有源区(201、202)、被配置为与有源区(201、202)相邻的栅极焊盘203以及被配置为围住有源区(201、202)及栅极焊盘203的边缘区204。
有源区(201、202)具备中央侧有源区201以及设置于中央侧有源区201的周围的端部侧有源区202。端部侧有源区202的宽度W4相对于有源区(201、202)的边的长度L1被设定为5～20％左右。端部侧有源区202被设置为沿着边缘区204及栅极焊盘203。中央侧有源区201是内置二极管的正向电压Vf相对低的区，端部侧有源区202是内置二极管的正向电压Vf相对高的区。
中央侧有源区201及端部侧有源区202的主要部分截面图与图1及图22相同。从图1的F-F′方向观察得到的水平方向的截面图(平面布局)与图38对应。从图1的C-C′方向观察得到的水平方向的截面图(平面布局)与图39对应。从图1的D-D′方向观察得到的水平方向的截面图(平面布局)与图40及图42对应。从图1的E-E′方向观察得到的水平方向的截面图(平面布局)与图41及图43对应。从图39～图43的A-A′方向观察得到的垂直方向的截面图与图1相同。从图39～图43的B-B′方向观察得到的垂直方向的截面图与图22相同。
在图37所示的端部侧有源区202中，如图38所示，在平面图案上，高浓度区16沿着图38的上下方向以间隔D0相互分离。另外，如图39所示，在平面图案上，下侧埋入区2的连接部2b在沟槽8a～8d的延伸方向上以与图39所示的间隔D0相同的间隔D3相互分离。
另外，如图40所示，在平面图案上，上侧埋入区6在沟槽8a～8d的延伸方向上以与图38所示的间隔D0及图39所示的间隔D3相同的间隔D4分离。另外，如图41所示，在平面图案上，基极接触区7在沟槽8a～8d的延伸方向上以与图38所示的间隔D0、图39所示的间隔D3以及图40所示的间隔D4相同的间隔D5分离。基极接触区7与上侧埋入区6的平面图案是相同形状。
另一方面，与中央侧有源区201的共同之处在于，在图37所示的中央侧有源区201中，如图38所示，在平面图案上，高浓度区16沿着图38的上下方向以间隔D0相互分离。另外，与中央侧有源区201的共同之处在于，如图39所示，在平面图案上，下侧埋入区2的连接部2b在沟槽8a～8d的延伸方向上以与图38所示的间隔D0相同的间隔D3相互分离。
但是，在中央侧有源区201中，如图42所示，上侧埋入区6在沟槽8a～8d的延伸方向上以比图40所示的端部侧有源区202中的间隔D4窄的间隔D6分离。另外，如图43所示，在平面图案上，基极接触区7在沟槽8a～8d的延伸方向上以比图41所示的端部侧有源区202中的间隔D5窄、且与图42所示的间隔D6相同的间隔D7分离。基极接触区7与上侧埋入区6的平面图案是相同形状。第五实施方式所涉及的绝缘栅型半导体装置的其它结构与第一实施方式所涉及的绝缘栅型半导体装置相同，因此省略重复的说明。
在第五实施方式所涉及的绝缘栅型半导体装置进行开关动作时，在图37所示的边缘区204及栅极焊盘203中，内置二极管成为导通状态，内置二极管的电流容易集中。因此，与边缘区204及栅极焊盘203相邻的端部侧有源区202相比于中央侧有源区201而言内置二极管的电流容易集中，流过过剩的电流从而内置二极管的实质上的电流密度增加。其结果，容易产生通电劣化。
因此，根据第五实施方式所涉及的绝缘栅型半导体装置，在同一半导体芯片内，在中央侧有源区201及端部侧有源区202中使上侧埋入区6及基极接触区7的间距不同，使端部侧有源区202的上侧埋入区6及基极接触区7的间距比中央侧有源区201的上侧埋入区6及基极接触区7的间距粗(宽)，由此能够使端部侧有源区202的二极管的正向电压Vf比中央侧有源区201的内置二极管的正向电压高，能够抑制通电劣化。此外，在第五实施方式所涉及的绝缘栅型半导体装置中，例示了在同一半导体芯片内的中央侧有源区201及端部侧有源区202这两个部位使上侧埋入区6及基极接触区7的间距不同的情况，但也可以是，在同一半导体芯片内的三个部位以上使上侧埋入区6及基极接触区7的间距不同。
并且，将图40及图41所示的端部侧有源区202的上侧埋入区6与基极接触区7的平面图案设为相同形状，并且将图42及图43所示的中央侧有源区201的上侧埋入区6与基极接触区7的平面图案也设为相同形状。因此，在制造第五实施方式所涉及的绝缘栅型半导体装置时，能够共享地使用相同的掩模来进行用于形成上侧埋入区6的离子注入以及用于形成基极接触区7的离子注入，相比于使用单独的掩模的情况而言，能够降低工艺成本。
此外，在第五实施方式所涉及的绝缘栅型半导体装置中，例示了在同一半导体芯片内使上侧埋入区6及基极接触区7的间距不同的情况。但是，也可以是，在安装构成第五实施方式所涉及的绝缘栅型半导体装置的半导体芯片的半导体模块中，在半导体芯片相互之间使上侧埋入区6及基极接触区7的间距不同。例如，在外置有构成肖特基势垒二极管(SBD)的芯片的情况下，通过使第五实施方式所涉及的绝缘栅型半导体装置的内置二极管的内置二极管的正向电压Vf比SBD的正向电压高，能够抑制进行开关时的瞬态电流向内置二极管的流入。
(其它实施方式)
如上述那样，本发明通过第一实施方式～第五实施方式进行了记载，但不应理解为构成本公开的一部分的论述及附图限定本发明。对于本领域技术人员而言，根据本公开，各种代替实施方式、实施例以及运用技术是明了的。
例如，在第一实施方式～第五实施方式中，例示了在沟槽8a、8b内具有绝缘栅构造(9、10a)、(9、10b)的MISFET，但不限定于此，也能够应用于在沟槽内具有绝缘栅构造的IGBT等各种具有绝缘栅构造的绝缘栅型半导体装置。作为沟槽栅型IGBT，设为将图1所示的MISFET的n+型的源极区5作为发射极区、并且在漂移层1的下表面侧设置p+型的集电极区来作为载体接收区的构造即可。
另外，在第一实施方式～第五实施方式中，例示了使用SiC的绝缘栅型半导体装置。但是，除了使用SiC的绝缘栅型半导体装置以外，还能够应用于使用扩散系数比Si的扩散系数小的氮化镓(GaN)、金刚石或者氮化铝(AlN)等禁带宽度比硅的禁带宽度宽的半导体(宽带隙半导体)材料的各种绝缘栅型半导体装置。
另外，在第一实施方式～第五实施方式中，例示了在相邻的沟槽8a～8d之间的全部区域设置高浓度区16、下侧埋入区2、上侧埋入区6以及基极接触区7的情况，但也可以在相邻的沟槽8a～8d之间的一部分区域不设置高浓度区16、下侧埋入区2、上侧埋入区6以及基极接触区7。例如，也可以将相邻的沟槽8b、8c之间的区域设为不设置高浓度区16、下侧埋入区2、上侧埋入区6以及基极接触区7的台面区。
附图标记说明
1、101：漂移层；2、102：下侧埋入区；2a：条状部；2b：连接部；3、103：电流扩散层；4、104：注入控制区(基极区)；5、105：载体供给区(源极区)；6、106：上侧埋入区；7、107：基极接触区；8a～8d、108：沟槽；9、109：栅极绝缘膜；10a～10d、110：栅极电极；11、111：载体接收区(漏极区)；12、112：层间绝缘膜；13、113：源极接触层；14、114：漏极电极；15：光致抗蚀剂膜；16、116：高浓度区；17、117：源极电极；102a：接触底部区；102b：沟槽底部区；102c：连接区；201：中央侧有源区；202：端部侧有源区；203：栅极焊盘；204：边缘区。

Claims (18)

1.一种绝缘栅型半导体装置，其特征在于，具备：
第一导电型的载体输送层；
第二导电型的注入控制区，其设置于所述载体输送层的上表面；
第一导电型的载体供给区，其选择性地设置于所述注入控制区的上方；
第二导电型的基极接触区，其选择性地设置于所述注入控制区的上方；
沟槽，其贯通所述注入控制区并且到达所述载体输送层；
绝缘栅构造，其设置于所述沟槽的内侧；
第二导电型的上侧埋入区，其设置于所述载体输送层的内部，与所述注入控制区的下表面接触；
第二导电型的下侧埋入区，其设置于所述载体输送层的内部，与所述上侧埋入区的下表面及所述沟槽的底面接触；以及
第一导电型的高浓度区，其设置于所述载体输送层的内部，在相邻的所述沟槽间与所述下侧埋入区的下表面的一部分接触，所述高浓度区的杂质浓度比所述载体输送层的杂质浓度高。
2.根据权利要求1所述的绝缘栅型半导体装置，其特征在于，
所述高浓度区的宽度比相邻的所述沟槽的间隔窄。
3.根据权利要求1或2所述的绝缘栅型半导体装置，其特征在于，
所述基极接触区设置于相邻的所述沟槽间的中央。
4.根据权利要求1～3中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述基极接触区的两侧的侧面分别与相邻的所述沟槽分离。
5.根据权利要求1～4中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述上侧埋入区的两侧的侧面分别与相邻的所述沟槽分离。
6.根据权利要求1～5中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述上侧埋入区的宽度比所述基极接触区的宽度窄。
7.根据权利要求1～6中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述基极接触区、所述注入控制区、所述上侧埋入区、所述下侧埋入区以及所述高浓度区具有在所述沟槽的深度方向上以直线状重叠的部分。
8.根据权利要求1～7中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述载体输送层具有：
第一导电型的漂移层；以及
设置于所述漂移层上的第一导电型的电流扩散层。
9.根据权利要求1～8中的任一项所述的绝缘栅型半导体装置，其特征在于，
在平面图案上，相邻的所述沟槽相互平行地延伸，
所述下侧埋入区具备：
条状部，其与所述沟槽平行地延伸；以及
连接部，其在与所述平行的方向正交的方向上将相邻的所述条状部相互连接。
10.根据权利要求1～3中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述基极接触区的两侧的侧面分别与相邻的所述沟槽接触。
11.根据权利要求1～4中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述上侧埋入区的两侧的侧面分别与相邻的所述沟槽接触。
12.根据权利要求1～6中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述基极接触区与所述上侧埋入区在所述沟槽的深度方向上设置于相互错开的位置。
13.根据权利要求1或2所述的绝缘栅型半导体装置，其特征在于，
所述基极接触区及所述上侧埋入区分别仅与相邻的所述沟槽中的一方接触。
14.根据权利要求1～11中的任一项所述的绝缘栅型半导体装置，其特征在于，
在平面图案上，相邻的所述沟槽相互平行地延伸，
所述上侧埋入区具有沿所述沟槽的延伸方向延伸的条状的平面图案。
15.根据权利要求14所述的绝缘栅型半导体装置，其特征在于，
所述基极接触区具有沿所述沟槽的延伸方向延伸的条状的平面图案。
16.根据权利要求1～5中的任一项所述的绝缘栅型半导体装置，其特征在于，
在平面图案上，相邻的所述沟槽相互平行地延伸，
在所述沟槽的延伸方向上，所述基极接触区与所述上侧埋入区在相互重叠的位置断续地设置，
所述基极接触区的设置间隔及所述上侧埋入区的设置间隔在多个有源区中互不相同。
17.根据权利要求1～16中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述高浓度区在平面图案上在所述沟槽的延伸方向上断续地设置。
18.根据权利要求1～16中的任一项所述的绝缘栅型半导体装置，其特征在于，
所述高浓度区具有沿所述沟槽的延伸方向延伸的条状的平面图案。
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