CN117410322B - 一种沟槽型超结硅mosfet及制备方法 - Google Patents

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Abstract

本发明公开了一种沟槽型超结硅MOSFET及制备方法，该MOSFET包括：沟槽栅极、P柱和N柱；沟槽栅极包括第一延伸部和第二延伸部；第一延伸部位于Pwell层之间并与Pwell层邻接；第二延伸部位于Pwell层、第一延伸部、P柱和N柱之间并与Pwell层、P柱和N柱邻接；第一延伸部的第一端与第二延伸部连接；第一延伸部和第二延伸部构成倒T字型；P柱位于Pwell层、第二延伸部、N柱和衬底之间；P柱与Pwell层、N柱和衬底邻接；N柱位于第二延伸部、P柱和衬底之间；N柱与衬底邻接。本发明通过在传统垂直沟槽的基础上对沟槽进行延伸，使得位于沟槽中的栅极的长度增加，栅极长度的增加会增加超结硅MOSFET的沟道长度，提高了超结硅MOSFET器件的热稳定性。

Description

一种沟槽型超结硅MOSFET及制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽型超结硅MOSFET及制备方法。
背景技术
沟槽型MOSFET器件是一种新型垂直结构的MOSFET器件，是从传统平面型MOSFET结构的基础上优化发展而来。和平面型MOSFET器件相比，沟槽型MOSFET器件通过构建穿过体区的最下端沟槽结构，形成的沟道位于源极区和漂移区之间，消除了JFET区域，也消除了JFET电阻；同时，沟槽型MOSFET器件的沟槽栅极结构使得元胞的间距比平面型MOSFET器件更小，在设计上可以并联更多的元胞，进一步减小了总的电阻，因此，沟槽型MOSFET器件能够获得更小的导通电阻。
在转移特性曲线里，在一定的栅源电压下阈值电压不随温度变化而变化时，此时这个点称作A点。当实际的栅源电压小于A点时的栅源电压时，沟槽型超结硅MOSFET阈值电压与温度呈负相关，即温度越高，超结硅MOSFET的阈值电压越低。而超结硅MOSFET的导电沟道开启越宽越浅，生成的沟道电流越大；沟道电流的增大会导致MOSFET器件发热温度升高，温度升高导致阈值电压降低，超结硅MOSFET输出电流增大，从而形成一个正反馈，使得超结硅MOSFET器件发生热失效。
发明内容
为了解决上述提出的至少一个技术问题，本发明的目的在于提供一种沟槽型超结硅MOSFET及制备方法，以解决沟槽型超结硅MOSFET热不稳定性问题。
本发明的目的采用如下技术方式实现：
第一方面，本发明提供了一种沟槽型超结硅MOSFET，包括：沟槽栅极、P柱和N柱；
所述沟槽栅极包括第一延伸部和第二延伸部；
所述第一延伸部位于Pwell层之间并与所述Pwell层邻接；
所述第二延伸部位于所述Pwell层、所述第一延伸部、P柱和N柱之间并与所述Pwell层、所述P柱和所述N柱邻接；
所述第一延伸部的第一端与所述第二延伸部连接；
所述第一延伸部和所述第二延伸部构成倒T字型；
所述P柱位于所述Pwell层、所述第二延伸部、所述N柱和衬底之间；
所述P柱与所述Pwell层、所述N柱和所述衬底邻接；
所述N柱位于所述第二延伸部、所述P柱和所述衬底之间；
所述N柱与所述衬底邻接。
优选地，所述沟槽栅极还包括第三延伸部；
所述第三延伸部位于所述Pwell层和所述第一延伸部的上方并与所述Pwell层邻接；
所述第三延伸部与所述第一延伸部的第二端连接；
所述第一延伸部、所述第二延伸部和所述第三延伸部构成工字型。
优选地，所述第二延伸部的长度为300-600nm。
优选地，所述第二延伸部的厚度为300nm。
优选地，所述第三延伸部的长度为300-600nm。
优选地，所述第三延伸部的厚度为300nm。
优选地，所述P柱的宽度为3.5um；
所述N柱的宽度为3.5um。
优选地，所述P柱的掺杂浓度为6×1015cm-3；
所述N柱的掺杂浓度为6×1015cm-3。
优选地，还包括：漏极、衬底、Pwell层、P+层、N+层和源极；
所述漏极位于所述衬底的下方；
所述衬底位于所述P柱和所述N柱的下方；
所述Pwell层位于所述P柱的上方；
所述P+层和所述N+层位于所述Pwell层的上方；
所述源极位于所述N+层的上方。
第二方面，本发明提供了一种沟槽型超结硅MOSFET制备方法，包括：
在衬底的上方外延形成P柱和N柱；
在所述P柱和N柱的上方沉积第一氧化层和多晶材料；
蚀刻所述第一氧化层和所述多晶材料；
在所述多晶材料的上方和侧壁沉积第二氧化层形成第二延伸部；
外延所述P柱至第二延伸部的高度；
在所述P柱和所述第二延伸部的上方沉积有源层；
在所述第二氧化层的上方蚀刻所述有源层形成沟槽；
在所述沟槽两侧的所述有源层离子注入形成Pwell层；
在所述Pwell层的上方和所述沟槽的侧壁沉积第三氧化层；
蚀刻所述第二氧化层和所述第三氧化层；
沿所述第三氧化层沉积所述多晶材料形成第一延伸部和第三延伸部；
在所述Pwell层的上层离子注入形成N+层和P+层；
在所述第三延伸部、所述N+层和所述P+层的上方沉积第四氧化层；
在所述N+层的上方蚀刻所述第四氧化层形成接触孔。
相比现有技术，本发明的有益效果在于：
本发明通过在传统垂直沟槽的基础上对沟槽进行延伸，使得位于沟槽中的栅极的长度增加，栅极长度的增加会增加超结硅MOSFET的沟道长度，沟道长度的增加会减小A点对应栅源电压，减小负反馈的范围，温度升高带来阈值电压的增大，从而减小沟道电流，提高了超结硅MOSFET器件的热稳定性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。
附图说明
为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1为本发明实施例提供的一种沟槽型超结硅MOSFET的结构示意图；
图2为本发明实施例提供的一种沟槽型超结硅MOSFET制备方法的流程示意图；
图3为本发明实施例提供的一种沟槽型超结硅MOSFET制备方法的结构示意图A；
图4为本发明实施例提供的一种沟槽型超结硅MOSFET制备方法的结构示意图B；
图5为本发明实施例提供的一种沟槽型超结硅MOSFET制备方法的结构示意图C。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。
在转移特性曲线里，在一定的栅源电压下阈值电压不随温度变化而变化时，此时这个点称作A点。当实际的栅源电压小于A点时的栅源电压时，超结硅MOSFET阈值电压与温度呈负相关，即温度越高，超结硅MOSFET的阈值电压越低。而超结硅MOSFET的导电沟道开启越宽越浅，生成的沟道电流越大；沟道电流的增大会导致MOSFET器件发热温度升高，温度升高导致阈值电压降低，超结硅MOSFET输出电流增大，从而形成一个正反馈，使得超结硅MOSFET器件发生热失效。
本发明通过在传统垂直沟槽的基础上对沟槽进行延伸，使得位于沟槽中的栅极的长度增加，栅极长度的增加会增加超结硅MOSFET的沟道长度，沟道长度的增加会减小A点对应栅源电压，减小负反馈的范围，温度升高带来阈值电压的增大，从而减小沟道电流，提高了超结硅MOSFET器件的热稳定性。
实施例1
提供了一种沟槽型超结硅MOSFET，参见图1，包括：沟槽栅极、P柱和N柱；
沟槽栅极包括第一延伸部和第二延伸部；
第一延伸部位于Pwell层之间并与Pwell层邻接；
第二延伸部位于Pwell层、第一延伸部、P柱和N柱之间并与Pwell层、P柱和N柱邻接；
第一延伸部的第一端与第二延伸部连接；
第一延伸部和第二延伸部构成倒T字型；
沟道是MOSFET中源极和漏极之间的一层薄半导体层，对MOSFET施加外部电场是MOSFET常用的开启沟道的方法。当对MOSFET栅极施加电压时，在MOSFET中沿电场的方向会形成反型层，电流在其中流动且受到栅极控制。热失效是指MOSFET在高温环境下出现性能下降或者完全失效的现象，沟道电流与沟道的长度呈负相关，沟道电流过大会导致MOSFET器件发热温度升高，使得MOSFET器件发生热失效。
在本实施例中，第一延伸部为沟槽栅极中间的垂直部，第二延伸部为沟槽栅极底部的水平部，通过在第一延伸部的基础上，对第一延伸部的底部进行延伸得到第二延伸部。第一延伸部和第二延伸部构成的倒T字型沟槽栅极与垂直沟槽栅极相比栅极长度增加，使得超结硅MOSFET的沟槽长度增加，提高了超结硅MOSFET器件的热稳定性。
P柱位于Pwell层、第二延伸部、N柱和衬底之间；
P柱与Pwell层、N柱和衬底邻接；
N柱位于第二延伸部、P柱和衬底之间；
N柱与衬底邻接。
对于传统结构的MOSFET器件，主要靠单一的N型掺杂漂移区反向耐压。从PN结结面开始，电场逐渐减小。为了提高击穿电压，需要增大漂移区的厚度或减小漂移区的掺杂浓度，但这样的条件导致了导通电阻的增大。超结结构被提出用于解决硅极限的问题。超结结构能够在器件的体内引入额外的电场，大大降低了相同击穿电压下器件的导通电阻。相较于传统结构，超结结构极大程度上减少了能量的损耗，实现了更为高效的能源使用效率。超结结构最大的特点在于将原来单一掺杂的N型漂移区变成掺杂的N型漂移区和P型漂移区，在反向耐压时，两种电荷横向互相补偿，纵向电场变得十分均匀，因此增大了器件的击穿电压。另外，超结结构漂移区的掺杂浓度比传统结构漂移区的掺杂浓度更高，在提高击穿电压的同时，降低了MOSFET器件的导通电阻。
要想保证高压的功率MOSFET具有足够的击穿电压，降低导通电阻最直接的方法是将反向阻断电压与导通电阻功能分开，分别设计在不同的区域。在本实施例中，N柱夹在两边的P柱中间，当沟槽型MOSFET器件关断时，形成两个反向偏置的PN结，分别是P柱和N柱以及P-well和N柱。P-well不能形成反型层产生导电沟道，P柱和N柱形成反向偏置，PN结耗尽层增大，并建立横向电场；P-well和N柱形成的PN结也是反向偏置，产生宽的耗尽层，并建立垂直电场。N柱整个区域基本上全部变成耗尽层，具有非常高的纵向阻断电压。当沟槽型MOSFET器件导通时，栅极和源极的电场将P-well反型，产生N型导电沟道，源极区的电子通过导电沟道进入N柱，中和N柱中的空穴，从而恢复N柱的掺杂浓度，因此导电沟道形成。N柱的掺杂浓度升高，具有较低的电阻率，进而降低了导通电阻。
优选地，沟槽栅极还包括第三延伸部；
第三延伸部位于Pwell层和第一延伸部的上方并与Pwell层邻接；
第三延伸部与第一延伸部的第二端连接；
第一延伸部、第二延伸部和第三延伸部构成工字型。
在对第一延伸部的底部进行延伸得到第二延伸部以增加沟槽栅极的长度存在一定的局限性。第二延伸部占用了N-drift层水平方向的空间，在实际制作过程中，第二延伸部的长度过长会增加超结硅MOSFET器件的面积。在一些实施例中，第三延伸部为沟槽栅极顶部的水平部，通过在第一延伸部的基础上，对第一延伸部的底部和顶部分别进行延伸得到第二延伸部和第三延伸部。第一延伸部、第二延伸部和第三延伸部构成的工字形沟槽栅极与垂直沟槽栅极相比栅极长度增加，使得超结硅MOSFET的沟槽长度增加，提高了超结硅MOSFET器件的热稳定性。
优选地，第二延伸部的长度为300-600nm。
栅极作为MOSFET的控制元件，用于控制沟道的开启和关闭，沟道的长度取决于栅极的长度。沟道长度的增加可以减小沟道电流，进而降低MOSFET的发热温度，提高MOSFET器件的热稳定性。但是沟槽的长度过长会增加MOSFET的导通电阻，降低了MOSFET的工作效率和功率处理能力；沟槽的长度过长也会降低MOSFET的开关速度，降低了MOSFET的响应速度；沟槽的长度过长还会增加MOSFET的漏电流，增加了MOSFET的能耗。在设计MOSFET时，需要权衡沟道长度的选择，以平衡MOSFET的性能和稳定性。在本实施例中，第二延伸部的长度设置为300-600nm，作为一个优选地实施例，本发明将第二延伸部的长度设置为500nm。需要说明的是，第二延伸部的长度是指其水平方向上的长度。
优选地，第二延伸部的厚度为300nm。
栅极的厚度会影响MOSFET器件的性能。较大的栅极厚度可以提供更大的电流通路，提高MOSFET器件的开关速度，同时不容易受到电荷积累和热量积累的影响，提高了MOSFET器件的可靠性；但较大的栅极厚度会导致更大的功率和热量产生，增加了MOSFET器件的功耗。在设计MOSFET时，需要选择合适的栅极厚度，以确保MOSFET器件稳定可靠地运行。在本实施例中，第二延伸部的厚度设置为300nm，第三延伸部的厚度设置为300nm。
优选地，第三延伸部的长度为300-600nm。
在对第一延伸部的底部进行延伸得到第二延伸部以增加沟槽栅极的长度存在一定的局限性。第二延伸部占用了N-drift层水平方向的空间，在实际制作过程中，第二延伸部的长度过长会增加超结硅MOSFET器件的面积。通过对第一延伸部的顶部进行延伸得到第三延伸部，第二延伸部和第三延伸部共同增加栅极的长度。在一些实施例中，第三延伸部的长度设置为300-600nm，作为一个优选地实施例，本发明将第二延伸部的长度设置为300nm，将第三延伸部的长度设置为300nm。需要说明的是，第三延伸部的长度是指其水平方向上的长度。
优选地，第三延伸部的厚度为300nm。
栅极的厚度会影响MOSFET器件的性能。较大的栅极厚度可以提供更大的电流通路，提高MOSFET器件的开关速度，同时不容易受到电荷积累和热量积累的影响，提高了MOSFET器件的可靠性；但较大的栅极厚度会导致更大的功率和热量产生，增加了MOSFET器件的功耗。在设计MOSFET时，需要选择合适的栅极厚度，以确保MOSFET器件稳定可靠地运行。在一些实施例中，第三延伸部的厚度设置为300nm。
优选地，P柱的宽度为3.5um；
N柱的宽度为3.5um。
当P柱和N柱的宽度控制合适，可以将N柱完全耗尽，这样N柱中就没有自由电荷，中间的横向电场很高，只有外部电压大于内部的横向电场，才能将此区域击穿。P柱和N柱的宽度设置在较大的宽度，当沟槽型MOSFET处于关断状态时，P柱和N柱之间形成的耗尽层比较薄，并不能将N柱完全地耗尽，沟槽型MOSFET的击穿电压与N柱完全耗尽的MOSFET的击穿电压相比降低了；当沟槽型MOSFET处于导通状态时，N柱的掺杂浓度较低，具有的电阻率较高，导致沟槽型MOSFET的导通电阻增大。而P柱和N柱的宽度设置在较小宽度，能够降低沟槽型MOSFET的导通电阻，但是也需要考虑击穿电压降低问题。在本实施例中，P柱的宽度设置为3.5um，N柱的宽度设置为3.5um。
优选地，P柱的掺杂浓度为6×1015cm-3；
N柱的掺杂浓度为6×1015cm-3。
将N柱完全耗尽也可以通过调整P柱和N柱的掺杂浓度实现。当P柱和N柱的掺杂浓度控制合适，也可以将N柱完全耗尽，这样N柱中就没有自由电荷，中间的横向电场很高，只有外部电压大于内部的横向电场，才能将此区域击穿。P柱和N柱的掺杂浓度设置在较低的浓度，当沟槽型MOSFET处于关断状态时，P柱和N柱之间形成的耗尽层比较薄，并不能将N柱完全地耗尽，沟槽型MOSFET的击穿电压与N柱完全耗尽的MOSFET的击穿电压相比降低了；当沟槽型MOSFET处于导通状态时，N柱的掺杂浓度较低，具有的电阻率较高，导致沟槽型MOSFET的导通电阻增大。而P柱和N柱的掺杂浓度设置在较高的浓度，能够降低沟槽型MOSFET器件的导通电阻，但是也需要考虑击穿电压的降低以及高成本的问题。在本实施例中，P柱的掺杂浓度设置为6×1015cm-3，N柱的掺杂浓度设置为6×1015cm-3。
优选地，还包括：漏极、衬底、Pwell层、P+层、N+层和源极；
漏极位于衬底的下方；
衬底位于P柱和N柱的下方；
Pwell层位于P柱的上方；
P+层和N+层位于Pwell层的上方；
源极位于N+层的上方。
实施例2
提供了一种沟槽型超结硅MOSFET制备方法，参见图2、图3、图4和图5，包括：
S100，在衬底的上方外延形成P柱和N柱；
外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。根据生长源物相状态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离子注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外延（ALE）等。化学气相外延与化学气相沉积（CVD）的原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE还能够用于外延硅片工艺和MOS晶体管嵌入式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。
S200，在P柱和N柱的上方沉积第一氧化层和多晶材料；
S300，蚀刻第一氧化层和多晶材料；
蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器，从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S400，在多晶材料的上方和侧壁沉积第二氧化层形成第二延伸部；
S500，外延P柱至第二延伸部的高度；
S600，在P柱和第二延伸部的上方沉积有源层；
S700，在第二氧化层的上方蚀刻有源层形成沟槽；
S800，在沟槽两侧的有源层离子注入形成Pwell层；
离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。质量选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或狭缝的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S900，在Pwell层的上方和沟槽的侧壁沉积第三氧化层；
S1000，蚀刻第二氧化层和第三氧化层；
栅极氧化层是半导体器件结构中的关键部分，其生长过程是指将氧化物层沉积在衬底上的过程。栅极氧化层的生成原理主要涉及两个过程，即氧化反应和扩散反应。在氧化反应中，氧气和衬底表面的硅原子发生化学反应，生成二氧化硅。在扩散的过程中，氧气通过已经生成的二氧化硅向下扩散，不断增加氧化层的厚度。在集成电路制造工艺中，栅极氧化层形成的方法主要包括热氧化法和化学气相沉积法两种。热氧化法是将衬底放置在高温氧气环境中，通过热氧化反应生长氧化层，化学气相沉积法是一种通过在气相中加热并分解化学气体，生成二氧化硅沉积在衬底上的方法。氧化工艺是指用热氧化法在衬底表面形成二氧化硅的过程。氧化工艺分干氧氧化和湿氧氧化两种。干氧氧化是以干燥纯净的氧气作为氧化气氛，在1000摄氏度左右的高温条件下直接与硅发生化学反应，干氧氧化的速率比湿氧氧化的速率低，通常干氧氧化的时间长达2小时，湿氧氧化的时间缩短至12分钟左右，但氧化薄膜质量比湿氧氧化高，所以厚度较薄的屏蔽氧化层、衬底氧化层和栅极氧化层的生长一般用干氧氧化。湿氧氧化是用水取代氧气，在高温下水分解为HO，HO在二氧化硅中的扩散速率比干氧氧化高。湿氧氧化用于生长较厚的氧化层如遮蔽氧化层、整面全区覆盖氧化层和LOCOS氧化层等。湿氧氧化法中，氧气先通过95-98摄氏度的去离子水，将水汽一起带入氧化炉内，氧气和水汽同时与硅发生氧化反应。采用这种氧化方法生成的二氧化硅膜的质量比干氧化法的略差，但远比水汽氧化的效果好，而且生长速度较快。因此，当所需氧化层厚度很厚且对氧化层的电学性能要求不高的情形下，为了产能的考虑，常采用这种方法。热氧化法的设备主要有水平式和直立式两种。尺寸在6英寸以下的晶片都采用水平式氧化炉，在8英寸以上的晶片都采用直立式氧化炉。氧化炉管和装载晶片的晶舟都采用石英材料制成。在氧化过程中，要防止杂质污染和金属污染，为了减少人为的因素，现代制造中大多都采用自动化控制。
在本实施例中，沉积的第一氧化层、第二氧化层和第三氧化层共同组成了栅极氧化层。
S1100，沿第三氧化层沉积多晶材料形成第一延伸部和第三延伸部；
化学气相沉积法是一种常用的制备多晶硅的方法。化学气相沉积法通过将硅源气体在高温条件下分解成硅原子，并在衬底的表面沉积形成多晶硅薄膜。在化学气相沉积法中，沉积过程是通过控制气体流量、温度和压力等参数来实现的。首先将经过准备的硅源气体通过进气口引入反应室，并于惰性载气如氢气混合。然后通过加热反应使其达到适当的温度，通常在600-700摄氏度之间。在高温的条件下，硅源气体会分解，生成硅原子并沉积在衬底表面。沉积速率和薄膜质量可以通过调节反应温度、气体流量和压力等参数来控制。
在本实施例中，通过在第一氧化层、第二氧化层和第三氧化层上沉积多晶材料形成沟槽栅极。
S1200，在Pwell层的上层离子注入形成N+层和P+层；
S1300，在第三延伸部、N+层和P+层的上方沉积第四氧化层；
S1400，在N+层的上方蚀刻第四氧化层形成接触孔。
本实施例通过在传统垂直沟槽的基础上对沟槽进行延伸，使得位于沟槽中的栅极的长度增加，栅极长度的增加会增加超结硅MOSFET的沟道长度，沟道长度的增加会减小A点对应栅源电压，减小负反馈的范围，温度升高带来阈值电压的增大，从而减小沟道电流，提高了超结硅MOSFET器件的热稳定性。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种沟槽型超结硅MOSFET，其特征在于，包括：沟槽栅极、P柱和N柱；
所述沟槽栅极包括第一延伸部和第二延伸部；
所述第一延伸部位于Pwell层之间并与所述Pwell层邻接；
所述第一延伸部的深度和所述Pwell层的深度相同；
所述第二延伸部位于所述Pwell层、所述第一延伸部、P柱和N柱之间并与所述Pwell层、所述P柱和所述N柱邻接；
所述第一延伸部的第一端与所述第二延伸部连接；
所述第一延伸部和所述第二延伸部构成倒T字型；
所述P柱位于所述Pwell层、所述第二延伸部、所述N柱和衬底之间；
所述P柱与所述Pwell层、所述N柱和所述衬底邻接；
所述N柱位于所述第二延伸部、所述P柱和所述衬底之间；
所述N柱与所述衬底邻接；
所述沟槽栅极还包括第三延伸部；
所述第三延伸部位于所述Pwell层和所述第一延伸部的上方并与所述Pwell层邻接；
所述第三延伸部与所述第一延伸部的第二端连接；
所述第一延伸部、所述第二延伸部和所述第三延伸部构成工字型；
所述第二延伸部的长度为300-600nm；
所述第二延伸部的厚度为300nm；
所述第三延伸部的长度为300-600nm；
所述第三延伸部的厚度为300nm。
2.根据权利要求1所述的一种沟槽型超结硅MOSFET，其特征在于，所述P柱的宽度为3.5um；
所述N柱的宽度为3.5um。
3.根据权利要求1所述的一种沟槽型超结硅MOSFET，其特征在于，所述P柱的掺杂浓度为6×1015cm-3；
所述N柱的掺杂浓度为6×1015cm-3。
4.根据权利要求1所述的一种沟槽型超结硅MOSFET，其特征在于，还包括：漏极、衬底、Pwell层、P+层、N+层和源极；
所述漏极位于所述衬底的下方；
所述衬底位于所述P柱和所述N柱的下方；
所述Pwell层位于所述P柱的上方；
所述P+层和所述N+层位于所述Pwell层的上方；
所述源极位于所述N+层的上方。
5.一种沟槽型超结硅MOSFET制备方法，应用于如权利要求1-4任意一项所述的一种沟槽型超结硅MOSFET，其特征在于，包括：
在衬底的上方外延形成P柱和N柱；
在所述P柱和N柱的上方沉积第一氧化层和多晶材料；
蚀刻所述第一氧化层和所述多晶材料；
在所述多晶材料的上方和侧壁沉积第二氧化层形成第二延伸部；
外延所述P柱至第二延伸部的高度；
在所述P柱和所述第二延伸部的上方沉积有源层；
在所述第二氧化层的上方蚀刻所述有源层形成沟槽；
在所述沟槽两侧的所述有源层离子注入形成Pwell层；
在所述Pwell层的上方和所述沟槽的侧壁沉积第三氧化层；
蚀刻所述第二氧化层和所述第三氧化层；
沿所述第三氧化层沉积所述多晶材料形成第一延伸部和第三延伸部；
在所述Pwell层的上层离子注入形成N+层和P+层；
在所述第三延伸部、所述N+层和所述P+层的上方沉积第四氧化层；
在所述N+层的上方蚀刻所述第四氧化层形成接触孔。
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