CN102569367A - 碳化硅半导体器件及其制造方法 - Google Patents
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Abstract
一种SiC半导体器件包括衬底(1)、漂移层(2)、基极区(3)、源极区(4)、沟槽(6)、栅极氧化物膜(7)、栅电极(8)、源电极(9)和漏电极(11)。衬底(1)以Si面作为主表面。源极区(4)具有Si面。从所述源极区(4)的表面到比所述基极区(3)更深的部分提供沟槽(6)，所述沟槽(6)在一个方向上沿纵向延伸并具有Si面底部。所述沟槽(6)至少在与所述基极区(3)接触的部分具有倒锥形形状，该倒锥形形状在入口部分的宽度比底部更小。
Description
技术领域
本发明涉及一种碳化硅(下文称为SiC)半导体器件，其中形成了具有沟槽栅极结构的半导体元件。本发明还涉及一种SiC半导体器件的制造方法。
背景技术
作为常规公知的由SiC衬底制成并具有沟槽栅极结构的垂直半导体元件，JP-A-2009-188221和JP-A-2009-289987公开了垂直金属氧化物半导体场效应晶体管(MOSFET)。在JP-A-2009-188221和JP-A-2009-289987中公开的垂直MOSFET中，为了减小垂直MOSFET中的导通状态电阻，需要增大沟道迁移率。SiC的沟道迁移率取决于平面方向。因此，在具有沟槽栅极结构的垂直MOSFET中，设置SiC衬底的主表面的平面方向和沟槽侧壁的平面方向，从而沿着沟道迁移率高的晶面设置沟槽侧壁。具体而言，将Si面，即(0001)Si平面，或C面，即(000-1)C平面，用作SiC衬底的主表面，并在Si面或C面上进行各向异性蚀刻，以形成平行于(11-20)平面的沟槽侧壁。
不过，即使将Si面或C面用作SiC衬底的主表面并执行各向异性蚀刻以形成平行于(11-20)平面的沟槽侧壁，沟槽的侧壁也被形成锥形(tapered)形状，其入口部分的宽度比底部大。因此，难以形成精确平行于(11-20)平面的沟槽侧壁。在沟槽侧壁不平行于(11-20)平面时，沟道迁移率将减小。
发明内容
考虑到以上困难，本公开的目的是提供一种SiC半导体器件，其中当在SiC半导体器件中形成了沟槽栅极结构时，获得了高的沟道迁移率、宽的工艺窗口和栅极氧化物膜的可靠性。第二个目的是提供一种SiC半导体器件的制造方法。
根据本公开的第一方面，一种SiC半导体器件包括衬底、漂移层、基极区、源极区、沟槽、栅极氧化物膜、栅电极、源电极和漏电极。衬底由碳化硅制成并以Si面作为主表面。衬底具有第一导电类型或第二导电类型。漂移层由碳化硅制成并形成于衬底上。漂移层具有第一导电类型，且杂质浓度低于衬底的杂质浓度。基极区由碳化硅制成并形成于漂移层上。基极区具有第二导电类型。源极区由碳化硅制成并形成于基极区的表面部分中。源极区具有Si面、第一导电类型，且杂质浓度高于漂移层的杂质浓度。从源极区的表面到深于基极区的部分提供沟槽。沟槽沿一个方向纵向延伸并具有Si面底部。所述沟槽至少在与所述基极区接触的部分具有倒锥形形状，其在入口部分的宽度比底部更小。栅极氧化物膜形成于所述沟槽内壁上。栅电极形成于沟槽中的栅极氧化物膜上。源电极电耦合至源极区和基极区。漏电极形成于衬底的后表面上。通过控制施加到所述栅电极的电压以及经过所述源极区和所述漂移层在所述源电极和所述漏电极之间流动的电流，在所述基极区与所述沟槽接触的表面部分中形成沟道区。
在以上SiC半导体器件中，当在SiC半导体器件中形成沟槽栅极结构时，SiC半导体器件可以有高的沟道迁移率，宽的工艺窗口和可靠的栅极氧化物膜。
根据本公开的第二方面，一种SiC半导体器件的制造方法包括：制备由碳化硅制成的衬底，在衬底上外延生长由碳化硅制成的漂移层，通过外延生长或向漂移层的表面部分中注入离子在漂移层上形成碳化硅制成的基极区，向所述基极区的表面部分中注入第一导电类型的离子以形成由碳化硅制成的源极区，通过蚀刻提供从源极区的表面部分通过基极区到达漂移层的沟槽，氧化所述沟槽的内壁以形成栅极氧化物膜，在所述沟槽中所述栅极氧化物膜上形成栅电极，形成电耦合至所述源极区和所述基极区的源电极，以及在所述衬底的后表面上形成漏电极。衬底以Si面作为主表面，并具有第一导电类型或第二导电类型。漂移层具有第一导电类型，且杂质浓度低于衬底的杂质浓度。基极区具有第二导电类型。源极区具有第一导电类型，且杂质浓度高于漂移层的杂质浓度。沟槽沿一个方向纵向延伸。提供沟槽包括提供所述沟槽以使其至少在与所述基极区接触的部分具有倒锥形形状，其在入口部分的宽度比底部更小。
在以上SiC半导体器件的制造方法中，当在SiC半导体器件中形成沟槽栅极结构时，SiC半导体器件可以有高的沟道迁移率，宽的工艺窗口和可靠的栅极氧化物膜。
附图说明
通过参考附图做出的详细描述，本公开的以上和其他目的、特征和优点将变得更加明显。在附图中：
图1是截面图，示出了根据本公开第一实施例的SiC半导体器件；
图2A到图2C是截面图，示出了图1所示的SiC半导体器件的制造过程；
图3A到图3B是截面图，示出了图2C所示制造过程之后，图1所示的SiC半导体器件的制造过程；
图4是截面图，示出了根据本公开第二实施例的SiC半导体器件；
图5是截面图，示出了根据本公开第三实施例的SiC半导体器件；
图6是截面图，示出了具有沟槽栅极结构的垂直MOSFET中沟槽附近的部分；以及
图7是示出了Si面中的侧壁角度θ和沟道迁移率之间的关系以及C面中侧壁角度θ和沟道迁移率之间的关系的图表。
具体实施方式
在描述本公开的实施例之前，将参考图6和图7描述发明人进行的研究和研究结果。
如图6所示，在n+型衬底J1上，形成n-型漂移层J2、p型基极区J3、n+型源极区J4和耦合到p型基极区J3的p+型接触层J5。沟槽J6从衬底表面穿透衬底。此外，在沟槽J6中形成栅极氧化物膜J7和栅电极J8。在上述结构中，沟槽J6的侧壁角度θ被定义为衬底水平方向和沟槽J6的侧壁之间的角度。如图7所示，沟道迁移率随着侧壁角度θ的减小而减小。具体而言，沟道迁移率在Si面中显著减小。
于是，考虑到形成沟槽J6期间的工艺窗口，与以Si面作为主表面的n+型衬底J1相比，以C面作为主表面的n+型衬底J1能够更有效地限制沟道迁移率的减小。工艺窗口是侧壁角度的工艺变化。
不过，在栅极氧化期间，与形成于Si面上的氧化物膜相比，形成于C面上的氧化物膜显著劣化。在将C面用作n+型衬底J1的主表面的情况下，在通过栅极氧化形成栅极氧化物膜J7时，栅极氧化物膜7形成于沟槽J6的底表面和外表面上。因此，不能充分获得栅极氧化物膜J7的可靠性。
(第一实施例)
将参考图1描述根据本公开第一实施例的SiC半导体器件。SiC半导体器件包括具有沟槽栅极结构的垂直MOSFET。在本实施例中，例如，将第一导电类型设置为n型，第二导电类型设置为p型。
如图1所示，使用SiC制成的n+型衬底1制造垂直MOSFET。n+型衬底1以Si面作为主表面，所述Si面是(0001)Si平面。n+型衬底1掺有浓度为例如1.0×1019/cm3的n型杂质，例如磷，并具有大约为300μm的厚度。在n+型衬底1的表面上形成SiC制成的n-型漂移层2。n-型漂移层2掺有浓度为例如5.0×1015/cm3到2.0×1016/cm3的n型杂质，例如磷，并具有大约8μm到15μm的厚度。在n-型漂移层2的表面部分中形成p型基极区3。在p型基极区3的表面部分中形成n+型源极区4和p+型接触层5。
p型基极区3掺有例如浓度为5.0×1016/cm3到2.0×1019/cm3的p型杂质，例如硼或铝，并具有大约2.0μm的厚度。n+型源极区4的表面部分掺有浓度(表面浓度)例如为1.0×1021/cm3的n型杂质，例如磷，且n+型源极区4具有大约0.3μm的厚度。p+型接触层5的表面部分掺有浓度(表面浓度)例如为1.0×1021/cm3的p型杂质，例如硼或铝，且p+型接触层5具有大约0.3μm的厚度。n+型源极区4设置于沟槽栅极结构的每一侧，稍后将加以描述。p+型接触层5设置于n+型源极区4与沟槽栅极结构相对的一侧。
可以通过在n-型漂移层2上进行外延生长或通过向n-型漂移层2中注入离子来形成p型基极区3和n+型源极区4。在任何情况下，p型基极区3和n+型源极区4以类似于n-型漂移层2的方式从Si面继承而来，Si面是n+型衬底1的主表面的平面方向，p型基极区3和n+型源极区4的表面为Si面。
沟槽6穿透p型基极区3和n+型源极区4并到达n-型漂移层2。沟槽6宽度例如为1.4μm到2.0μm，深度为2.0μm或更大(例如2.4μm)。与沟槽6的侧面部分接触地设置p型基极区3和n+型源极区4。
沟槽6具有倒锥形形状，其入口部分的宽度比底部小。在本实施例中，将沟槽6的侧壁角度θ设置在大于90度且等于或小于102度的范围之内(90度＜θ＜102度)。在沟槽6中，底表面和外表面都是Si面，沟槽6的侧壁从(11-20)平面具有一定偏置角。在沟槽6具有倒锥形形状且形成于Si面上的情况下，以及在沟槽6具有锥形形状且形成于C面上的情况下，沟槽6是类似的。因此，如图7所示，即使在沟槽6的侧壁角度θ变化时，也可以限制沟道迁移率的减小。具体而言，在将沟槽6的侧壁角度θ设置在大于90度且小于等于102度的范围之内时，沟槽6的侧壁的平面方向与主表面为C面且沟槽6的侧壁角度θ设置在大于等于78度且小于90度的范围之内(78度≤θ＜90度)的情况下的侧壁的平面方向相同，沟道迁移率类似于主表面为Si面且沟槽6的侧壁角度θ大于等于85度(85度≤θ)的情况下的沟道迁移率。因此，可以获得高的沟道迁移率。
此外，利用栅极氧化物膜7覆盖沟槽6的内壁。栅电极8形成于栅极氧化物膜7的表面上，且利用栅电极8填充沟槽6。栅电极8由掺杂多晶硅(多晶Si)制成。通过对沟槽6的内壁进行热氧化形成栅极氧化物膜7，这种热氧化也称为栅极氧化。栅极氧化物膜7在沟槽6的内壁和底部上都具有大约100nm的厚度。如上所述，因为沟槽6的底表面和外表面(n+型源极区4和p+型接触层5的表面)是Si面，所以栅极氧化物膜7具有限制劣化的高可靠性。
如上所述配置沟槽栅极结构。沟槽栅极结构在平行于衬底1的表面的第一方向上纵向延伸。通过在平行于衬底1的表面且垂直于第一方向的第二方向上布置多个栅极结构，形成多个单元。
此外，在n+型源极区4、p+型接触层5和栅电极8的表面上形成未示出的源电极9和栅极线路。源电极9和栅极线路由多种金属，例如Ni/Al制成。在源电极9和栅极线路中，至少与n型SiC接触的部分(在掺有n型杂质时，特别是n+型源极区4和栅电极8)是由金属制成的，实现与n型SiC的欧姆接触，至少与p型SiC接触的部分(在掺有p型杂质时，特别是p+型接触层5和栅电极8)是由金属制成的，实现与p型SiC的欧姆接触。源电极9和栅极线路由层间绝缘膜10电绝缘，在层间绝缘膜10上形成了源电极9和栅极线路。源电极9经由层间绝缘膜10界定的接触孔与n+型源极区4和p+型接触层5电耦合，栅极线路经由层间绝缘膜10界定的另一接触孔与栅电极8电耦合。
此外，在n+型衬底1的后表面上形成与n+型衬底1电耦合的漏电极11。垂直MOSFET具有带n型反型沟道的沟槽栅极结构，其具有上述构造。
将描述SiC半导体器件的制造方法，其中如图1所示，形成具有沟槽栅极结构的垂直MOSFET。将参考图2A到3B描述制造过程。
在图2A所示的过程中，制备n+型衬底1。n+型衬底1的主表面是Si面或具有与Si面之间的预定偏置角。n+型衬底1掺有浓度为例如1.0×1019/cm3的n型杂质，例如磷，并具有大约为300nm的厚度。在n+型衬底1的表面上外延生长由SiC制成的n-型漂移层2。n-型漂移层2掺有浓度为例如3.0×1015/cm3到7.0×1015/cm3的n型杂质，例如磷，并具有大约15μm的厚度。
在图2B所示的过程期间，通过外延生长厚度约2μm的p型杂质层在n-型漂移层2的表面上形成p型基极区3，所述p型杂质层掺杂有浓度例如为5.0×1015/cm3到5.0×1016/cm3的p型杂质，例如硼或铝。
在图2C所示的过程期间，在p型基极区3上形成掩模(未示出)，例如低温氧化物(LTO)。然后，执行光刻以去除n+型源极区4的预定形成部分上形成的掩模的一部分。然后，执行n型杂质，例如氮化物的离子注入。然后，去除剩余的掩模并在p型基极区3上形成新掩模(未示出)。然后，再次执行光刻以去除p+型接触层5的预定形成部分上形成的新掩模的一部分。接下来，执行p型杂质，例如硼和铝的离子注入。
接下来，激活注入的n型杂质离子以形成n+型源极区4，其掺有浓度(表面浓度)例如为1.0×1021/cm3的n型杂质，例如磷，且具有大约0.3μm的厚度。同时，激活注入的p型杂质离子以形成p+型接触层5，其掺有浓度(表面浓度)例如为1.0×1021/cm3的p型杂质，例如硼或铝，且具有大约0.3μm的厚度。然后，去除剩余的掩模。
在图3A所示的过程期间，在p型基极区3、n+型源极区4和p+型接触层5上形成蚀刻掩模20。然后去除沟槽6的预定形成部分上形成的蚀刻掩模20的一部分。然后，利用覆盖在p型基极区3、n+型源极区4和p+型接触层5上的蚀刻掩模20各向异性地进行蚀刻。例如，可以利用化学反应得到增强的蚀刻条件各向异性地进行感应耦合的等离子体(ICP)蚀刻。例如，可以在如下条件下进行蚀刻：SF6气体的流量(flow rate)在10sccm到20sccm的范围之内，O2气体的流量在0sccm到20sccm的范围之内，氩(Ar)气体的流量为20sccm，ICP功率在800瓦到1000瓦的范围之内，偏置功率在10瓦到30瓦的范围之内，气氛压力在0.7Pa到1.0Pa的范围之内。SF6气体是含氟化合物蚀刻气体，氩气是惰性气体。
在上述蚀刻条件下通过各向异性蚀刻提供沟槽6。控制蚀刻时间，使得形成的沟槽6具有倒锥形形状，其在入口部分的宽度小于底部，侧壁角度θ在大于90度且小于等于102度的范围之内。因此，沟槽6的侧壁被形成为与(11-20)平面具有一定偏斜角。不过，沟槽6的侧壁可以具有高的沟道迁移率，如图7所示。因为设置蚀刻条件以增强化学反应，所以水平蚀刻进行得比任何其他方向都容易。因此，可以加快倒锥形形状的形成。在蚀刻之后，如有必要，执行牺牲氧化，然后去除蚀刻掩模20。
在图3B所示的过程期间，在n+型衬底1包括沟槽6的内壁表面的表面上，通过氧化(栅极氧化)n+型衬底1包括沟槽6内壁的表面部分，形成栅极氧化物膜7。具体而言，在湿气氛下利用高温(pyrogenic)氧化法执行栅极氧化(热氧化)以形成栅极氧化物膜7。如上所述，因为沟槽6的底表面和外表面(n+型源极区4和p+型接触层5的表面)是Si面，所以栅极氧化物膜7具有限制劣化的高可靠性。
接下来，在600℃的温度下，在栅极氧化物膜7的表面上形成掺有n型杂质的多晶硅层，具有大约440nm的厚度。然后执行回蚀等。因此，在沟槽6内部形成了栅极氧化物膜7和栅电极8。
接下来，过程类似于现有技术的过程，且未在图中示出。形成层间绝缘膜10。在层间绝缘膜10中，分别在两个不同截面上界定与n+型源极区4和p+型接触层5耦合的接触孔和与栅电极8耦合的另一接触孔。然后，利用电极材料填充两个接触孔并对两个接触孔中填充的电极材料构图，从而形成源电极9和栅极线路。此外，在n+型衬底1的后表面上形成漏电极11。通过上述方法，可以制造图1所示的MOSFET。
如上所述，在本实施例中，n+型衬底1以Si面作为主表面，形成沟槽栅极结构的沟槽6具有倒锥形形状。因此，本实施例中描述的MOSFET与以C面为主表面且沟槽6具有锥形形状的MOSFET处于类似状态中。于是，在沟槽6的侧壁角度θ改变时，可以限制沟道迁移率的减小。因此，可以获得高的沟道迁移率。此外，因为沟槽6的底表面和外表面(n+型源极区4和p+型接触层5的表面)是Si面，所以栅极氧化物膜7具有限制劣化的高可靠性。
于是，当在SiC半导体器件中形成沟槽栅极结构时，SiC半导体器件可以有高的沟道迁移率，宽的工艺窗口和可靠的栅极氧化物膜。
在本实施例中，将沟槽6的侧壁角度θ设置在大于90度且小于等于102度的范围之内。于是，沟槽6的侧壁平面方向与主表面为C面且沟槽6的侧壁角度θ设置为大于等于78度且小于90度的情况下的侧壁平面方向相同。因此，在主表面为Si面的条件下，在将沟槽6的侧壁角度θ设置在大于90度且小于等于102度的范围之内时，沟道迁移率与沟槽6的侧壁角度θ大于等于85度时的沟道迁移率相同。因此，可以获得高的沟道迁移率。
(第二实施例)
将描述根据本公开第二实施例的SiC半导体器件。因为在本实施例中，沟槽6的形状与第一实施例有变化，其他方面类似于第一实施例，所以将仅描述不同部分。
如图4所示，在本实施例中，对沟槽6的底部角部修圆。基本可以利用第一实施例中所述的制造方法制造根据本实施例的SiC半导体器件。可以在图3A所示的制造过程中，通过控制形成沟槽6期间的蚀刻条件，或通过在形成沟槽6之后进行牺牲氧化和热处理，进行沟槽6的底部角部的修圆。
在根据本实施例的SiC半导体器件中，在形成沟道的p型基极区3的侧壁具有倒锥形形状时，根据本实施例的SiC半导体器件提供了与根据第一实施例的SiC半导体器件类似的优点。此外，在p型基极区的侧壁的侧壁角度θ在大于90度且小于等于102度的范围之内时，可以获得高的沟道迁移率。
(第三实施例)
将描述根据本公开第三实施例的SiC半导体器件。因为在本实施例中，沟槽6的形状与第二实施例有所不同，其他方面类似于第二实施例，所以将仅描述不同部分。
如图5所示，在本实施例中，对沟槽6的底部角部修圆。此外，在沟槽6的入口部分，沟槽6的侧壁垂直于衬底的表面。与根据第二实施例的SiC半导体器件沟槽宽度相比，沟槽6在入口部分具有更宽的沟槽宽度。基本可以利用第二实施例中所述的制造方法制造根据本实施例的SiC半导体器件。在图3A所示的制造过程中，类似于博施(Bosch)过程，在沟槽6中的入口部分侧壁被保护层覆盖的情况下执行蚀刻。博施过程被称为深度反应离子蚀刻(DRIE)。因此，沟槽的入口部分具有宽开口。
在根据本实施例的SiC半导体器件中，在形成沟道的p型基极区3的侧壁具有倒锥形形状时，根据本实施例的SiC半导体器件提供了与根据第二实施例的SiC半导体器件类似的优点。此外，在p型基极区3的侧壁的侧壁角度θ在大于90度且小于等于102度的范围之内时，可以获得高的沟道迁移率。由于沟槽6的入口部分具有宽开口，所以容易用掺杂多晶硅在形成栅电极8期间填充沟槽6，可以限制沟槽填充期间产生的空隙(void)缺陷。
(其他实施例)
在前述实施例的每个中，在形成沟槽6期间，在垂直于衬底表面的方向上各向异性地执行蚀刻。同时，在水平方向上进行蚀刻以将沟槽形成为倒锥形形状。或者，可以在沿着沟槽6的侧壁的方向上各向异性地进行蚀刻以将沟槽6形成为倒锥形形状。
在前述实施例的每个中，描述n沟道MOSFET作为范例，其中第一导电类型为n型，第二导电类型p型。或者，可以将本公开应用于p沟道MOSFET，其中第一导电类型为p型，第二导电类型为n型。此外，在前述实施例的每个中，描述具有沟槽栅极结构的MOSFET作为范例。或者，将本公开应用于具有沟槽栅极结构的绝缘栅双极性晶体管(IGBT)。除了将衬底1的导电类型从n型改为p型之外，本公开中描述的具有沟槽栅极结构的IGBT以及IGBT的制造方法类似于前述实施例中的MOSFET和MOSFET的制造方法。
尽管已经参考其优选实施例描述了本发明，但要理解本发明不限于优选实施例和构造。本发明意在覆盖各种修改和等价布置。此外，尽管优选各种组合和配置，但包括更多、更少或仅单个元件的其他组合和配置也在本发明的精神和范围之内。
Claims (5)
1.一种碳化硅半导体器件，包括：
由碳化硅制成且以Si面作为主表面的衬底(1)，所述衬底(1)具有第一导电类型或第二导电类型；
由碳化硅制成并形成于所述衬底(1)上的漂移层(2)，所述漂移层(2)具有第一导电类型并具有比所述衬底(1)的杂质浓度更低的杂质浓度；
由碳化硅制成并形成于所述漂移层(2)上的基极区(3)，所述基极区(3)具有第二导电类型；
由碳化硅制成并形成于所述基极区(3)的表面部分中的源极区(4)，所述源极区(4)具有Si面，所述源极区(4)具有第一导电类型且杂质浓度高于所述漂移层(2)的杂质浓度；
提供在从所述源极区(4)的表面到比所述基极区(3)更深的部分的沟槽(6)，所述沟槽(6)在一个方向上沿纵向延伸并具有Si面底部；
形成于所述沟槽(6)的内壁上的栅极氧化物膜(7)；
形成于所述沟槽(6)中的所述栅极氧化物膜(7)上的栅电极(8)；
电耦合至所述源极区(4)和所述基极区(3)的源电极(9)；以及
形成于所述衬底(1)的后表面上的漏电极(11)，
其中通过控制施加到所述栅电极(8)的电压以及经过所述源极区(4)和所述漂移层(2)在所述源电极(9)和所述漏电极(11)之间流动的电流，在所述基极区(3)与所述沟槽(6)接触的表面部分中形成沟道区，并且
其中所述沟槽(6)至少在与所述基极区(3)接触的部分具有倒锥形形状，所述倒锥形形状在入口部分的宽度比底部更小。
2.根据权利要求1所述的碳化硅半导体器件，
其中侧壁角度定义为沟槽(6)的侧壁和Si面之间的角度，并且
其中至少在与所述基极区(3)接触的部分，所述侧壁角度被设置在大于90度且小于等于102度的范围之内。
3.根据权利要求1或权利要求2所述的碳化硅半导体器件，
其中在所述沟槽(6)的入口部分，所述沟槽(6)的侧壁的一部分垂直于所述衬底(1)的表面。
4.一种碳化硅半导体器件的制造方法，包括：
制备由碳化硅制成且以Si面作为主表面的衬底(1)，所述衬底(1)具有第一导电类型或第二导电类型；
在所述衬底(1)上外延生长由碳化硅制成的漂移层(2)，所述漂移层(2)具有第一导电类型并具有比所述衬底(1)的杂质浓度更低的杂质浓度；
通过外延生长或向所述漂移层(2)的表面部分中注入离子而在所述漂移层(2)上形成由碳化硅制成的基极区(3)，所述基极区(3)具有所述第二导电类型；
向所述基极区(3)的表面部分中注入第一导电类型的离子以形成由碳化硅制成的源极区(4)，所述源极区(4)具有所述第一导电类型且杂质浓度高于所述漂移层(2)的杂质浓度；
通过蚀刻提供从所述源极区(4)的表面部分经过所述基极区(3)到达所述漂移层(2)的沟槽(6)，所述沟槽(6)在一个方向上沿纵向延伸；
氧化所述沟槽(6)的内壁以形成栅极氧化物膜(7)；
在所述沟槽(6)中的所述栅极氧化物膜(7)上形成栅电极(8)；
形成电耦合至所述源极区(4)和所述基极区(3)的源电极(9)；以及
在所述衬底(1)的后表面上形成漏电极(11)，
其中提供所述沟槽(6)包括提供至少在与所述基极区(3)接触的部分具有倒锥形形状的沟槽(6)，该倒锥形形状在入口部分的宽度比底部更小。
5.根据权利要求4所述的制造方法，
其中提供所述沟槽(6)包括在所述蚀刻期间利用保护膜覆盖所述沟槽(6)的入口部分，使得在所述沟槽(6)的入口部分所述沟槽(6)的侧壁的一部分垂直于所述衬底(1)的表面。
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