CN117525156A - 一种具有阳极肖特基接触的mosfet及制备方法 - Google Patents

一种具有阳极肖特基接触的mosfet及制备方法 Download PDF

Info

Publication number
CN117525156A
CN117525156A CN202410019732.9A CN202410019732A CN117525156A CN 117525156 A CN117525156 A CN 117525156A CN 202410019732 A CN202410019732 A CN 202410019732A CN 117525156 A CN117525156 A CN 117525156A
Authority
CN
China
Prior art keywords
column
layer
mosfet
substrate
floating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202410019732.9A
Other languages
English (en)
Inventor
原一帆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Sirius Semiconductor Co ltd
Original Assignee
Shenzhen Sirius Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Sirius Semiconductor Co ltd filed Critical Shenzhen Sirius Semiconductor Co ltd
Priority to CN202410019732.9A priority Critical patent/CN117525156A/zh
Publication of CN117525156A publication Critical patent/CN117525156A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种具有阳极肖特基接触的MOSFET及制备方法，该MOSFET包括：漏极和N+衬底；所述漏极位于所述N+衬底和第一N柱的下方，并与所述N+衬底和所述第一N柱邻接；所述N+衬底位于浮空P柱的下方，并与所述浮空P柱邻接；所述漏极与所述第一N柱形成肖特基接触。本发明通过将漏极与第一N柱形成肖特基接触，在MOSFET反向导通时降低空穴势垒高度，减小了N+衬底引起的少子存储问题，有利于抽出空穴，浮空P柱结构有利于减少空穴的注入，改善了MOSFET反向恢复损耗，从而实现MOSFET的快速恢复。

Description

一种具有阳极肖特基接触的MOSFET及制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种阳极肖特基接触的MOSFET及制备方法。
背景技术
功率MOSFET是当今社会最常见的功率半导体器件，由于其低栅极驱动功率、易于高级并联能力、宽带宽和简单偏置等优点，通常被用作低压开关，例如多种低压电源，DC-DC转换器和低压电极控制器的开关。MOSFET管的体内存在寄生二极管，会经历反向电流恢复的过程。反向恢复电流是指MOSFET体二极管由导通状态到耐压状态时，由于反向电压的作用，会在MOSFET中产生一个反向电流，这个反向电流被称为反向恢复电流。反向恢复电流是MOSFET的一个重要参数，其对MOSFET的工作性能和可靠性有着重要的影响。在MOSFET的设计和制造过程中，需要降低反向恢复电流的大小，以保证MOSFET的正常工作。现有的MOSFET的体二极管的反向恢复电荷大，反向恢复速度慢，因此，MOSFET的反向恢复特性比较差，导致MOSFET的开关损耗增加，降低***的效率。
发明内容
为了解决上述提出的至少一个技术问题，本发明的目的在于提供一种具有阳极肖特基的MOSFET及制备方法。
本发明的目的采用如下技术方式实现：
第一方面，本发明提供了一种具有阳极肖特基接触的MOSFET，包括：漏极和N+衬底；
所述漏极位于所述N+衬底和第一N柱的下方，并与所述N+衬底和所述第一N柱邻接；
所述N+衬底位于浮空P柱的下方，并与所述浮空P柱邻接；
所述漏极与所述第一N柱形成肖特基接触。
优选地，还包括：第一N柱、浮空P柱和第二N柱；
所述第一N柱位于所述N+衬底、所述浮空P柱和所述第二N柱之间，并与所述N+衬底、所述浮空P柱和所述第二N柱邻接；
所述浮空P柱位于所述第二N柱的下方，并与所述第二N柱邻接；
所述第二N柱位于P-well层的下方，并与所述P-well层邻接。
优选地，所述第一N柱的掺杂浓度为1×1015-1×1016cm-3；
所述第二N柱的掺杂浓度为1×1015-1×1016cm-3。
优选地，所述浮空P柱的掺杂浓度为1×1015-1×1016cm-3。
优选地，所述第一N柱的宽度为4-7um。
优选地，所述浮空P柱的宽度为4-7um。
优选地，所述浮空P柱的高度为40um。
优选地，所述N+衬底的厚度为2-5um。
优选地，还包括：P-well层、N+层、P+层、沟槽栅极和源极；
所述N+层和所述P+层位于所述P-well层的上方；所述N+层与所述P+层和所述P-well层邻接；
所述沟槽栅极位于所述第一N柱的上方，并与所述第一N柱邻接；
所述源极位于所述N+层和所述P+层的上方，并与所述N+层和所述P+层邻接。
第二方面，本发明提供了一种具有阳极肖特基接触的MOSFET制备方法，包括：
蚀刻漂移层的两侧并离子注入形成N+衬底和第一N柱；
在所述N+衬底的上方外延形成浮空P柱；
外延所述第一N柱形成第二N柱；
在所述第二N柱的上层离子注入形成P-well层、N+层和P+层；
在所述第一N柱的上层形成沟槽栅极；
在所述N+层和所述P+层的上方形成源极，在所述N+衬底和所述第一N柱的下方形成漏极。
相比现有技术，本发明的有益效果在于：
本发明通过将漏极与第一N柱形成肖特基接触，在MOSFET反向导通时降低空穴势垒高度，减小了N+衬底引起的少子存储问题，有利于抽出空穴，从而实现MOSFET的快速恢复；本发明在漂移层形成超结结构，在MOSFET反向耐压时改善漂移层的电场分布，提高了击穿电压，在MOSFET正向导通时降低了导通电阻；本发明通过设计浮空P柱有利于减少空穴的注入，改善了MOSFET反向恢复损耗；本发明的沟槽栅极结构消除JFET区，改善了JFET区对电流分布的影响。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。
附图说明
为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1为本发明实施例提供的一种具有阳极肖特基接触的MOSFET的结构示意图；
图2为本发明实施例提供的一种具有阳极肖特基接触的MOSFET制备方法的流程示意图；
图3为本发明实施例提供的一种具有阳极肖特基接触的MOSFET制备方法的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实施例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。
功率MOSFET是当今社会最常见的功率半导体器件，由于其低栅极驱动功率、易于高级并联能力、宽带宽和简单偏置等优点，通常被用作低压开关，例如多种低压电源，DC-DC转换器和低压电极控制器的开关。MOSFET管的体内存在寄生二极管，会经历反向电流恢复的过程。反向恢复电流是指MOSFET中体二极管由导通状态至耐压状态时，由于反向电压的作用，会在MOSFET中产生一个反向电流，这个反向电流被称为反向恢复电流。反向恢复电流是MOSFET的一个重要参数，其对MOSFET的工作性能和可靠性有着重要的影响。在MOSFET的设计和制造过程中，需要降低反向恢复电流的大小，以保证MOSFET的正常工作。现有的MOSFET的体二极管的反向恢复电荷大，反向恢复速度慢，因此，MOSFET的反向恢复特性比较差，导致MOSFET的开关损耗增加，降低***的效率。本发明通过将漏极与第一N柱形成肖特基接触，在MOSFET反向导通时降低空穴势垒高度，减小了N+衬底引起的少子存储问题，有利于抽出空穴，从而实现MOSFET的快速恢复。
实施例1
提供了一种具有阳极肖特基接触的MOSFET，参见图1，包括：漏极和N+衬底；
漏极位于N+衬底和第一N柱的下方，并与N+衬底和第一N柱邻接；
N+衬底位于浮空P柱的下方，并与浮空P柱邻接；
漏极与第一N柱形成肖特基接触。
肖特基接触是指金属材料和半导体材料相接触的时候，在界面处半导体的能带弯曲，形成肖特基势垒。肖特基势垒形成的基本原理是N型半导体与金属接触时，半导体中的自由电子进入金属，N型半导体界面电荷区中留下正电荷的空穴，金属界面上有多余负电荷的自由电子，从而产生从N型半导体指向金属的电场，金属内部的自由电子在该电场的作用下，产生从金属到N型半导体的漂移运动，形成肖特基势垒。
MOSFET的P-well层和漂移层形成一个PN结，其为MOSFET的寄生体二极管。当体二极管外加正向电压时，正向电压削弱了PN结的内建电场，漂移运动被削弱，扩散运动被增强，造成P-well层的空穴流向漂移层，漂移层的电子流向P-well层。这些空穴和电子分别成为该区域的少子，被称为非平衡少子。非平衡少子依靠积累时的浓度差在两区域进行扩散，并在扩散的过程中与同区域的多子相遇而复合。这种正向导通时，非平衡少子积累的现象为电荷存储效应。施加反向电压时，少子电荷从漂移区排出，正向电流下降，产生反向恢复电流。在MOSFET反向导通期间，高浓度的N+衬底相对于漂移层的少子是势垒层，不利于空穴的流出。在本实施例中，通过将漏极与第一N柱形成肖特基接触，在MOSFET反向导通时降低空穴势垒高度，减小了N+衬底引起的少子存储问题，有利于抽出空穴，从而实现MOSFET的快速恢复。需要说明的是，漏极与N+衬底和第一N柱邻接，漏极与第一N柱形成肖特基接触，漏极与N+衬底形成欧姆接触。
在一些实施例中，参见图1，还包括：第一N柱、浮空P柱和第二N柱；
第一N柱位于N+衬底、浮空P柱和第二N柱之间，并与N+衬底、浮空P柱和第二N柱邻接；
浮空P柱位于第二N柱的下方，并与第二N柱邻接；
第二N柱位于P-well层的下方，并与P-well层邻接。
对于传统结构的MOSFET器件，主要靠单一的N型掺杂漂移区反向耐压。从PN结结面开始，电场逐渐减小。为了提高击穿电压，需要增大漂移区的厚度或减小漂移区的掺杂浓度，但这样的条件导致了导通电阻的增大。超结结构被提出用于解决硅极限的问题。超结结构能够在MOSFET器件的体内引入额外的电场，大大降低了相同击穿电压下器件的导通电阻。相较于传统结构，超结结构极大程度上减少了能量的损耗，实现了更为高效的能源使用效率。超结结构最大的特点在于将原来单一掺杂的N型漂移区变成掺杂的N型漂移区和P型漂移区，在反向耐压时，两种电荷横向互相补偿，纵向电场变得十分均匀，因此增大了器件的击穿电压。另外，超结结构漂移区的掺杂浓度比传统结构漂移区的掺杂浓度更高，在提高击穿电压的同时，降低了MOSFET器件的导通电阻。
在本实施例中，第一N柱夹在两边的浮空P柱中间，当MOSFET器件关断时，P-well层不能形成反型层产生导电沟道，浮空P柱和第一N柱形成PN结，产生宽的耗尽层，并建立横向电场。由于第一N柱两边都产生横向水平电场，第一N柱整个区域基本上全部变成耗尽层，具有非常高的纵向阻断电压。第一N柱和浮空P柱形成超结结构，在MOSFET反向耐压时改善漂移层的电场分布，提高了击穿电压；在MOSFET正向导通时降低了导通电阻。
在本实施例中，为了抑制与P-well层直接相连的P柱在体二极管导通状态下对N+衬底空穴的注入，采用浮空P柱结构，通过将P柱和P-well层分离，抑制空穴从P-well层向漂移区的流入，，改善了MOSFET反向恢复损耗。
在一些实施例中，第一N柱的掺杂浓度为1×1015-1×1016cm-3；
第二N柱的掺杂浓度为1×1015-1×1016cm-3。
在一些实施例中，浮空P柱的掺杂浓度为1×1015-1×1016cm-3。
当浮空P柱和第一N柱的掺杂浓度控制合适，可以将第一N柱完全耗尽，由于纵向与横向电场的共同作用，内部场强分布均匀，当内部电场大于临界击穿场强时，才会被击穿。浮空P柱和第一N柱的掺杂浓度设置在较低的浓度，当MOSFET处于关断状态时，在相同的耐压下，耗尽层更容易扩展且更宽一些；当MOSFET处于导通状态时，第一N柱的掺杂浓度较低，具有的电阻率较高，导致MOSFET的导通电阻增大。而浮空P柱和第一N柱的掺杂浓度设置在较高的浓度，能够降低MOSFET器件的导通电阻，但是也需要考虑击穿电压的降低以及高成本的问题。在本实施例中，第一N柱的掺杂浓度设置为1×1015-1×1016cm-3，浮空P柱的掺杂浓度设置为1×1015-1×1016cm-3。作为一个优选地实施例，本发明将第一N柱的掺杂浓度设置为5×1015cm-3，浮空P柱的掺杂浓度设置为5×1015cm-3。
第二N柱的浓度较高会导致MOSFET发生提前击穿，使得MOSFET的耐压降低。在本实施例中，第二N柱的掺杂浓度折中选择，设置为1×1015-1×1016cm-3的较低浓度。作为一个优选地实施例，本发明将第二N柱的掺杂浓度设置为5×1015cm-3。
在一些实施例中，第一N柱的宽度为4-7um；
在一些实施例中，浮空P柱的宽度为4-7um。
将第一N柱完全耗尽也可以通过调整浮空P柱和第一N柱的宽度实现。当浮空P柱和第一N柱的宽度控制合适，也可以将第一N柱完全耗尽，由于纵向与横向电场的共同作用，内部场强分布均匀，当内部电场大于临界击穿场强时，才会被击穿。浮空P柱和第一N柱的宽度设置在较大的宽度，当MOSFET处于关断状态时，浮空P柱和第一N柱之间形成的耗尽层比较薄，并不能将第一N柱完全地耗尽，MOSFET的击穿电压与第一N柱完全耗尽的MOSFET的击穿电压相比降低了。而浮空P柱和第一N柱的宽度设置在较小的宽度，能够降低MOSFET的导通电阻，但是需要考虑工艺问题。在本实施例中，第一N柱的宽度设置为4-7um，浮空P柱的宽度设置为4-7um。作为一个优选地实施例，本发明将第一N柱的宽度设置为6um，浮空P柱的宽度设置为5um。需要说明的是，第二N柱用于将浮空P柱和P-well层分离，减小空穴的注入，因此，第二N柱的宽度设置根据浮空P柱的宽度进行调整。作为一个优选地实施例，第二N柱的宽度设置为5um。
在一些实施例中，浮空P柱的高度为40um。
在一些实施例中，N+衬底的厚度为2-5um。
浮空P柱需要具备一定的厚度以贯穿整个漂移层。在本实施例中，阳极肖特基接触结构导致漂移层的厚度实际为浮空P柱的高度和N+衬底厚度。浮空P柱的高度设置得较低，浮空P柱无法贯穿漂移层，需要较厚的N+衬底或者减小第一N柱的高度，这会影响MOSFET的击穿电压；浮空P柱的高度设置得较高，第一N柱的高度也需要根据浮空P柱的高度进行调整，进而增加MOSFET器件的厚度。作为一个优选地实施例，本发明将浮空P柱的高度设置为40um，N+衬底的厚度设置为3um。
在一些实施例中，参见图1，还包括：P-well层、N+层、P+层、沟槽栅极和源极；
N+层和P+层位于P-well层的上方；N+层与P+层和P-well层邻接；
沟槽栅极位于第一N柱的上方，并与第一N柱邻接；
源极位于N+层和P+层的上方，并与N+层和P+层邻接。
MOSFET的导通电阻会影响MOSFET的工作，传统MOSFET的导通电阻分为8个部分，分别是源极接触电阻、源区电阻、沟道电阻、积累电阻、JFET电阻、漂移区电阻、衬底电阻和漏极接触电阻。通过构建沟槽栅极结构，穿过P-well层的最下端，形成的沟道位于N+层与第一N柱之间，消除了JFET区域，也消除了JFET电阻，因此，MOSFET的导通电阻变为源极接触电阻、源区电阻、沟道电阻、积累电阻、漂移区电阻、衬底电阻和漏极接触电阻共7个部分。在本实施例中，通过构建沟槽栅极结构，消除了JFET区，降低了MOSFET的导通电阻，改善了JFET区对电流分布的影响。
实施例2
提供了一种具有阳极肖特基接触的MOSFET制备方法，参见图2和图3，包括：
S100，蚀刻漂移层的两侧并离子注入形成N+衬底和第一N柱；
蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器，从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S200，在N+衬底的上方外延形成浮空P柱；
S300，外延第一N柱形成第二N柱；
S400，在第二N柱的上层离子注入形成P-well层、N+层和P+层；
离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。质量选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或狭缝的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S500，在第一N柱的上层形成沟槽栅极；
沉积栅极分为两步，一步是栅极氧化层的形成，另一步是多晶硅沉积，栅极氧化层用于隔离栅极电极和衬底，起到保护和控制电流的作用。栅极氧化层是半导体器件结构中的关键部分，其生长过程是指将氧化物层沉积在衬底上的过程。栅极氧化层的生成原理主要涉及两个过程，即氧化反应和扩散反应。在氧化反应中，氧气和衬底表面的硅原子发生化学反应，生成二氧化硅。在扩散的过程中，氧气通过已经生成的二氧化硅向下扩散，不断增加氧化层的厚度。在集成电路制造工艺中，栅极氧化层形成的方法主要包括热氧化法和化学气相沉积法两种。热氧化法是将衬底放置在高温氧气环境中，通过热氧化反应生长氧化层，化学气相沉积法是一种通过在气相中加热并分解化学气体，生成二氧化硅沉积在衬底上的方法。氧化工艺是指用热氧化法在衬底表面形成二氧化硅的过程。氧化工艺分干氧氧化和湿氧氧化两种。干氧氧化是以干燥纯净的氧气作为氧化气氛，在1000摄氏度左右的高温条件下直接与硅发生化学反应，干氧氧化的速率比湿氧氧化的速率低，通常干氧氧化的时间长达2小时，湿氧氧化的时间缩短至12分钟左右，但氧化薄膜质量比湿氧氧化高，所以厚度较薄的屏蔽氧化层、衬底氧化层和栅极氧化层的生长一般用干氧氧化。湿氧氧化是用水取代氧气，在高温下水分解为HO，HO在二氧化硅中的扩散速率比干氧氧化高。湿氧氧化用于生长较厚的氧化层如遮蔽氧化层、整面全区覆盖氧化层和LOCOS氧化层等。湿氧氧化法中，氧气先通过95-98摄氏度的去离子水，将水汽一起带入氧化炉内，氧气和水汽同时与硅发生氧化反应。采用这种氧化方法生成的二氧化硅膜的质量比干氧化法的略差，但远比水汽氧化的效果好，而且生长速度较快。因此，当所需氧化层厚度很厚且对氧化层的电学性能要求不高的情形下，为了产能的考虑，常采用这种方法。热氧化法的设备主要有水平式和直立式两种。尺寸在6英寸以下的晶片都采用水平式氧化炉，在8英寸以上的晶片都采用直立式氧化炉。氧化炉管和装载晶片的晶舟都采用石英材料制成。在氧化过程中，要防止杂质污染和金属污染，为了减少人为的因素，现代制造中大多都采用自动化控制。
多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH3）、三氢化磷（PH3）或二硼烷（B2H6）的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。
S600，在N+层和P+层的上方形成源极，在N+衬底和第一N柱的下方形成漏极。
在本实施例中，通过对漂移层进行减薄并金属化形成漏极，漏极与N+衬底形成欧姆接触，漏极与第一N柱形成肖特基接触。
金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有：热分解反应、化学合成反应和化学传输反应等。
本实施例通过将漏极与第一N柱形成肖特基接触，在MOSFET反向导通时降低空穴势垒高度，减小了N+衬底引起的少子存储问题，有利于抽出空穴，从而实现MOSFET的快速恢复；本实施例在漂移层形成超结结构，在MOSFET反向耐压时改善漂移层的电场分布，提高了击穿电压，在MOSFET正向导通时降低了导通电阻；本发明通过设计浮空P柱有利于减少空穴的注入，改善了MOSFET反向恢复损耗；本发明的沟槽栅极结构消除JFET区，改善了JFET区对电流分布的影响。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种具有阳极肖特基接触的MOSFET，其特征在于，包括：漏极和N+衬底；
所述漏极位于所述N+衬底和第一N柱的下方，并与所述N+衬底和所述第一N柱邻接；
所述N+衬底位于浮空P柱的下方，并与所述浮空P柱邻接；
所述漏极与所述第一N柱形成肖特基接触。
2.根据权利要求1所述的一种具有阳极肖特基接触的MOSFET，其特征在于，还包括：第一N柱、浮空P柱和第二N柱；
所述第一N柱位于所述N+衬底、所述浮空P柱和所述第二N柱之间，并与所述N+衬底、所述浮空P柱和所述第二N柱邻接；
所述浮空P柱位于所述第二N柱的下方，并与所述第二N柱邻接；
所述第二N柱位于P-well层的下方，并与所述P-well层邻接。
3.根据权利要求2所述的一种具有阳极肖特基接触的MOSFET，其特征在于，所述第一N柱的掺杂浓度为1×1015-1×1016cm-3；
所述第二N柱的掺杂浓度为1×1015-1×1016cm-3。
4.根据权利要求2所述的一种具有阳极肖特基接触的MOSFET，其特征在于，所述浮空P柱的掺杂浓度为1×1015-1×1016cm-3。
5.根据权利要求2所述的一种具有阳极肖特基接触的MOSFET，其特征在于，所述第一N柱的宽度为4-7um。
6.根据权利要求2所述的一种具有阳极肖特基接触的MOSFET，其特征在于，所述浮空P柱的宽度为4-7um。
7.根据权利要求2所述的一种具有阳极肖特基接触的MOSFET，其特征在于，所述浮空P柱的高度为40um。
8.根据权利要求2所述的一种具有阳极肖特基接触的MOSFET，其特征在于，所述N+衬底的厚度为2-5um。
9.根据权利要求2所述的一种具有阳极肖特基接触的MOSFET，其特征在于，还包括：P-well层、N+层、P+层、沟槽栅极和源极；
所述N+层和所述P+层位于所述P-well层的上方；所述N+层与所述P+层和所述P-well层邻接；
所述沟槽栅极位于所述第一N柱的上方，并与所述第一N柱邻接；
所述源极位于所述N+层和所述P+层的上方，并与所述N+层和所述P+层邻接。
10.一种具有阳极肖特基接触的MOSFET制备方法，其特征在于，包括：
蚀刻漂移层的两侧并离子注入形成N+衬底和第一N柱；
在所述N+衬底的上方外延形成浮空P柱；
外延所述第一N柱形成第二N柱；
在所述第二N柱的上层离子注入形成P-well层、N+层和P+层；
在所述第一N柱的上层形成沟槽栅极；
在所述N+层和所述P+层的上方形成源极，在所述N+衬底和所述第一N柱的下方形成漏极。
CN202410019732.9A 2024-01-05 2024-01-05 一种具有阳极肖特基接触的mosfet及制备方法 Pending CN117525156A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202410019732.9A CN117525156A (zh) 2024-01-05 2024-01-05 一种具有阳极肖特基接触的mosfet及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202410019732.9A CN117525156A (zh) 2024-01-05 2024-01-05 一种具有阳极肖特基接触的mosfet及制备方法

Publications (1)

Publication Number Publication Date
CN117525156A true CN117525156A (zh) 2024-02-06

Family

ID=89764891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202410019732.9A Pending CN117525156A (zh) 2024-01-05 2024-01-05 一种具有阳极肖特基接触的mosfet及制备方法

Country Status (1)

Country Link
CN (1) CN117525156A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10101677A1 (de) * 2001-01-16 2002-07-25 Tihanyi Jenoe Niederohmiger, rückwärts sperrender Trench-Gate HV MOSFET
US20070013000A1 (en) * 2005-07-12 2007-01-18 Masaki Shiraishi Semiconductor device and manufacturing method of the same, and non-isolated DC/DC converter
US20090108303A1 (en) * 2007-10-30 2009-04-30 Infineon Technologies Austria Ag Semiconductor component and method
CN106104808A (zh) * 2014-03-20 2016-11-09 株式会社电装 半导体装置
US20170288021A1 (en) * 2016-03-29 2017-10-05 Rohm Co., Ltd. Semiconductor device
CN111969063A (zh) * 2020-09-21 2020-11-20 电子科技大学 一种具有漏端肖特基接触的超结mosfet
US20230282705A1 (en) * 2022-03-07 2023-09-07 Denso Corporation Semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10101677A1 (de) * 2001-01-16 2002-07-25 Tihanyi Jenoe Niederohmiger, rückwärts sperrender Trench-Gate HV MOSFET
US20070013000A1 (en) * 2005-07-12 2007-01-18 Masaki Shiraishi Semiconductor device and manufacturing method of the same, and non-isolated DC/DC converter
US20090108303A1 (en) * 2007-10-30 2009-04-30 Infineon Technologies Austria Ag Semiconductor component and method
CN106104808A (zh) * 2014-03-20 2016-11-09 株式会社电装 半导体装置
US20170288021A1 (en) * 2016-03-29 2017-10-05 Rohm Co., Ltd. Semiconductor device
CN111969063A (zh) * 2020-09-21 2020-11-20 电子科技大学 一种具有漏端肖特基接触的超结mosfet
US20230282705A1 (en) * 2022-03-07 2023-09-07 Denso Corporation Semiconductor device

Similar Documents

Publication Publication Date Title
CN117253905A (zh) 一种具有浮岛结构的SiC器件及制备方法
CN117334746A (zh) 一种具有氧化层的源极沟槽集成SBD超结SiC MOS及制备方法
CN117334745A (zh) 一种源极沟槽集成SBD超结SiC MOS及制备方法
CN117334747A (zh) 一种源极沟槽集成SBD的SiC平面MOS及制备方法
CN117253924A (zh) 一种碳化硅ldmos及制备方法
CN117525140A (zh) 一种集成条形沟槽源极控制续流通道SiC UMOS及制备方法
CN117238964A (zh) 一种具有同型异质结续流通道的超结SiC MOS及制备方法
CN105185833A (zh) 一种隐埋沟道碳化硅沟槽栅MOSFETs器件及其制备方法
CN117613086A (zh) 一种基于半球型绝缘层改进hci的ldmos及制备方法
CN117525156A (zh) 一种具有阳极肖特基接触的mosfet及制备方法
CN117457748B (zh) 一种栅极下方具有P型空间层的SiC超结MOS及制备方法
CN117457749B (zh) 一种栅极下方具有P型空间层的SiC LMOS及制备方法
CN117410322B (zh) 一种沟槽型超结硅mosfet及制备方法
CN117457731B (zh) 一种栅极下方具有P型空间层的SiC垂直IGBT及制备方法
CN117457732B (zh) 一种栅极下方具有P型空间层的SiC LIGBT及制备方法
CN117613085A (zh) 一种具有自控屏蔽区的SiC MOSFET及制备方法
CN117334748B (zh) 一种源极沟槽集成SBD与HK介质SiC UMOS及制备方法
CN117423729A (zh) 一种具有异质结的沟槽栅vdmos及制备方法
CN117423734B (zh) 一种沟槽型碳化硅mosfet及制备方法
CN117393601A (zh) 一种集成SBD的垂直SiC MOSFET及制备方法
CN117238914A (zh) 一种集成SBD的SiC器件及制备方法
CN117317007A (zh) 一种具有阶梯状CSL层的SiC UMOS及制备方法
CN117438467A (zh) 一种基于P柱和埋P层保护沟槽栅氧层的SiC UMOS及制备方法
CN117476756A (zh) 一种具备沟槽发射极的碳化硅igbt及制备方法
CN117253925A (zh) 一种具有凹槽场板的sti型ldmos及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination