DE102007003812B4 - Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung - Google Patents

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Abstract

Halbleiterbauelement mit folgenden Merkmalen: einem ersten Halbleitergebiet (4) und einem zweiten Halbleitergebiet (2); einem Halbleiter-Bodygebiet (3) zwischen dem ersten Halbleitergebiet (4) und dem zweiten Halbleitergebiet (2), wobei eine Dotiercharakteristik (p) des Halbleiter-Bodygebiets entgegengesetzt zu einer Dotiercharakteristik (n) des ersten Halbleitergebiets (4) und des zweiten Halbleitergebiets (2) ist; zumindest zwei benachbarten Gräben (5), die sich benachbart zum Halbleiter-Bodygebiet (3) von der Halbleiteroberfläche zumindest bis zu dem zweiten Halbleitergebiet (2) erstrecken; wobei in jedem Graben (5) ein Gate (7) angeordnet ist, das von dem Halbleiterkörper durch eine Isolationsschicht (6) getrennt ist, wobei jeder Graben (5) einen oberen Grabenteil (5a) aufweist, der sich von der Halbleiteroberfläche zumindest bis zu einer Tiefe, die größer als eine Tiefe des ersten Halbleitergebiets (4) ist, erstreckt, wobei jeder Graben (5) ferner einen unteren Grabenteil (5b, 30) aufweist, der sich anschließend an den oberen Grabenteil (5a) zumindest bis zu dem zweiten Halbleitergebiet (2) erstreckt,...

Description

  • Die vorliegende Erfindung bezieht sich auf Halbleiterbauelemente und insbesondere MOSFETs oder Leistungs-MOSFETs mit Trench-Gate sowie auf Bipolartransistoren mit isoliertem Gate, die auch als IGBT (Insulated Gate Bipolar Transistor) bekannt sind.
  • Leistungs-MOSFETs können im wesentlich in zwei unterschiedlichen Designs realisiert werden. Bei derzeit üblichen Bauelemente wird der Kanal horizontal an der Oberseite eines Halbleitermaterials ausgebildet, auch als planare MOS-Feldeffekttransistoren bezeichnet. Dem gegenüber steht das vertikale Design von Leistungstransistoren, bei dem sich der Kanal entlang der Kante einer in das Halbleitermaterial geätzten Trench- oder Grabenstruktur erstreckt und somit der Source-Drain-Strom senkrecht zur Waferoberfläche fließt. Die Leistungs-MOSFETs realisiert im Trenchdesign, also mit einem sich vertikal ausbildenden Kanal, haben den Vorteil, dass die Kanalweite deutlich vergrößert und somit der Ein-Widerstand reduziert werden kann. Damit entsteht ein enormes Skalierpotential gegenüber dem planaren Design.
  • Bipolartransistoren mit isoliertem Gate existieren ebenfalls sowohl als planare Variante als auch als nicht-planare Variante. Die nicht-planaren Varianten, bei denen der Kanalbereich entlang einer vertikalen Trench- oder Grabenkante gebildet wird, haben gegenüber planaren Strukturen, bei denen der Kanal an der Oberseite des Substrats ausgebildet ist, den Vorteil, dass die erreichten Durchlassspannungen VCEsat niedriger werden. Der Grund dafür ist, dass die Ladungsträgerdichte am kathoden- bzw. emitterseitigen Ende des niedrig dotierten Mittelgebietes erheblich höher werden kann als bei einem planaren IGBT. Es wird nämlich dann eine niedrige Durchlassspannung erreicht, wenn die Ladungsträgerkonzentration des IGBT im eingeschalteten Zustand sehr ähnlich zur Ladungsträgerkonzentration einer PIN-Diode wird. Dies bedeutet, dass sowohl auf der Anoden- bzw. Kollektorseite als auch auf der Kathoden- bzw. Emitterseite eine hohe Ladungsträgerkonzentration ist. Andererseits kann bei Trench-IGBTs auch der Fall auftreten, dass die Ladungsträgerkonzentration zum emitterseitigen Ende hin im Vergleich zur Ladungsträgerkonzentration am kollektorseitigen Ende stark abnimmt.
  • Das US-Patent Nr. 6,521,538 B2 offenbart ein Verfahren zum Herstellen eines Halbleiterbauelements, bei dem in einem Halbleitersubstrat durch anisotropes Ätzen Trenche erzeugt werden. Nach dem anisotropen Ätzen wird ein isotropes Ätzen ausgeführt, um in einem unteren Abschnitt der Gräben eine Ausrundung herbeizuführen, wobei das isotrope Ätzen lediglich den unteren Grabenbereich verbreitert, jedoch die Seitenwand kaum angreift. Ferner sind benachbarte Gräben dargestellt.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiterbauelement und ein Verfahren zum Herstellen des Halbleiterbauelements zu schaffen, das verbesserte Charakteristika aufweist.
  • Diese Aufgabe wird durch ein Halbleiterbauelement nach Patentanspruch 1 oder ein Verfahren zum Herstellen eines Halbleiterbauelements nach Patentanspruch 21 gelöst.
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einem ersten Halbleitergebiet und einem zweiten Halbleitergebiet, einem Halbleiter-Bodygebiet zwischen dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet, wobei eine Dotiercharaktereistik des Halbleiter-Bodygebiets entgegengesetzt zu einer Dotiercharakteristik des ersten Halbleitergebiets und des zweiten Halbleitergebiets ist, einem Graben, der sich benachbart zum Halbleiter-Bodygebiet von der Halbleiteroberfläche zumindest bis zu dem zweiten Halbleitergebiet erstreckt, einem in dem Graben angeordneten, vom Halbleiterkörper durch eine Isolationsschicht getrennten Gate, wobei der Graben einen oberen Grabenteil aufweist, der sich von der Halbleiteroberfläche zumindest bis zu einer Tiefe, die größer als eine Tiefe des ersten Halbleitergebiets ist, erstreckt, wobei der Graben ferner einen unteren Grabenteil aufweist, der sich anschließend an den oberen Grabenteil zumindest bis zu dem zweiten Halbleitergebiet erstreckt, und wobei der obere Grabenteil eine erste laterale Dimension hat und der untere Grabenteil eine zweite laterale Dimension hat, die größer als die erste laterale Dimension ist.
  • Ausführungsbeispiele der vorliegenden Erfindung umfassen einen Bipolartransistor mit isoliertem Gate, mit einem Emitter und einem Kollektor, einem Basisbereich zwischen dem Emitter und dem Kollektor, der sich in einen oberen Basisbereich bzw. Bodygebiet des einen Leitungstyps und einen unteren Basisbereich des anderen Leitungstyps aufteilt, und einem Graben, der sich durch den Emitter und den oberen Basisbereich in den unteren Basisbereich erstreckt, wobei der Graben mit einem leitfähigen Material gefüllt ist und von dem Basisbereich und von dem Emitter isoliert ist, und wobei der Graben in seinem oberen Teil eine erste laterale Dimension d1 hat und in seinem unteren Teil, der sich in den unteren Basisbereich erstreckt, eine zweite laterale Dimension d2 hat, die größer als die erste Dimension ist.
  • Weitere Ausführungsbeispiele der vorliegenden Erfindung umfassen einen (Leistungs-)MOSFET mit isoliertem Gate, mit einem Sourcegebiet und einem Draingebiet, das sich in ein oberes niedrig dotiertes Driftstreckengebiet und ein unteres hochdotiertes Drainanschlussgebiet aufteilen kann; einem Bodygebiet zwischen dem Sourcegebiet und dem Draingebiet; und einem Graben, der sich durch das Sourcegebiet und das Bodygebiet in das Draingebiet erstreckt, wobei der Graben zumindest teilweise mit einem leitfähigen Material gefüllt ist und von dem Bodygebiet und dem Sourcegebiet isoliert ist, und wobei der Graben in seinem oberen Teil eine erste laterale Dimension d1 hat und in seinem unteren Teil, der sich in das Draingebiet erstreckt, eine zweite laterale Dimension d2 hat, die größer als die erste Dimension ist.
  • Weitere Ausführungsbeispiele der vorliegenden Erfindung umfassen Verfahren zum Herstellen eines (Leistungs-)MOSFETs oder eines Bipolartransistors mit isoliertem Gate, mit Schritten des Erzeugens eines sich in ein Halbleitersubstrat erstreckenden Grabens, der eine Aufweitung in dem Halbleitersubstrat aufweist, so dass der Graben in einem Bereich der Aufweitung breiter ist als in einem Bereich, der an die Aufweitung angrenzt; des Erzeugens einer Isolierschicht im Graben; des Auffüllens des Grabens mit leitfähigem Material; und des Erzeugens eines Source- bzw. Emitter-Anschlusses, der ein Source-Gebiet bzw. einen Emitter-Bereich kontaktiert, und eines Drain- bzw. Kollektor-Anschlusses, der ein Draingebiet bzw. einen Kollektorbereich kontaktiert, wobei sich der Graben durch ein Bodygebiet und in das Draingebiet bzw. den unteren Basisbereich erstreckt, und wobei wenigstens ein Teil der Aufweitung außerhalb des Bodygebiets angeordnet ist.
  • Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen detailliert erläutert. Es zeigen:
  • 1A einen Bipolartransistor mit isoliertem Gate gemäß einem Ausführungsbeispiel;
  • 1B einen Feldeffekttransistor mit einem Trench-Gate gemäß einem anderen Ausführungsbeispiel;
  • 1C ein Halbleiterbauelement mit zwei benachbarten Trenches
  • 2A verschiedene Varianten A, B, C, D eines isolierten Grabens im Vergleich zu einem isolierten Graben einer Referenzstruktur und zugehörige Dotierstoffverteilungen;
  • 2B verschiedene Parameter der Varianten von 2A;
  • 2C Ladungsträgerkonzentrationen für die Varianten von
  • 2A in einem vertikalen Schnitt durch das Bauelement;
  • 3 eine Prinzipdarstellung für das Verfahren zum Herstellen eines Bipolartransistors mit isoliertem Gate;
  • 4 ein Ausführungsbeispiel mit zwei beabstandeten Gräben;
  • 5 ein weiteres Ausführungsbeispiel mit drei Gräben;
  • 6 eine schematische Ansicht einer Grabenform;
  • 7 Mikroskopaufnahmen von geätzten Gräben;
  • 8 Feldstärkesimulationen des Grabens gemäß einem Ausführungsbeispiel im Vergleich zu einem Standard-Graben;
  • 9 eine Darstellung der Durchbruchskennlinie für den Standard-Graben und einen Graben gemäß einem Ausführungsbeispiel;
  • 10 eine Darstellung des Feldstärkeverlaufs im Oxid für einen Standard-Graben und einen Graben gemäß einem Ausführungsbeispiel;
  • 11A eine Prinzipdarstellung der Verfahrensschritte zum Herstellen eines MOSFETs als Beispiel für ein Halbleiterbauelement mit einem Graben ohne Aufweitung; und
  • 11B eine Prinzipdarstellung der Verfahrensschritte zum Herstellen eines MOSFETs als Beispiel für ein Halbleiterbauelement mit einem Graben mit Aufweitung.
  • Bevor detailliert auf die Figuren und insbesondere auf die 1a und 1b eingegangen wird, sei darauf hingewiesen, dass 1a lediglich ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelements zeigt, das als Bipolartransistor mit isoliertem Gate (IGBT) ausgebildet ist. 1b zeigt ebenfalls ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelements, das als MOSFET ausgebildet ist. Obgleich die beiden Transistorarten wirkungsgemäß unterschiedlich sind, unterscheiden sie sich in ihrer in den 1a und 1b gezeigten Implementierungen lediglich dadurch, dass der p-Emitter 1, der den Kollektor des Bipolartransistor darstellt, aus 1a bei dem MOS-Feldeffekttransistor von 1b nicht vorhanden ist.
  • Allgemein umfasst das erfindungsgemäße Halbleiterbauelement ein erstes Halbleitergebiet 4 und ein zweites Halbleitergebiet 2. Das erste Halbleitergebiet 4 ist bei dem IGBT von 1a z. B. das Source-Gebiet, das mit dem Emitterkontakt 5 verbunden ist, während das zweite Halbleitergebiet 2 bei dem IGBT von 1a als n-Basisbereich bzw. unterer Basisbereich bezeichnet wird, und das Halbleiter-Bodygebiet 3 den oberen Basisbereich darstellt. Der p-Emitter, also die Schicht 1, ist mit dem Kollektoranschluss 21 verbunden.
  • Auf jeden Fall ist zwischen dem ersten Halbleitergebiet 4 und dem zweiten Halbleitergebiet 2 ein Halbleiter-Bodygebiet 3 angeordnet, das beim IGBT auch als p-Basisbereich oder oberer Basisbereich bezeichnet wird, während es beim MOSFET auch als „Bulk”-Bereich bezeichnet werden könnte, nämlich als der Bereich des MOSFET, in dem sich der leitfähige Kanal ausbilden kann.
  • Sowohl beim IGBT als auch beim MOSFET sind die Dotiercharakteristika des Halbleiter-Bodygebiets einerseits und des ersten und des zweiten Halbleitergebiets 4, 2 entgegengesetzt.
  • Der Graben 5 erstreckt sich benachbart zum Halbleiter-Bodygebiet von der Halbleiteroberfläche zumindest bis zu dem zweiten Halbleitergebiet 2, also in die schwachdotierte Schicht. Wie es aus 1a oder 1b zu sehen ist, umfasst der Graben einen oberen Grabenteil 5a und einen unteren Grabenteil 5b, wobei die laterale Dimension d2 des unteren Grabenteils größer als die laterale Dimension d1 des oberen Grabenteils ist. Das Halbleiterelement, das in 1a oder 1b im Querschnitt gezeichnet ist, hat typischerweise eine erste Hauptoberfläche und eine zweite Hauptoberfläche, und der Graben wird sich z. B. vertikal in das Bauelement hinein erstrecken. Allgemein wird der Graben eine solche Richtung haben, dass seine Längsachse sowohl die erste Hauptoberfläche, an der der Emitter-Kontakt ist, als auch die zweite Hauptoberfläche, an der der Kollektor-Kontakt ist, schneidet. Die laterale Abmessung ist eine Abmessung des Grabens in einer Richtung, die sich von der Längsrichtung des Grabens, also der „Erstreckungsrichtung” des Grabens in das Halbleiterbauelement hinein unterscheidet.
  • An dieser Stelle sei darauf hingewiesen, dass der Graben dann, wenn man das Halbleiterbauelement aus der Draufsicht betrachtet, eine längliche Form hat, die eine Richtung hat, die eine zu der Oberfläche des Halbleiterbauelements parallele Richtungskomponente hat. Diese Richtungskomponente ist typischerweise senkrecht zur länglichen Erstreckung des Grabens in das Bauelement hinein und ebenfalls senkrecht zur lateralen Abmessung des Grabens, welche die laterale Abmessung ist, die im oberen Bereich des Grabens kleiner als im unteren Bereich des Grabens ist.
  • Es sei darauf hingewiesen, dass der untere Bereich des Grabens nicht unbedingt der Grabenboden sein muss. Stattdessen werden die erfindungsgemäßen Vorteile auch dann erreicht, wenn der Graben einen weiteren schlanken Abschnitt haben würde, der sich anschließend an den unteren Grabenteil noch weiter in die Schicht 2 hinein erstrecken würde. Aus Herstellungsgründen wird es jedoch bevorzugt, die Aufweitung bzw. den unteren Grabenteil, der eine höhere laterale Abmessung hat, mit dem Grabenboden identisch auszuführen.
  • An dieser Stelle sei bereits auf 8 verwiesen, welche eine alternative Ausführungsform für die „Grabenfüllung” zeigt. So hat der Graben einen unteren Füllungsabschnitt, der als „Feldplatte” bezeichnet ist. Dieser untere Füllungsabschnitt ist ebenso wie der obere Füllungsabschnitt, der das eigentliche Gate bildet, von dem Halbleitermaterial durch ein Oxid isoliert. Allerdings kann ferner auch eine Isolierung 80 zwischen dem Gate und der Feldplatte, also zwischen den beiden Füllungsabschnitten vorhanden sein. Die Feldplatte kann in diesem Fall floatend ausgebildet sein, also so, dass sie keinen Potentialanschluss hat, und dass sich ihr Potential von selbst auf einen bestimmten Wert einstellt. Alternativ und vorzugsweise ist die Feldplatte jedoch z. B. am Rand des Transistors zugänglich, um z. B. durch Kontaktlöcher kontaktiert zu werden. In einer Verdrahtungsebene werden diese Kontaktlöcher dann z. B. mit der Source-Metallisierung bzw. Emitter-Metallisierung 10 kurzgeschlossen, so dass die Feldplatte auf dem selben Potential wie die Source bzw. der Emitter liegt. Eine detaillierte Beschreibung der Feldplattenwirkung findet sich im US-Patent Nr. 4,941,026 . Insbesondere dient die Feldplatte dazu, dass bei gleicher Durchbruchsspannung ein niedrigerer Durchlasswiderstand oder bei gleichem Durchlasswiderstand höhere Durchbruchsspannungen erreicht werden können.
  • 1a zeigt einen Bipolartransistor mit isoliertem Gate, wobei der Bipolartransistor einen Emitter und einen Kollektor aufweist. Der Emitter umfasst einen Emitter-Anschluss 20, der mit einem n+-Gebiet 4 leitfähig verbunden ist. Das n+-Gebiet des Emitters grenzt an ein p-Basis-Gebiet oder Bodygebiet 3 bzw. an einen oberen Basisbereich an. Das p-Basis-Gebiet 3 ist auf einer niedrig dotierten n–-Schicht 2 bzw. n–-Basis 2 angeordnet, die auch als unterer Basisbereich bezeichnet wird, und die wiederum auf einer Feldstopp-Schicht oder Puffer-Schicht 9 angeordnet ist, wobei die Puffer-Schicht 9 höher n-dotiert als die n–-Schicht 2 ist, wie es durch n dargelegt ist. Typischerweise ist das Gebiet 4 allerdings höher als das Gebiet 9 dotiert. Auf der Feldstopp-Schicht 9 ist eine p+-Schicht 1 angeordnet, die als p-Emitter dargestellt ist, da diese Schicht Löcher emittiert, jedoch im Hinblick auf die ursprüngliche Bipolar-Transistor-Notation den Kollektor des Bipolartransistors darstellt. Der Kollektor des Bipolartransistors ist mit einem Kollektoranschluss 21 verbunden, der z. B. aus Metall ist. Durch die p-Basis-Schicht 3 hindurch und in die niedrig dotierte n–-Schicht 2 hinein erstreckt sich eine Gateelektrode 7, die in einem Graben oder „Trench” 5 ausgebildet ist, wobei die Gate-Elektrode von dem umgebenden Gebiet durch eine Oxid-Schicht 6 isoliert ist. Die Oxid-Schicht 6 ist zur Isolation ferner auch oberhalb des Grabens also bei 8 angebracht. Die Gateelektrode 7 ist mit einem Gateanschluss 22 verbunden.
  • Alternativ kann es sich bei dem Halbleiterbauelement auch um einen Leistungs-Transistor bzw. Leistungs-MOSFET, der in 1b gezeigt ist, handeln. In diesem Fall wird die p+-Schicht 1 durch eine n+-Schicht bzw. ein n+-Substrat ersetzt. Die Feldstoppschicht 9 kann auch entfallen. Ferner können die Dotiercharakteristiken auch umgekehrt gewählt werden.
  • Insbesondere ist der MOS-Feldeffekttransistor, der in 1b gezeigt ist, ein Transistor mit vertikalem Kanal. Der Kanal erstreckt sich in dem Halbleiter-Bodygebiet 3, das bei dem in 1b gezeigten Ausführungsbeispiel p-dotiert ist. Das erste Halbleitergebiet 4 wirkt dann als Source-Bereich, und das zweite Halbleitergebiet 2 wirkt als Drain-Bereich, während sich im Body-Bereich der Kanal ausbildet, der bei dem in 1b gezeigten Ausführungsbeispiel ein Inversionskanal ist, da der in 1b gezeigte MOSFET ein selbstsperrender Transistor ist.
  • Bei einem Ausführungsbeispiel umfasst der Graben 5 eine Aufweitung 30 im unteren Teil des Grabens, in der der Graben breiter ist als im oberen Bereich, also dort, wo das Bezugszeichen 7 angeordnet ist. Der Graben umfasst also einen Aufweitungsabschnitt beim Bezugszeichen 30 sowie einen länglichen Grabenteil oberhalb des Aufweitungsabschnitts 30. Allgemein ist der Graben so dimensioniert, dass der Graben eine Barriere für freie Ladungsträger darstellt, die sich am Graben vorbei in Richtung des Basis-Bereichs bewegen.
  • Um dies näher zu illustrieren, wird zunächst auf die Funktionalität des IGBT eingegangen.
  • Wenn eine bestimmte Kollektor-Spannung VCE zwischen der Emitter-Elektrode 20 und der Kollektor-Elektrode 21 angelegt wird, die größer als 0 ist, bei den in 1a gezeigten Dotierungsverhältnissen, und die kleiner 0 ist, wenn die Dotierungsverhältnisse genau entgegengesetzt sind, und wenn ferner eine bestimmte Gatespannung VGE zwischen der Emitter-Elektrode 20 und der Gate-Elektrode 22 angelegt wird, die bei den in 1a gezeigten Dotierungsverhältnissen ebenfalls positiv ist, und die jedoch bei umgekehrten Dotierungsverhältnissen negativ wäre, wenn also das Gate „eingeschaltet wird”, dann wird eine Inversionsschicht in der Basisschicht erzeugt, die mit dem Bezugszeichen 12 bezeichnet ist. Dies bedeutet, dass in der p-Basis 3 ein Kanal vom n-Typ gebildet wird. Ferner werden aufgrund der Spannung VCE Elektronen von der Emitter-Elektrode, d. h. von dem n+-Gebiet 4 durch den Kanal im Inversionsbereich 12 in die schwach n-dotierte Schicht 2 injiziert. Die injizierten Elektroden erreichen dadurch eine Flusspolung zwischen der p+-Kollektor-Schicht 1 und der n+-Puffer-Schicht 9. Die p+-Kollektor-Schicht 1 emittiert daher Löcher in die n–-Schicht 2 hinein. Als Ergebnis nimmt der Widerstand der n–-Schicht 2 ab, und zwar aufgrund einer Leitfähigkeitsveränderung aufgrund der vielen injizierten Ladungsträger. Damit steigt auch die Stromkapazität des IGBT an. Der Spannungsabfall zwischen Kollektor und Emitter des IGBT ist dann die sogenannte ON-Spannung oder EIN-Spannung, die auch als VCEsat bezeichnet wird.
  • Wenn der IGBT von einem Ein-Zustand in einen Aus-Zustand gebracht wird, wenn also die Spannung VGE zwischen der Emitter-Elektrode 20 und der Gate-Elektrode 22 auf 0 Volt gebracht wird oder negativ gemacht wird, wenn das Gate also ausgeschaltet wird, dann wird die Inversion der Kanalregion 12 aufgehoben. Die Elektroneninjektion von der Emitter-Elektrode (Anschluss 20 und stark dotiertes Gebiet 4) hört auf. Außerdem fließen die Elektronen und Löcher, die in der n–-Schicht 2 gespeichert sind, zur Kollektor-Elektrode bzw. zur Emitter-Elektrode ab, oder die Ladungsträger rekombinieren.
  • Allgemein wird die Ein-Spannung des IGBT zu einem wesentlichen Teil durch den Widerstand der n–-Schicht 2 bestimmt, deren Dicke und Dotierung so dimensioniert wird, dass die geforderte Durchbruchspannung erreicht wird. Dieser Widerstand hängt hauptsächlich vom Grad der Ladungsträgerüberschwemmung, also der Anzahl der freien Ladungsträger in der Schicht 2 ab. Je mehr Elektronen und Löcher in der Schicht vorhanden sind, umso geringer ist der Widerstand.
  • In einer zum Vergleich herangezogenen PIN-Diode, die einen niedrigen ON-Widerstand hat, und die gleichzeitig eine hohe Durchbruchspannung hat, ist die Ladungsträgerverteilung zwischen p und n, also in der i-Zone relativ konstant. In einem IGBT würde, wenn ein Standard-Graben vorhanden wäre, der die Aufweitung 30 nicht hätte, der also nicht derart ausgebildet ist, dass er eine Barriere für Löcher darstellt, wenn sie sich zum Emitter hin bewegen, die Verteilung der freien Ladungsträger in dem n–-Gebiet so sein, dass am Kollektorseitigen Ende, also unten in 1a sehr viele freie Ladungsträger sind, während am emitterseitigen Ende relativ wenig Ladungsträger vorhanden sind. Die dort vorhandenen freien Ladungsträger sind zu einem gewissen Teil Löcher, die zum Emitterkontakt abfließen. Diese Löcher stammen vom Kollektor, der in 1a auch als p-Emitter 1 bezeichnet ist und werden von dort in das n–-Gebiet 2 injiziert und bewegen sich an dem Kanal vorbei durch die Basis zum Emitter.
  • Die erfindungsgemäße Aufweitung des Grabens, die bei 30 gezeichnet ist, bewirkt, wie es noch dargelegt wird, dass am kathodenseitigen Ende des IGBT und insbesondere am kathodenseitigen Ende des niedrig dotierten Mittelgebiets 2 gewissermaßen ein „Löcherstau” auftritt, derart, dass die Ladungsträgerdichte unterhalb dieser Stelle in der n–-Schicht erhöht wird.
  • Bei Ausführungsbeispielen der vorliegenden Erfindung wird diese „Löcherbarriere” dadurch erreicht, dass der Graben an seinem Boden, also zumindest in einem Bereich, der sich in die Schicht 2 hinein erstreckt, aufgeweitet wird.
  • Während die Aufweitung 30 bei dem in 1a gezeigten Bipolartransistor mit isoliertem Gate eine besonders günstige Wirkung hat, wenn der Transistor in seinem leitenden Zustand betrieben wird, also wenn der Widerstand zwischen Emitter und Kollektor niedrig ist, hat die Aufweitung 30 bei dem in 1b gezeigten Feldeffekttransistor eine besonders günstige Wirkung dann, wenn der Transistor in Sperrrichtung betrieben wird, wenn also der Widerstand zwischen Drain und Source hoch ist, wenn also kein leitender Kanal zwischen Drain und Source existiert.
  • 8 zeigt eine Darstellung eines Gate-Abschnitts eines solchen MOSFET im Sperrfall, wobei insbesondere eine Implementierung mit Feldplatten-Abschnitt im Gate gezeigt ist, wie es bereits erörtert worden ist. So zeigt 8 den Verlauf der Äquipotentiallinien um den Graben herum für den Fall ohne Aufweitung (links in 8) und für den Fall mit Aufweitung (rechts in 8), wobei die Dichte der Äquipotentiallinien im Oxid besonders hoch ist, was sowohl für den Fall mit Aufweitungen als auch für den Fall ohne Aufweitung zutrifft. Die Dichte der Äquipotentiallinien, die proportional zur lokalen Feldstärke ist, nimmt mit zunehmenden Abstand vom Oxid ab. Es ist jedoch ersichtlich, dass sich in dem Bespiel ohne Aufweitung die Äquipotentiallinien besonders stark an der Spitze des Grabens drängen, während die Äquipotentiallinien bei dem Ausführungsbeispiel mit Aufweitung nicht so stark gedrängt sind. Dies bedeutet unmittelbar, dass die lokale Feldstärke im Oxid dann, wenn die Aufweitung eingesetzt wird, im Vergleich zum Fall ohne Aufweitung reduziert wird, wie es in 10 dargestellt ist. Durch die Aufweitung werden die Äquipotentiallinien, die immer senkrecht auf den Feldlinien stehen, welche wiederum senkrecht auf einem Metall stehen, durch die Aufweitung „auseinandergedrängt”, was die Reduktion der lokalen Feldstärke im Oxid erklärt.
  • Bei dem in 8 gezeigten Ausführungsbeispiel ist insbesondere auch zu sehen, dass die kritische Stelle die Grabenspitze bzw. der Grabenboden ist, welcher vom Kanalbereich umso weiter entfernt ist, je tiefer sich der Graben in die Schicht 2 hineinerstreckt, wobei es für die positive Wirkung der Aufweitung auf die Feldstärke im Oxid nicht entscheidend ist, ob die untere Füllung des Grabens mit der Gate-Elektrode leitfähig verbunden ist oder von der oberen Füllung des Grabens, die die Gate-Elektrode darstellt, isoliert ist.
  • Das in 1a gezeigte Ausführungsbeispiel zeichnet sich ferner dadurch aus, dass es ein bezüglich des Überstromabschaltens robustes Bauelement ist. Hierfür ist es von Vorteil, dass der Löcherstrom mit nicht zu hoher Stromdichte durch die Bodygebiete zum Emitter-Kontakt abfließen kann. Dann bleibt nämlich der Spannungsabfall zwischen Source und Bodygebiet hinreichend klein, so dass der parasitäre Thyristor aus n-Source 4, p-Body 3, n-Basis 2 und p-Emitter 1 nicht einschalten kann.
  • Die Form des Grabens, wie sie in 1a beispielhaft dargestellt ist, also die Tatsache, dass der Graben eine Aufweitung hat, die entweder vollständig oder zumindest teilweise in der n–-Schicht 2 ausgebildet ist, stellt den Löchern einen möglichst engen Strompfad zur Verfügung und verbessert so den Löcherstau auf der vorderen Seite des IGBTs. Das Ergebnis dieser Maßnahme ist eine reduzierte Durchlassspannung VCEsat, was unmittelbar einen reduzierten ON-Widerstand des Bauelements darstellt.
  • Besonders günstig wirkt sich die Erfindung bei Ausführungsbeispielen mit IGBT-Streifenzellen mit beidseitigem n-Kanal aus, wobei bei solchen Streifenzellen aktive Zellen auf beiden Seiten des Trenches angeordnet sind, da diese Variante ohne Trench-Aufweitung einen relativ hohen Wert für VCEsat hat.
  • Wie anhand des Beispiels in 1a zu sehen ist, hat der erfindungsgemäße Graben 5 in dem Basisbereich 3 eine erste laterale Dimension d1, die kleiner ist als eine zweite laterale Dimension d2, die der Graben in dem Bereich hat, in dem er sich in die schwach dotierte Schicht 2 erstreckt. Bei bevorzugten Ausführungsbeispielen ist die zweite Dimension wenigstens 10% und vorzugsweise um wenigstens 50% größer als die erste Dimension. Bei dem in 1a gezeigten Ausführungsbeispiel ist das Verhältnis der Dimensionen sogar größer als zwei zugunsten des Aufweitungsbereichs 30.
  • Nachfolgend werden anhand von 2A verschiedene Varianten A, B, C, D dargestellt, die sich in der Größe der Aufweitung 30 unterscheiden. So zeigt 2A z. B. die linke Hälfte der Darstellung von 1a, und zwar im interessierenden Bereich zwischen Emitter und der schwach dotierten Schicht 2. Variante E zeigt einen Referenzbereich, in dem ein üblicher „gerader” Graben eingebracht ist, der sich nach unten hin verjüngt. Auf Höhe der Grabenunterkante, also bei 35 in 2E ist im Durchlasszustand des IGBTs die Löcherdichte relativ gering. Dagegen ist bei 38 die Löcherdichte in den Fig. A, B, C, D größer als in der Variante E. Die Löcherkonzentration im Bereich der Grabenunterkante und damit auch die Ladungsträgerkonzentration im Bereich der n–-Schicht 2 wird immer größer, je größer die Aufweitung bzw. je enger der für die Löcher noch zur Verfügung stehende Strompfad zwischen den Gräben wird, also je größer der Aufweitungsradius wird. Der Löcherstau wird also mit größer werdender Aufweitung immer starker.
  • 2B zeigt die Ergebnisse einer Simulation von typischen statischen Parametern, wie Durchlassspannung VCEsat, Einsatzspannung Vth und Durchbruchspannung Vbrces der Zellvarianten A bis E, wobei sich die Beispiele in den 2A, 2B, 2C auf einen 1200 V-IGBT beziehen. Der VCEsat-Trend spiegelt den mit steigendem Aufweitungsradius stärkeren Ladungsträgerstau (Bezugszeichen 38 in 2A) wider. Die Struktur mit dem größten Radius hat den besten Trägerstau und daher das kleinste VCEsat, während die anderen Parameter unverändert bleiben.
  • 2C zeigt in einem Schnitt vertikal durch das Bauelement die Löcherkonzentration für die Varianten A bis E im Durchlasszustand. Bei Variante D, also der Struktur mit dem größten Aufweitungsradius, wird etwa eine doppelte so hohe Löcherkonzentration wie bei der Referenzstruktur E erreicht.
  • 2A zeigt Ausführungsbeispiele in einer Darstellung als Halbzellenstruktur, wobei die Strukturen, die für die in 2B gezeigte Simulation verwendet worden sind, rechts und links Spiegelebenen aufweisen. Ferner handelt es sich hierbei um Ausführungsbeispiele von Streifenzellendesign und n-Kanal-Typ. Die Strukturen A, B, C, D unterscheiden sich von der Referenzstruktur E durch ein zylinderförmig aufgeweitetes Ende der Gateelektrode, wobei die Aufweitung, wie es anhand von 1a bei 30 erläutert worden ist, einen etwa kreisförmigen Querschnitt hat. Solche in 2A gezeichneten Zellen können vielfach nebeneinander angeordnet werden, um einen IGBT mit höherer Stromkapazität zu schaffen.
  • Wie es noch später dargelegt werden wird, kann die Trench-Geometrie über einen modifizierten Trench-Ätzprozess (z. B. unter Verwendung eines Oxid-Spacers) erzeugt werden. So kann beispielsweise nach der Trench-Ätzung ein Oxid aufgebracht werden, das im Anschluss anisotrop zurückgeätzt wird. Dadurch kann der Trenchboden vom Oxid befreit werden, während an den Trenchseitenwänden noch Oxid vorhanden ist. In einem nächsten Schritt wird dann eine isotrope Si-Ätzung erfolgen, die schließlich für die zylinderförmige bzw. im Querschnitt kreisförmige Geometrie am Trenchboden sorgt. Diese besondere Form des Trenches stellt den Löchern einen möglichst engen Strompfad zur Verfügung und verbessert so den Löcherstau auf der Vorderseite des IGBTs. Das Ergebnis dieser Maßnahme ist eine reduzierte Durchlassspannung VCEsat.
  • Erfindungsgemäß wird also mit Hilfe eines im Querschnitt näherungsweise kreisförmigen Designs der Gateelektrode die Aufstauung der Ladungsträger erreicht, um somit eine hohe Ladungsträgerdichte am emitterseitigen Ende des IGBTs von 1a zu erzielen. Dadurch kann die Spannung VCEsat im Vergleich zur Referenzstruktur wesentlich reduziert werden. Alle weiteren statischen Parameter wie beispielsweise Vbrces oder Vth sollen sich hierbei so wenig als möglich ändern. Der VCEsat Trend spiegelt den mit steigendem Aufweitungsradius stärkeren Löcherstau wider. Die Struktur mit dem größten Radius hat den besten Trägerstau und daher das kleinste VCEsat. Der Querschnitt der Aufweitung kann auch eine andere Form als eine Kreisform aufweisen, beispielsweise eine elliptische oder weniger regelmäßige Form.
  • Nachfolgend wird anhand von 3 ein Ausführungsbeispiel eines Verfahrens zur Herstellung eines MOSFETs oder eines Bipolartransistors mit isoliertem Gate beschrieben. Ausgegangen wird von einem Halbleitersubstrat, wie es bei A in 3 gezeigt ist. Das in 3 gezeigte Halbleitersubstrat 40 ist ein Silizium-Halbleitersubstrat, das bereits verschiedene Dotierungsgebiete enthalten kann, beispielsweise ein Drainanschlussgebiet und ein Driftstreckengebiet. Auf diesem Halbleiter-Substrat wird eine erste Schicht, die ein Oxid 41 ist, aufgebracht. Das Oxid 41 wird in einem Bereich 42, in dem später ein Trench geätzt werden soll, durch anisotrope Ätzung strukturiert. Dann wird, wie es bei B gezeigt ist, der Graben 5 geätzt, und zwar durch anisotrope Ätzung in das Silizium hinein, wobei das verbleibende Oxid 41 als Ätzschutz für den restlichen Teil des Halbleiters wirkt. Wie es bei C gezeigt ist, wird dann eine weitere Schicht 43 aufgebracht, die ebenfalls eine Oxidschicht ist, und sowohl das Oxid 41 bedeckt als auch im Graben 5 die Grabenseitenwände und den Grabenboden bedeckt. Die zweite Schicht 43 wird also bei dem Ausführungsbeispiel zumindest auf die Trenchseitenwände aufgebracht. Falls diese Schicht auch auf dem Trenchboden aufgebracht wird, wird sie, wie es bei D gezeigt ist, zumindest dort, also am Trenchboden 44, wieder entfernt, auf den Trenchseitenwänden aber belassen. Dies kann durch eine anisotrope Ätzung (Spacerätzung) erreicht werden. In einem Schritt E wird dann das Halbleitermaterial isotrop geätzt, wobei die Ätzung an der Halbleiteroberfläche und an den Trenchseitenwänden durch die erste (oben auf dem Halbleiter) und zweite Schicht (an den Trenchseitenwänden) verhindert wird. Dadurch entsteht die Aufweitung 30, da nicht mehr gerichtet, also anisotrop, sondern isotrop geätzt wird, wobei die isotrope Ätzung sich dadurch auszeichnet, dass die Ätzraten weniger oder nicht richtungsabhängig sind. Durch weitere Schritte wird dann der MOSFET oder IGBT fertiggestellt. Insbesondere werden die Schichten 41 und 43 entfernt. Hierauf wird dann ein Gate-Oxid 6 derart erzeugt, dass es im Falle des IGBT's oder Leistungs-MOSFETs ohne integrierte Feldplatte sowohl den Trenchboden, also die Aufweitung, als auch den Trenchhals, also den oberen Bereich, gleichmäßig bedeckt. Beim Trench-Leistungs-MOSFET mit integrierter Feldplatte wird hingegen das Gate-Oxid erst nach dem Einbringen und Rückätzen des Oxids der Feldplatte, nur an der Seitenwand im oberen Trenchhalsbereich erzeugt. Daran anschließend wird der mit dem Oxid 6 überzogene Graben 5 zumindest teilweise mit Polysilizium gefüllt, um die Gateelektrode 7 fertig zu stellen. Alternativ kann auch ein anderes leitfähiges Material in den Trench gefüllt werden.
  • Es sei darauf hingewiesen, dass die Dotiergebiete, wie sie in 1a eingezeichnet sind, in 3 in den Bildern A, B, C, D, E nicht gezeigt sind und in dem Bild F lediglich schematisch gestrichelt eingezeichnet sind.
  • Insbesondere sei darauf hingewiesen, dass bei einigen Ausführungsbeispielen mit einem Halbleitersubstrat in Bild A begonnen wird, das bereits die nötigen Dotierungsprofile hat. Alternativ können Dotierprofile, wenn sie nahe an der Oberfläche des Substrats angeordnet sind, also im Bereich der Schichten 3 und 4 beispielsweise auch später, z. B. durch Implantation und Diffusion oder durch eine Tiefimplantation, eingebracht werden.
  • 4 zeigt ein weiteres Ausführungsbeispiel mit auf Abstand gesetzten quadratischen Zellen. Hierbei (und auch bei der Streifenstruktur) kann, wie es insbesondere in 5 gezeigt ist, zwischen den beiden Gräben 54A, 54B z. B. ein weiterer Graben 54C vorgesehen sein. Die Elektroden dieser weiteren Gräben können mit dem Gatepotential oder mit dem Sourcepotential verbunden sein. Ferner wird bei den in 4 und 5 gezeigten Ausführungsbeispielen im Zwischenzellenbereich ein p-Gebiet 50 vorgesehen, wobei ein solches p-Gebiet 50 entweder frei floaten kann oder auf Source- bzw. Emitterpotential liegen kann. Die Metallisierung 10, die auch in 1a eingezeichnet ist, verbindet die beiden Emitter-Gebiete 4A, 4B miteinander, so dass der in 4 gezeigte IGBT somit zwei parallel geschaltete Transistorzellen hat. In 5 sind die beiden Emitter-Gebiete 4A, 4B ebenfalls durch die Metallisierung 10 kurzgeschlossen. Die p-Gebiete wirken hierbei, wenn sie frei floaten, als weitere zusätzliche Barrieren, wobei darauf hingewiesen wird, dass der mittlere Trench 54C in 5 gewissermaßen ein Dummy-Trench ist, da er keine Emitter-Gebiete 4A oder 4B hat, da diese lediglich für die beiden äußeren Trenches vorgesehen sind.
  • Es sei darauf hingewiesen, dass sowohl in 4 als auch in 5 das Oxid 8, das über den ersten Halbleitergebieten 4A, 4B angeordnet ist, sich auch über den zusätzlichen p-Gebieten 50 erstreckt, so dass die p-Gebiete von der Metallisierung 10 zur Source-Kontaktierung über den Source- bzw. Emitter-Kontakt 20 isoliert sind.
  • Bei einer Implementierung kann das Material im Trench, das beispielsweise aus Polysilizium ist, den Aufweitungsbereich 30 vollständig oder nur teilweise ausfüllen, wobei insbesondere der Aufweitungsbereich im Inneren auch einen Hohlraum 48 (11B) aufweisen kann.
  • Ferner sei darauf hingewiesen, dass der pn-Übergang zwischen dem p-Gebiet 3 und dem schwach dotierten n-Gebiet im Bereich der Aufweitung oder oberhalb der Aufweitung liegen kann. Bei 1a liegt der pn-Übergang zwischen den Schichten 2 und 3 oberhalb der Aufweitung, während bei der Variante B, C, D der pn-Übergang im Bereich der Aufweitung liegt, wie es durch die Hell/Dunkelkante der Dotierungsverteilung sichtbar ist, die z. B. in Variante D mit 37 bezeichnet ist. Ferner sei darauf hingewiesen, dass die Aufweitung nicht unbedingt unten am Graben sein muss. Ist die Aufweitung nämlich z. B. in der Mitte des Grabens, derart, dass sich der Graben noch nach der Aufweitung in die Schicht 2 fortsetzt, so stellt dies ebenfalls eine Löcherbarriere dar, so lange ein Bereich des Grabens, der die größere Dimension (d2 in 1a) hat, außerhalb des p-Body-Gebiets 3 ist und in der schwach dotierten Schicht 2 liegt.
  • 1C zeigt das erfindungsgemäße Halbleiterbauelement mit zwei nebeneinander angeordneten Trenches, das den oberen Abschnitt eines IGBT oder eines MOSFET darstellt. Die dort gezeichneten Trenches umgeben eine aktive Zelle und sind durch Masse d3 bzw. d4 voneinander beabstandet, wie sie in 1C eingezeichnet sind.
  • So wird es bevorzugt, dass die Gräben im Bereich der Aufweitung eine Breite d2 aufweisen, die wenigstens das 1,5-fache der Breite des Grabens oberhalb der Aufweitung, also des Maßes d1, beträgt.
  • Ferner sollte der Bereich zwischen zwei Gräben oberhalb der Aufweitung, der in 1C mit d3 bezeichnet ist, mindestens 1,5 mal so breit sein wie an der schmalsten Stelle im Bereich der Aufweitung, wobei dieses Maß mit d4 in 1C bezeichnet ist. Noch besser ist ein Faktor zwischen d3 und d4, der bei 2 liegt, obgleich auch bereits Werte größer als 1,1 bevorzugt werden.
  • Je nach Ausführungsform kann die Struktur aus streifenförmigen Zellen oder polygonförmigen, insbesondere quadratischen Zellen aufgebaut sein. Hierbei ist dann der linke Graben 54A in 4 derart ausgebildet, dass er einen in der Aufsicht quadratischen Graben bildet, der die linke Abbildungskante von 4 umgibt. Eine solche Struktur ist in der Aufsicht unten in 4 gezeigt.
  • 6 zeigt zunächst eine Standard-Variante 60, also einen Graben oder Trench, der sich von oben nach unten in einem Halbleitermaterial erstreckt, und der eine sogenannte Taperung aufweist, sich also von oben nach unten verjüngt. Die Zielvariante ist ferner bei 62 eingezeichnet, wobei die Zielvariante an dem Graben in seinem oberen dünnen oder „Hals-Bereich” nichts ändern soll, sondern lediglich zu einer Aufweitung 30 im Graben-Boden-Bereich führen soll. Durch eine Umstellung in der Prozessführung der Plasmaätzung am Ende der ansonsten anisotropen Trenchätzung auf im wesentlichen isotrope Ätzcharakteristik wird die Seitenwandpassivierung im unteren Teil des Trenchs durchbrochen und der Trenchboden in eine Art „Tropfenform” aufgeweitet. Das stark isotrope Ätzen am Ende der Trenchätzung soll weiterhin im Gegensatz zur rein anisotrop verlaufenden Prozessführung den Trenchboden besser verrunden, so dass ein sonst erforderlicher Verrundungsoxid-Prozess eingespart werden kann. Der Verrundungsoxid-Prozess ist ein Ofenprozess, bei dem ein dünnes thermisches Oxid am Grabenboden und an den Grabenseitenwänden erzeugt wird und eine Verrundung insbesondere der unteren Grabenkanten und des Grabenbodens erreicht wird. Anschließend kann das Verrundungsoxid wieder entfernt werden. Dieser Prozess hat jedoch eine Vergrößerung der gesamten Grabenbreite zur Folge, wobei sich diese Vergrößerung direkt auf das erreichbare minimale Raster der Gräben auswirkt. Der erfindungsgemäße Prozess spart damit nicht nur einen Oxidations- und Ätzprozess für das Verrundungsoxid, sondern führt auch zu einer unmittelbaren Reduktion der Trenchbreite um z. B. etwa 75 nm. Diese 75 nm pro Trench lassen sich direkt umsetzen auf das Zellraster, wobei es bevorzugt wird, das Raster so klein wie möglich zu machen. Bei einem Raster von z. B. 1,25 μm kann also durch die Reduktion der Grabenbreite um 75 nm bereits eine signifikante Reduktion des Zellrasters erreicht werden. Auf das gesamte Bauelement betrachtet führt dies zu einer Reduktion des Ein-Widerstandes, da eine erhöhte Anzahl von elektrisch aktiven Transistorzellen in einem Zellenfeld platziert werden kann und damit aufgrund der vergrößerten Kanalweite die Stromtragfähigkeit steigt und der Widerstand sinkt.
  • 7 zeigt Elektronenmikroskopaufnahmen von mehreren benachbarten Trenches, die eine deutliche Aufweitung am Trenchboden haben und mit der oben beschriebenen Variation des erfindungsgemäßen Ätzprozesses realisiert worden sind.
  • Es wird ferner eine günstigere Feldverteilung am Trenchboden erreicht, indem durch die Aufweitung ein größerer Krümmungsradius des Trenchbodens eingestellt wird. Dies führt insbesondere bei Leistungs-MOSFETs zu einer höheren Durchbruchsspannung und ermöglicht daher bei Feldplatten-Trenchtransistoren eine Reduzierung der FOX-Dicke im Trench, verbunden mit einer weiteren Verringerung des Rasters und des Ein-Widerstands.
  • Links in 8 ist die Simulation des Sperrzustandes für einen MOSFET mit Standard-Trench gezeigt, der sich unter einem gewissen Winkel von oben nach unten verjüngt. Hingegen ist rechts in 8 ein Trench gemäß der Erfindung gezeigt, der die Aufweitung 30 am Trenchboden aufweist. Es ist zu sehen, dass die Äquipotentiallinien, die charakteristisch für den jeweiligen Feldverlauf sind, wesentlich konzentrierter und stärker gekrümmt am Trenchboden des Standard-Trenches verlaufen. Durch die bereits beschriebene Aufweitung 30 erfahren die Äquipotentiallinien am Boden des erfindungsgemäßen Trenchs eine Vergrößerung im Krümmungsradius am Trenchboden und werden weiter nach außen gedrängt. So erfolgt eine Reduzierung der elektrischen Feldstärke in diesem Bereich, die direkt mit dem Krümmungsradius der Äquipotentiallinien korreliert. Weiter wird durch die Aufweitung 30 der Ort des Durchbruchs des im Trenchdesign realisierten MOS-Leistungstransistors besser am Trenchboden geklemmt und eine Verschiebung des Durchbruchs bei normalen Betriebsbedingungen in das Gebiet zwischen zwei Trenche ausgeschlossen, so dass der parasitäre Bipolartransistor aus Source, Body und Drain nicht einschalten kann. Dies ist die Voraussetzung für eine hohe Robustheit des Bauelements im Avalanchebetrieb.
  • 8 zeigt, wie bereits ausgeführt, die Ergebnisse einer begleitenden Simulation. Es ist ersichtlich, dass der größere Krümmungsradius am Trenchboden die Verteilung und den Verlauf der Feldlinien beeinflusst und diese mehr nach außen drängt. Durch die vorgenommene Geometrieänderung am Trenchboden steigt auch, wie in 9 gezeigt, die Durchbruchspannung an. Vorteilhaft ist ferner die sich ergebende Reduktion der Feldstärke im Feldoxid um z. B. etwa 10% (10), was mehr Sicherheit bedeutet hinsichtlich der Degradation und Lebensdauer des Bauelements.
  • 11A zeigt ein Verfahren für die Herstellung eines Feldplattentrench-MOSFETs ohne Aufweitung. Demgegenüber wird in dem 11B das erfindungsgemäße Herstellungsverfahren für eine Trenchbodenaufweitung gezeigt. Durch die Einführung der neuen Trenchgeometrie wird nicht nur eine Verbesserung der elektrischen Performance des Bauelementes (Durchbruchspannung, Ein-Widerstand) erzielt, sondern es erfolgt gleichzeitig eine Reduzierung der notwendigen Prozessschritte.
  • Nachfolgend werden anhand der 11A und 11B die beiden Herstellungsverfahren mit Aufweitung und ohne Aufweitung näher dargestellt.
  • Im ersten Schritt von 11A wird zunächst eine Hartmaske 41 aufgebracht und strukturiert, um eine spätere Trenchätzung zu definieren. Insbesondere umfasst die Hartmaske eine Öffnung 42, in der schließlich der Trench entstehen soll. In dem mit Nr. 2 bezeichneten Teilbild von 11A ist dann eine Trenchätzung erfolgt, und zwar eine anisotrope Trenchätzung, um den Trench 5 herzustellen. In der im dritten Teilbild dargestellten Prozessstufe wurde ein Verrundungsprozess durchgeführt, um ein dünnes Oxid aufzubringen, welches den kompletten Trench auskleidet. Dieses dünne Oxid 43 wird auch als ROX bzw. Rundoxid bezeichnet. Das vierte Teilbild zeigt das Ergebnis, d. h. einen Graben 45 ohne Rundoxid, wenn auf die im dritten Teilbild gezeigte Struktur eine isotrope Rundoxidentfernung mittels einer Trockenätzung ausgeführt worden ist.
  • Das fünfte Teilbild zeigt den Zustand, nachdem ein Feldoxid (FOX) 46 eingebracht worden ist. Nach der Einbringung des Feldoxids wird der Trench schließlich mit einem leitfähigen Material verfüllt, das im sechsten Teilbild mit 47 bezeichnet ist. Es sei darauf hingewiesen, dass durch die isotrope Rundoxidätzung die laterale Abmessung des Grabens 5 durchgängig, also von oben nach unten vergrößert worden ist. Dies führt zu einem vergrößerten Pitch, also zu einem vergrößerten Grabenabstand, wenn eine Vielzahl von in 11A gezeigten Gräben in einem Halbleitersubstrat, z. B. zu Zwecken eines IGBT oder eines Leistungs-MOSFETs eingebracht werden.
  • 11B zeigt eine Herstellungssequenz gemäß einem Ausführungsbeispiel, bei der wiederum zunächst eine Hartmaske 41 aufgebracht und strukturiert wird, um eine Öffnung 42 in der Hartmaske zu erzeugen, die den späteren Graben definiert. Das Ergebnis dieser Strukturierung ist im Teilbild 1 dargestellt und ähnelt dem Teilbild 1 von 1A.
  • Das Teilbild 2 zeigt das Ergebnis einer erfindungsgemäßen Trenchätzung, die zunächst eine anisotrope Trenchätzung ist, die dann dem Ende zu in eine isotrope Ätzcharakteristik wechselt, was dazu führt, dass die Trenchboden-Aufweitung 30 erhalten wird. Hierauf wird ein Feldoxid 46 aufgebracht, welches sowohl den oberen Teil 5a als auch den unteren Teil 5b des Grabens bedeckt. Das Ergebnis nach dem Einbringen des Feldoxids (FOX) 46 ist im dritten Teilbild von 11B gezeigt. Hierauf wird der Trench mit einem leitfähigen Material 47 verfüllt. Diese Verfüllung kann je nach Ausführung zu einem Hohlraum 48 führen, welcher dadurch entsteht, dass die Verfüllung nur in gleichmäßiger Dicke von der Trenchseitenwand aus erfolgt. Dieser Hohlraum ist jedoch unkritisch, da er weder den Löcherstau beim IGBT noch die Feldstärkeverteilung beim MOSFET negativ beeinflusst.
  • Durch das in 11B gezeigte Prozedere wird die Anzahl der Herstellungsschritte um zwei Schritte reduziert, nämlich um den Schritt des Einbringens des Rundoxids 43 von 11A (Teilbild 3) und den Schritt des Entfernens des Rundoxids (Teilbild 4) in 11A.
  • Gleichzeitig wird durch die Umstellung der Ätzcharakteristik auf eine isotrope Ätzcharakteristik, um die Struktur gemäß Teilbild 2 von 11B zu erzeugen, automatisch ein gut abgerundeter Grabenboden erreicht, der dafür wichtig ist, dass keine lokalen Feldstärkeüberhöhungen am Gate bzw. im Gateoxid entstehen, die sich zu bevorzugten Durchbruchszonen entwickeln würden, welche die Durchbruchsspannung des gesamten Transistors erheblich reduzieren würden.
  • Bei dem in 11B gezeigten Verfahren werden somit zwei Vorteile gleichzeitig erreicht, nämlich einerseits wird die Anzahl der Schritte reduziert, indem kein Rundoxid benötigt wird, und indem am Boden des Grabens auf eine isotrope Ätzcharakteristik umgestellt wird, wobei diese isotrope Ätzcharakteristik jedoch gleichzeitig dazu führt, dass der Graben optimal verrundet wird, um keine Feldstärkespitzen im Oxid entstehen zu lassen. Darüber hinaus wird auch sichergestellt, dass keine Grabenaufweitung im oberen Bereich 5a des Grabens stattfindet, wie sie jedoch durch isotrope Entfernung des Rundoxids unmittelbar erhalten wird. Dies führt zu dem bereits dargestellten verkleinerten Pitch bei der Grabendimensionierung, was zu einem besseren Halbleiterbauelement führt.
  • Nachfolgend wird auf die Vorgänge näher eingegangen, die stattfinden, wenn die in 11B im Teilbild 2 gezeigte Struktur hergestellt wird. Zunächst wird eine komplett anisotrope Ätzung mit einem Ätzgas durchgeführt. Bei dieser anisotropen Ätzung geschehen zwei Dinge. Einerseits wird am Grabenboden Siliziummaterial weggeätzt, während an den Grabenseitenwänden eine Passivierungsschicht entsteht. Diese Passivierungsschicht wird um so dicker, je länger eine Graben-Seitenwand dem anisotropen Ätzprozess ausgesetzt ist. Anders ausgedrückt, ist am Grabenboden, wo das Ätzgas das Halbleitermaterial gewissermaßen senkrecht trifft, die Passivierungsschicht nicht vorhanden, während an der Grabenseitewand in der Nähe des Grabenbodens diese Passivierungsschicht dünn ist und zum Grabenende an der Oberseite des Halbleiters immer mehr zunimmt. Diese zunehmende Dicke ergibt sich aus der Tatsache, dass die Passivierungsschicht immer dicker wird, je länger eine Grabenseitenwand dem anisotrop ätzenden Ätzgas ausgesetzt ist.
  • Wird das Ätzgas verändert, indem es auf ein isotropes Ätzgas entweder nach und nach oder in einem oder zwei kurzen Sprüngen umgestellt wird, so wirkt die Ätzung nunmehr isotrop. Für den Grabenboden bedeutet dies, dass das Halbleitermaterial einfach weiter geätzt wird. Auf der Grabenseitenwand unmittelbar am Grabenboden ist die durch die anisotrope Ätzung erzeugte Passivierungsschicht noch sehr dünn und sie wird durch das isotrop ätzende Ätzgas angegriffen und beseitigt. An einer bestimmten Stelle der Grabenseitenwand ist jedoch die Passivierungsschicht, die durch die anisotrope Ätzung erzeugt worden ist, bereits so dick, dass sie durch die isotrope Ätzung nicht mehr durchbrochen wird. Daher wird ein relativ scharfer Übergang des oberen Bereichs 5a in den unteren Bereich 5b erzeugt. Ferner wird dadurch sichergestellt, dass die Grabenbreite nicht verändert wird, da die Grabenseitenwand im oberen Bereich 5a durch eine ausreichend dicke Passivierungsschicht geschützt ist und durch die anisotrope Ätzung nicht angegriffen wird.
  • Bezugszeichenliste
    • 1
    Kollektor-Halbleiterschicht
    2
    Zweites Halbleitergebiet bzw. unterer Basisbereich bzw. Draingebiet
    3
    Halbleiter-Bodygebiet bzw. oberer Basisbereich bzw. Bulk-Gebiet
    4
    Erstes Halbleitergebiet bzw. Emitter-Halbleiterschicht bzw. Sourcegebiet
    4A
    Erste Halbleiterschicht
    4B
    Zweite Halbleiterschicht
    5
    Graben
    5a
    oberer Grabenteil
    5b
    unterer Grabenteil
    6
    Isolierungsoxid
    7
    Gateelektrode
    8
    Oxidisolierung
    9
    Feldstoppschicht
    10
    Metallisierung
    12
    Inversionsschicht
    20
    Emitteranschluss
    21
    Kollektoranschluss
    22
    Gateanschluss
    22A
    Erster Gateanschluss
    22B
    Zweiter Gateanschluss
    30
    Aufweitung
    35
    Löcherkonzentration des Referenzmusters
    37
    Dotierungsgrenze
    38
    Löcheransammlung
    40
    Halbleitersubstrat
    41
    Erste Isolationsschicht
    42
    Oxidöffnung
    43
    Zweite Oxidschicht bzw. Rundoxid
    45
    Graben ohne Rundoxid
    46
    Feldoxid
    47
    leitfähiges Trenchfüllmaterial
    48
    Hohlraum im Trenchfüllmaterial
    50
    p-Gebiet
    54A
    Erster Graben
    54B
    Zweiter Graben
    54C
    Dritter Graben

Claims (29)

  1. Halbleiterbauelement mit folgenden Merkmalen: einem ersten Halbleitergebiet (4) und einem zweiten Halbleitergebiet (2); einem Halbleiter-Bodygebiet (3) zwischen dem ersten Halbleitergebiet (4) und dem zweiten Halbleitergebiet (2), wobei eine Dotiercharakteristik (p) des Halbleiter-Bodygebiets entgegengesetzt zu einer Dotiercharakteristik (n) des ersten Halbleitergebiets (4) und des zweiten Halbleitergebiets (2) ist; zumindest zwei benachbarten Gräben (5), die sich benachbart zum Halbleiter-Bodygebiet (3) von der Halbleiteroberfläche zumindest bis zu dem zweiten Halbleitergebiet (2) erstrecken; wobei in jedem Graben (5) ein Gate (7) angeordnet ist, das von dem Halbleiterkörper durch eine Isolationsschicht (6) getrennt ist, wobei jeder Graben (5) einen oberen Grabenteil (5a) aufweist, der sich von der Halbleiteroberfläche zumindest bis zu einer Tiefe, die größer als eine Tiefe des ersten Halbleitergebiets (4) ist, erstreckt, wobei jeder Graben (5) ferner einen unteren Grabenteil (5b, 30) aufweist, der sich anschließend an den oberen Grabenteil (5a) zumindest bis zu dem zweiten Halbleitergebiet (2) erstreckt, und wobei der obere Grabenteil (5a) eine erste laterale Dimension (d1) hat und der untere Grabenteil (5b, 30) eine zweite laterale Dimension (d2) hat, die größer als die erste laterale Dimension (d1) ist, wobei die zwei benachbarten Gräben, die eine aktive Zelle umgeben, so voneinander beabstandet sind, dass ein Abstand (d3) zwischen den Gräben in einem Bereich, in dem nicht die Aufweitung (30) ist, größer als 1,1-mal so groß ist, wie ein Abstand (d4) an der schmalsten Stelle im Bereich der Aufweitung (30).
  2. Halbleiterbauelement nach Anspruch 1, das als ein MOS-Feldeffekttransistor ausgebildet ist, bei dem das erste Halbleitergebiet (4) ein Sourcegebiet ist, bei dem das zweite Halbleitergebiet (2) ein Draingebiet ist, und bei dem das Halbleiter-Bodygebiet einen leitfähigen Kanal aufweist, wenn eine entsprechende Spannung an dem Gate angelegt ist, und wobei sich die Gräben (5) durch das Halbleiter-Bodygebiet (3) und in den Sourcebereich oder den Drainbereich erstrecken, wobei der obere Grabenteil in dem Halbleiter-Bodygebiet (3) die erste laterale Dimension (d1) hat und der untere Grabenteil in dem Bereich (30), der sich in den Sourcebereich oder den Drainbereich erstreckt, die zweite laterale Dimension (d2) hat.
  3. Halbleiterbauelement nach Anspruch 1, das als ein Bipolartransistor mit isoliertem Gate ausgebildet ist, bei dem das erste Halbleitergebiet (4) einen Emitter (4) aufweist, bei dem das Halbleiter-Bodygebiet (3) einen oberen Basisbereich darstellt, der an den Emitter angrenzt, bei dem das zweite Halbleitergebiet (2) einen unteren Basisbereich darstellt, der an den oberen Basisbereich (3) angrenzt, wobei sich die Gräben (5) durch den oberen Basisbereich (3) und in den unteren Basisbereich (2) hinein erstrecken, wobei der obere Grabenteil (5a) in dem oberen Basisbereich (3a) die erste laterale Dimension (d1) hat und der untere Grabenteil (5b) in dem unteren Basisbereich (2), die zweite laterale Dimension (d2) hat.
  4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem das Halbleiter-Bodygebiet (3) eine p-Dotierung hat und das erste Halbleitergebiet (4) und das zweite Halbleitergebiet (2) n-dotiert sind.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem eine Dotierkonzentration in dem zweiten Halbleitergebiet (2) kleiner als eine Dotierkonzentration in dem ersten Halbleitergebiet (4) ist.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem eine Dotierkonzentration in dem zweiten Halbleitergebiet (2) kleiner als eine Dotierkonzentration in dem Halbleiter-Bodygebiet (3) ist.
  7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem die Gräben (5) so dimensioniert sind, dass die zweite Dimension (d2) wenigstens um den Faktor 1,1 größer als die erste Dimension (d1) ist.
  8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem sich die Gräben von einer ersten Seite eines Halbleitersubstrats in das Substrat hinein in Richtung zu einer zweiten Seite erstrecken, und bei dem der Bereich mit der größeren Dimension eine Aufweitung (30) darstellt, die zumindest teilweise außerhalb des Halbleiter-Bodygebiets (3) angeordnet ist.
  9. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem der obere Grabenteil (5a) einen Grabenhals mit der ersten Dimension (d1) aufweist und der untere Grabenteil (5b) einen Grabenboden mit der zweiten Dimension (d2) aufweist, wobei die Aufweitung (30) an dem Grabenboden ist.
  10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem die Gräben durch eine Oxidschicht (6) von einem umgebenden Halbleitermaterial isoliert sind und Polysilizium oder Metall als leitfähige Füllung aufweisen.
  11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem der obere Teil (5a) jedes Grabens der zwei Gräben eine von dem Halbleiter-Bodygebiet (3) isolierte leitfähige Füllung aufweist, die mit einer Steuerelektrode des Halbleiterbauelements leitfähig verbunden ist, und bei dem der untere Teil (5b) ferner eine weitere leitfähige Füllung aufweist, die von der leitfähigen Füllung des oberen Teils durch eine Isolationsschicht isoliert ist.
  12. Halbleiterbauelement nach Anspruch 11, bei dem die weitere leitfähige Füllung als Feldplatte ausgebildet ist und floatend ausgebildet ist oder so angeschlossen ist, dass ihr Potential auf ein Potential des ersten Halbleitergebiets bringbar ist.
  13. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem der untere Grabenteil (5b) tropfenförmig ist.
  14. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, bei dem das erste Halbleitergebiet (4) mit einem Emitter- oder Sourceanschluß (20) leitfähig verbunden ist.
  15. Halbleiterbauelement nach Anspruch 3, bei dem das zweite Halbleitergebiet (2) an eine Feldstoppschicht (9) angrenzt, die ferner an eine Schicht (1) angrenzt, wobei die Schicht (1) mit einer Dotierung (p) dotiert ist, die eine Dotiercharakteristik hat, die zu einer Dotiercharakteristik (n) entgegengesetzt ist, mit der die Feldstoppschicht (9) dotiert ist, wobei die Schicht (1) mit einem Kollektoranschluss (21) verbunden ist.
  16. Halbleiterbauelement nach Anspruch 2, bei dem das zweite Halbleitergebiet (2) mit einer Dotierung dotiert ist, die eine Dotiercharakteristik (n) hat, wobei das zweite Halbleitergebiet (2) an ein Drainanschlußgebiet angrenzt, das mit der gleichen Dotiercharakteristik (n) dotiert ist, wobei das Drainanschlußgebiet mit einem Drainanschluß (21) verbunden ist, wobei das Drainanschlußgebiet höher als das zweite Halbleitergebiet (2) dotiert ist.
  17. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, das ferner einen weiteren Graben (54B) neben einem der zwei benachbarten Gräben (54A) aufweist, wobei zwischen den Gräben ein Gebiet (50) mit einer Dotierung vorhanden ist, die die gleiche Dotiercharakteristik (p) hat, die das Halbleiter-Bodygebiet aufweist.
  18. Halbleiterbauelement nach Anspruch 17, bei dem das Gebiet (50) floatet oder derart angeschlossen ist, dass es auf dem gleichen Potential liegt, auf dem das erste Halbleitergebiet (4) liegt.
  19. Halbleiterbauelement nach Anspruch 17, der ferner zwischen dem einen Graben (54A) und dem weiteren Graben (54B) einen dritten Graben (54C) aufweist.
  20. Halbleiterbauelement nach Anspruch 19, bei dem der dritte Graben (54C) eine Elektrode enthält, die an das gleiche Potential wie die Elektroden in dem einen Graben (54A) und in dem weiteren Graben (54B) oder an ein Emitterpotential angeschlossen ist.
  21. Verfahren zum Herstellen eines Halbleiterbauelements, mit: Erzeugen von zwei sich in ein Halbleitersubstrat (40) erstreckenden benachbarten Gräben (5), wobei jeder Graben (5) der zwei benachbarten Gräben eine Aufweitung (30) in dem Halbleitersubstrat aufweist, so dass jeder Graben (5) der zwei benachbarten Gräben in einem Bereich der Aufweitung (30) breiter ist als in einem Bereich, der an die Aufweitung angrenzt, wobei die zwei benachbarten Gräben, die eine aktive Zelle umgeben, derart erzeugt werden, dass sie so voneinander beabstandet sind, dass ein Abstand (d3) zwischen den Gräben in einem Bereich, in dem nicht die Aufweitung (30) ist, größer als 1,1-mal so groß ist, wie ein Abstand (d4) an der schmalsten Stelle im Bereich der Aufweitung (30); Erzeugen einer Isolierschicht (6) in der Aufweitung (30) der zwei benachbarten Gräben; und Auffüllen zumindest eines Teils der Aufweitung jedes Grabens (5) der zwei benachbarten Gräben mit leitfähigem Material (7).
  22. Verfahren nach Anspruch 21, bei dem das Halbleiter-Bauelement ein MOS-Feldeffekttransistor ist, das ferner folgenden Schritt aufweist: Erzeugen eines Source-Anschlusses (20), der ein erstes Halbleitergebiet (4) kontaktiert, und eines Drain Anschlusses (21), der ein zweites Halbleitergebiet (2, 9) kontaktiert, wobei sich die Gräben (5) durch ein Halbleiter-Bodygebiet (3) und in das zweite Halbleitergebiet (2) hinein erstrecken, und wobei wenigstens ein Teil der Aufweitung (30) außerhalb des Halbleiter-Bodygebiets (3) und in dem zweiten Halbleitergebiet (2, 9) angeordnet ist.
  23. Verfahren nach Anspruch 21, bei dem das Halbleiterbauelement ein Bipolartransistor mit isoliertem Gate ist, das ferner folgenden Schritt aufweist: Erzeugen eines Emitter-Anschlusses (20), der ein erstes Halbleitergebiet (4) kontaktiert, und eines Kollektor-Anschlusses (21), der über eine Kollektor-Halbleiterschicht (1) und gegebenenfalls eine Feldstoppschicht (9) ein zweites Halbleitergebiet (2) kontaktiert, das einen unteren Basisbereich aufweist, der an ein Halbleiter-Bodygebiet (3) angrenzt, das einen oberen Basisbereich darstellt, wobei sich die Gräben (5) durch das Halbleiter-Bodygebiet (3) und in den unteren Basisbereich des zweiten Halbleitergebiets (2) hinein erstrecken, und wobei wenigstens ein Teil der Aufweitung (30) außerhalb des Halbleiter-Bodygebiets (3) und in dem unteren Basisbereich (2) angeordnet ist.
  24. Verfahren nach einem der Ansprüche 21 bis 23, bei dem der Schritt des Erzeugens der Gräben ein anisotropes Ätzen des Halbleitersubstrats (40), um die Graben (5) zu erzeugen, und ein isotropes Ätzen der Gräben (5), um die Aufweitung (30) zu erhalten, aufweist.
  25. Verfahren nach Anspruch 24, bei dem nach dem anisotropen Ätzen eine die Ätzung maskierende Schicht auf eine Grabenseitenwand aufgebracht wird.
  26. Verfahren nach Anspruch 25, bei dem die maskierende Schicht sowohl auf eine Grabenseitenwand als auch auf einen Grabenboden aufgebracht wird, wobei vor dem isotropen Ätzen die maskierende Schicht am Grabenboden entfernt wird.
  27. Verfahren nach einem der Ansprüche 21 bis 23, das ferner einen Schritt des Aufbringens einer maskierenden Schicht vor einem Ätzen des Grabens, einen Schritt des Aufbringens einer zweiten maskierenden Schicht nach einem Ätzen der Gräben und, nach einem Erzeugen der Aufweitung (30), einen Schritt des Entfernens der ersten und der zweiten Schicht aufweist.
  28. Verfahren nach einem der Ansprüche 21 bis 24, bei dem der Schritt des Erzeugens der Gräben mit der Aufweitung (30) in einem Ätzprozess durchgeführt wird, der so gesteuert wird, dass zunächst eine anisotrope Ätzung stattfindet, und dass dann, nach einer bestimmten Zeit, eine Steuerung des Ätzprozesses erfolgt, dass eine weniger anisotrope und stärker isotrope Ätzung stattfindet, um die Aufweitung (30) zu erzeugen.
  29. Verfahren nach Anspruch 28, bei dem der Ätzprozess ein Trockenätzprozess ist, bei dem ein Anteil eines anisotrop ätzenden Gases an einer Ätzatmosphäre nach und nach reduziert wird, um nach und nach eine isotropere Ätzcharakteristik zu erreichen.
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