CN117613085A - 一种具有自控屏蔽区的SiC MOSFET及制备方法 - Google Patents

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Abstract

本发明提供一种具有自控屏蔽区的SiC MOSFET及制备方法，该SiC MOSFET包括：Pch层、P+屏蔽层和第一P+层；所述Pch层位于P+屏蔽层和第一P+层之间，并与P+屏蔽层和第一P+层邻接；所述P+屏蔽层位于N‑drift层上方，并与N‑drift层、沟槽底部和Pch层邻接；所述第一P+层位于Pch层和源极之间，并与源极邻接。本发明通过控制Pch层的导通与夹断来控制P+屏蔽层的接地状态与浮空状态，从而实现在不同的栅极电压状态下，P+屏蔽层的接入与断开，进而提高SiC MOSFET的开启速度、降低SiC MOSFET在正常工作时的导通电阻，又能够保护栅极氧化层不被击穿。

Description

一种具有自控屏蔽区的SiC MOSFET及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种具有自控屏蔽区的SiC MOSFET及制备方法。
背景技术
栅极氧化物是将MOSFET(金属氧化物半导体场效应晶体管)的栅极端子与下面的源极和漏极端子以及晶体管导通时连接源极和漏极的导电通道分开的介电层。栅氧化层是通过热氧化沟道的硅形成薄的二氧化硅绝缘层。绝缘二氧化硅层是通过自限氧化过程形成的。随后在栅极氧化物上方沉积导电栅极材料以形成晶体管。栅极氧化物用作介电层，可以承受高达5MV/cm的横向电场。
随着半导体元件的尺寸不断微缩的影响，在加上在一些应用设计中不同特性的低压元件与高压元件会被整合制作在同一基底上的原因，如此会导致其制作工艺的困难度大幅增加。例如，一般而言，低压元件的栅极氧化层厚度会较薄，高压元件的栅极氧化层厚度会较厚，两者厚度差可达数十倍之多。由于现代工业制造技术的限制，越薄的栅极氧化层可能出现缺陷的概率就越大，目前栅极氧化层的可靠性已经无法满足半导体工业的需求。
栅极氧化层主要有三个方面的问题：硅氧化层在靠近硅的附近有很多缺陷，如高密度的电子和空穴陷阱。这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性。硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使硅附近氧化层产生较多的缺陷。在硅附近100nm厚的氧化层区是属于缺陷较多的区，如氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。栅极氧化层的缺陷导致了在沟槽栅极底部的拐角处易发生电场线集中的现象，导致沟槽底部拐角处的栅极氧化层容易被较大的电场击穿，现有技术中为了保护沟槽下方拐角处的栅极氧化层，提高栅极氧化层的可靠性，通常在沟槽底部引入了P+屏蔽区，但是P+屏蔽区会与N-drift层形成JFET，增大导通电阻，降低SiC UMOS的器件性能。所以目前需要一种新型结构的SiC MOSFET在既能提高栅极氧化层可靠性的前提下，又能够保持低的导通电阻，降低导通损耗，提高开关速度。
发明内容
本发明的目的是提供一种具有自控屏蔽区的SiC MOSFET及制备方法，该SiCMOSFET具备具有自控能力的P+屏蔽区结构，P+屏蔽区在栅极电压小于米勒平台电压时，P+屏蔽区与源极短接，降低反向传输电容和导通损耗，提高开启速度，当栅极电压大于内置PMOS的夹断电压时，P+屏蔽区与源极的连接断开，变为浮空状态，导通电阻降低，当SiCMOSFET接反向电压时，P+屏蔽区与源极短接，保护栅极氧化层，本发明通过控制Pch层的导通与夹断来控制P+屏蔽层的接地状态与浮空状态，从而实现在不同的栅极电压状态下，P+屏蔽层的接入与断开，进而提高SiC MOSFET的开启速度、降低SiC MOSFET在正常工作时的导通电阻，又能够保护栅极氧化层不被击穿。
一种具有自控屏蔽区的SiC MOSFET，包括：Pch层、P+屏蔽层和第一P+层；
所述Pch层位于P+屏蔽层和第一P+层之间，并与P+屏蔽层和第一P+层邻接；
所述P+屏蔽层位于N-drift层上方，并与N-drift层、沟槽底部和Pch层邻接；
所述第一P+层位于Pch层和源极之间，并与源极邻接。
优选地，所述Pch层的厚度为0.3um。
优选地，所述Pch层的掺杂浓度为1017cm-3。
优选地，所述P+屏蔽层的掺杂浓度为1018cm-3。
优选地，所述P+屏蔽层的厚度为0.4um。
优选地，还包括：CSL层；
所述CSL层位于P-body层与N-drift层之间。
优选地，还包括：第二P+层；
所述第二P+层包括位于源极和N-drift层之间的第一延伸部和位于源极和N+层、P-body层、N-drift层之间的第二延伸部；
所述第一延伸部与源极和N-drift层邻接；
所述第二延伸部与源极和N+层、P-body层、N-drift层邻接。
优选地，还包括：源极、漏极、栅极、衬底、P-body层和N+层；
所述漏极位于所述衬底下方；
所述N-drift层位于所述衬底上方；
所述P-body层位于所述N-drift层上方；
所述N+层位于所述P-body层上方；
所述源极位于所述N+层上方；
所述栅极位于沟槽中。
一种具有自控屏蔽区的SiC MOSFET制备方法，包括：
在N-drift层上方外延P-body层和N+层；
在所述N+层和所述P-body层上蚀刻通孔，在所述N-drift层上层蚀刻沟槽，所述通孔与沟槽连接；
在所述N-drift层上层离子注入形成第一P+层、Pch层和P+屏蔽层，在所述N+层、所述P-body层和所述N-drift层的两侧离子注入形成第二P+层；
蚀刻所述第二P+层和所述第一P+层、所述Pch层的两侧；
在所述第一P+层和所述P+屏蔽层上方沉积多晶硅；
蚀刻所述多晶硅形成栅极；
沉积源极和漏极。
优选地，还包括：在形成所述P-body层之前在所述N-drift层上方外延形成CSL层。
本发明提出一种自控型P+屏蔽层的SiC MOSFET及制备方法，通过内置的P沟道MOSFET结构来调节P+屏蔽层的电位：当SiC MOSFET工作在反向阻断状态时，栅极接0电位或负电位，内置的PMOSFET导通，P+屏蔽层与源极相接，保护栅极氧化层的能力较强；当SiCMOSFET工作在正向导通状态时，源漏电压较小，栅极电压较小时，PMOSFET处于导通状态，P+屏蔽层与源极短接，能够提高SiC MOSFET的开启速度和降低SiC MOSFET的导通损耗。当栅极偏压逐渐增大至大于PMOSFET的夹断电压时，PMOSFET截止，P+屏蔽层浮空，因此对SiCMOSFET的导通电阻几乎没有影响。由于P+屏蔽层的电位在器件开关时通过源极下方的PMOSFET调节，因此SiC MOSFET的栅漏电容也相对较小。因此本发明在增强SiC MOSFET反向工作时栅极氧化层可靠性的同时，又保证了SiC MOSFET的正向导通特性，降低了SiCMOSFET的开关损耗。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的SiC MOSFET结构示意图；
图2为本发明的SiC MOSFET制备流程方法示意图；
图3为本发明的SiC MOSFET制备流程结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
栅极氧化层主要有三个方面的问题：硅氧化层在靠近硅的附近有很多缺陷，如高密度的电子和空穴陷阱。这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性。硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使硅附近氧化层产生较多的缺陷。在硅附近100nm厚的氧化层区是属于缺陷较多的区，如氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。栅极氧化层的缺陷导致了在沟槽栅极底部的拐角处易发生电场线集中的现象，导致沟槽底部拐角处的栅极氧化层容易被较大的电场击穿，现有技术中为了保护沟槽下方拐角处的栅极氧化层，提高栅极氧化层的可靠性，通常在沟槽底部引入了P+屏蔽区，但是P+屏蔽区会与N-drift层形成JFET，增大导通电阻，降低SiC UMOS的器件性能。
为了改善P+屏蔽区导致的导通电阻增加，开关速度变慢的缺陷，本发明设置了一个可以根据MOSFET的外加电压控制P+屏蔽区的接地或者浮空状态，当栅极电压大于0，漏源电压大于0((Vg>0,Vds>0)也就是SiC MOSFET正向导通时，栅极电压小于米勒平台电压时(Vg＜Vgp)，Pch层处于导通状态，P+屏蔽层与源极短接，处于接地状态，反向传输电容减小，提高了SiC MOSFET的开启速度，降低了导通损耗，当栅极电压逐渐增大至超过Pch层的夹断电压时(Vg>Vthp>Vgp)，Pch层被夹断，P+屏蔽层由接地状态变为浮空状态，漂移区(N-drift层)内耗尽层收缩，JFET区电阻下降，SiC MOSFET的正向导通性能增加。当栅极电压为0，源漏电压大于击穿电压时(Vg＝0,Vds>BV)，Pch层处于导通状态，P+屏蔽层与源极短接处于接地状态，P+屏蔽区能够提供更低的栅氧化物电场，防止栅极沟槽底部的拐角处被高电场击穿。
实施例1
一种具有自控屏蔽区的SiC MOSFET，参考图1，包括：Pch层(P型沟道)、P+屏蔽层和第一P+层；
Pch层位于P+屏蔽层和第一P+层之间，并与P+屏蔽层和第一P+层邻接；
P+屏蔽层位于N-drift层上方，并与N-drift层、沟槽底部和Pch层邻接；
第一P+层位于Pch层和源极之间，并与Pch层和源极邻接。
碳化硅槽栅MOSFET在反向工作时，利用N-漂移区耗尽来承受较高的反向偏压，由于碳化硅材料的高临界击穿电场，槽栅底部漂移区在临近击穿时会达到很高的电场。而栅极氧化层的介电常数小于碳化硅材料，因此电场强度大约是碳化硅的2.8倍，再加上曲率效应使得栅极氧化层拐角聚集极高的电场强度，长时间工作在高电场下会导致栅极氧化层发生退化，可靠性下降。为了降低器件反向工作时栅极氧化层的电场强度，提高氧化层的可靠性，通常在沟槽氧化层底部引入P+屏蔽层来屏蔽高电场强度的影响。
P+屏蔽层可分为接地与浮空两种。接地型的P+屏蔽层总是工作在零电位，屏蔽了部分栅漏电容，降低了开关损耗，可以更好地屏蔽氧化层中的电场。但其引入的JFET效应会显著地增加正向导通电阻。浮空型最主要的优点是几乎不会增加器件的正向导通电阻，但对氧化层电场的屏蔽作用相对较弱，而且器件的栅漏电容较大，开关损耗较大。
本发明的目的是结合两种P+屏蔽层的优点，提出一种自控型P+屏蔽层的SiCMOSFET及制备方法。通过内置的P沟道MOSFET结构来调节P+屏蔽层的电位：当SiC MOSFET工作在反向阻断状态时，栅极接0电位或负电位，内置的PMOSFET导通，P+屏蔽层与源极相接，保护栅极氧化层的能力较强；当SiC MOSFET工作在正向导通状态时，源漏电压较小，栅极电压较小时，PMOSFET处于导通状态，P+屏蔽层与源极短接，能够提高SiC MOSFET的开启速度和降低SiC MOSFET的导通损耗。当栅极偏压逐渐增大至大于PMOSFET的夹断电压时，PMOSFET截止，P+屏蔽层浮空，因此对SiC MOSFET的导通电阻几乎没有影响。由于P+屏蔽层的电位在器件开关时通过源极下方的PMOSFET调节，因此SiC MOSFET的栅漏电容也相对较小。因此本发明在增强SiC MOSFET反向工作时栅极氧化层可靠性的同时，又保证了SiCMOSFET的正向导通特性，降低了SiC MOSFET的开关损耗。
优选地，Pch层的厚度为0.3um。
Pch层的厚度能够直接影响PMOSFET的夹断电压，Pch层的厚度越大，PMOSFET的夹断电压也就越大，Pch层的厚度越小，PMOSFET的夹断电压越小，对于PMOSFET的夹断电压Vthp，在本发明中，PMOSFET的夹断电压Vthp要在大于SiC MOSFET的阈值电压Vth的前提下尽可能小，如果PMOSFET的夹断电压很大，那么就需要接很大的栅极电压才能够将PMOSFET夹断，就会造成SiC MOSFET导通电阻升高，导通损耗变大的问题。
如果Pch层的厚度的厚度太小，则会导致PMOSFET的夹断电压Vthp小于SiC MOSFET的阈值电压Vth，作为一个优选地实施例，本发明将Pch层的厚度设置为0.3um，能够使得PMOSFET的夹断电压大于SiC MOSFET的阈值电压并且尽可能小，降低了JFET区的电阻，提高了SiC MOSFET的正向导通性能。
优选地，Pch层的掺杂浓度为1017cm-3。
Pch层的掺杂浓度也能够直接影响PMOSFET的夹断电压，Pch层的掺杂浓度越大，PMOSFET的夹断电压也就越大，Pch层的掺杂浓度越小，PMOSFET的夹断电压越小，对于PMOSFET的夹断电压Vthp，在本发明中，PMOSFET的夹断电压Vthp要在大于SiC MOSFET的阈值电压Vth的前提下尽可能小，如果PMOSFET的夹断电压很大，那么就需要接很大的栅极电压才能够将PMOSFET夹断，就会造成SiC MOSFET导通电阻升高，导通损耗变大的问题。
如果Pch层的掺杂浓度太小，则会导致PMOSFET的夹断电压Vthp小于SiC MOSFET的阈值电压Vth，并且Pch层的掺杂浓度不能大于P+屏蔽层和第一P+层，作为一个优选地实施例，本发明Pch层的掺杂浓度设置为1017cm-3，能够使得PMOSFET的夹断电压大于SiC MOSFET的阈值电压并且尽可能小，降低了JFET区的电阻，提高了SiC MOSFET的正向导通性能。
本发明可以通过Pch层的掺杂浓度和厚度来调节PMOSFET的夹断电压，例如当Pch层的掺杂浓度较小时，适当提高Pch层的厚度来维持PMOSFET的夹断电压，或者当Pch层的厚度较小时，适当提高Pch层的掺杂浓度来维持PMOSFET的夹断电压。
优选地，P+屏蔽层的掺杂浓度为1018cm-3。
P+屏蔽层的掺杂浓度直接决定了P+屏蔽层的屏蔽效果，P+屏蔽层的掺杂浓度越大，P+屏蔽层改变电场强度分布能力的作用就越强，在栅极沟槽底部拐角处的氧化层的电场强度就越小，保护栅极氧化层的能力就越强，栅极氧化层的可靠性就越高，但是在提高栅极氧化层可靠性的同时也会提高SiC MOSFET的导通电阻，SiC MOSFET的导通损耗也会随之增大。
P+屏蔽层的掺杂浓度越小，P+屏蔽层改变电场强度分布能力的作用就越弱，在栅极沟槽底部拐角处的氧化层的电场强度就越大，保护栅极氧化层的能力就越弱，但是也能够在一定程度上提高SiC MOSFET的栅氧可靠性，并且SiC MOSFET的导通电阻低，能够降低SiC MOSFET的导通损耗。
为了平衡P+屏蔽层的屏蔽作用和导通电阻的折中关系，作为一个优选地实施例，本发明将P+屏蔽层的掺杂浓度设置为1018cm-3，在最大程度地保护栅极氧化层的同时降低SiC MOSFET的导通电阻。
优选地，P+屏蔽层的厚度为0.4um。
P+屏蔽层的厚度也能够直接决定P+屏蔽层的屏蔽效果，P+屏蔽层的厚度越大，P+屏蔽层改变电场强度分布能力的作用就越强，在栅极沟槽底部拐角处的氧化层的电场强度就越小，保护栅极氧化层的能力就越强，栅极氧化层的可靠性就越高，但是在提高栅极氧化层可靠性的同时也会提高SiC MOSFET的导通电阻，SiC MOSFET的导通损耗也会随之增大。
P+屏蔽层的厚度越小，P+屏蔽层改变电场强度分布能力的作用就越弱，在栅极沟槽底部拐角处的氧化层的电场强度就越大，保护栅极氧化层的能力就越弱，但是也能够在一定程度上提高SiC MOSFET的栅氧可靠性，并且SiC MOSFET的导通电阻低，能够降低SiCMOSFET的导通损耗。
为了平衡P+屏蔽层的屏蔽作用和导通电阻的折中关系，作为一个优选地实施例，本发明将P+屏蔽层的P+屏蔽层的厚度设置为0.4um，在最大程度地保护栅极氧化层的同时降低SiC MOSFET的导通电阻。
优选地，还包括：CSL层；
CSL层位于P-body层与N-drift层之间。
CSL层(电流扩展层)用于提高SiC MOSFET的电学性能和可靠性，CSL层(电流扩展层)能够降低SiC MOSFET的电阻来提高SiC MOSFET的工作效率和可靠性，同时，CSL层(电流扩展层)还可以降低SiC MOSFET的漏电流，提高SiC MOSFET的可靠性。
CSL层(电流扩展层)作为SiC MOSFET一种材料层，通常用于控制半导体器件中的载流子注入和提高器件的性能。在半导体器件中，载流子注入是指将电子或空穴注入到半导体材料中以产生电流的过程。然而，这种注入过程可能会导致某些不良效应，如热效应、载流子捕获和材料损伤等。这些效应会降低器件的性能和寿命。为了解决这些问题，本发明引入了CSL层(电流扩展层)，可以有效地限制载流子注入和扩散，同时保持低电阻和高透明度。CSL层(电流扩展层)的制作，即在P-body层注入之前进行一定深度的大于外延层浓度的N型掺杂，实现增大电流路径、减小导通电阻的效果。
优选地，还包括：第二P+层；
第二P+层包括位于源极和N-drift层之间的第一延伸部和位于源极和N+层、P-body层、N-drift层之间的第二延伸部；
第一延伸部与源极和N-drift层邻接；
第二延伸部与源极和N+层、P-body层、N-drift层邻接。
第二P+层的作用是隔离源极与N+层、P-body层和N-drift层的接触，防止SiCMOSFET漏电，提高了SiC MOSFET的安全性。
优选地，还包括：源极、漏极、栅极、衬底、P-body层(体区)和N+层(源极区)；
漏极位于衬底下方；
漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
N-drift层(漂移层)位于衬底上方；
N-drift层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在MOSFET工作时，源极和漏极之间的电流主要通过N-drift层进行传输。N-drift层的掺杂类型和浓度决定了电流的导通类型(N型或P型)和大小。N-drift层的结构和特性直接影响MOS管的电流控制能力。通过调整N-drift层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。
P-body层(体区)位于N-drift层上方；
N+层位于P-body层上方；
源极位于N+层上方；
栅极位于沟槽中。
源极是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极和漏极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。同时，源极还承担着调制栅极电压的作用，通过控制源极电压的变化，实现对MOSFET的控制。
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。
实施例2
一种具有自控屏蔽区的SiC MOSFET制备方法，参考图2，3，包括：
S100，在N-drift层上方外延P-body层和N+层；
外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长(CVE)、分子束外延(MBD)、原子层外延(ALE)等。在本发明实施例中，采用的是化学气相外延(CVE)来形成N-漂移层。化学气相外延与化学气相沉积(CVD)原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE还能够用于外延硅片工艺和MOS晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。
S200，在N+层和P-body层上蚀刻通孔，在N-drift层上层蚀刻沟槽，通孔与沟槽连接；
本发明通过一次性蚀刻的方法形成与沟槽连接的通孔，即从最上层的N+层开始蚀刻，直至蚀刻到CSL层上层停止。蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层(如热氧化后的背面清洁)。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S300，在N-drift层上层离子注入形成第一P+层、Pch层和P+屏蔽层，在N+层、P-body层和N-drift层的两侧离子注入形成第二P+层；
本发明采用离子注入的方式在N-drift层上层离子注入形成第一P+层、Pch层和P+屏蔽层，在N+层、P-body层和N-drift层的两侧离子注入形成第二P+层。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成(如果离子与靶的组成不同)。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S400，蚀刻第二P+层和第一P+层、Pch层的两侧；
S500，在第一P+层和P+屏蔽层上方沉积多晶硅；
多晶硅沉积即在硅化物叠在第一层多晶硅(Poly1)上形成栅电极和局部连线，第二层多晶硅(Poly2)形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅(Poly3)上形成单元连线，第四层多晶硅(Poly4)和第五层多晶硅(Poly5)则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积(LPCVD)，通过在反应室内(即炉管中)将三氢化砷(AH3)、三氢化磷(PH3)或二硼烷(B2H6)的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在之间，主要由沉积时的温度决定。
S600，蚀刻多晶硅形成栅极；
多晶硅栅MOSFET需要多晶硅刻蚀形成栅极图形。具有高k和金属栅极MOSFET需要刻蚀多晶硅。为了保护栅极氧化层不被损伤，通常要把硅栅的刻蚀分成几个步骤：主刻蚀、着陆刻蚀和过刻蚀。主刻蚀通常有比较高的刻蚀率但对氧化硅的选择比较小。通过主刻蚀可基本决定硅栅的剖面轮廓和关键尺寸。着陆刻蚀通常对栅极氧化层有比较高的选择比以确保栅极氧化层不被损伤。一旦触及到栅极氧化层后就必须转成对氧化硅选择比更高的过刻蚀步骤以确保把残余的硅清除干净而不损伤到栅极氧化层。Cl2,HBr,HCl是硅栅刻蚀的主要气体。
多晶硅栅的刻蚀工艺必须对下层栅氧化层有高的选择比并具有非常好的均匀性和可重复性。同时也要求高度的各向异性，因为多晶硅栅在源/漏的注入过程中起阻挡层的作用。倾斜的侧壁会引起多晶硅栅结构下面部分的掺杂。
多晶硅蚀刻共分为三步，第一步是预刻蚀，用于去除自然氧化层、硬的掩蔽层(如SiON)和表面污染物来获得均匀的刻蚀(这减少了刻蚀中作为微掩蔽层的污染物带来的表面缺陷)。接下来的是刻至终点的主刻蚀。这一步用来刻蚀掉大部分的多晶硅膜，并不损伤栅氧化层和获得理想的各向异性的侧壁剖面。最后一步是过刻蚀，用于去除刻蚀残留物和剩余多晶硅，并保证对栅氧化层的高选择比。这一步应避免在多晶硅周围的栅氧化层形成微槽。
S700，沉积源极和漏极。
金属电极沉积工艺分为化学气相沉积(CVD)和物理气相沉积(PVD)。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质(A)，则先向沉积设备输入可生成物质(A)的两种气体(B和C)，然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积(CVD)和物理气相沉积(PVD)都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积TiC或TiN，是向850～1100℃的反应室通入TiCl4，H2，CH4等气体，经化学反应，在基体表面形成覆层。
优选地，还包括：在形成P-body层之前在N-drift层上方外延形成CSL层。
为了节约生产成本，CSL层的形成采用的方法与形成P-body层与N+层一致，先外延CSL层，然后依次外延P-body层和N+层。
本发明提出一种自控型P+屏蔽层的SiC MOSFET及制备方法，通过内置的P沟道MOSFET结构来调节P+屏蔽层的电位：当SiC MOSFET工作在反向阻断状态时，栅极接0电位或负电位，内置的PMOSFET导通，P+屏蔽层与源极相接，保护栅极氧化层的能力较强；当SiCMOSFET工作在正向导通状态时，源漏电压较小，栅极电压较小时，PMOSFET处于导通状态，P+屏蔽层与源极短接，能够提高SiC MOSFET的开启速度和降低SiC MOSFET的导通损耗。当栅极偏压逐渐增大至大于PMOSFET的夹断电压时，PMOSFET截止，P+屏蔽层浮空，因此对SiCMOSFET的导通电阻几乎没有影响。由于P+屏蔽层的电位在器件开关时通过源极下方的PMOSFET调节，因此SiC MOSFET的栅漏电容也相对较小。因此本发明在增强SiC MOSFET反向工作时栅极氧化层可靠性的同时，又保证了SiC MOSFET的正向导通特性，降低了SiCMOSFET的开关损耗。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种具有自控屏蔽区的SiC MOSFET，其特征在于，包括：Pch层、P+屏蔽层和第一P+层；
所述Pch层位于P+屏蔽层和第一P+层之间，并与P+屏蔽层和第一P+层邻接；
所述P+屏蔽层位于N-drift层上方，并与N-drift层、沟槽底部和Pch层邻接；
所述第一P+层位于Pch层和源极之间，并与源极邻接。
2.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，所述Pch层的厚度为0.3um。
3.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，所述Pch层的掺杂浓度为1017cm-3。
4.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，所述P+屏蔽层的掺杂浓度为1018cm-3。
5.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，所述P+屏蔽层的厚度为0.4um。
6.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，还包括：CSL层；
所述CSL层位于P-body层与N-drift层之间。
7.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，还包括：第二P+层；
所述第二P+层包括位于源极和N-drift层之间的第一延伸部和位于源极和N+层、P-body层、N-drift层之间的第二延伸部；
所述第一延伸部与源极和N-drift层邻接；
所述第二延伸部与源极和N+层、P-body层、N-drift层邻接。
8.根据权利要求1所述的一种具有自控屏蔽区的SiC MOSFET，其特征在于，还包括：源极、漏极、栅极、衬底、P-body层和N+层；
所述漏极位于所述衬底下方；
所述N-drift层位于所述衬底上方；
所述P-body层位于所述N-drift层上方；
所述N+层位于所述P-body层上方；
所述源极位于所述N+层上方；
所述栅极位于沟槽中。
9.一种具有自控屏蔽区的SiC MOSFET制备方法，其特征在于，包括：
在N-drift层上方外延P-body层和N+层；
在所述N+层和所述P-body层上蚀刻通孔，在所述N-drift层上层蚀刻沟槽，所述通孔与沟槽连接；
在所述N-drift层上层离子注入形成第一P+层、Pch层和P+屏蔽层，在所述N+层、所述P-body层和所述N-drift层的两侧离子注入形成第二P+层；
蚀刻所述第二P+层和所述第一P+层、所述Pch层的两侧；
在所述第一P+层和所述P+屏蔽层上方沉积多晶硅；
蚀刻所述多晶硅形成栅极；
沉积源极和漏极。
10.根据权利要求9所述的一种具有自控屏蔽区的SiC MOSFET制备方法，其特征在于，还包括：在形成所述P-body层之前在所述N-drift层上方外延形成CSL层。
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