CN101136431A - 功率用半导体装置 - Google Patents

Abstract

本发明目的在于提供能降低ON电压及损耗的功率用半导体装置。本发明的特征在于，具有L形沟槽式栅极(3)，从p基层(2)的表面起沿相对于n^－层(1)的第一主面的垂直方向形成到n^－层(1)内的位置，沿相对于n^－层(1)的第一主面的平行方向设有向一侧延伸出预定长度的底部(3d)，进而，使预定的相邻的L形沟槽式栅极(3)底部(3d)的延伸方向相对，各底部(3d)的间隔比形成在相对于n^－层(1)的第一主面的垂直方向上的部分的间隔窄。

Description

功率用半导体装置

技术领域

本发明涉及功率用半导体装置，特别涉及设有MOS栅极结构的功率用半导体装置。

背景技术

近年来，作为用于换流器等功率变换或控制的功率用半导体装置，广泛使用可高速化、高耐压化的IGBT(Insulated Gate BipolarTransistor)。而且，在该IGBT中，近年来代替平面型IGBT多使用电子供给能力高的沟槽式栅极型IGBT。

作为上述沟槽式栅极型IGBT，揭示了例如非专利文献1中说明的沟槽式栅极型IGBT(TIGBT：Trench-gate Insulated Gate BipolarTransistor)的典型结构。

图73表示该沟槽式栅极型IGBT的概略剖面图。如图73所示，沟槽式栅极型IGBT在p⁺衬底101的第一主面(图中的上侧面)上设有n⁺缓冲层102，在n⁺缓冲层102上设有n^-层103，在n^-层103上设有p基层104，在p基层104的表面内设有n⁺发射区105。

而且，在邻接n⁺发射层105发射区的贯穿p基层104并到达n^-层103内的位置，设有由沟槽106a、设在沟槽106a内面的栅绝缘膜106b及埋设在栅绝缘膜106b内部的栅极106c构成的沟槽式栅极106。

进而，设有覆盖n⁺发射层105的大部分和沟槽式栅极106的层间绝缘膜107，另外，设有覆盖n⁺发射层105上未覆盖层间绝缘膜107的部分、层间绝缘膜107及覆盖p基层104的发射极108。另外，在p⁺衬底101的第二主面(图中的下侧面)上设有集电极109。

[非专利文献1]晶体管技术SPECIAL No.85 CQ出版株式会社2004年1月1日发行p45(图3-11)

发明内容

如上述，功率用半导体装置即IGBT通过从平面型IGBT向沟槽式栅极型IGBT的演进，使其主要特性即ON电压及损耗降低，提高其性能，但最近随着汽车、电车及产业装置等的性能提升，对用于它们的IGBT，需要进一步改善ON电压及损耗(低ON电压化、低损耗化)。

本发明是为解决上述课题而作出的，目的在于将功率用半导体装置即IGBT的主要特性即ON电压及损耗降低，提供电子供给能力比传统技术高的IGBT结构的功率用半导体装置。

本发明的功率用半导体装置，设有：第一导电型的第一半导体层，具有第一主面和第二主面；第二导电型的第二半导体层，设在所述第一导电型的第一半导体层上；沟槽式栅极，具有沟槽、设于所述沟槽内面的栅绝缘膜及埋设在所述栅绝缘膜内部的栅极，其底部设置成从所述第二导电型的第二半导体层的表面到所述第一导电型的第一半导体层内；第一导电型的第一半导体区域，邻接所述沟槽式栅极并设在所述第二导电型的第二半导体层的表面内；第一主电极，设在所述第二导电型的第二半导体层上，并与所述第一导电型的第一半导体区域电连接；第二导电型的第三半导体层，设在所述第二主面上；第二主电极，设在所述第二导电型的第三半导体层上，进而，所述沟槽式栅极设置成：位于预定的相邻所述沟槽式栅极的所述第一导电型的第一半导体层内的各所述底部的间隔比所述底部以外的部分的间隔窄。

采用本发明，由于形成功率用半导体装置时，使位于预定的相邻沟槽式栅极的第一导电型的第一半导体层内的底部的间隔比底部以外的部分的间隔窄，所以在相邻沟槽式栅极底部之间及其附近空穴被蓄积，由于该被蓄积的空穴，电子供给量增加，阻抗降低，因此，能达到降低功率用半导体装置的ON电压和损耗的效果。

附图说明

图1是表示本发明实施例1的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图2是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图3是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图4是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图5是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图6是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图7是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图8是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图9是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图10是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图11是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图12是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图13是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图14是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图15是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图16是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图17是本发明实施例1的沟槽式栅极型IGBT的制造方法的说明图。

图18是表示本发明实施例1的功率用半导体装置即沟槽式栅极型IGBT的另一结构的概略剖面图。

图19是表示本发明实施例1的功率用半导体装置即沟槽式栅极型IGBT的另一结构的概略剖面透视图。

图20是表示本发明实施例2的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图21是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图22是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图23是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图24是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图25是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图26是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图27是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图28是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图29是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图30是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图31是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图32是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图33是本发明实施例2的沟槽式栅极型IGBT的制造方法的说明图。

图34是表示本发明实施例3的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图35是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图36是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图37是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图38是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图39是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图40是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图41是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图42是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图43是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图44是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图45是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图46是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图47是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图48是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图49是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图50是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图51是本发明实施例3的沟槽式栅极型IGBT的制造方法的说明图。

图52是表示本发明实施例4的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图53是表示本发明实施例5的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图54是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图55是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图56是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图57是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图58是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图59是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图60是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图61是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图62是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图63是本发明实施例5的沟槽式栅极型IGBT的制造方法的说明图。

图64是表示本发明实施例6的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图65是本发明实施例6的沟槽式栅极型IGBT的制造方法的说明图。

图66是本发明实施例6的沟槽式栅极型IGBT的制造方法的说明图。

图67是本发明实施例6的沟槽式栅极型IGBT的制造方法的说明图。

图68是本发明实施例6的沟槽式栅极型IGBT的制造方法的说明图。

图69是本发明实施例6的沟槽式栅极型IGBT的制造方法的说明图。

图70是表示本发明实施例7的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图71是表示本发明实施例8的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图72是表示本发明实施例9的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

图73是表示传统的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。

标记说明

1第一导电型的第一半导体层即n^-层

1a第一n^-层

1b第二n^-层

2第二导电型的第二半导体层即p基层

3L形的沟槽式栅极

3a沟槽

3b栅氧化膜

3c栅极

3d底部

4第一导电型的第一半导体区域即n⁺发射区

5层间绝缘膜

6第一主电极即发射极，

7第二导电型的第三半导体层即p⁺集电层

8第二主电极即集电极

11第一沟槽

12第一氧化膜

13第一导体

14第二氧化膜

15第二沟槽

16第三氧化膜

17第二导体

具体实施方式

为使上述功率用半导体装置IGBT的主要特性即ON电压及损耗降低而实施的本发明的IGBT结构中的共通特征为：使相邻沟槽式栅极的间隔在沟槽式栅极底部变窄。下面进行详细说明。

实施例1

对本发明的实施例1，基于附图进行说明。图1是本发明实施例1的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。图1中，在第一导电型的第一半导体层即n^-层1的第一主面(图中的上侧面)上，设有第二导电型的第二半导体层即p基层2。

而且，从p基层2表面到n^-层1，设有由沟槽3a、设在该沟槽3a的内面的由氧化膜构成的栅绝缘膜3b及埋设在该栅绝缘膜3b内部的栅极3c构成的L形沟槽式栅极3。该L形沟槽式栅极3从p基层2的表面，沿相对于n^-层1的第一主面垂直的方向设到n^-层1内的位置，其下部在相对于n^-层1的第一主面的平行方向上具有向一侧延伸出预定长度的底部3d。另外，L形沟槽式栅极3的底部3d和在该底部3d延伸侧的相邻的L形沟槽式栅极3的底部3d，设置成其延伸方向相对。因此，预定的相邻L形沟槽式栅极3底部3d的间隔(图中用A表示)比形成在相对于n^-层1的第一主面垂直方向上的部分的间隔(图中用B表示)窄。

另外，在p基层2的表面内，在L形沟槽式栅极3底部3d的延伸侧，有选择地设置邻接L形沟槽式栅极3的第一导电型的第一半导体区域即n⁺发射区4。进而，设有覆盖n⁺发射区4的大部分和L形沟槽式栅极3的层间绝缘膜5，另外，设有覆盖n⁺发射区4上未被层间绝缘膜5覆盖的部分、层间绝缘膜5及p基层2的第一主电极即发射极6。

另一方面，在n^-层1的第二主面(图中的下侧面)上，设有第二导电型的第三半导体层即p⁺集电层7，进而，在p⁺集电层7上设有第二主电极即集电极8。

接着，参照图2～图17，说明图1所示的沟槽式栅极型IGBT的制造方法。

首先，如图2所示，在成为第一导电型的第一半导体层的由硅衬底构成的第一n^-层1a的一侧面(图中的上侧面)上，形成用于分离元件的保护环后，如图3所示，有选择地形成深度为1000nm左右的第一沟槽11。该第一沟槽11用干蚀刻法形成。而且，该第一沟槽11中形成L形沟槽式栅极3的底部3d，它是沟槽3a的一部分。

接着，如图4所示，在第一沟槽11的内面及第一n^-层1a的一侧的面上，形成厚度为100nm左右的由氧化膜构成的第一绝缘膜12。该第一绝缘膜12由热氧化或CVD(Chemical Vapor Deposition)法形成。

接着，如图5所示，去除形成在第一n^-层1a的一侧的面上的第一绝缘膜12。第一绝缘膜12的去除用干蚀刻或平坦化CMP(ChemicalMechanical Polishing)法进行。

接着，如图6所示，在第一绝缘膜12的内部及第一n^-层1a的一侧的面上，形成由多晶硅等导体构成的第一导体13。该第一导体13由CVD法形成。

接着，如图7所示，去除形成在第一n^-层1a的一侧的面上的第一导体13。第一导体13的去除用干蚀刻或平坦化CMP法进行。

接着，如图8所示，在第一n^-层1a的一侧的面上、在该一侧面侧的第一绝缘膜12上及第一导体13上，形成厚度为100nm左右的由氧化膜构成的第二绝缘膜14。该第二绝缘膜14用热氧化或CVD法形成。

接着，如图9所示，去除位于第一n^-层1a的一侧的面上的第二绝缘膜14。第二绝缘膜14的去除用干蚀刻法进行。再有，由第一沟槽11、第一导体13、第一绝缘膜12及第二绝缘膜14构成L形沟槽式栅极3的底部3d。

接着，如图10所示，在第一n^-层1a的一侧的面上和第二绝缘膜14上，形成厚度为5000nmn左右的成为第一导电型的第一半导体层的第二n^-层1b。该第二n^-层1b是用CVD法形成的非晶硅层或用外延生长法形成的外延层。再有，为非晶硅层时，用热处理进行单晶化。而且，由具有相同杂质浓度的第一n^-层1a和第二n^-层1b构成第一导电型的第一半导体层即n^-层1。下面，以n^-层1进行说明。

接着，如图11所示，沿相对于n^-层1的一侧面垂直的方向，在从n^-层1的表面到第二绝缘膜14的位置形成第二沟槽15。该第二沟槽15形成为：使预定的相邻的一对第一沟槽11的外侧面和与其相对应的一对第二沟槽15的外侧面基本一致。该第二沟槽15用干蚀刻法形成。

接着，如图12所示，在第二沟槽15的内面及n^-层1上，形成厚度为100nm左右的由氧化膜构成的第三绝缘膜16。该第三绝缘膜16用热氧化或CVD法形成。

接着，如图13所示，去除位于第二沟槽15底面的第二绝缘膜14及第三绝缘膜16和n^-层1上的第三绝缘膜16。该第二绝缘膜14、第三绝缘膜16的去除用干蚀刻法进行。

接着，如图14所示，在第二绝缘膜14、第三绝缘膜16的内部及n^-层1上，形成由多晶硅等导体构成的第二导体17。该第二导体17用CVD法形成。

接着，如图15所示，去除形成在n^-层1的一侧的面上的第二导体17。该第二导体17的去除用干蚀刻或平坦化CMP法进行。

此时，从图1所示的L形沟槽式栅极3可以判断出：沟槽3a由第一沟槽11及第二沟槽15构成，栅绝缘膜3b由第一绝缘膜12、第二绝缘膜14及第三绝缘膜16构成，栅极3c由第一导体13及第二导体17构成。下面，以图1所示的L形沟槽式栅极3、沟槽3a、栅绝缘膜3b及栅极3c进行说明。

接着，如图16所示，在n^-层1的一侧面的表面内，形成成为第二导电型的第二半导体层的p基层2。该p基层2用离子注入及退火等热处理方法形成。

接着，如图17所示，在L形沟槽式栅极3底部3d延伸侧的p基层2的表面内，有选择地形成邻接L形沟槽式栅极3的成为第一导电型的第一半导体区域的n⁺发射区4。该n⁺发射区4用离子注入及退火等热处理方法形成。

而且，在n⁺发射区4、L形沟槽式栅极3及p基层2上，用CVD法形成由被覆性与平坦性良好的硅酸盐玻璃(BPSG)构成的层间绝缘膜5后，用干蚀刻法去除层间绝缘膜5，以露出n⁺发射区4的一部分和p基层2。

进而，形成例如由铝等导体构成的作为第一主电极的发射极6，使其覆盖p基层2及n⁺发射区4上未被层间绝缘膜5覆盖的部分和层间绝缘膜5。因此，n⁺发射区4和发射极6电连接。再有，发射极6用溅射法形成。

另一方面，如图1所示，在n^-层1的另一侧面(图中的下侧面)的表面内，形成成为第二导电型的第三半导体层的p⁺集电层7。该p⁺集电层7用离子注入及退火等热处理方法形成。

而且，在p⁺集电层7上形成例如由铝等导体构成的作为第二主电极的集电极8。该集电极8用溅镀法形成。

通过上述工序，完成图1所示的实施例1中的沟槽式栅极型IGBT。再有，在本实施例1的沟槽式栅极型IGBT的制造方法中，进行蚀刻或离子注入时，先进行照相制版(未图示)。

再有，这里说明的制造工序仅为一个示例，不是专门固定的制造工序，也可用其它制造工序。最终完成图1所示的沟槽式栅极型IGBT即可，例如，说明了p基层2通过向n^-层1的表面进行离子注入等而形成的工序，但也可以替换成在第二n^-层1b的形成中包括第二导电型杂质而形成p基层2。另外，说明了在形成L形沟槽式栅极3后形成p基层2和n⁺发射区4的工序，但也可以在形成p基层2及n⁺发射区4后形成L形沟槽式栅极3。另外，说明了以n型衬底即第一n^-层1a为基底，但也可以将p⁺集电层7作为p型衬底，并以该p型衬底为基底。此时，在由p型衬底构成的p⁺集电层7上形成n^-层1。

接着，对本实施例1的沟槽式栅极型IGBT的动作进行说明。

如果在发射极6和集电极8之间设置预定的集电极电压，并在发射极6和栅极3c之间施加成为ON状态的预定的栅电压，p基层2上的沟道区就会反转成n型而形成沟道。

发射极6发出的电子通过该沟槽而注入n^-层1。而且，由于该被注入电子，p⁺集电层7和n^-层1之间产生正向偏压，从p⁺集电层7注入空穴。其结果，n^-层1的阻抗减小，IGBT的电流容量上升，变成ON状态。

进而，在本实施例1中，由于使用的L形沟槽式栅极3沿相对于n^-层1的第一主面的平行方向具有向一侧延伸出预定长度的底部3d，此外使预定的相邻L形沟槽式栅极3底部3d的延伸方向相对，使各底部3d的间隔比形成在相对于n^-层1的第一主面垂直方向上的部分的间隔窄，所以，从p⁺集电层7注入的空穴的移动被限制，在该预定的相邻L形沟槽式栅极3底部3d之间及其附近空穴被蓄积。而且，由于该被蓄积的空穴，发射极6经由沟道向n^-层1注入的电子供给量增加，阻抗减小。其结果，与传统技术相比，能降低ON电压及损耗。此外，由于底部3d与传统技术的沟槽式栅极底部相比较平坦，能削弱底部3d的电场强度。因此，也具有提高集电极-发射极间耐电压性能的效果。

以下是从ON状态到OFF状态的动作。如果使发射极6和栅极3c之间在ON状态下施加的栅电压置于零或反向偏压，使其变成OFF状态，则反转为n型的沟道区恢复为p型，停止来自发射极6的电子注入。由于该电子注入停止，p⁺也停止来自集电层7的空穴注入。然后，蓄积在n^-层1的电子和空穴，分别消失到集电极8及发射极6中，或互相复合而湮灭。

再有，本实施例1说明了在n^-层1的第二主面上形成p⁺集电层7的结构，但也可以如图18所示，在n^-层1和p⁺集电层7之间形成用于控制从p⁺集电层7向n^-层1的空穴注入量的第一导电型的第4半导体层即n⁺缓冲层18。该n⁺缓冲层18通过离子注入及退火而形成。

另外，本实施例1说明了第一导电型的第一半导体层由第一n^-层1a和第二n^-层1b形成的情况，但也可以改变第二n^-层1b的杂质浓度而作为n层，形成第一导电型的第一半导体层。

另外，本实施例1说明了在L形沟槽式栅极3底部3d的延伸侧的p基层2的表面内，邻接L形沟槽式栅极3而形成n⁺发射区4的情况，但也可以邻接L形沟槽式栅极3而设在两侧。

另外，本实施例1说明了设有将n⁺发射区4的大部分和L形沟槽式栅极3覆盖的层间绝缘膜5的结构，但也可以参照例如图19的剖面透视图所示，设有将n⁺发射区4和L形沟槽式栅极3覆盖的层间绝缘膜5，使预定的相邻n⁺发射区4之间通过在p基层2的表面内有选择地设置的第一导电型的第二半导体区域即n⁺发射极连接区域19连接，n⁺发射极连接区域19与发射极6电连接。

实施例2

基于附图对本发明的实施例2进行说明。图20是本发明实施例2的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。图20与实施例1中表示的图1的不同点是：L形沟槽式栅极的结构不同。实施例1中，包括底部3d在内，由沟槽3a、设在该沟槽3a内面的栅绝缘膜3b及埋设在该栅绝缘膜3b内部的栅极3c构成L形沟槽式栅极3。与此相对，实施例2的L形沟槽式栅极21中，底部为由氧化物等绝缘体构成的底部21d，形成在相对于n^-层1的第一主面的垂直方向的部分与实施例1同样的由沟槽21a、设在该沟槽21a内面的由氧化膜构成的栅绝缘膜21b及埋设在该栅绝缘膜21b内部的栅极21c构成。另外，与实施例1同样的，L形沟槽式栅极21的底部21d和在该底部21d延伸侧的相邻的L形沟槽式栅极21的底部21d，设置成其延伸方向相对。从而，预定的相邻L形沟槽式栅极21底部21d的间隔(图中用A表示)比形成在对于n^-层1的第一主面垂直方向上的部分的间隔(图中用B表示)窄。再有，图20中，对与实施例1的图1中相同或相当的部分，使用相同的标记并省略说明。

接着，参照图21～图33，说明图20所示的沟槽式栅极型IGBT的制造方法。再有，图21～图33中，对与实施例1的图2～图17中相同或相当的部分，使用相同的标记进行说明。

首先，如图21所示，在成为第一导电型的第一半导体层的由硅衬底构成的第一n^-层1a的一侧面(图中的上侧面)上，形成用于分离元件的保护环后，如图22所示，有选择地形成深度为1000nm左右的第一沟槽11。该第一沟槽11用干蚀刻法形成。

接着，如图23所示，在第一沟槽11内部及第一n^-层1a的一侧的面上，形成由氧化膜构成的第一绝缘膜22。该第一绝缘膜22用CVD法形成。

接着，如图24所示，去除形成在第一n^-层1a的一侧的面上的第一绝缘膜22。由此，形成L形沟槽式栅极21的底部21d。再有，用干蚀刻或平坦化CMP法进行第一绝缘膜22的去除。

接着，如图25所示，在第一n^-层1a的一侧的面上和底部21d上，形成厚度为5000nm左右的成为第一导电型的第一半导体层的第二n^-层1b。该第二n^-层1b是用CVD法形成的非晶硅层或用外延生长法形成的外延层。再有，为非晶硅层时，用热处理进行单晶化。然后，由具有相同杂质浓度的第一n^-层1a和第二n^-层1b，构成第一导电型的第一半导体层即n^-层1。下面，以n^-层1进行说明。

接着，如图26所示，沿相对于n^-层1的一侧面的垂直方向，在从n^-层1的表面到第一绝缘膜22的位置形成第二沟槽23。该第二沟槽23设置成：使预定的相邻的一对第一沟槽11的外侧面和与其对应的一对第二沟槽23的外侧面基本一致。该第二沟槽23用干蚀刻法形成。

接着，如图27所示，在第二沟槽23的内面及n^-层1上形成厚度为100nm左右由氧化膜构成的第二绝缘膜24。该第二绝缘膜24用热氧化或CVD法形成。

接着，如图28所示，在第二绝缘膜24的表面上形成多晶硅等导体即第一导体25。该第一导体25用CVD法形成。

接着，如图29所示，去除第一导体25直至露出n^-层1上的第二绝缘膜24。该第一导体25的去除用干蚀刻或平坦化CMP法进行。

接着，如图30所示，去除第二绝缘膜24及第一导体25，直至露出n^-层1。该第二绝缘膜24及第一导体25的去除，用干蚀刻或平坦化CMP法进行。再有，从图20所示的L形沟槽式栅极21可以判断出，在L形沟槽式栅极21的结构中：由第二沟槽23构成沟槽21a；由第二绝缘膜24构成栅绝缘膜21b；由第一导体25构成栅极21c；由第一绝缘膜22构成底部21d。下面，以L形沟槽式栅极21、沟槽21a、栅绝缘膜21b、栅极21及底部21d进行说明。

接着，如图31所示，在n^-层1的一侧面的表面内，形成成为第二导电型的第二半导体层的p基层2。该p基层3用离子注入及退火等热处理形成。

接着，如图32所示，在L形沟槽式栅极21底部21d延伸侧的p基层2的表面内，邻接L形沟槽式栅极21而形成成为第一导电型的第一半导体区域的n⁺发射区4。该n⁺发射区4用离子注入及退火等热处理形成。

接着，如图33所示，在n⁺发射区4、L形沟槽式栅极21及p基层3的表面上，用CVD法形成由被覆性及平坦性良好的硅酸盐玻璃(BPSG)构成的层间绝缘膜5后，用干蚀刻法去除层间绝缘膜5，以露出n⁺发射区4的一部分和p基层2。

另外，形成例如由铝等导体构成的作为第一主电极的发射极6，使其覆盖p基层2及n⁺发射区4上未被层间绝缘膜5覆盖的部分和层间绝缘膜5。从而，n⁺发射区4和发射极6电连接。再有，发射极6用溅射法形成。

另一方面，在n^-层1的另一侧面(图中的下侧面)的表面内，形成成为第二导电型的第三半导体层的p⁺集电层7。该p⁺集电层7用离子注入及退火等热处理形成。

然后，在p⁺集电层7上形成例如由铝等导体构成的作为第二主电极的集电极8。该集电极8用溅镀法形成。

通过上述工序，完成图20所示的实施例2中的沟槽式栅极型IGBT。再有，实施例2的沟槽式栅极型IGBT制造方法中，进行蚀刻或离子注入时，先进行照相制版(未图示)。

再有，这里所示的制造工序仅是一例说明，不是专门固定的制造工序，也可采用其它制造工序。只要最终完成图20所示的沟槽式栅极型IGBT即可，例如，虽然说明了p基层2通过向n^-层1的表面进行离子注入等而形成的工序，但也可以替换成在第二n^-层1b的形成中包括第二导电型杂质而形成p基层2。另外，说明了在形成L形沟槽式栅极21后形成p基层2和n⁺发射区4的工序，但也可以在形成p基层2及n⁺发射区4后形成L形沟槽式栅极21。另外，说明了以n型衬底即第一n^-层1a为基底，但也可以将p⁺集电层7作为p型衬底，并以该p型衬底为基底。此时，在由p型衬底构成的p⁺集电层7上形成n^-层1。

接着，对实施例2的沟槽式栅极型IGBT的动作进行说明。

如果在发射极6和集电极8之间设置预定的集电极电压，在发射极6和栅极21c之间施加成为ON状态的预定的栅电压，则p基层2的沟道区反转成n型而形成沟道。

发射极6发出的电子通过该沟槽而注入n^-层1。而且，由于该注入的电子，p⁺集电层7和n^-层1之间产生正向偏压，从p⁺集电层7注入空穴。其结果，n^-层1的阻抗大幅度减小，IGBT的电流容量上升，成为ON状态。

进而，在本实施例2中，由于使用的L形沟槽式栅极21沿相对于n^-层1的第一主面的平行方向具有向一侧延伸预定长度的底部21d，此外使预定的相邻L形沟槽式栅极21底部21d的延伸方向相对，使各底部21d的间隔比形成在与n^-层1的第一主面垂直方向上的部分的间隔窄，所以，从p⁺集电层7注入的空穴的移动被限制，在该预定的相邻L形沟槽式栅极21底部21d之间及其附近空穴被蓄积。而且，由于该被蓄积的空穴，发射极6经由沟道向n^-层1注入的电子供给量增加，阻抗减小。其结果，与传统相比，能降低ON电压及损耗。此外，由于L形沟槽式栅极21的底部21d仅由氧化膜即第一绝缘膜22构成，与实施例1相比，也具有简化制造工序的效果。

接着，从ON状态到OFF状态的动作如下所述。如果使发射极6和栅极21c之间在ON状态下施加的栅电压置于零或反向偏压，使其变成OFF状态，则反转为n型的沟道区恢复为p型，从发射极6的电子注入停止。由于该电子注入停止，从p⁺集电层7的空穴注入也停止。然后，蓄积在n^-层1的电子和空穴，分别消失到集电极8及发射极6中，或互相复合而湮灭。

再有，本实施例2中，也可以与实施例1同样的，在n^-层1和p⁺集电层7之间形成第一导电型的第4半导体层即n⁺缓冲层18。另外，也可以改变构成第一导电型的第一半导体层的第二n^-层1b的杂质浓度而作为n层，以形成第一导电型的第一半导体层。进而，也可以将n⁺发射区4邻接在L形沟槽式栅极21的两侧而设，与本实施例2同样能降低ON电压及损耗。

另外，本实施例2中，也可与实施例1的图19所示的一样，设有覆盖n⁺发射区4和L形沟槽式栅极21的层间绝缘膜5，使预定的相邻n⁺发射区4之间通过在p基层2的表面内有选择地设置的n⁺发射极连接区域19连接，该n⁺发射极连接区域19与发射极6电连接。

实施例3

基于附图对本发明的实施例3进行说明。图34是本发明实施例3的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。图34和实施例1的不同点是：设有由沟槽31a、设在该沟槽31a的内面的由氧化膜构成的栅绝缘膜31b及埋设在该栅绝缘膜31b内部的栅极21c构成的T形沟槽式栅极31。该T形沟槽式栅极31从p基层2的表面起，沿相对于n^-层1的第一主面的垂直方向设到n^-层1内的位置，其下部沿相对于n^-层1的第一主面的平行方向具有向两侧延伸出预定长度的底部31d。另外，T字型沟槽式栅极31的底部31d和位于该底部31d延伸侧的T字型沟槽式栅极31的底部31d，设置成其延伸方向相对。从而，预定的相邻T形沟槽式栅极31底部31d的间隔(图中用A表示)比形成在相对于n^-层1的第一主面垂直方向上的部分的间隔(图中用B表示)窄。另外，在本实施例3中，n⁺发射区4在p基层2的表面内邻接T形沟槽式栅极31的两侧而设。再有，图34中，对与实施例1的图1中相同或相当的部分，使用相同的标记并省略说明。

接着，参照图35～图51，说明图34所示的沟槽式栅极型IGBT的制造方法。再有，图35～图51中，对与实施例1的图2～图17中相同或相当的部分，使用相同的标记进行说明。

首先，如图35所示，在成为第一导电型的第一半导体层的由硅衬底构成的第一n^-层1a的一侧面(图中的上侧面)上，形成用于分离元件的保护环后，如图36所示，有选择地形成深度为1000nm左右的第一沟槽11。该第一沟槽11用干蚀刻法形成。该第一沟槽11用来形成T形沟槽式栅极31的底部31d，它是沟槽31a的一部分。

接着，如图37所示，在第一沟槽11的内面及第一n^-层1a的一侧的面上，形成厚度为100nm左右的由氧化膜构成的第一绝缘膜12。该第一绝缘膜12用热氧化或CVD法形成。

接着，如图38所示，去除形成在第一n^-层la的一侧的面上的第一绝缘膜12。该第一绝缘膜12的去除，用干蚀刻或平坦化CMP法进行。

接着，如图39所示，在第一绝缘膜12内部及第一n^-层1标记1a的一侧的面上，形成由非晶硅等导体构成的第一导体13。该第一导体13用CVD法形成。

接着，如图40所示，去除形成在第一n^-层1a的一侧的面上的第一导体13。该第一导体13的去除，用干蚀刻或平坦化CMP法进行。

接着，如图41所示，在第一n^-层1a的一侧的面上和位于该一侧的面上的第一绝缘膜12上及第一导体标记13上，形成厚度为100nm左右由氧化膜构成的第二绝缘膜14。该第二绝缘膜14用热氧化或CVD法形成。

接着，如图42所示，去除位于第一n^-层1a的一侧的面上的第二绝缘膜14。该第二绝缘膜14的去除，用干蚀刻法进行。再有，由第一沟槽11、第一导体13、第一绝缘膜12及第二绝缘膜14，构成T形沟槽式栅极31的底部31d。

接着，如图43所示，在第一n^-层1的一侧的面上和第二绝缘膜14上，形成厚度为5000nm左右的成为第一导电型的第一半导体层的第二n^-层1b。该第二n^-层1b为用CVD法形成的非晶硅层或用外延生长法形成的外延层。再有，非晶硅层的场合，用热处理进行单晶化。而且，由具有相同杂质浓度的第一n^-层1a和第二n^-层1b构成第一导电型的第一半导体层即n^-层1。下面，以n^-层1进行说明。

接着，如图44所示，沿相对于1n^-层1的一侧面的垂直方向，在从n^-层1的表面朝向第二绝缘膜14通常为大致中央位置并到达第二绝缘膜14的位置，形成第二沟槽15。该第二沟槽15用干蚀刻法形成。

接着，如图45所示，在第二沟槽15的内面和n^-层1上，形成厚度为100nm左右的由氧化膜构成的第三绝缘膜16。该第三绝缘膜16用热氧化或CVD法形成。

接着，如图46所示，去除位于第二沟槽15底面的第二绝缘膜14及第三绝缘膜16和在n^-层1上的第三绝缘膜16。该第二绝缘膜14和第三绝缘膜16的去除，用干蚀刻法进行。

接着，如图47所示，在第二绝缘膜14、第三绝缘膜1 6的内部和n^-层1上，形成多晶硅等导体即第二导体17。该第二导体17用CVD法形成。

接着，如图48所示，去除第二导体17，直至露出n^-层1。该第二导体17的去除，用干蚀刻或平坦化CMP法进行。

这里，从图34所示的T形沟槽式栅极31可以判断出：沟槽31a由第一沟槽11及第二沟槽15构成；栅绝缘膜31b由第一绝缘膜12、第二绝缘膜14及第三绝缘膜16构成；栅极31c由第一导体13及第二导体17构成。下面，以图33所示的T形沟槽式栅极31、沟槽31a、栅绝缘膜31b及栅极31c进行说明。

接着，如图49所示，在n^-层1的一侧面的表面内，形成成为第二导电型的第二半导体层的p基层2。该p基层2用离子注入及退火等热处理方法形成。

接着，如图50所示，在p基层2的表面内，形成邻接T形沟槽式栅极31两侧的成为第一导电型的第一半导体区域的n⁺发射区4。该n⁺发射区4用离子注入及退火等热处理形成。

接着，如图51所示，在n⁺发射区4、T形沟槽式栅极31及p基层2上，用CVD法形成由被覆性与平坦性良好的硅酸盐玻璃(BPSG)构成的层间绝缘膜5后，用干蚀刻法去除层间绝缘膜5，以露出n⁺发射区4的一部分和p基层标记2。

然后，形成例如由铝等导体构成的作为第一主电极的发射极6，使其覆盖p基层2、n⁺发射区4上未被层间绝缘膜5覆盖的部分和层间绝缘膜5。从而，n⁺发射区4与发射极6电连接。再有，发射极6用溅射法形成。

另一方面，如图34所示，在n-层1的另一侧面(图中的下侧面)的表面内，形成成为第二导电型的第三半导体层的p⁺集电层7。该p⁺集电层7用离子注入及退火等热处理方法形成。

然后，在p⁺集电层7上形成例如由铝等导体构成的作为第二主电极的集电极8。该集电极8用溅镀法形成。

通过上述工序，完成图34所示的实施例3中的沟槽式栅极型IGBT。再有，实施例3的沟槽式栅极型IGBT制造方法中，进行蚀刻或离子注入时，先进行照相制版(未图示)。

再有，这里所示的制造工序仅是一例说明，而不是专门固定的制造工序，也可采用其它制造工序。只要最终完成图34所示的沟槽式栅极型IGBT即可，例如，说明了p基层2通过向n^-层1的表面进行离子注入等而形成的工序，也可以替换成在第二n^-层1b的形成中包括第二导电型杂质而形成p基层2。另外，说明了在形成T形沟槽式栅极31后形成p基层2和n⁺发射区4的工序，但也可以在形成p基层2及n⁺发射区4后形成T形沟槽式栅极31。另外，说明了以n型衬底即第一n^-层1a为基底，但也可以将p⁺集电层7作为p型衬底，并以该p型衬底为基底。这种场合，在由p型衬底形成的p⁺集电层7上形成n^-层1。

接着，对实施例3的沟槽式栅极型IGBT的动作进行说明。

如果在发射极6和集电极8之间设置预定的集电极电压，并在发射极6和栅极31c之间施加成为ON状态的预定的栅电压，则p基层2上的沟道区反转成n型而形成沟道。

发射极6发出的电子通过该沟槽而注入n^-层1。而且，由于该注入电子，p⁺集电层7和n^-层1之间产生正向偏压，从p⁺集电层7注入空穴。其结果，n^-层1的阻抗减小，IGBT的电流容量上升，成为ON状态。

进而，在本实施例3中，由于使用的T形沟槽式栅极31沿相对于n^-层1的第一主面的平行方向具有向两侧延伸出预定长度的底部31d，此外，使预定的相邻T形沟槽式栅极31底部31d的延伸方向相对，使各底部31d的间隔比形成在相对于n^-层1的第一主面垂直方向上的部分的间隔窄，所以，从p⁺集电层7注入的空穴的移动被限制，在该预定的相邻T形沟槽式栅极31底部31d之间及其附近空穴被蓄积。而且，由于该被蓄积的空穴，发射极6经由沟道向n^-层1注入的电子供给量增加，阻抗减小。其结果，与传统技术相比，能降低ON电压及损耗。此外，由于底部31d比传统的沟槽式栅极的底部平坦，能缓和底部31d的电场强度。因此，也具有提高集电极-发射极间耐电压性能的效果。

接着，从ON状态到OFF状态的动作如下所述。如果使发射极6和栅极31c之间在ON状态下施加的栅电压置于零或反向偏压，使其变成OFF状态，则反转为n型的沟道区恢复为p型，从发射极6的电子注入停止。由于该电子注入停止，也停止从p⁺集电层7空穴注入。然后，蓄积在n^-层1的电子和空穴，分别消失到集电极8及发射极6中，或互相复合而湮灭。

再有，本实施例3说明了在n^-层1的第二主面内形成了p⁺集电层7的结构，但也可以与实施例1的图18所示的一样，在n^-层1和p⁺集电层7之间形成第一导电型的第4半导体层即n⁺缓冲层18。

另外，本实施例3说明了由第一n^-层1a和第二n^-层1b形成第一导电型的第一半导体层的结构，但也可以与实施例1所示的一样，改变第二n^-层1b的杂质浓度来作为n层，以形成第一导电型的第一半导体层。

另外，在本实施例3中，也可以与实施例1的图19所示的一样，设有覆盖n⁺发射区4和T形沟槽式栅极31的层间绝缘膜5，使预定的相邻n⁺发射区4之间，通过在p基层2的表面内有选择地设置的n⁺发射极连接区域19连接，n⁺发射极连接区域19与发射极6电连接。

实施例4

实施例3中，也包括底部31d，由沟槽31a、设在沟槽31a的内面的栅绝缘膜31b及埋设在该栅绝缘膜31b内部的栅极31c构成T形沟槽式栅极31。但也可以将该底部31d制作成如图52所示的实施例2中由氧化物等绝缘体构成的底部41d，也可以与实施例3那样，将形成在相对于n^-层1的第一主面垂直方向上的部分由沟槽41a、设在该沟槽41a的内面的由氧化膜构成的栅绝缘膜41b及埋设在该栅绝缘膜41b内部的栅极41c构成。

本实施例4的沟槽式栅极型IGBT的动作，与实施例3中说明的动作相同，与传统技术相比能降低ON电压和损耗，同时由于T形沟槽式栅极41的底部41d仅用绝缘体形成，与实施例3相比，具有简化制造工序的效果。再有，本实施例4的沟槽式栅极型IGBT的制造方法，也可利用实施例2中说明的制造方法。

另外，本实施例4中，也可与实施例1的图19所示的一样，设有覆盖n⁺发射区4及T形沟槽式栅极41的层间绝缘膜5，使预定的相邻n⁺发射区4之间，通过在p基层2的表面内有选择地设置的n⁺发射极连接区域19连接，n⁺发射极连接区域19与发射极6电连接。

实施例5

对本发明的实施例5，基于附图进行说明。图53是本发明实施例5的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。图53中，在第一导电型的第一半导体层即n^-层1的第一主面(图中的上侧面)上，设有第二导电型的第二半导体层即p基层2。

而且，从p基层2的表面到n^-层1，由沟槽51a、设在该沟槽51a的内面的由氧化膜构成的栅绝缘膜51b及埋设在该栅绝缘膜51b内部的栅极51c构成的沟槽式栅极51，设置成相对于n^-层1的第一主面具有预定的倾斜度(图中用倾斜角θ1、θ2表示。通常θ1＝θ2，θ1、θ2<90°)。另外，沟槽式栅极51设置成与在其倾斜侧的相邻的沟槽式栅极51在其倾斜方向上相对。从而，预定的相邻沟槽式栅极51位于n^-层1的底部的间隔(图中用A表示)比底部以外的部分的间隔(图中用B表示)窄。

另外，在p基层2的表面内，在沟槽式栅极51的倾斜侧有选择地设置邻接沟槽式栅极51的第一导电型的第一半导体区域即n⁺发射区4。进而，设有覆盖n⁺发射区4的大部分和沟槽式栅极51的层间绝缘膜5，另外，设有覆盖n⁺发射区4上未被层间绝缘膜5覆盖的部分、层间绝缘膜5及p基层2的第一主电极即发射极6。

另一方面，在n^-层1的第二主面(图中的下侧面)上设有第二导电型的第三半导体层即p⁺集电层7，还在p⁺集电层7上设有第二主电极即集电极8。再有，图53中，对与实施例1的图1中相同或相当的部分，使用相同的标记进行说明。

接着，参照图54～图63，说明图53所示的沟槽式栅极型IGBT的制造方法。再有，图54～图63中，对与实施例1的图2～图17中相同或相当的部分，使用相同的标记进行说明。

首先，如图54所示，在成为第一导电型的半导体层的由硅衬底构成的n^-层1的一侧面(图中的上侧面)上，形成用于分离元件的保护环后，如图55所示，在一侧面的表面内，形成成为第二导电型的第二半导体层的P基层2。该P基层2通过离子注入及退火而形成。

接着，如图56所示，在p基层2的表面内有选择地形成成为第一导电型的第一半导体区域的n⁺发射区4。该n⁺发射区4通过离子注入及退火而形成。

接着，如图57及图58所示，在从p基层2表面到达n^-层1内的位置形成沟槽51a，使其相对于n^-层1的一侧面具有预定的倾斜且n⁺发射层4邻接其倾斜侧。另外，预定的相邻沟槽51a的倾斜方向相对。再有，沟槽51a用干蚀刻法形成。此时，干蚀刻相对于n^-层1的一侧面以预定的倾斜角进行。这里，硅衬底即n^-层1保持具有预定倾斜角的状态。

接着，如图59所示，在沟槽51a的内面、n⁺发射区4上及p基层2上，形成厚度为100nm左右的由氧化膜构成的第一绝缘膜52。该第一绝缘膜52用热氧化或CVD法形成。

接着，如图60所示，去除形成在n⁺发射区4上及p基层2上的第一绝缘膜52。从而，仅在沟槽51a的内面上形成第一绝缘膜52，它相当于栅氧化膜51b。下面，就栅氧化膜51b进行说明。再有，该第一绝缘膜52的去除，用干蚀刻或平坦化CMP法进行。

接着，如图61所示，在栅绝缘膜51b的内部、n⁺发射区4上及p基层2上，形成非晶硅等导体即第一导体53。该第一导体53用CVD法形成。

接着，如图62所示，去除形成在n⁺发射层4上及p基层2上的第一导体53。由此，仅在栅绝缘膜51b内部形成第一导体53，它相当于栅极51c。下面，以栅极51c进行说明。而且，由沟槽51a、栅绝缘膜51b及栅极51c构成沟槽式栅极51。再有，第一导体53的去除用干蚀刻或平坦化CMP法进行。

而且，如图63所示，在n⁺发射区4、沟槽式栅极51及p基层2上，用CVD法形成由被覆性及平坦性良好的硅酸盐玻璃(BPSG)构成的层间绝缘膜5后，用干蚀刻法去除层间绝缘膜5，直至露出n⁺发射区4的一部分和p基层2。

还有，形成例如由铝等导体构成的作为第一主电极的发射极6，使其覆盖p基层2、n⁺发射区4上未被层间绝缘膜5覆盖的部分和层间绝缘膜5。从而，n⁺发射区4与发射极6电连接。再有，发射极6用溅射法形成。

另一方面，如图53所示，在n^-层1的另一侧面(图中的下侧面)的表面内，形成成为第二导电型的第三半导体层的p⁺集电层7。该p⁺集电层7用离子注入及退火等形成。

而且，在p⁺集电层7上形成例如由铝等导体构成的作为第二主电极的集电极8。该集电极8用溅镀法形成。

通过上述工序，完成图53所示的实施例5中的沟槽式栅极型IGBT。再有，实施例5的沟槽式栅极型IGBT制造方法中，进行蚀刻或离子注入时，先进行照相制版(未图示)。

再有，这里所示的制造工序是一例说明，并不是将制造工序特别固定下来，也可用其它制造工序。最终完成图53所示的沟槽式栅极型IGBT即可，例如，说明了通过向n^-层1的表面进行离子注入等而形成p基层2的工序，但也可以替换成在第n^-层1上形成p基层2。另外，说明了在形成沟槽式栅极51前形成p基层2和n⁺发射区4的工序，但也可在形成了沟槽式栅极51后再形成p基层2和n⁺发射区4。另外，说明了以n型衬底即n^-层1为基底，但也可以将p⁺集电层7作为p型衬底，并以该p型衬底为基底。这种场合，在由p型衬底形成的p⁺集电层7上形成n^-层1。

接着，对实施例5的沟槽式栅极型IGBT的动作进行说明。

如果在发射极6和集电极8之间设定预定的集电极电压，并在发射极6和栅极51c之间施加可成为ON状态的预定的栅电压，则p基层2上的沟道区反转成n型而形成沟道。

从发射极6发出的电子通过该沟道注入n^-层1。而且，由于该被注入的电子，p⁺集电层7和n^-层1之间产生正向偏压，从p⁺集电层7注入空穴。其结果，n^-层1的阻抗减小，IGBT的电流容量上升，成为ON状态。

进而，在本实施例5中，由于使用的沟槽式栅极51相对于n^-层1的第一主面具有预定的倾斜，此外，使预定的相邻沟槽式栅极51的倾斜方向相对，使位于n^-层1的各沟槽式栅极51底部的间隔比底部以外部分的间隔窄，所以，从p⁺集电层7注入的空穴的移动被限制，在该预定的相邻沟槽式栅极51底部之间及其附近空穴被蓄积。而且，由于该被蓄积的空穴，发射极6经由沟道向n^-层1注入的电子供给量增加，阻抗减小。其结果，与传统技术相比，能降低ON电压及损耗。

接着，从ON状态到OFF状态的动作如下所述。如果使发射极6和栅极51c之间在ON状态下施加的栅电压置于零或反向偏压，使其成为OFF状态，则反转为n型的沟道区恢复为p型，发射极6停止电子注入。由于该电子注入停止，p⁺集电层7也停止空穴注入。然后，蓄积在n^-层1的电子和空穴，分别消失到集电极8及发射极6中，或互相复合而湮灭。

再有，本实施例5说明了在n^-层1的第二主面上形成p⁺集电层7的结构，但也可以与实施例1的图18所示的一样，在n^-层1和p⁺集电层7之间形成第一导电型的第4半导体层即n⁺缓冲层18。该n⁺缓冲层18通过离子注入及退火而形成。

另外，本实施例5说明了在n^-层1的第一主面上形成p基层2的结构，但也可以如实施例1中说明的那样，在n^-层1和p基层2之间形成第一导电型的n层，由该n层1和n^-层1构成第一导电型的第一半导体层。该n层的形成是在形成p基层2之前，在n^-层1上用CVD法作为非晶硅层或外延层而形成的。再有，非晶硅层的场合，用热处理进行单晶化。而且，p基层2是在该n层表面内用离子注入及退火而形成。

进而，本实施例5说明了在沟槽51a倾斜侧的p基层2的表面内，形成邻接沟槽式栅极51的n⁺发射区4，也可以邻设在沟槽式栅极51的两侧，与传统技术相比，能降低ON电压和损耗。

另外，在本实施例5中，也可以与实施例1的图19所示的一样，设有覆盖n⁺发射区4和沟槽式栅极51的层间绝缘膜5，使预定的相邻n⁺发射区4之间，通过在p基层2的表面内有选择地设置的n⁺发射极连接区域19连接，该n⁺发射极连接区域19与发射极6电连接。

实施例1～5中，在沟槽式栅极型IGBT中说明了可降低ON电压和损耗的沟槽式栅极结构，但也可将该沟槽式栅极结构应用于平面型1GBT来降低ON电压和损耗。特别是，为提高耐压而并联使用多个芯片的高耐压(例如2kV以上)组件等，为消除一部分芯片中电流集中难以流动而引起的破坏，需要减小各芯片通电能力的偏差，但在这一点上，由于平面型IGBT与沟槽型IGBT相比能减小结构上的偏差，并且在上述领域中平面型IGBT的使用也很广泛，所以将本发明的沟槽式栅极结构非常适合应用于平面型IGBT。以下，就在平面型IGBT中采用本发明的沟槽式栅极结构的情况进行说明。

实施例6

对本发明的实施例6，基于附图进行说明。图64是本发明实施例6的功率用半导体装置即沟槽式栅极型IGBT的概略剖面图。图64中，平面型IGBT在第一导电型的第一半导体层即n^-层61的第一主面(图中的上侧面)的表面内，有选择地设置第二导电型的第一半导体区域即p基区62，进而，在p基区62的表面内有选择地设置第一导电型的第二半导体区域即n⁺发射区63。

然后，从n⁺发射区63的表面到n^-层61，设有由沟槽64a、设在该沟槽64a的内面的由氧化膜构成的沟槽绝缘膜64b及进而埋设在该沟槽绝缘膜64b内部的沟槽电极64c构成的L形发射极沟槽64。该L形发射极沟槽64的结构与实施例1中说明的构成L形沟槽式栅极3的沟槽3a、沟槽绝缘膜3b及栅极3c分别对应。该L形发射极沟槽64与n⁺发射区63及p基区62邻接，并沿相对于n^-层1的第一主面的垂直方向设在从n⁺发射区63的表面到达n^-层61内的位置，在其下部沿相对于n^-层1的第一主面的平行方向具有向一侧延伸出预定长度的底部64d。另外，L形发射极沟槽64的底部64d和在该底部64d延伸侧的相邻的L形发射极沟槽64的底部64d，设置成其延伸方向相对。因此，预定的相邻L形发射极沟槽64底部64d的间隔(图中用A表示)比形成在相对于n^-层1的第一主面垂直方向上的部分的间隔(图中用B表示)窄。

另外，在L形发射极沟槽64底部64d的延伸侧的n^-层61、p基区62及一部分n⁺发射区63上设有由氧化膜构成的栅绝缘膜65，在该栅绝缘膜65上设有栅极66。而且，设有覆盖栅极66、栅绝缘膜65及大部分的n⁺发射区63的层间绝缘膜67。该层间绝缘膜67也同样设在L形发射极沟槽64的底部64d未延伸侧，在该处不设置栅极66和栅绝缘膜65。

而且，设有覆盖n⁺发射区63上未被层间绝缘膜67覆盖的部分、层间绝缘膜67及L形发射极沟槽64的第一主电极即发射极68。

另一方面，在n^-层61的第二主面(图中的下侧面)上，设有第二导电型的第二半导体层即p⁺集电层69，还在p⁺集电层69上设有第二主电极即集电极70。

接着，参照图65～图69，说明图64所示的平面型IGBT的制造方法。

首先，图65所示的结构是相当于实施例1的图15的结构，由于与通过实施例1的图2至图15所示的制造方法所得到的结构相同，省略到该结构之前的说明，对后续的制造方法进行说明。

首先，形成图65所示的L形发射极沟槽64(相当于实施例1中的L形沟槽式栅极3)后，如图66所示，在成为第一导电型的第一半导体层的n^-层61的表面内，有选择地形成邻接L形发射极沟槽64的成为第二导电型的第一半导体区域的p基区62。该p基区62用离子注入及退火形成。

接着，如图67所示，在p基区62的表面内，有选择地形成邻接L形发射极沟槽64的成为第一导电型的第二半导体区域的n⁺发射区63。该n⁺发射区63用离子注入及退火形成。

接着，如图68所示，在L形发射极沟槽64底部64d延伸侧的n^-层61、p基区62及一部分n⁺发射区63上形成由氧化膜构成的栅绝缘膜65。该栅绝缘膜65通过首先在整个表面上用热氧化或CVD法形成氧化膜后，用干蚀刻法去除不要部分而形成。

而且，在栅绝缘膜65上，形成多晶硅等导体即栅极66。该栅极66通过首先在整个表面上用CVD法形成多晶硅膜后，用干蚀刻去除不要部分而形成。

接着，如图69所示，在L形发射极沟槽64底部64d的延伸侧，形成覆盖栅极66、栅绝缘膜65及大部分的n⁺发射区63的层间绝缘膜67；在L形发射极沟槽64底部64d的未延伸侧，形成覆盖n^-层61、p基区62及大部分的n⁺发射区63的层间绝缘膜67。该层间绝缘膜67由被覆性与平坦性良好的硅酸盐玻璃(BPSG)构成，通过首先用CVD法在整个表面上形成后，用蚀刻法露出L形发射极沟槽64和n⁺发射区63的一部分而形成。

而且，形成例如由铝等导体构成的作为第一主电极的发射极68，使其覆盖L形发射极沟槽64、n⁺发射区63的露出部分及层间绝缘膜67。因此，n⁺发射区63和L形发射极沟槽64的沟槽电极64c与发射极68电连接。再有，发射极68用溅射法形成。

另一方面，如图64所示，在n^-层61的另一侧面(图中的下侧面)的表面内，形成成为第二导电型的第二半导体层的p⁺集电层69。该p⁺集电层69用离子注入及退火等热处理方法形成。

而且，在p⁺集电层69上，形成例如由铝等导体构成的第二主电极即集电极70。该集电极70用溅镀法形成。

通过上述工序，完成图64所示的实施例6中的平面型IGBT。再有，在本实施例6的平面型IGBT的制造方法中，进行蚀刻或离子注入时，先进行照相制版(未图示)。

再有，这里所示的制造工序是一例说明，不是将制造工序特别固定下来，也可采用其它制造工序。最终完成图64所示的平面型IGBT即可，例如，说明了在形成L形发射极沟槽64后形成p基区62和n⁺发射区63的工序，但也可以在形成p基区62及n⁺发射区63后形成L形发射极沟槽64。另外，说明了以n型衬底即n^-层61为基底，但也可以将p⁺集电层69作为p型衬底，并以该p型衬底为基底。此时，在由p型衬底形成的p⁺集电层69上形成n^-层61。

接着，对本实施例6的平面型IGBT的动作进行说明。

如果在发射极68和集电极70之间设置预定的集电极电压，并在发射极68和栅极66之间施加可成为ON状态的预定的栅电压，则p基区62中的沟道区反转成n型而形成沟道。另外，此时L形发射极沟槽64的沟槽电极64c上，被施加与发射极68大小相同的电压。由此，由于能抑制在沟槽和硅之间的界面产生的漏电流，与传统的平面型IGBT相比，不会由于漏电流而使特性劣化。

接着，发射极68发出的电子通过该沟槽注入n^-层61。而且，由于该注入的电子，p⁺集电层69和n^-层61之间产生正向偏压，从p⁺集电层69注入空穴。其结果，n^-层61的阻抗减小，IGBT的电流容量上升，变成ON状态。

并且，本实施例6中，与实施例1同样，由于使用的L形发射极沟槽64具有沿相对于n^-层61的第一主面平行方向上向一侧延伸出预定长度的底部64d，此外，使预定的相邻L形发射极沟槽64的底部64d的延伸方向相对，使各底部64d的间隔比在相对于n^-层61的第一主面垂直的方向上形成的部分的间隔窄，所以，从p⁺集电层69注入的空穴的移动被限制，在该预定的相邻L形发射极沟槽64底部64d之间及其附近空穴被蓄积。而且，由于该被蓄积的空穴，发射极68经由沟道向n^-层61注入的电子供给量增加，阻抗减小。其结果，与传统技术相比，能降低ON电压及损耗。

接着，从ON状态到OFF状态的动作如下所述。如果使发射极68和栅极66之间在ON状态下施加的栅电压置于零或反向偏压，使其变成OFF状态，则反转为n型的沟道区恢复为p型，从发射极68的电子注入停止。由于该电子注入停止，来自p⁺集电层69空穴注入也停止。然后，蓄积在n^-层61的电子和空穴，分别消失到集电极70及发射极68中，或互相复合而湮灭。

再有，本实施例6说明了在n^-层61的第二主面上形成了p⁺集电层69的结构，但也可以如实施例1的图18所示，在n^-层61和p⁺集电层69之间形成成为第一导电型的第三半导体层的n⁺缓冲层。该n⁺缓冲层通过离子注入及退火而形成。

另外，本实施例6说明了p基区62和n⁺发射区63邻接在L形发射极沟槽64的两侧而设的结构，但也无必要特别形成在两侧，至少也可形成在L形发射极沟槽64的底部64d的延伸侧。

另外，本实施例6说明了在L形发射极沟槽64底部64d的延伸侧形成栅氧化膜65和栅极66的结构，此外，也可形成在L形沟槽式栅极4的底部4d的未延伸侧。

实施例7

实施例6说明了将相当于实施例1所示的L形沟槽式栅极3的结构的L形发射极沟槽64用于平面型IGBT的结构，如图70所示，也可以将L形发射极沟槽64制作成相当于实施例2所示的L形沟槽式栅极21的L形发射极沟槽71。此时，构成L形发射极沟槽71的沟槽71a、沟槽绝缘膜71b、沟槽电极71c及底部71d分别对应于实施例2所示的构成L形沟槽式栅极21的沟槽21a、栅绝缘膜21b、栅极21c及底部21d。使用本实施例7，能得到与实施例6相同的动作及效果，另外，与实施例6相比还具有简化制造工序的效果。本例的制造方法可由实施例2及实施例6中说明的制造方法组合而成。再有，实施例7的图69所用的标记中，凡与实施例6的图63所示部件相同或相当的部分，均使用相同的标记。

实施例8

实施例6说明了将相当于实施例1所示的L形沟槽式栅极3的结构的L形发射极沟槽64用于平面型IGBT的结构，但如图71所示，也可将L形发射极沟槽64制作成相当于实施例3所示的T形沟槽式栅极31的T形发射极沟槽72。这种场合，构成T形发射极沟槽72的沟槽72a、沟槽绝缘膜72b及沟槽电极72c分别对应实施例3所示的构成T形沟槽式栅极31的沟槽31a、栅绝缘膜31b及栅极31c。另外，本实施例8中，p基区62及n⁺发射区63邻接在T形发射极沟槽72的两侧而设。另外，栅氧化膜65及栅极66设在位于T形发射极沟槽72两侧的n^-层61及p基区62和一部分n⁺发射区63上。而且，使用本实施例8，能得到与实施例6相同的动作及效果。本例的制造方法可由实施例3及实施例6中说明的制造方法组合而成。再有，实施例8的图71的标记中，凡与实施例6的图64所示相同或相当的部分，均使用相同的标记。

实施例9

实施例8说明了将相当于实施例3所示的T形沟槽式栅极31的结构的T形发射极沟槽72用于平面型IGBT的结构，但如图72所示，也可将L形发射极沟槽64制作成相当于实施例4所示的T形沟槽式栅极41的T形发射极沟槽73。这种场合，构成T形发射极沟槽73的沟槽73a、沟槽绝缘膜73b、沟槽电极73c及底部73d分别对应实施例4所示的构成T形沟槽式栅极41的沟槽41a、栅绝缘膜41b、栅极41c及底部41d。另外，本实施例9中，与实施例8同样，p基区62及n⁺发射区63邻接在T形发射极沟槽73的两侧而设。另外，栅氧化膜65及栅极66设在位于T形发射极沟槽73两侧的n^-层61、p基区62和一部分的n⁺发射区63上。而且，使用本实施例9，能得到与实施例6相同的动作及效果。另外，与实施例8相比，还具有简化制造工序的效果。本例的制造方法可由实施例2、3及实施例6中说明的制造方法组合而成。再有，实施例9的图72的标记中，凡与实施例6的图64所示的相同或相当的部分，均使用相同的标记。

再有，实施例6～9说明了发射极沟槽由沟槽、沟槽氧化膜及沟槽电极构成的结构，也可采用例如由氧化物等绝缘体构成的发射极沟槽，与传统技术相比，能获得降低ON电压和损耗的效果，还可获得进一步简化制造工序的效果。

Claims (19)

1.一种功率用半导体装置，其特征在于，设有：

第一导电型的第一半导体层，具有第一主面和第二主面；

第二导电型的第二半导体层，设在所述第一导电型的第一半导体层上；

沟槽式栅极，具有沟槽、设在该沟槽内面的栅绝缘膜及埋设在该栅绝缘膜内部的栅极，其底部设置成从所述第二导电型的第二半导体层的表面到所述第一导电型的第一半导体层内，且预定的相邻的所述底部的间隔设置成比所述底部以外的间隔窄；

第一导电型的第一半导体区域，邻接所述沟槽式栅极且有选择地设在所述第二导电型的第二半导体层的表面内；

第一主电极，设在所述第二导电型的第二半导体层上，且与所述第一导电型的第一半导体区域电连接；

第二导电型的第三半导体层，设在所述第二主面上；以及

第二主电极，设在所述第二导电型的第三半导体层上。

2.如权利要求1所述的功率用半导体装置，其特征在于，

所述沟槽式栅极是L形沟槽式栅极，从所述第二导电型的第二半导体层的表面起，在相对于所述第一主面的垂直方向上形成到所述第一导电型的第一半导体层内，在其下部沿相对于所述第一主面的平行方向具有向一侧延伸出预定长度的底部，并使预定的相邻的所述L形沟槽式栅极的所述底部的延伸方向相对。

3.如权利要求2所述的功率用半导体装置，其特征在于，

所述L形沟槽式栅极的所述底部由绝缘体构成。

4.如权利要求2或3中任一项所述的功率用半导体装置，其特征在于，

所述第一导电型的第一半导体区域仅设在所述L形沟槽式栅极的所述底部的延伸侧。

5.如权利要求1所述的功率用半导体装置，其特征在于，

所述沟槽式栅极是T形沟槽式栅极，从所述第二导电型的第二半导体层的表面起，沿相对于所述第一主面的垂直方向形成到所述第一导电型的第一半导体层内，具有在其下部沿相对于所述第一主面的平行方向上向两侧延伸出预定长度的底部，并使预定的相邻的所述T形沟槽式栅极所述底部的延伸方向相对。

6.如权利要求5所述的功率用半导体装置，其特征在于，

所述T形沟槽式栅极的所述底部由绝缘体构成。

7.如权利要求1所述的功率用半导体装置，其特征在于，

所述沟槽式栅极设置成相对于所述第一主面的垂直方向具有预定的倾斜，并使预定的相邻的所述沟槽式栅极的倾斜方向相对。

8.如权利要求7所述的功率用半导体装置，其特征在于，

所述第一导电型的第一半导体区域仅设在所述沟槽式栅极的倾斜侧。

9.如权利要求1～8中任一项所述的功率用半导体装置，其特征在于，

所述第一电极和所述第一导电型的第一半导体区域的电连接，是通过有选择地设在所述第二导电型的第二半导体层的表面内的第一导电型的第二半导体区域，将预定的相邻的所述第一导电型的第一半导体区域连接而实现的。

10.一种功率用半导体装置，其特征在于设有：

第一导电型的第一半导体层，具有第一主面和第二主面；

发射极沟槽，具有沟槽、设在该沟槽内面的沟槽绝缘膜及埋设在该沟槽绝缘膜内部的沟槽电极，其底部从所述第一导电型的第一半导体层的所述第一主面起设置到内部，并且预定的相邻的所述底部的间隔设置成比所述底部以外的间隔窄；

第二导电型的第一半导体区域，邻接所述发射极沟槽而有选择地设在所述第一导电型的第一半导体层的表面内；

第一导电型的第二半导体区域，邻接所述发射极沟槽而有选择地设在所述第二导电型的第一半导体区域的表面内；

栅绝缘膜，设在所述第一导电型的第一半导体层、所述第二导电型的第一半导体区域及一部分的所述第一导电型的第二半导体区域上；

栅极，设在所述栅绝缘膜上；

第一主电极，设在所述第一主面上，并且与所述第一导电型的第二半导体区域及所述沟槽电极电连接；

第二导电型的第二半导体层，设在所述第二主面上；以及

第二主电极，形成在所述第二导电型的第二半导体层上。

11.如权利要求10所述的功率用半导体装置，其特征在于，

所述发射极沟槽是L形发射极沟槽，从所述第一导电型的第二半导体区域的表面起，沿相对于所述第一主面的垂直方向形成到所述第一导电型的第一半导体层内，其下部在相对于所述第一主面的平行方向上具有向一侧延伸出预定长度的底部，并使预定的相邻的所述L形发射极沟槽的所述底部的延伸方向相对。

12.如权利要求11所述的功率用半导体装置，其特征在于，

至少所述L形发射极沟槽的所述底部是绝缘体。

13.如权利要求11或12中任一项所述的功率用半导体装置，其特征在于，

所述第二导电型的第一半导体区域和所述第一导电型的第二半导体区域，仅设在所述L形发射极沟槽的所述底部的延伸侧。

14.如权利要求10所述的功率用半导体装置，其特征在于，

所述发射极沟槽是T形发射极沟槽，从所述第一导电型的第二半导体区域的表面起，沿相对于所述第一主面的垂直方向形成到所述第一导电型的第一半导体层内，其下部在相对于所述第一主面的平行方向上具有向两侧延伸出预定长度的底部，并使预定的相邻的所述T形发射极沟槽的所述底部的延伸方向相对。

15.如权利要求14所述的功率用半导体装置，其特征在于，

至少所述T形沟槽式栅极的所述底部是绝缘体。

16.一种功率用半导体装置，其特征在于，

第一导电型的第一半导体层，具有第一主面和第二主面；

由绝缘体构成的发射极沟槽，其底部设置成从所述第一导电型的第一半导体层的所述第一主面起设置到内部，并且使预定的相邻的所述底部的间隔比所述底部以外的间隔窄；

第二导电型的第一半导体区域，邻接所述发射极沟槽而有选择地设在所述第一导电型的第一半导体层的表面内；

第一导电型的第二半导体区域，邻接所述发射极沟槽而有选择地设在所述第二导电型的第一半导体区域的表面内；

栅绝缘膜，设在所述第一导电型的第一半导体层、所述第二导电型的第一半导体区域及一部分的所述第一导电型的第二半导体区域上；

栅极，设在所述栅绝缘膜上；

第一主电极，设在所述第一主面上，并与所述第一导电型的第二半导体区域电连接；

第二导电型的第二半导体层，设在所述第二主面上；以及

第二主电极，形成在所述第二导电型的第二半导体层上。

17.如权利要求16所述的功率用半导体装置，其特征在于，

所述发射极沟槽是L形发射极沟槽，从所述第一导电型的第二半导体区域的表面起，沿相对于所述第一主面的垂直方向形成到所述第一导电型的第一半导体层内，其下部在相对于所述第一主面的平行方向上具有向一侧延伸出预定长度的底部，并使预定的相邻的所述L形发射极沟槽的所述底部的延伸方向相对。

18.如权利要求17所述的功率用半导体装置，其特征在于，

所述第二导电型的第一半导体区域和所述第一导电型的第二半导体区域，仅设在所述L形发射极沟槽的所述底部的延伸侧。

19.如权利要求16所述的功率用半导体装置，其特征在于，

所述发射极沟槽是T形发射极沟槽，从所述第一导电型的第二半导体区域的表面起，沿相对于所述第一主面的垂直方向形成到所述第一导电型的第一半导体层内，其下部在相对于所述第一主面的平行方向上具有向两侧延伸出预定长度的底部，并使预定的相邻的所述T形发射极沟槽的所述底部的延伸方向相对。

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