CN105280693A - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具有第2导电型的第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第5半导体区域、栅极电极、以及第2导电型的第4半导体区域。栅极电极在与从第3半导体区域朝向第2半导体区域的第3方向正交的第1方向上，隔着第1绝缘区域而与第3半导体区域相邻的部分的长度比隔着第1绝缘区域而与第5半导体区域相邻的部分的长度长。第4半导体区域具有比第3半导体区域中的位于第4半导体区域与第5半导体区域之间的部分的第2导电型的载流子密度高的第2导电型的载流子密度。第4半导体区域相对于第1绝缘区域的第1方向侧的端部设置在第1方向侧。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2014-132960号(申请：2014年6月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
下述实施方式大致涉及一种半导体装置。
背景技术
作为电子机器等的开关元件，例如使用绝缘栅极型双极晶体管(InsulatedGateBipolarTransistor，以下称为IGBT)等半导体装置。对于半导体装置，期待具有可使量产性提高的构造。
发明内容
本发明的实施方式提供一种可提高量产性的半导体装置。
实施方式的半导体装置具有第2导电型的第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第5半导体区域、栅极电极、以及第2导电型的第4半导体区域。第2半导体区域设置在第1半导体区域上。第3半导体区域设置在第2半导体区域上。栅极电极隔着与第5半导体区域相接的第1绝缘区域而设置在第3半导体区域内。栅极电极在与从第3半导体区域朝向第2半导体区域的第3方向正交的第1方向上，隔着第1绝缘区域而与第3半导体区域相邻的部分的长度比隔着第1绝缘区域而与第5半导体区域相邻的部分的长度长。第4半导体区域选择性地设置在第3半导体区域上。第4半导体区域具有比第3半导体区域中的位于第4半导体区域与第5半导体区域之间的部分的第2导电型的载流子密度高的第2导电型的载流子密度。第4半导体区域相对于第1绝缘区域的第1方向侧的端部设置在第1方向侧。
附图说明
图1是第1实施方式的半导体装置的剖视图。
图2是第1实施方式的半导体装置的俯视图。
图3(a)～(e)是表示第1实施方式的半导体装置的制造步骤的步骤剖视图。
图4(a)～(e)是表示第1实施方式的半导体装置的制造步骤的步骤剖视图。
图5是第2实施方式的半导体装置的剖视图。
具体实施方式
以下，一边参照附图一边对本发明的各实施方式进行说明。
另外，附图是模式性附图或概念性附图，各部分的厚度与宽度的关系、部分间的大小的比例等并不限于一定与实物相同。而且，即便在表示相同部分的情况下，有时也根据附图而不同地表示相互的尺寸或比例。
另外，在本申请的说明书及各图中，对与已出现的图中所述的要素相同的要素标注相同符号并适当省略详细说明。
(第1实施方式)
图1是第1实施方式的半导体装置的剖视图。
图2是第1实施方式的半导体装置的俯视图。
图1是图2的A-A'剖视图。
在本实施方式中，对第1导电型为n型且第2导电型为p型的情况进行说明。但是，也可以将第1导电型设为p型，将第2导电型设为n型。
半导体装置100例如为IGBT。如图1所示，半导体装置100具备半导体衬底28(以下，简称为衬底28)。衬底28例如为硅衬底。
衬底28包含：第1导电型的n基极区域30(第2半导体区域)；第2导电型的p基极区域36(第3半导体区域)，选择性地设置在n基极区域30上；以及第1导电型的射极区域38(第5半导体区域)，选择性地设置在p基极区域36上。
p基极区域36包含第1区域36a、第2区域36b、以及第3区域36c(第4半导体区域)。
第1区域36a沿下述第1绝缘区域32而存在。第1区域36a存在于n基极区域30与射极区域38之间。
第3区域36c的第2导电型的杂质浓度比第1区域36a的第2导电型的杂质浓度及第2区域36b的第2导电型的杂质浓度高。第3区域36c例如是为了有效率地排出第2导电型的载流子(电洞)而设置。
第3区域36c例如通过如下方式形成：在n基极区域30上形成第2导电型的半导体区域(p基极区域36)，进而将第2导电型的杂质离子注入至该半导体区域中的特定区域。
衬底28包含设置在p基极区域36的相反侧的第2导电型的集极区域42(第1半导体区域)，且n基极区域30位于p基极区域36与集极区域42之间。也就是说，如果相对于n基极区域30将配置着p基极区域36的方向设为上方，那么集极区域42设置在n基极区域30下方。
在衬底28的设置着射极区域38一侧，设置着未图示的射极电极并与射极区域38连接。在衬底28的设置着集极区域42一侧，设置着未图示的集极电极并与集极区域42连接。
进而，衬底28具有被第1绝缘区域32从半导体区域分离的栅极电极(第1栅极电极)34、以及被第2绝缘区域48从半导体区域分离的电极50。交替排列地设置栅极电极34与电极50。栅极电极34的一部分隔着第1绝缘区域32而设置在p基极区域36内。电极50的一部分隔着第2绝缘区域48而设置在p基极区域36内。以将n基极区域30的一部分、p基极区域36、以及射极区域38的至少一部分夹于栅极电极34与电极50之间的方式设置栅极电极34以及电极50。
栅极电极34以及电极50可以通过如下方式形成：在衬底28形成沟槽，并在沟槽隔着绝缘膜而嵌入电极材料。作为栅极电极34以及电极50的材料，例如使用多晶硅。作为第1绝缘区域32以及第2绝缘区域48的材料，例如使用氧化硅。
通过对栅极电极34施加电压，而在第1绝缘区域32附近的第1区域36a形成相对于第1导电型的载流子(电子)的通道(反转层)。电极50例如与射极电极连接。此时，例如将电极50连接于固定电位。固定电位的一例为接地电位。电极50在连接于固定电位时，可作为场板电极发挥功能。
如图2所示，第1导电型的射极区域38以与第1绝缘区域32相接的方式设置在p基极区域36表面。第3区域36c设置在位于第1绝缘区域32与第2绝缘区域48的大致中间的p基极区域36表面。但是，第3区域36c也可以从第1绝缘区域32与第2绝缘区域48的中间位置向第2绝缘区域48侧扩展地设置。
将各半导体区域的杂质浓度例示于下文。另外，各杂质浓度的值表示使第1导电型的杂质与第2导电型的杂质相互补偿后的各导电型的杂质浓度。
n基极区域30的杂质浓度为5.0×1012～2.0×1014atom/cm3。
p基极区域36的第1区域36a的峰值杂质浓度为5.0×1016～5.0×1017atom/cm3。
p基极区域36的第3区域36c的峰值杂质浓度为1.0×1019atom/cm3以上。
射极区域38的峰值杂质浓度为1.0×1019atom/cm3以上。
射极区域38的杂质浓度比n基极区域30以及第1区域36a的杂质浓度高。
集极区域42的杂质浓度为1.0×1016～1.0×1019atom/cm3。
集极区域42的杂质浓度比n基极区域30的杂质浓度高。
于此，将从射极区域38朝向第3区域36c的方向设为第1方向，将从第3区域36c朝向射极区域38的方向设为第2方向。在本实施方式的半导体装置100中，将射极区域38设置在比第1绝缘区域32的位于第1方向的第1端部32a更靠第2方向侧。换句话说，射极区域38于俯视下设置在第1端部32a与第2端部32b之间，该第2端部32b是与半导体区域相接的第1绝缘区域32上端中的第1方向上的端部。
射极区域38是否设置在比第1端部32a更靠第2方向侧例如可以利用射极区域38与p基极区域36的接合面是否设置在比第1端部32a更靠第2方向侧来判断。
第1方向例如为图1中的X方向。但是，根据射极区域38及第3区域36c相互的位置关系，第1方向可以成为与X方向相反的方向。
在本实施方式的半导体装置100中，栅极电极34包含与n基极区域30、p基极区域36、以及射极区域38相邻的第1部分34a。在第1方向上，第1部分34a的隔着第1绝缘区域32而与p基极区域36相邻的部分的长度比隔着第1绝缘区域32而与射极区域38相邻的部分的长度长。也就是说，第1部分34a在射极区域38的下端至p基极区域36的下端的深度中，第1方向上的长度从上部朝向下部地递增，具有锥形形状。
为了提高半导体装置的量产性，较理想为使元件尺寸微细化而增加可以由1片晶圆制作的元件的个数。另一方面，如果缩小元件尺寸，那么在形成第3区域36c时，第2导电型的杂质扩散至第1区域36a附近，栅极电极34的阈值发生变动。
为了避免该情况，考虑于形成第3区域36c时，将高浓度的第2导电型的杂质离子注入至从第1区域36a分离的微小区域。但是，在该情况下，有如下问题：p基极区域36的电阻未充分降低，容易产生包含n基极区域30、p基极区域36、以及射极区域38的寄生晶体管的闩锁(latchup)。
与此相对，如果将射极区域38相对于第1端部32a设置在第2方向侧，那么从集极区域42朝向p基极区域36的电洞变得不易通过比第1端部32a更靠第2方向侧。也就是说，多数电洞通过比第1端部32a更靠第1方向侧。
结果，电洞变得不易通过射极区域38附近，因此可以抑制包含n基极区域30、p基极区域36、以及射极区域38的寄生晶体管的闩锁的产生。
第3区域36c优选为相对于第1端部32a设置在第1方向侧。此时，于俯视下，第1端部32a位于射极区域38与第3区域36c之间，第2导电型的杂质浓度比第3区域36c低的第2区域32b位于与第1端部32a重叠的位置。
将第3区域36c相对于第1端部32a设置在第1方向侧，由此，通过p基极区域36的电洞变得进一步不易通过第1区域36a。
另外，在本实施方式中，以分别设置第2区域36b及第3区域36c的方式进行说明，但也可以设置成1个第2导电型的杂质区域。在该情况下，该第2导电型的杂质区域具有第2导电型的杂质浓度随着朝向第1方向而变小的浓度梯度。
为了进一步提高半导体区域装置的量产性，期望将形成于衬底28的杂质区域、例如p基极区域36的深度形成得比较浅。当使杂质区域的深度比较浅时，可以缩短杂质的离子注入所需的时间、或离子注入后的热处理时间。因处理时间变短，每单位时间的晶圆处理片数变多，生产性提高。
但是，如果使p基极区域36比较浅，那么n基极区域30与射极区域38之间的距离(第1区域36a的长度)会变短。当n基极区域30与射极区域38之间的距离变短时，在栅极电极34的阈值以下的电压下，于n基极区域30与射极区域38之间产生载流子的移动的可能性变高。
与此相对，因栅极电极34包含第1部分34a，栅极电极34相对于衬底28的深度方向斜向地横穿p基极区域36。因此，与栅极电极34在衬底28的深度方向横穿p基极区域36的情况相比，可以延长n基极区域30与射极区域38之间的距离、也就是通道长度。结果，即便在p基极区域36比较浅的情况下，也可以抑制载流子于栅极电极34的阈值以下的电压下在n基极区域30与射极区域38之间移动。
在本实施方式的半导体装置中，栅极电极34包含位于第1部分34a下方的第2部分34b。第2部分34b沿从p基极区域36朝向n基极区域30的第3方向延伸。
第3方向例如为图1中的Y方向。
通过第2部分34b沿第3方向延伸，可使n基极区域30的载流子储存量增大，利用IE(InjectionEnhanced，注入增强)效应使半导体区域装置100的接通电压减小。结果，可以抑制将元件微细化时的特性的降低。
于此，可以与半导体装置的特性提高的程度相应地使元件尺寸进一步缩小。由此，可以与利用第2部分34b使接通电压减少的量相应地进一步使元件微细化，从而提高半导体装置的量产性。
第2部分34b延伸的第3方向优选为与第1方向正交的方向。如果第2部分34b与第1部分34a同样地具有锥形形状，那么在使第2部分34b沿深度方向(第3方向)延伸时，难以设置与相邻的电极50的间隔，无法使第2部分34b延伸至深处。通过使第2部分34b延伸的方向为与第1方向正交的方向，可以保持与邻接的电极50的间隔，并且使第2部分34b延伸至更深的区域。也就是说，可以将栅极电极34设置至更深的区域。通过将栅极电极34设置至更深的区域，可以进一步提高IE效应，使半导体区域装置100的接通电压减小。
第1绝缘区域32可以包含朝向栅极电极34内部延伸的部分32c。部分32c的至少一部分位于第1部分34a与第2部分34b之间。
电极50与栅极电极34同样地包含第1部分50a、以及第2部分50b。
第1部分50a在与p基极区域36相邻的区域中，n基极区域30侧的第1方向的长度比p基极区域36侧的第1方向的长度长。也就是说，第1部分50a的第1方向上的长度朝向第3方向递增，具有锥形形状。
第2部分50b位于第1部分50b下方，且沿第3方向延伸。
第2绝缘区域48可以包含朝向电极50内部延伸的部分48a。部分48a的一部分位于第1部分50a与第2部分50b之间。
电极50与栅极电极34同样地包含第1部分50a以及第2部分50b，且第2绝缘区域48包含部分48a，由此可以与栅极电极34以及第1绝缘区域32同时地制作电极50以及第2绝缘区域48。
但是，电极50也可以不包含相当于第1部分50a以及第2部分50b的部分，例如也可以为仅沿第3方向均匀地延伸的电极。
接着，对第1实施方式的半导体装置100的制造方法的一例进行说明。
图3以及图4是表示第1实施方式的半导体装置的制造步骤的步骤剖视图。
在第1导电型的半导体衬底10上形成氧化硅膜12(图3(a))。
在氧化硅膜12上形成经图案化的光阻14(图3(b))。
以光阻14为掩膜而将氧化硅膜12图案化。将经图案化的氧化硅膜12用作硬质掩膜而进行各向异性蚀刻。通过该步骤制作形成了沟槽的半导体衬底16(图3(c))。
在半导体衬底16上形成氧化硅膜18及多晶硅膜20(图3(d))。
通过CMP(ChemicalMechanicalPolishing，化学机械研磨)及干式蚀刻将沟槽内部以外的形成于半导体衬底10上的氧化硅膜18及多晶硅膜20去除。通过该步骤形成设置在沟槽内部的氧化硅膜22、及多晶硅膜24(图3(e))。
使半导体层在半导体衬底16上外延成长，而制作在内部设置着氧化硅膜22及多晶硅膜24的半导体衬底25(图4(a))。外延成长的材料优选为与半导体衬底16相同。外延成长而成的层优选为具有与半导体衬底16相同的杂质浓度。
在半导体衬底25上形成氧化硅膜26、及经图案化的光阻27(图4(b))。
以光阻27为掩膜而将氧化硅膜26图案化。使用经图案化的氧化硅膜对半导体衬底25进行各向异性蚀刻，制作形成了沟槽的半导体衬底28(图4(c))。此时，调整各向异性蚀刻的气体环境、输入的电力、处理空间的压力、以及处理时间，以第1方向上的长度朝向第3方向递增而具有锥形形状的方式形成沟槽。
在半导体衬底28上形成氧化硅膜29。为了使此后形成的多晶硅膜与已形成的多晶硅膜24导通，通过各向异性蚀刻去除沟槽底部的氧化硅膜29(图4(d))。此时，位于沟槽底部外周的氧化硅膜29也可以不被去除而保留。未去除而保留的位于沟槽底部外周的氧化硅膜31相当于第1绝缘区域32的部分32c、及第2绝缘区域48的部分48a。
通过在半导体衬底28上形成多晶硅膜并去除多余的部分，而形成栅极电极34及电极50(图4(e))。
此后，通过将杂质离子注入至半导体衬底28的特定区域，而形成p基极区域36、射极区域38、以及集极区域42，制作图1所示的半导体装置100。n基极区域30例如为半导体衬底28中的除p基极区域36、射极区域38、以及集极区域42以外的区域。
(第2实施方式)
图5是第2实施方式的半导体装置的剖视图。
如图5所示，本实施方式与第1实施方式相比，不同方面在于：与第1栅极电极34相邻地设置着第2栅极电极54，以及设置着射极区域56(第5半导体区域)。射极区域56设置在p基极区域36上的第2栅极电极54附近。
第2栅极电极54被第2绝缘区域52从半导体区域分离。第2栅极电极54的一部分隔着第2绝缘区域52而设置在p基极区域36内。通过对第2栅极电极54施加电压，而于第2绝缘区域52附近的区域形成相对于第1导电型的载流子(电子)的通道(反转层)。
第1栅极电极34与第2栅极电极54在构成及功能方面可以相同。
于此，将从射极区域38朝向第3区域36c的方向设为第1方向，将从第3区域36c朝向射极区域38的方向设为第2方向。
射极区域38设置在比第1绝缘区域32的位于第1方向的第1端部32a更靠第2方向侧。
射极区域56设置在比第2绝缘区域52的位于第2方向的第1端部52a更靠第1方向侧。
第1方向例如为图5中的X方向。但是，根据射极电极38以及第3区域36c相互的位置关系，第1方向可成为与X方向相反的方向。
第2栅极电极54包含第1部分54a、以及位于第1部分54a下方的第2部分54b。第1部分54a以如下方式设置：在第1方向上，隔着第2绝缘区域52而与p基极区域36相邻的部分的长度比隔着第2绝缘区域52而与射极区域38相邻的部分的长度长。
第1部分54a的第1方向上的长度朝向第3方向递增，具有锥形形状。第2部分54b沿第2方向延伸。
第2方向例如为图5中的Y方向。
第2绝缘区域52可以包含朝向第2栅极电极54内部延伸的第1部分52c。第1部分52c的一部分位于第1部分54a与第2部分54b之间。
通过将射极区域56相对于第1端部52a设置在第1方向侧，从集极区域42朝向p基极区域36的电洞变得不易通过比第1端部52a更靠第1方向侧。
因此，可以抑制包含n基极区域30、p基极区域36、以及射极区域56的寄生晶体管的闩锁的产生。
因第2栅极电极54包含第1部分54a，栅极电极54相对于衬底28的深度方向斜向地横穿p基极区域36。因此，即便在p基极区域36比较浅的情况下，也可以抑制载流子于栅极电极34的阈值以下的电压下在n基极区域30与射极区域38之间移动。
通过第2部分54b沿第2方向延伸，可以使n基极区域30之载流子储存量增大，使接通电压减小。
根据本实施方式，由于设置着第2栅极电极54，故而与第1实施方式相比，可使元件的密度提高。
各半导体区域的载流子密度与各半导体区域的杂质浓度成比例。因此，所述各实施方式中的各半导体区域间的杂质浓度的关系可替换为各半导体区域间的载流子密度的关系。另外，对于所述各实施方式中所述的各半导体区域的载流子密度的相对高低，例如可使用SCM(扫描型静电电容显微镜)来确认。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例进行提示，并不意图限定发明的范围。这些新颖的实施方式能以其他各种形态实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含于发明范围或主旨，并且包含于权利要求书所记载的发明及其均等的范围。

Claims (14)

1.一种半导体装置，其特征在于包括：
第2导电型的第1半导体区域；
第1导电型的第2半导体区域，设置在所述第1半导体区域上；
第2导电型的第3半导体区域，设置在所述第2半导体区域上；
第1导电型的第5半导体区域，选择性地设置在所述第3半导体区域上；
栅极电极，隔着与所述第5半导体区域相接的第1绝缘区域而设置在所述第3半导体区域内，在与从所述第3半导体区域朝向所述第2半导体区域的第3方向正交的第1方向上，隔着所述第1绝缘区域而与所述第3半导体区域相邻的部分的长度比隔着所述第1绝缘区域而与所述第5半导体区域相邻的部分的长度长；以及
第2导电型的第4半导体区域，选择性地设置在所述第3半导体区域上，具有比所述第3半导体区域中的位于与所述第5半导体区域之间的部分的第2导电型的载流子密度高的第2导电型的载流子密度，且相对于所述第1绝缘区域的所述第1方向侧的端部设置在所述第1方向侧。
2.根据权利要求1所述的半导体装置，其特征在于：所述栅极电极包含：第1部分，在所述第1方向上，隔着所述第1绝缘区域而与所述第3半导体区域相邻的部分的长度比隔着所述第1绝缘区域而与所述第5半导体区域相邻的部分的长度长；以及第2部分，相对于所述第1部分位于所述第3方向侧；并且
所述第2部分沿所述第3方向延伸。
3.根据权利要求2所述的半导体装置，其特征在于：所述第2部分在所述第1方向的长度比所述第1部分在所述第1方向的长度长。
4.根据权利要求2所述的半导体装置，其特征在于：所述第1绝缘区域包含朝向所述栅极电极延伸的第1部分，并且
所述第1绝缘区域的所述第1部分的至少一部分位于所述栅极电极的所述第1部分与所述第2部分之间。
5.根据权利要求1的半导体装置，其特征在于：进而包括隔着第2绝缘区域而设置在所述第3半导体区域内的第1电极，并且
所述第3半导体区域以及所述第5半导体区域设置在所述栅极电极与所述第1电极之间。
6.根据权利要求5所述的半导体装置，其特征在于：所述第1电极包括第1部分，在与所述第3半导体区域相邻的区域中，所述第1部分的所述第2半导体区域侧的所述第1方向的长度比所述第3半导体区域侧的所述第1方向的长度长。
7.根据权利要求5所述的半导体装置，其特征在于：所述第1电极包括：第1部分，在所述第1方向上，隔着所述第2绝缘区域而与所述第3半导体区域相邻的部分的长度比隔着所述第2绝缘区域而与所述第5半导体区域相邻的部分的长度长；以及第2部分，相对于所述第1部分位于所述第1半导体区域侧；并且
所述第1电极的所述第2部分沿所述第3方向延伸。
8.根据权利要求7所述的半导体装置，其特征在于：所述第2绝缘区域包含朝向所述第1电极延伸的第1部分，并且
所述第2绝缘区域的所述第1部分的至少一部分位于所述第1电极的所述第1部分与所述第2部分之间。
9.根据权利要求5所述的半导体装置，其特征在于：进而包括与所述第2绝缘区域相接且设置在所述第3半导体区域上的第1导电型的第6半导体区域。
10.根据权利要求9所述的半导体装置，其特征在于：所述第6半导体区域的第1导电型的载流子密度比所述第3半导体区域的第2导电型的载流子密度高。
11.根据权利要求5所述的半导体装置，其特征在于：所述第1电极连接于接地电位。
12.根据权利要求1所述的半导体装置，其特征在于：所述第5半导体区域的第1导电型的载流子密度比所述第3半导体区域的第2导电型的载流子密度高。
13.根据权利要求1所述的半导体装置，其特征在于：所述第5半导体区域的第1导电型的载流子密度比所述第2半导体区域的第1导电型的载流子密度高。
14.根据权利要求1所述的半导体装置，其特征在于所述第1半导体区域的第2导电型的载流子密度比所述第2半导体区域的第1导电型的载流子密度高。
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WW01 Invention patent application withdrawn after publication

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