CN115483212A - 具有接触插塞的半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：衬底，包括具有第一有源区的单元区域和具有第二有源区的***电路区域；直接接触，接触单元区域中的第一有源区；位线结构，设置在直接接触上；电容器结构，电连接到第一有源区；栅极结构，设置在***电路区域中的第二有源区上；下布线层，与栅极结构相邻地设置并电连接到第二有源区；上布线层，设置在下布线层上；布线绝缘层，设置在下布线层和上布线层之间；以及上接触插塞，连接到下布线层和上布线层中的至少一个并且延伸穿过布线绝缘层。

Description

具有接触插塞的半导体器件
技术领域
本公开的示例性实施方式涉及具有接触插塞的半导体器件。
背景技术
根据对半导体器件的高集成度和小型化的需求，这种半导体器件的尺寸正在按比例缩小。因此，在电子设备中使用的半导体存储器件也需要高集成度，因此，减少了半导体存储器件的构成元件的设计规则。例如，需要通过在核心/***区域中的狭窄空间内布置布线来减小器件尺寸的技术。
发明内容
本公开的示例性实施方式提供了上布线层和上接触插塞。
根据本公开的示例性实施方式的半导体器件可以包括：衬底，在第一方向和垂直于第一方向的第二方向上延伸并且包括具有第一有源区的单元区域和具有第二有源区的***电路区域；直接接触，接触单元区域中的第一有源区；位线结构，设置在直接接触上；电容器结构，电连接到第一有源区；栅极结构，设置在***电路区域中的第二有源区上；下布线层，与栅极结构相邻地设置并电连接到第二有源区；上布线层，设置在下布线层上；布线绝缘层，设置在下布线层和上布线层之间；以及上接触插塞，连接到下布线层和上布线层中的至少一个并在垂直于第一方向和第二方向的第三方向上延伸穿过布线绝缘层。
根据本公开的示例性实施方式的半导体器件可以包括：衬底，在第一方向和垂直于第一方向的第二方向上延伸并且包括具有第一有源区的单元区域和具有第二有源区的***电路区域；直接接触，接触单元区域中的第一有源区；位线结构，设置在直接接触上；电容器结构，电连接到第一有源区；板层，覆盖电容器结构；栅极结构，设置在***电路区域中的第二有源区上；下布线层，与栅极结构相邻地设置并电连接到第二有源区；上布线层，设置在下布线层上；布线绝缘层，设置在下布线层和上布线层之间；以及上接触插塞，连接到下布线层和上布线层中的至少一个并在垂直于第一方向和第二方向的第三方向上延伸穿过布线绝缘层。板层可以包括与上布线层相同的材料。
根据本公开的示例性实施方式的半导体器件可以包括：衬底，在第一方向和垂直于第一方向的第二方向上延伸并且包括具有第一有源区的单元区域和具有第二有源区的***电路区域；直接接触，接触单元区域中的第一有源区；位线结构，设置在直接接触上；电容器结构，电连接到第一有源区，电容器结构包括下电极、覆盖下电极的电容器电介质层以及覆盖电容器电介质层的上电极；板层，覆盖上电极；电容器接触插塞，连接到板层；栅极结构，设置在***电路区域中的第二有源区上；下布线层，与栅极结构相邻地设置并电连接到第二有源区；上布线层，设置在下布线层上；布线绝缘层，设置在下布线层和上布线层之间；以及上接触插塞，连接到下布线层和上布线层中的至少一个并且在垂直于第一方向和第二方向的第三方向上延伸穿过布线绝缘层。
附图说明
通过参考附图考虑以下详细描述，本发明构思的上述和其他目的、特征和优点对于本领域技术人员将变得更加明显。
图1是根据本发明构思的一示例实施方式的半导体器件的平面图。
图2是沿图1中所示的线I-I'和II-II'截取的半导体器件的垂直截面图。
图3是图2所示的半导体器件的放大图。
图4至图7是根据本发明构思的示例实施方式的半导体器件的垂直截面图。
图8是根据本发明构思的一示例实施方式的布线层的布局。
图9至图27是按照根据本发明构思的一示例实施方式的制造半导体器件的方法的工艺顺序示出的平面图和垂直截面图。
图28和图29是根据本发明构思的示例实施方式的半导体器件的垂直截面图。
具体实施方式
图1是根据本发明构思的一示例实施方式的半导体器件的平面图。图2是沿图1所示的线I-I'和II-II'截取的半导体器件的垂直截面图。
参照图1和图2，半导体器件100可以包括衬底102、栅电极WL、位线结构BLS、栅极结构GS、绝缘间隔物132、掩埋接触BC、落着焊盘LP、下接触插塞CL、下布线层LL、下电极162、电容器电介质层164、上电极166、布线绝缘层IL、上布线层LU和第一上接触插塞CU1。
衬底102可以包括单元区域MCA、界面区域IA和***电路区域CPA。单元区域MCA可以表示其中设置DRAM器件的存储单元的区域。界面区域IA可以设置在单元区域MCA和***电路区域CPA之间，同时围绕单元区域MCA。***电路区域CPA可以是核心/***区域。衬底102可以包括半导体材料或者可以由半导体材料形成。例如，衬底102可以是硅衬底、锗衬底、硅锗衬底或绝缘体上硅(SOI)衬底。
衬底102可以包括第一有源区AR1、第二有源区AR2、元件隔离层104和区域隔离层106。元件隔离层104可以是从衬底102的上表面向下(即，垂直于x方向和y方向的方向上的纵向)延伸的绝缘层，并且可以在单元区域MCA中限定第一有源区AR1。例如，有源区AR1可以分别对应于衬底102的上表面的被元件隔离层104围绕的部分。当在平面图中观察时，第一有源区AR1可以具有拥有较短轴和较长轴的条的形式，并且可以彼此间隔开。元件隔离层104可以在***电路区域CPA中限定第二有源区AR2。区域隔离层106可以设置在界面区域IA中。区域隔离层106可以使第一有源区AR1与界面区域IA中的衬底102的一部分电绝缘。被描述为在特定方向上“纵向”延伸的项目、层或者项目或层的一部分具有在该特定方向上的长度和垂直于该方向的宽度，其中长度大于宽度。
当在平面图中观察时，栅电极WL在x方向上延伸，同时在y方向上彼此间隔开。此外，栅电极WL可以与第一有源区AR1交叉。例如，两个栅电极WL可以与一个第一有源区AR1交叉。栅电极WL可以埋在衬底102中，并且例如可以分别设置在形成在衬底102中的沟槽中。栅电极WL的上表面可以与元件隔离层104和区域隔离层106的上表面共面。本文使用的术语诸如“相同”、“相等”、“平面”或“共面”包括相同或接近相同，包括例如由于制造工艺可能发生的变化。除非上下文或其他陈述另有说明，否则本文可使用术语“基本上”来强调该含义。
半导体器件100还可以包括在衬底102和位线结构BLS之间的缓冲层110。缓冲层110可以覆盖元件隔离层104和区域隔离层106的上表面。在一实施方式中，缓冲层110可以包括硅氮化物或者可以由硅氮化物形成。
当在平面图中观察时，位线结构BLS在y方向上延伸，同时在x方向上彼此间隔开。位线结构BLS可以具有在y方向上延伸的条的形式。当在截面图中观察时，位线结构BLS可以包括顺序堆叠在缓冲层110上的第一导电层112C、第二导电层114C、第三导电层116C、第一覆盖层118C、绝缘衬垫122和第二覆盖层130C。第一导电层112C、第二导电层114C、第三导电层116C和第一覆盖层118C可以在y方向上延伸，并且当在截面图中观察时可以具有基本相同的宽度。绝缘衬垫122可以覆盖单元区域MCA中的第一覆盖层118C，并且可以延伸到界面区域IA和***电路区域CPA。例如，绝缘衬垫122可以覆盖衬底102的上表面和区域隔离层106的上表面。第二覆盖层130C可以覆盖单元区域MCA中的绝缘衬垫122。第二覆盖层130可以设置在与第二覆盖层130C相同的水平处，并且可以延伸到界面区域IA和***电路区域CPA。
第一导电层112C可以包括多晶硅或者可以由多晶硅形成，并且第二导电层114C和第三导电层116C中的每个可以包括钛氮化物(TiN)、钛硅氮化物(TiSiN)、钨(W)、钨硅化物或其组合，或者可以由其形成。第一覆盖层118C、绝缘衬垫122和第二覆盖层130C可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。在一实施方式中，第一覆盖层118C、绝缘衬垫122和第二覆盖层130C可以包括硅氮化物或者可以由硅氮化物形成。
缓冲层110、第一导电层112C、第二导电层114C、第三导电层116C和第一覆盖层118C可以进一步延伸到界面区域IA。例如，缓冲层110、第一导电层112C、第二导电层114C、第三导电层116C和第一覆盖层118C的端部可以设置在区域隔离层106上。
半导体器件100还可以包括在位线结构BLS的接触第一有源区AR1的部分处设置在位线结构BLS下面的直接接触DC。例如，直接接触DC可以填充形成在衬底102的上表面处的凹槽。当在平面图中观察时，直接接触DC可以接触有源区的中间部分。直接接触DC的上表面可以设置在与第一导电层112C的上表面相同的水平处。直接接触DC可以将第一有源区AR1电连接到位线结构BLS。例如，直接接触DC可以延伸穿过位线结构BLS的第一导电层112C，并且可以电连接到第二导电层114C和第三导电层116C。直接接触DC可以包括多晶硅或者可以由多晶硅形成。
栅极结构GS可以设置在***电路区域CPA中的第二有源区AR2上。尽管未示出，源极/漏极区可以设置在第二有源区AR2的上表面处，同时与栅极结构GS相邻。栅极结构GS可以包括顺序堆叠的栅极电介质层111、第一导电层112P、第二导电层114P、第三导电层116P和第一覆盖层118P。第一导电层112P、第二导电层114P、第三导电层116P和第一覆盖层118P可以分别包括与第一导电层112C、第二导电层114C、第三导电层116C和第一覆盖层118C相同的材料。
半导体器件100还可以包括边缘间隔物120C和栅极间隔物120P。边缘间隔物120C可以覆盖缓冲层110、第一导电层112C、第二导电层114C、第三导电层116C和第一覆盖层118C的端部。边缘间隔物120C可以设置在界面区域IA中，并且例如可以设置在区域隔离层106上。边缘间隔物120C可以被从单元区域MCA延伸的绝缘衬垫122覆盖。
栅极间隔物120P可以覆盖栅极结构GS的侧表面。例如，当在平面图中观察时，栅极间隔物120P可以围绕栅极结构GS。栅极结构GS和栅极间隔物120P可以被从单元区域MCA延伸的绝缘衬垫122覆盖。栅极间隔物120P可以包括与边缘间隔物120C相同的材料。例如，边缘间隔物120C和栅极间隔物120P可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。
半导体器件100还可以包括下层间绝缘层124。下层间绝缘层124可以设置在界面区域IA和***电路区域CPA中的绝缘衬垫122上，并且可以接触第二覆盖层130的下表面。此外，下层间绝缘层124可以设置在边缘间隔物120C和栅极间隔物120P的侧表面处。下层间绝缘层124的上表面可以与单元区域MCA中的绝缘衬垫122的上表面共面。下层间绝缘层124可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。
绝缘间隔物132可以分别设置在位线结构BLS的相反侧表面处，并且可以在y方向上延伸。绝缘间隔物132的一部分可以延伸到衬底102的凹槽中，并且可以覆盖直接接触DC的侧表面。绝缘间隔物132可以由单层或多层构成。
掩埋接触BC可以设置在位线结构BLS之间。掩埋接触BC的上表面可以设置在比第二覆盖层130C的上表面低的水平处，并且掩埋接触BC的下部分可以延伸到衬底102中。例如，掩埋接触BC的下端可以设置在比衬底102的上表面低的水平处，并且可以接触第一有源区AR1。当在平面图中观察时，半导体器件100还可以包括在y方向上与掩埋接触BC交替设置的围栏绝缘层(未示出)。围栏绝缘层可以与栅电极WL重叠。掩埋接触BC可以包括多晶硅或可以由多晶硅形成。
落着焊盘LP可以设置在位线结构BLS上，并且可以接触掩埋接触BC。落着焊盘LP可以包括阻挡图案151和导电图案153。阻挡图案151可以沿着位线结构BLS的上表面和掩埋接触BC的上表面共形地形成，并且导电图案153可以设置在阻挡图案151上。例如，导电图案153的下表面可以设置在比第二覆盖层130C的上表面低的水平处，并且可以对应于掩埋接触BC。落着焊盘LP的上表面可以设置在比第二覆盖层130C高的水平处。落着焊盘LP可以经由掩埋接触BC电连接到有源区。
半导体器件100还可以包括设置在落着焊盘LP之间的绝缘结构155。绝缘结构155可以使落着焊盘LP彼此电绝缘。绝缘结构155的上表面可以与落着焊盘LP的上表面共面。在一实施方式中，落着焊盘LP可以包括钨或者可以由钨形成，并且绝缘结构155可以包括硅氧化物或者可以由硅氧化物形成。落着焊盘LP的阻挡图案151和导电图案153可以延伸到界面区域IA。例如，阻挡图案151和导电图案153可以设置在界面区域IA中的第二覆盖层130上。
下接触插塞CL和下布线层LL可以在***电路区域CPA中与栅极结构GS相邻地设置。下接触插塞CL可以接触第二有源区AR2同时延伸穿过下层间绝缘层124和第二覆盖层130。下布线层LL可以设置在下接触插塞CL上，并且可以经由下接触插塞CL电连接到第二有源区AR2。下布线层LL的上表面可以设置在与落着焊盘LP的上表面相同的水平处，并且下接触插塞CL和下布线层LL可以包括与落着焊盘LP相同的材料。例如，下接触插塞CL和下布线层LL可以包括导电层152和围绕导电层152的下表面的阻挡层150。下接触插塞CL可以与下布线层LL材料上连续。例如，构成下接触插塞CL的阻挡层150和导电层152可以与构成下布线层LL的阻挡层150和导电层152材料上连续。在一实施方式中，下布线层LL可以具有在水平方向上延伸的线的形式或彼此间隔开的岛的形式。绝缘结构155可以使下布线层LL彼此电绝缘。如本文所用，术语“材料上连续”可指同时形成且由相同材料形成的结构、图案和/或层，而形成它们的材料的连续性没有中断。作为一个示例，“材料上连续”的结构、图案和/或层可以是同质的单片结构。
半导体器件100还可以包括设置在落着焊盘LP、绝缘结构155和下布线层LL上的蚀刻停止层160。布线绝缘层IL可以设置在界面区域IA和***电路区域CPA中的蚀刻停止层160上。布线绝缘层IL可以在其上表面处包括凹槽。在一实施方式中，布线绝缘层IL可以进一步延伸到单元区域MCA。蚀刻停止层160和布线绝缘层IL可以包括硅氮化物或者可以由硅氮化物形成。
半导体器件100的电容器结构可以设置在单元区域MCA中的落着焊盘LP上。电容器结构可以由下电极162、电容器电介质层164和上电极166构成。下电极162可以被设置为在分别延伸穿过蚀刻停止层160的同时接触落着焊盘LP中的对应落着焊盘，电容器电介质层164可以沿绝缘结构155和下电极162共形地设置。上电极166可以设置在电容器电介质层164上。在一实施方式中，电容器电介质层164和上电极166可以部分地覆盖布线绝缘层IL。
半导体器件100还可以包括在水平方向上延伸的同时连接到下电极162的第一支撑物S1以及在第一支撑物S1上的第二支撑物S2。第一支撑物S1和第二支撑物S2可以防止下电极162塌陷，并且可以被电容器电介质层164覆盖。第一支撑物S1和第二支撑物S2可以包括硅氮化物或者可以由硅氮化物形成。
半导体器件100还可以包括在垂直方向上延伸的同时由第一支撑物S1和第二支撑物S2支撑的虚设电极163。虚设电极163可以是下电极162中最靠近***电路区域CPA的下电极162。在一实施方式中，虚设电极163可以接触布线绝缘层IL的上表面，并且可以被电容器电介质层164覆盖。虚设电极163可以包括与下电极162相同的材料。
半导体器件100还可以包括覆盖上电极166的板层170。板层170可以覆盖单元区域MCA中的上电极166的上表面和侧表面。在一实施方式中，板层170可以部分地覆盖布线绝缘层IL的上表面。例如，板层170可以包括在水平方向上延伸的同时覆盖上电极166的上表面的第一水平部分170a、在垂直方向上延伸的同时覆盖上电极166的侧表面的垂直部分170b、以及在水平方向上延伸的同时覆盖布线绝缘层IL的上表面的第二水平部分170c。在一实施方式中，可以省略第二水平部分170c。板层170可以包括导电材料，并且可以电连接到上电极166。例如，板层170可以包括钨(W)或者可以由钨(W)形成。
上布线层LU可以设置在***电路区域CPA中的布线绝缘层IL上。上布线层LU可以设置在比电容器结构的上表面低的水平处，例如，上布线层LU的上表面可以设置在比上电极166的上表面低的水平处。上布线层LU的下表面可以设置在与板层170的垂直部分170b和第二水平部分170c的下表面相同的水平处。板层170和上布线层LU可以通过图案化覆盖单元区域MCA、界面区域IA和***电路区域CPA中的上电极166和布线绝缘层IL的导电层而形成。因此，上布线层LU可以包括与板层170相同的材料。上布线层LU可以被设置为彼此间隔开。在一实施方式中，上布线层LU可以具有在水平方向上延伸的线的形式或者彼此间隔开的岛的形式。
半导体器件100还可以包括覆盖板层170和上布线层LU的上绝缘层172以及覆盖上绝缘层172的上层间绝缘层174。例如，上绝缘层172可以覆盖单元区域MCA中的板层170，并且可以覆盖***电路区域CPA中的上布线层LU。上层间绝缘层174可以设置在界面区域IA和***电路区域CPA中，并且上层间绝缘层174的上表面可以与上绝缘层172的上表面共面。上绝缘层172可以包括硅氮氧化物或者可以由硅氮氧化物形成，并且上层间绝缘层174可以包括硅氧化物或者可以由硅氧化物形成。
第一上接触插塞CU1可以在延伸穿过***电路区域CPA中的上绝缘层172和上层间绝缘层174的同时连接到上布线层LU并与其接触。第一上接触插塞CU1的上表面可以与上层间绝缘层174的上表面共面。此外，第一上接触插塞CU1可以在延伸穿过布线绝缘层IL和蚀刻停止层160的同时连接到下布线层LL并与其接触。第一上接触插塞CU1可以电连接到下布线层LL和上布线层LU。第一上接触插塞CU1可以包括诸如Ti、W、Ni、Co等的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等的金属氮化物，或者可以由其形成。应理解的是，当一元件被称为“连接”或“联接”到另一元件或“在”另一元件“上”时，它可以直接连接或联接到另一元件或在另一元件上，或者可以存在中间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件，或者“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。
半导体器件100还可以包括电容器接触插塞178，该电容器接触插塞178在延伸穿过单元区域MCA中的上绝缘层172的同时连接到板层170。电容器接触插塞178可以经由板层170电连接到上电极166。电容器接触插塞178的上表面可以与上绝缘层172的上表面和上层间绝缘层174的上表面共面。电容器接触插塞178可以包括与第一上接触插塞CU1相同的材料。
半导体器件100还可以包括绝缘层180、接触插塞182和183以及布线图案184和185。绝缘层180可以设置在上绝缘层172和上层间绝缘层174上。接触插塞182可以分别连接到第一上接触插塞CU1。布线图案184可以设置在绝缘层180上，并且可以分别连接到接触插塞182。接触插塞183可以连接到单元区域MCA中的电容器接触插塞178。布线图案185可以设置在绝缘层180上，并且可以连接到接触插塞183。
图3是图2所示的半导体器件的放大图。
参照图3，第一上接触插塞CU1可以包括下部分CU1a、中间部分CU1b和上部分CU1c。例如，第一上接触插塞CU1的低于布线绝缘层IL的上表面的部分可以被称为下部分CU1a，第一上接触插塞CU1的延伸穿过上绝缘层172和上布线层LU的部分可以被称为中间部分CU1b，第一上接触插塞CU1的设置在中间部分CU1b上方的部分可以被称为上部分CU1c。在一实施方式中，中间部分CU1b的水平宽度可以小于上部分CU1c的水平宽度，并且下部分CU1a的水平宽度可以小于中间部分CU1b的水平宽度。当然，本公开的示例性实施方式不限于上述条件，并且在一实施方式中，下部分CU1a、中间部分CU1b和上部分CU1c的水平宽度可以基本相等。在另一实施方式中，中间部分CU1b的水平宽度可以大于上部分CU1c的水平宽度，并且下部分CU1a的水平宽度可以大于中间部分CU1b的水平宽度。在另一实施方式中，第一上接触插塞CU1的侧表面可以不具有台阶，并且可以具有渐缩形状，该渐缩形状具有随着第一上接触插塞CU1从上部分CU1c延伸到下部分CU1a而逐渐减小的宽度。
图4至图7是根据本发明构思的示例实施方式的半导体器件的垂直截面图。
参照图4，除了第一上接触插塞CU1之外，半导体器件200还可以包括第二上接触插塞CU2和第三上接触插塞CU3。如本文所用，单数形式“一”和“该”旨在也包括复数形式，除非上下文另有明确指示。在一实施方式中，第二上接触插塞CU2可以连接到下布线层LL并与下布线层LL接触，并且可以不连接到上布线层LU并且不与上布线层LU接触。例如，第二上接触插塞CU2可以在垂直方向上不与上布线层LU重叠，并且可以被设置为在水平方向上与上布线层LU间隔开。第二上接触插塞CU2可以包括下部分CU2a、中间部分CU2b和上部分CU2c。下部分CU2a可以完全延伸穿过布线绝缘层IL，并且可以部分地延伸穿过上层间绝缘层174。即，下部分CU2a的上端可以设置在比布线绝缘层IL的上表面高的水平处，第二上接触插塞CU2的侧表面可以在比布线绝缘层IL的上表面高的水平处具有台阶。
第三上接触插塞CU3可以不连接到下布线层LL并且不与下布线层LL接触，并且可以连接到上布线层LU并且与上布线层LU接触。在一实施方式中，第三上接触插塞CU3的下表面可以设置在比布线绝缘层IL的下表面高的水平处。例如，第三上接触插塞CU3的下表面可以接触布线绝缘层IL的上表面。第三上接触插塞CU3可以包括下部分CU3a和上部分CU3b。第三上接触插塞CU3的下部分CU3a可以延伸穿过上布线层LU和上绝缘层172。第三上接触插塞CU3的上部分CU3b可以延伸穿过上层间绝缘层174。连接到第三上接触插塞CU3的上布线层LU可以连接到第一上接触插塞CU1，并且因此可以执行布线功能。类似于第一上接触插塞CU1，第二上接触插塞CU2和第三上接触插塞CU3可以包括诸如Ti、W、Ni、Co等的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等的金属氮化物，或者可以由其形成。序数诸如“第一”、“第二”、“第三”等可以仅用作某些元件、步骤等的标记，以区分这些元件、步骤等。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可称为“第一”或“第二”。此外，以特定序数引用的术语(例如，特定权利要求中的“第一”)可以在别处以不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。
参照图5，半导体器件300可以包括连接到下布线层LL的第二上接触插塞CU2。图5还可以包括第一上接触插塞CU1和第三上接触插塞CU3。图5所示的第一上接触插塞CU1和第三上接触插塞CU3可以类似于图4所示的第一上接触插塞CU1和第三上接触插塞CU3。如图5所示，第二上接触插塞CU2可以包括下部分CU2a、中间部分CU2b和上部分CU2c。在一实施方式中，第二上接触插塞CU2的下部分CU2a的上端可以设置在与布线绝缘层IL的上表面相同的水平处。例如，第二上接触插塞CU2的侧表面可以在与布线绝缘层IL的上表面相同的水平处具有台阶。
参照图6，半导体器件400可以包括连接到上布线层LU的第四上接触插塞CU4。图6还可以包括第一上接触插塞CU1和第二上接触插塞CU2。图6所示的第一上接触插塞CU1和第二上接触插塞CU2可以类似于图4所示的第一上接触插塞CU1和第二上接触插塞CU2。如图6所示，第四上接触插塞CU4的水平宽度可以小于第一上接触插塞CU1和第二上接触插塞CU2的水平宽度。第四上接触插塞CU4可以不完全地延伸穿过上布线层LU。第四上接触插塞CU4可以不连接到下布线层LL并且不与下布线层LL接触，并且可以连接到上布线层LU并且与上布线层LU接触。例如，第四上接触插塞CU4的下表面可以设置在比布线绝缘层IL的上表面高的水平处。类似于第一上接触插塞CU1，第四上接触插塞CU4可以包括诸如Ti、W、Ni、Co等的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等的金属氮化物，或者可以由其形成。
参照图7，半导体器件500可以包括连接到栅极结构GS的第五上接触插塞CU5。图7还可以包括第一上接触插塞CU1和第三上接触插塞CU3。第五上接触插塞CU5可以在延伸穿过上层间绝缘层174、布线绝缘层IL、蚀刻停止层160、绝缘结构155、第二覆盖层130、绝缘衬垫122和第一覆盖层118P的同时连接到第三导电层116P并与第三导电层116P接触。第五上接触插塞CU5可以与下布线层LL和上布线层LU电绝缘。例如，绝缘结构155可以使第五上接触插塞CU5与下布线层LL电绝缘，上层间绝缘层174可以使第五上接触插塞CU5与上布线层LU电绝缘。
图8是根据本发明构思的一示例实施方式的布线层的布局。
参照图8，半导体器件600可以包括图5至图7所示的上接触插塞CU1、CU2和CU3。尽管没有具体示出，但是半导体器件600还可以包括上接触插塞CU4和CU5。例如，半导体器件600可以包括第一下布线层LL1、第二下布线层LL2、第三下布线层LL3、第一上布线层LU1、第二上布线层LU2、第三上布线层LU3、第四上布线层LU4、第一上接触插塞CU1、第二上接触插塞CU2和第三上接触插塞CU3。在一实施方式中，第一下布线层LL1、第二下布线层LL2和第三下布线层LL3可以具有在水平方向上延伸的线的形式。第一上接触插塞CU1、第二上接触插塞CU2和第三上接触插塞CU3可以具有在垂直方向上延伸的线的形式，而第四上布线层LU4可以具有与剩余的上布线层LU间隔开的岛的形式。
第一上布线层LU1和第二下布线层LL2可以通过第一上接触插塞CU1互连。此外，第一上布线层LU1可以通过第三上接触插塞CU3连接到布线图案184。因此，第一上布线层LU1可以用作将第二下布线层LL2和布线图案184电互连的布线。在一实施方式中，连接到第一上布线层LU1的第一上接触插塞CU1的比第一上布线层LU1的上表面高的部分可以不用作布线。
第二下布线层LL2还可以连接到第四上布线层LU4和第一上接触插塞CU1，第一上接触插塞CU1将第二下布线层LL2和第四上布线层LU4互连。第二上布线层LU2和第一下布线层LL1可以通过第一上接触插塞CU1互连。第二上布线层LU2也可以连接到第三上接触插塞CU3。第三上布线层LU3可以连接到第三上接触插塞CU3，第三下布线层LL3可以连接到第二下接触插塞CL。
图9至图27是按照根据本发明构思的一示例实施方式的制造半导体器件的方法的工艺顺序示出的平面图和垂直截面图。
参照图9，可以在衬底102处形成元件隔离层104和区域隔离层106。衬底102可以包括单元区域MCA、界面区域IA和***电路区域CPA。界面区域IA可以设置在单元区域MCA和***电路区域CPA之间，同时围绕单元区域MCA。元件隔离层104可以设置在单元区域MCA和***电路区域CPA中，区域隔离层106可以设置在界面区域IA中。
元件隔离层104和区域隔离层106可以通过在衬底102的上表面处形成沟槽并且用绝缘材料填充沟槽来形成。第一有源区AR1可以在单元区域MCA中由元件隔离层104限定，第二有源区AR2可以在***电路区域CPA中由元件隔离层104限定。例如，第一有源区AR1和第二有源区AR2可以对应于衬底102的上表面的被元件隔离层104围绕的部分。当在平面图中观察时，第一有源区AR1可以具有拥有较短轴和较长轴的条的形式，并且可以彼此间隔开。元件隔离层104和区域隔离层106可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。元件隔离层104和区域隔离层106可以由单层或多层构成。尽管元件隔离层104被示为具有与元件隔离层106相同的深度，但是本公开的示例性实施方式不限于此。区域隔离层106的水平宽度可以大于元件隔离层104的水平宽度。
尽管未在截面图中示出，但栅电极WL可以形成为与单元区域MCA中的有源区交叉。例如，栅电极WL可以通过在衬底102的上表面处形成在x方向上延伸的沟槽并且在沟槽中形成电极材料来形成。栅电极WL可以在y方向上彼此间隔开。栅电极WL可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合，或者可以由其形成。
在一实施方式中，在形成栅电极WL之后，杂质离子可以被注入到衬底102的第一有源区AR1的在每个栅电极WL的相反侧的部分中，从而形成源极区和漏极区。在另一实施方式中，可以在形成栅电极WL之前执行用于形成源极区和漏极区的杂质离子注入工艺。此外，还可以在第二有源区AR2中执行用于形成源极区和漏极区的杂质离子注入工艺。
参照图10，可以在单元区域MCA和界面区域IA中的衬底102上形成缓冲层110、第一导电材料层112、直接接触DC、第二导电材料层114、第三导电材料层116和第一覆盖材料层118。缓冲层110可以覆盖元件隔离层104、区域隔离层106、第一有源区AR1和第二有源区AR2。第一导电材料层112可以覆盖缓冲层110。缓冲层110可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质或其组合，或者可以由其形成。第一导电材料层112可以包括多晶硅或者可以由多晶硅形成。
此后，可以通过各向异性蚀刻工艺在衬底102的上表面处形成凹槽。可以通过用导电材料填充凹槽并执行平坦化工艺来形成直接接触DC。直接接触DC的上表面可以与第一导电材料层112的上表面共面。直接接触DC可以形成在有源区中，并且例如可以接触第一有源区AR1的源极区。此外，直接接触DC可以延伸穿过缓冲层110和第一导电材料层112，并且可以填充凹槽。
第二导电材料层114、第三导电材料层116和第一覆盖材料层118可以顺序地堆叠在第一导电材料层112和直接接触DC上。第一导电材料层112、第二导电材料层114和第三导电材料层116可以构成位线材料层BLp。位线材料层BLp可以覆盖单元区域MCA、界面区域IA和***电路区域CPA。
直接接触DC可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其组合，或者可由其形成。在一些实施方式中，直接接触DC可以包括多晶硅或可以由多晶硅形成。第二导电材料层114和第三导电材料层116中的每个可以包括TiN、TiSiN、W、钨硅化物或其组合，或者可以由其形成。第一覆盖材料层118可以包括硅氮化物或者可以由硅氮化物形成。
栅极电介质层111可以形成在***电路区域CPA中的第二有源区AR2上。在一实施方式中，栅极电介质层111可以通过对第二有源区AR2的上表面执行热氧化工艺而形成，并且可以包括硅氧化物或者可以由硅氧化物形成。第一导电材料层112可以覆盖元件隔离层104和栅极电介质层111。
参照图11，可以部分地蚀刻缓冲层110、位线材料层BLp和第一覆盖材料层118。由于第一导电材料层112、第二导电材料层114、第三导电材料层116和第一覆盖材料层118被蚀刻，可以分别形成第一导电层112C、第二导电层114C、第三导电层116C和第一覆盖层118C。例如，位线材料层BLp可以被部分地蚀刻，并且位线材料层BLp的端面可以设置在界面区域IA中的区域隔离层106上。
在***电路区域CPA中，可以蚀刻栅极电介质层111、位线材料层BLp和第一覆盖材料层118，从而形成栅极结构GS。由于第一导电材料层112、第二导电材料层114、第三导电材料层116和第一覆盖材料层118被蚀刻，可以分别形成第一导电层112P、第二导电层114P、第三导电层116P和第一覆盖层118P。缓冲层110、第一导电层112P、第二导电层114P、第三导电层116P和第一覆盖层118P可以形成栅极结构GS。栅极结构GS可以设置为与第二有源区AR2中的源极/漏极区相邻。例如，源极/漏极区可以设置在栅极结构GS的相反侧。
在位线材料层BLp的蚀刻之后，可以形成边缘间隔物120C和栅极间隔物120P。例如，边缘间隔物120C和栅极间隔物120P可以通过如下形成：沉积绝缘材料使得绝缘材料覆盖衬底102、元件隔离层104、区域隔离层106和蚀刻的位线材料层BLp，然后通过各向异性蚀刻工艺蚀刻绝缘材料。边缘间隔物102C可以设置在界面区域IA中，并且可以覆盖缓冲层110、第一导电层112C、第二导电层114C、第三导电层116C和第一覆盖层118C的侧表面。栅极间隔物120P可以设置在***电路区域CPA中，并且可以覆盖缓冲层110、第一导电层112P、第二导电层114P、第三导电层116P和第一覆盖层118P的侧表面。
边缘间隔物120C和栅极间隔物120P可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。在一实施方式中，边缘间隔物120C和栅极间隔物120P可以包括硅氧化物或者可以由硅氧化物形成。
随后，可以沉积绝缘材料，从而形成绝缘衬垫122。绝缘衬垫122可以共形地形成在单元区域MCA、界面区域IA和***电路区域CPA上。例如，绝缘衬垫122可以覆盖衬底102、第一覆盖层118C、边缘间隔物120C、栅极结构GS和栅极间隔物120P。在一实施方式中，绝缘衬垫122可以包括硅氮化物或者可以由硅氮化物形成。
参照图12，可以形成下层间绝缘层124和第二覆盖层130。下层间绝缘层124可以通过在绝缘衬垫122上沉积绝缘材料然后执行平坦化工艺使得绝缘衬垫122的上表面暴露而形成。尽管下层间绝缘层124的上表面可以与绝缘衬垫122的上表面共面，但是本公开的示例性实施方式不限于此。在一实施方式中，绝缘衬垫122的在第一覆盖层118C上的部分可以通过平坦化工艺去除，并且下层间绝缘层124的上表面可以与第一覆盖层118C的上表面共面。下层间绝缘层124可以包括硅氧化物或者可以由硅氧化物形成。
第二覆盖层130可以形成在绝缘衬垫122和下层间绝缘层124上。第二覆盖层130可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。在一实施方式中，第二覆盖层130可以包括硅氮化物或者可以由硅氮化物形成。
参照图13，可以蚀刻缓冲层110、第一导电层112C、第二导电层114C、第三导电层116C、第一覆盖层118C和第二覆盖层130以形成在y方向上延伸的沟槽T，从而形成位线结构BLS。第一导电层112C、第二导电层114C、第三导电层116C、第一覆盖层118C、绝缘衬垫122和第二覆盖层130C可以构成位线结构BLS。位线结构BLS可以具有在y方向上延伸的条的形式。
在形成位线结构BLS之后，可以在位线结构BLS的侧表面处形成绝缘间隔物132。可以通过沉积覆盖沟槽T的内壁和位线结构BLS的绝缘材料然后各向异性地蚀刻绝缘材料来形成绝缘间隔物132。绝缘间隔物132可以覆盖位线结构BLS的侧表面，也可以覆盖直接接触DC的侧表面。绝缘间隔物132可以由单层或多层构成，并且可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。
在形成绝缘间隔物132之后，掩埋接触BC可以形成在位线结构BLS的侧表面处。掩埋接触BC可以如下形成：在位线结构BLS的侧表面处填充沟槽T的同时形成在y方向上延伸的牺牲层(未示出)，在牺牲层的在垂直方向上与栅电极WL重叠的部分处形成围栏绝缘层(未示出)，去除牺牲层，然后在位线结构BLS的相反侧沉积导电材料。
在形成掩埋接触BC之后，可以进一步执行用于蚀刻掩埋接触BC的上部分的回蚀刻工艺。例如，掩埋接触BC的上表面可以设置在比位线结构BLS的上表面低的水平处。掩埋接触BC可以延伸到衬底102中。例如，掩埋接触BC的下端可以设置在比衬底102的上表面低的水平处，并且可以接触第一有源区AR1的漏极区。绝缘间隔物132可以设置在掩埋接触BC和位线结构BLS之间，并且因此可以使掩埋接触BC和位线结构BLS彼此电绝缘。掩埋接触BC可以包括多晶硅或者可以由多晶硅形成。
可以在***电路区域CPA中形成暴露第二有源区AR2的第一接触孔H1。第一接触孔H1可以通过各向异性蚀刻下层间绝缘层124和第二覆盖层130而形成，并且可以与栅极结构GS相邻地形成。
参照图14，可以形成阻挡层150和导电层152。阻挡层150可以共形地形成在图13的所得结构上。例如，阻挡层150可以沿着位线结构BLS、沟槽T、第二覆盖层130和第一接触孔H1形成。导电层152可以沉积在阻挡层150上。在一实施方式中，在形成阻挡层150之前，可以进一步执行用于在掩埋接触BC上形成金属硅化物层的工艺。
阻挡层150可以包括诸如钴硅化物、镍硅化物和锰硅化物的金属硅化物，或者可以由其形成。导电层152可以包括多晶硅、金属、金属硅化物、导电金属氮化物或其组合，或者可以由其形成。在一实施方式中，导电层152可以包括钨或者可以由钨形成。
参照图15，可以形成落着焊盘LP、绝缘结构155、下接触插塞CL、下布线层LL和蚀刻停止层160。阻挡图案151和导电图案153可以通过在单元区域MCA中图案化图14的阻挡层150和导电层152来形成，并且可以构成落着焊盘LP。落着焊盘LP可以经由掩埋接触BC电连接到第一有源区AR1。
可以通过蚀刻图14的阻挡层150和导电层152然后用绝缘材料填充阻挡层150和导电层152的蚀刻部分来形成绝缘结构155。绝缘结构155可以设置在落着焊盘LP中的相邻落着焊盘之间，并且因此可以使落着焊盘LP彼此电绝缘。绝缘结构155的上表面可以与落着焊盘LP的上表面共面。绝缘结构155可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。
绝缘结构155也可以设置在***电路区域CPA中。例如，由于绝缘结构155形成在***电路区域CPA中，可以形成由绝缘结构155限定的下接触插塞CL和下布线层LL。下接触插塞CL可以在填充第一接触孔H1的同时接触第二有源区AR2。下接触插塞CL可以包括导电层152和覆盖导电层152的下表面和侧表面的阻挡层150。下布线层LL可以设置在下接触插塞CL的上表面处，并且可以包括导电层152和覆盖导电层152的下表面的阻挡层150。下布线层LL可以与下接触插塞CL材料上连续。例如，下布线层LL的导电层152和下接触插塞CL的导电层152可以彼此材料上连续，并且下布线层LL的阻挡层150和下接触插塞CL的阻挡层150可以彼此材料上连续。下布线层LL的上表面可以设置在与落着焊盘LP的上表面和绝缘结构155的上表面相同的水平处。下布线层LL中的相邻下布线层可以通过绝缘结构155彼此电绝缘。在一实施方式中，下布线层LL可以具有在水平方向上延伸的线的形式或者彼此间隔开的岛的形式。
蚀刻停止层160可以形成为沿所有单元区域MCA、界面区域IA和***电路区域CPA延伸，并且可以覆盖落着焊盘LP、绝缘结构155和下布线层LL的上表面。在一实施方式中，蚀刻停止层160可以包括SiBN或者可以由SiBN形成。
参照图16，布线绝缘层IL可以形成在蚀刻停止层160的上表面处。布线绝缘层IL可以通过沉积覆盖蚀刻停止层160的绝缘材料并蚀刻该绝缘材料使得蚀刻停止层160的与单元区域MCA中的落着焊盘LP对应的部分被暴露(即，未被布线绝缘层IL覆盖)而形成。例如，布线绝缘层IL可以设置在界面区域IA和***电路区域CPA中。在一实施方式中，布线绝缘层IL也可以设置在单元区域MCA中。布线绝缘层IL可以包括相对于蚀刻停止层160具有蚀刻选择性的材料。在一实施方式中，布线绝缘层IL可以包括硅氮化物或者可以由硅氮化物形成。
参照图17，可以在单元区域MCA、界面区域IA和***电路区域CPA中形成第一模层Ml、第一支撑物S1、第二模层M2和第二支撑物S2。可以通过沉积覆盖蚀刻停止层160和布线绝缘层IL的绝缘材料然后平坦化绝缘材料来形成第一模层M1。第一模层M1和第二模层M2可以包括相对于第一支撑物S1和第二支撑物S2具有蚀刻选择性的材料。在一实施方式中，第一模层M1和第二模层M2可以包括硅氧化物或者可以由硅氧化物形成，并且第一支撑物S1和第二支撑物S2可以包括硅氮化物或者可以由硅氮化物形成。
参照图18，可以形成接触落着焊盘LP的下电极162。下电极162可以通过形成垂直延伸穿过第一模层M1、第一支撑物S1、第二模层M2和第二支撑物S2的通孔然后用导电材料填充通孔来形成。在形成通孔的情况下，可以去除蚀刻停止层160，并且因此可以暴露落着焊盘LP。下电极162可以经由落着焊盘LP电连接到掩埋接触BC。
在一实施方式中，下电极162的形成可以包括形成虚设电极163。虚设电极163可以由下电极162中的最外面的一个限定。例如，虚设电极163可以是下电极162中的最靠近***电路区域CPA的下电极162。在一实施方式中，虚设电极163可以接触布线绝缘层IL的上表面。例如，虚设电极163可以部分地延伸穿过布线绝缘层IL，并且虚设电极163的下表面可以设置在比下电极162的下表面更高的水平处。虽然在图18中仅示出一个虚设电极163，但本公开的示例性实施方式不限于此。在一实施方式中，可以形成多个虚设电极163。
在一实施方式中，下电极162和虚设电极163可以具有柱状形状，但不限于此。在另一实施方式中，下电极162和虚设电极163可以具有圆柱形状或柱状形状和圆柱形状的混合形状。下电极162可以包括诸如Ti、W、Ni、Co等的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等的金属氮化物，或者可以由其形成。在一实施方式中，下电极162可以包括TiN或者可以由TiN形成。
此后，可以图案化第一支撑物S1和第二支撑物S2。例如，可以通过第一支撑物S1和第二支撑物S2形成支撑物孔(未示出)，并且可以去除第一支撑物S1和第二支撑物S2的在界面区域IA和***电路区域CPA中的部分。在图案化第一支撑物S1和第二支撑物S2之后，可以去除第一模层M1和第二模层M2。第一模层M1和第二模层M2可以通过湿蚀刻工艺去除，并且相对于第一模层M1和第二模层M2具有蚀刻选择性的第一支撑物S1和第二支撑物S2可以不被去除。未去除的第一支撑物S1和第二支撑物S2可以防止下电极162的塌陷。
参照图19，可以形成电容器电介质层164和上电极166。电容器电介质层164可以共形地形成在图18的所得结构上。例如，电容器电介质层164可以覆盖蚀刻停止层160、第一支撑物S1、第二支撑物S2、布线绝缘层IL、下电极162和虚设电极163。电容器电介质层164可以包括金属氧化物诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2、具有钙钛矿结构的电介质材料诸如SrTiO3(STO)、BaTiO3、PZT和PLZT或其组合，或者可以由金属氧化物诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2、具有钙钛矿结构的电介质材料诸如SrTiO3(STO)、BaTiO3、PZT和PLZT或其组合形成。
上电极166可以形成在电容器电介质层164上。例如，上电极166可以填充下电极162之间的空间。此外，上电极166也可以形成在界面区域IA和***电路区域CPA中。下电极162、电容器电介质层164和上电极166可以构成半导体器件的电容器结构。在一实施方式中，上电极166可以包括硅层。例如，上电极166可以包括导电材料以及覆盖导电材料的SiGe。导电材料可以例如包括诸如Ti、W、Ni、Co等的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等的金属氮化物，或者可以由其形成。
参照图20，可以部分地蚀刻电容器电介质层164和上电极166。例如，可以去除电容器电介质层164和上电极166的覆盖界面区域IA和***电路区域CPA的部分。在一实施方式中，可以不去除电容器电介质层164。
参照图21，可以在布线绝缘层IL和上电极166上形成板层170。板层170可以在覆盖界面区域IA和***电路区域CPA中的布线绝缘层IL的同时覆盖单元区域MCA中的上电极166。板层170可以通过物理气相沉积(PVD)工艺形成。在形成板层170的情况下，可以省略阻挡材料形成工艺，因此，板层170可以接触上电极166和布线绝缘层IL。在一实施方式中，板层170可以包括诸如Ti、W、Ni、Co、Ru等的金属，或者可以由其形成，但不限于此。
参照图22，上绝缘层172可以形成在板层170上。上绝缘层172可以覆盖单元区域MCA、界面区域IA和***电路区域CPA中的板层170。上绝缘层172可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。在一实施方式中，上绝缘层172可以包括硅氮氧化物或者可以由硅氮氧化物形成。
参照图23，板层170和上绝缘层172可以被图案化。例如，板层170的一部分覆盖上电极166，并且板层170的在布线绝缘层IL上沿水平方向延伸的部分可以彼此分离。图案化工艺可以包括形成诸如旋涂硬掩模(SOH)的硬掩模，覆盖上绝缘层172，使用光致抗蚀剂图案化硬掩模，以及使用图案化的硬掩模作为蚀刻掩模进行各向异性蚀刻。布线绝缘层IL上的图案化板层170可以被称为上布线层LU。上布线层LU的上布线可以与覆盖上电极166的板层170电绝缘。上布线可以具有在水平方向上延伸的条的形式或彼此间隔开的岛的形式。在图案化工艺中，布线绝缘层IL可以被部分地蚀刻，因此，可以在布线绝缘层IL的上表面处形成凹槽。例如，可以在上布线层LU之间形成凹槽。
如图23所示，上布线层LU可以通过对板层170进行图案化来形成，并且可以用作布线。由于上布线层LU用作布线，所以可以增加设计自由度，并且可以减小***电路区域CPA的尺寸。
参照图24，可以形成上层间绝缘层174和绝缘层176。上层间绝缘层174可以通过沉积覆盖上绝缘层172的绝缘材料然后平坦化绝缘材料使得上绝缘层172的上表面暴露而形成。上层间绝缘层174可以覆盖界面区域IA和***电路区域CPA中的上绝缘层172。绝缘层176可以覆盖上绝缘层172和上层间绝缘层174。上层间绝缘层174和绝缘层176可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合，或者可以由其形成。
参照图25，可以形成延伸穿过上层间绝缘层174和绝缘层176的第二接触孔H2和第三接触孔H3。第二接触孔H2可以暴露上布线层LU和上绝缘层172的侧表面以及布线绝缘层IL的上表面。在上布线层LU和上绝缘层172处的第二接触孔H2的水平宽度可以小于在上层间绝缘层174处的第二接触孔H2的水平宽度。第二接触孔H2的形成可以通过使用暴露绝缘层176的对应于第二接触孔H2的部分的硬掩模作为蚀刻掩模的各向异性蚀刻工艺来执行。在一实施方式中，第二接触孔H2的形成还可以包括通过湿蚀刻工艺蚀刻上布线层LU。在一实施方式中，第二接触孔H2中的至少一个可以具有比剩余的第二接触孔H2更小的水平宽度。例如，部分第二接触孔H2可以具有相对小的水平宽度，并且可以不完全地延伸穿过上布线层LU，如在图6所示的第四上接触插塞CU4中一样。
第三接触孔H3可以暴露板层170。在一实施方式中，第三接触孔H3的水平宽度可以不同于第二接触孔H2的水平宽度。例如，第三接触孔H3的水平宽度可以小于第二接触孔H2的水平宽度。第三接触孔H3可以与第二接触孔H2同时形成或分开形成。
参照图26，第二接触孔H2可以通过各向异性蚀刻工艺进一步向下延伸，并且因此可以延伸穿过布线绝缘层IL和蚀刻停止层160，从而暴露下布线层LL。第二接触孔H2可以暴露下布线层LL和上布线层LU两者，但不限于此。在一实施方式中，当使用防止第二接触孔H2中的至少一个被暴露的硬掩模来执行蚀刻工艺时，第二接触孔H2的一部分可以不延伸穿过布线绝缘层IL，如在图4所示的第三上接触插塞CU3中一样。
参照图27，导电材料可以填充第二接触孔H2和第三接触孔H3，从而形成第一上接触插塞CU1和电容器接触插塞178。导电材料可以例如包括诸如Ti、W、Ni、Co等的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等的金属氮化物，或者可以由其形成。在一实施方式中，第一上接触插塞CU1和电容器接触插塞178可以包括钨(W)或者可以由钨(W)形成。在形成第一上接触插塞CU1和电容器接触插塞178之后，可以通过平坦化工艺去除绝缘层176。上绝缘层172的一部分的上表面可以与上层间绝缘层174的上表面共面。
再次参照图2，可以在上绝缘层172和上层间绝缘层174上形成绝缘层180。随后，可以蚀刻绝缘层180以暴露第一上接触插塞CU1和电容器接触插塞178，然后可以执行导电材料的填充，从而形成接触插塞182和183以及布线图案184和185。布线图案184可以经由接触插塞182电连接到第一上接触插塞CU1。布线图案185可以经由接触插塞183电连接到上电极166和板层170。
图28和图29是根据本发明构思的示例实施方式的半导体器件的垂直截面图。
参照图28，半导体器件700可以包括在下布线层LL和上布线层LU之间的布线绝缘层IL。布线绝缘层IL可以设置在界面区域IA和***电路区域CPA中。在一实施方式中，布线绝缘层IL可以不接触虚设电极163。例如，布线绝缘层IL可以在垂直方向上不与虚设电极163重叠，并且可以在水平方向上与虚设电极163间隔开。上电极166可以填充在布线绝缘层IL和虚设电极163之间，并且布线绝缘层IL可以在垂直方向上与上电极166重叠。在一实施方式中，布线绝缘层IL可以在垂直方向上不与上电极166重叠，并且可以在水平方向上与上电极166间隔开。
参照图29，半导体器件800可以包括板层170、上布线层LU和上层间绝缘层174。在一实施方式中，图2所示的半导体器件100的上绝缘层172可以被省略。板层170和上布线层LU可以接触上层间绝缘层174。
根据本公开的示例性实施方式，半导体器件可以包括在下布线层上的上布线层，因此，可以增强线路的设计自由度，并且器件的尺寸可以减小。
尽管已经参照附图描述了本公开的实施方式，但是本领域技术人员应当理解，在不脱离本公开的范围并且不改变其本质特征的情况下，可以进行各种修改。因此，上述实施方式应仅被认为是描述性的，而不是为了限制的目的。
本申请要求于2021年6月14日在韩国知识产权局提交的韩国专利申请第10-2021-0076645号的优先权，其公开的全部内容通过引用并入本文。

Claims (20)

1.一种半导体器件，包括：
衬底，在第一方向和垂直于所述第一方向的第二方向上延伸，并包括具有第一有源区的单元区域和具有第二有源区的***电路区域；
直接接触，接触所述单元区域中的所述第一有源区；
位线结构，设置在所述直接接触上；
电容器结构，电连接到所述第一有源区；
栅极结构，设置在所述***电路区域中的所述第二有源区上；
下布线层，与所述栅极结构相邻地设置并电连接到所述第二有源区；
上布线层，设置在所述下布线层上；
布线绝缘层，设置在所述下布线层和所述上布线层之间；以及
上接触插塞，连接到所述下布线层和所述上布线层中的至少一个并且在垂直于所述第一方向和所述第二方向的第三方向上延伸穿过所述布线绝缘层。
2.根据权利要求1所述的半导体器件，其中：
所述下布线层包括第一下布线层；
所述上布线层包括第一上布线层；以及
所述上接触插塞包括连接到所述第一下布线层和所述第一上布线层的第一上接触插塞。
3.根据权利要求2所述的半导体器件，其中：
所述第一上接触插塞包括下部分、中间部分和上部分；
所述第一上接触插塞的所述下部分接触所述第一下布线层；以及
所述第一上接触插塞的所述中间部分延伸穿过所述第一上布线层，并且在所述第一方向上具有比所述下部分大的宽度。
4.根据权利要求2所述的半导体器件，其中：
所述下布线层包括第二下布线层；
所述上接触插塞包括连接到所述第二下布线层的第二上接触插塞；以及
所述第二上接触插塞在所述第一方向上与所述上布线层间隔开。
5.根据权利要求4所述的半导体器件，还包括：
围绕所述上接触插塞的层间绝缘层，
其中，在所述上布线层之间，所述层间绝缘层接触所述布线绝缘层的上表面和所述第二上接触插塞的侧表面。
6.根据权利要求2所述的半导体器件，其中：
所述上布线层包括第二上布线层；
所述上接触插塞包括连接到所述第二上布线层的第二上接触插塞；以及
所述第二上接触插塞的下表面在所述第三方向上设置在比所述布线绝缘层的下表面高的水平处。
7.根据权利要求6所述的半导体器件，其中，所述第二上接触插塞的所述下表面在所述第三方向上设置在比所述布线绝缘层的上表面高的水平处，并且所述第二上接触插塞的宽度在所述第一方向上小于所述第一上接触插塞的宽度。
8.根据权利要求2所述的半导体器件，其中：
所述上接触插塞包括连接到所述栅极结构并延伸穿过所述布线绝缘层的第二上接触插塞，
其中，所述第二上接触插塞与所述下布线层和所述上布线层电绝缘。
9.根据权利要求1所述的半导体器件，其中：
所述下布线层包括第一下布线层；
所述上布线层包括第一上布线层；以及
所述上接触插塞包括连接到所述第一上布线层和所述第一下布线层的第一上接触插塞以及连接到所述第一上布线层的第二上接触插塞。
10.根据权利要求1所述的半导体器件，其中，所述布线绝缘层包括形成在所述上布线层之间的所述布线绝缘层的上表面处的凹槽。
11.根据权利要求1所述的半导体器件，其中，所述上布线层设置在在所述第三方向上比所述电容器结构的上表面低的水平处。
12.根据权利要求1所述的半导体器件，其中：
所述布线绝缘层延伸到所述单元区域；以及
所述电容器结构包括与所述布线绝缘层的上表面接触的虚设电极。
13.根据权利要求1所述的半导体器件，其中：
所述电容器结构包括虚设电极；以及
所述虚设电极在所述第一方向上与所述布线绝缘层间隔开。
14.根据权利要求1所述的半导体器件，还包括：
围绕所述上接触插塞的层间绝缘层，
其中，所述层间绝缘层接触所述上布线层。
15.一种半导体器件，包括：
衬底，在第一方向和垂直于所述第一方向的第二方向上延伸，并包括具有第一有源区的单元区域和具有第二有源区的***电路区域；
直接接触，接触所述单元区域中的所述第一有源区；
位线结构，设置在所述直接接触上；
电容器结构，电连接到所述第一有源区；
板层，覆盖所述电容器结构；
栅极结构，设置在所述***电路区域中的所述第二有源区上；
下布线层，与所述栅极结构相邻地设置并电连接到所述第二有源区；
上布线层，设置在所述下布线层上；
布线绝缘层，设置在所述下布线层和所述上布线层之间；以及
上接触插塞，连接到所述下布线层和所述上布线层中的至少一个并且在垂直于所述第一方向和所述第二方向的第三方向上延伸穿过所述布线绝缘层，
其中，所述板层包括与所述上布线层相同的材料。
16.根据权利要求15所述的半导体器件，其中：
所述板层包括在所述第一方向上延伸并覆盖所述电容器结构的上表面的第一部分以及在所述第三方向上延伸并覆盖所述电容器结构的侧表面的第二部分；以及
所述第二部分的下表面在所述第三方向上设置在与所述上布线层的下表面相同的水平处。
17.根据权利要求16所述的半导体器件，其中，所述板层还包括从所述第二部分沿所述第一方向延伸的第三部分，所述第三部分接触所述布线绝缘层的上表面。
18.根据权利要求15所述的半导体器件，还包括：
上绝缘层，覆盖所述单元区域中的所述板层并覆盖所述***电路区域中的所述上布线层。
19.一种半导体器件，包括：
衬底，在第一方向和垂直于所述第一方向的第二方向上延伸，并包括具有第一有源区的单元区域和具有第二有源区的***电路区域；
直接接触，接触所述单元区域中的所述第一有源区；
位线结构，设置在所述直接接触上；
电容器结构，电连接到所述第一有源区，所述电容器结构包括下电极、覆盖所述下电极的电容器电介质层以及覆盖所述电容器电介质层的上电极；
板层，覆盖所述上电极；
电容器接触插塞，连接到所述板层；
栅极结构，设置在所述***电路区域中的所述第二有源区上；
下布线层，与所述栅极结构相邻地设置并电连接到所述第二有源区；
上布线层，设置在所述下布线层上；
布线绝缘层，设置在所述下布线层和所述上布线层之间；以及
上接触插塞，连接到所述下布线层和所述上布线层中的至少一个并且在垂直于所述第一方向和所述第二方向的第三方向上延伸穿过所述布线绝缘层。
20.根据权利要求19所述的半导体器件，还包括：
将所述下布线层和所述第二有源区互连的下接触插塞；
绝缘结构，使所述下布线层彼此电绝缘；以及
围绕所述上接触插塞的层间绝缘层，
其中，所述层间绝缘层在所述上布线层之间延伸。
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