KR102489949B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 셀 영역 및 코어 영역을 정의하고, 셀 영역에 배치된 비트 라인 구조체와, 코어 영역에 배치된 게이트 구조체 및 게이트 구조체 상에 비트 라인 구조체의 높이보다 높게 배치된 코어 캡핑막을 제공하고, 비트 라인 구조체 상에 제1 컨택막을 형성하고, 코어 캡핑막 상에 제2 컨택막을 형성하고, 제1 컨택막 상에 마스크를 형성하고, 마스크를 이용하여 코어 캡핑막의 상면을 노출시키고, 비트 라인 구조체 및 코어 캡핑막보다 제1 컨택막에 대해 더 큰 식각률(etching rate)을 갖는 식각 공정을 이용하여, 제1 컨택막의 높이가 비트 라인 구조체의 높이보다 낮아질 때까지 제1 컨택막을 식각하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 이러한 회로 패턴의 미세화는 반도체 소자의 제조 과정에서 많은 문제점을 야기한다.
반도체 메모리 소자의 셀 영역에 형성될 수 있는 비트 라인은 돌출된 형상으로 인해 식각 공정에서 보다 큰 영향을 받을 수 있다. 이에 따라, 비트 라인이 형성된 셀 영역과 코어 영역 간에 단차가 발생될 수 있다.
이러한 단차는 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진의 확보를 어렵게 하고, 이는 배선 공정과 같은 후속 공정을 어렵게 하는 요인이 될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 셀 영역과 코어 영역 간의 공정 마진을 확보함으로써 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 셀 영역과 코어 영역 간의 공정 마진을 확보함으로써 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 셀 영역 및 코어 영역을 정의하고, 셀 영역에 배치된 비트 라인 구조체와, 코어 영역에 배치된 게이트 구조체 및 게이트 구조체 상에 비트 라인 구조체의 높이보다 높게 배치된 코어 캡핑막을 제공하고, 비트 라인 구조체 상에 제1 컨택막을 형성하고, 코어 캡핑막 상에 제2 컨택막을 형성하고, 제1 컨택막 상에 마스크를 형성하고, 마스크를 이용하여 코어 캡핑막의 상면을 노출시키고, 비트 라인 구조체 및 코어 캡핑막보다 제1 컨택막에 대해 더 큰 식각률(etching rate)을 갖는 식각 공정을 이용하여, 제1 컨택막의 높이가 비트 라인 구조체의 높이보다 낮아질 때까지 제1 컨택막을 식각하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 셀 영역 및 코어 영역을 정의하고, 셀 영역에 배치된 비트 라인 구조체와, 코어 영역에 배치된 게이트 구조체 및 게이트 구조체 상에 비트 라인 구조체의 높이보다 높게 배치된 코어 캡핑막을 제공하고, 비트 라인 구조체 및 코어 캡핑막 상에 컨택막을 형성하되, 비트 라인 구조체 상의 컨택막의 높이는 코어 캡핑막 상의 컨택막의 높이보다 높게 형성하고, 비트 라인 구조체 및 코어 캡핑막보다 컨택막에 대해 더 큰 식각률을 갖는 식각 공정을 이용하여, 컨택막의 높이가 비트 라인 구조체의 높이보다 낮아질 때까지 컨택막을 식각하고, 비트 라인 구조체 및 컨택막 상에 랜딩 패드(landing pad)를 형성하고, 코어 캡핑막 상에 비트라인 패드(bit-line pad)를 형성하고, 랜딩 패드 상에 커패시턴스(capacitance)를 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 셀 영역 및 코어 영역을 정의하는 기판, 셀 영역 상에 배치되고, 서로 이격되어 연장되는 복수의 비트 라인 구조체, 코어 영역 상에 배치되는 게이트 구조체, 복수의 비트 라인 구조체 사이의 셀 영역 상에 배치되고, 복수의 비트 라인 구조체의 높이보다 낮은 높이를 갖는 매몰 컨택 및 게이트 구조체 상에 배치되는 코어 캡핑막을 포함하고, 비트 라인 구조체의 높이는 코어 캡핑막의 높이와 실질적으로 동일하거나, 코어 캡핑막의 높이보다 높다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 영역(R)을 확대한 도면이다.
도 3은 도 1의 A-A' 및 B-B'를 따라서 절단한 단면도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 5 내지 도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13 내지 도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16 내지 도 18는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 영역(R)을 확대한 도면이다. 도 3은 도 1의 A-A' 및 B-B'를 따라서 절단한 단면도이다.
도 1 내지 도 3을 참고하면, 반도체 장치(100)는 셀 영역(CELL)과, 셀 영역(CELL)의 주변에 배치되는 코어 영역(CORE)을 포함한다.
셀 영역(CELL)에는 활성 영역(AR), 워드 라인 구조체(WLS), 비트 라인 구조체(BLS) 및 매몰 컨택(BC)이 배치되어, 기판(110) 상에 반도체 메모리 소자들 등을 형성할 수 있다.
활성 영역(AR)은 소자 분리막(120)에 의해 정의될 수 있다. 활성 영역(AR)은 반도체 소자의 디자인 룰이 감소함에 따라, 도 1에 도시된 바와 같이 사선의 바(bar) 형태로 배치될 수 있다.
구체적으로, 활성 영역(AR)은 제1 방향(X) 및 제2 방향(Y)이 연장되는 평면에서, 제1 방향(X) 및 제2 방향(Y)이 아닌 임의의 방향으로 연장되는 바 형태로 배치될 수 있다. 또한, 활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 형태일 수 있고, 복수 개의 활성 영역(AR) 중 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다.
활성 영역은 불순물이 주입되어 소스 및 드레인 영역을 형성할 수 있다. 이 때, 불순물을 주입하는 것은 이온 주입 공정으로 수행될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
구체적으로, 활성 영역(AR)의 중심은 다이렉트 컨택(DC)에 의해 비트 라인 구조체(BLS)와 접속되어 소스 및 드레인 영역을 형성할 수 있다. 또한, 활성 영역(AR)의 양 말단은 매몰 컨택(BC)과 접속되어 소스 및 드레인 영역을 형성할 수 있다.
워드 라인 구조체(WLS)는 활성 영역(AR)을 가로질러 제1 방향(X)을 따라 연장될 수 있다. 워드 라인 구조체(WLS)는 복수 개로 서로 평행하게 연장될 수 있고, 등간격으로 이격될 수 있다.
예를 들어, 워드 라인 구조체(WLS)는 기판(110)에 매립되어 연장될 수 있다. 구체적으로, 워드 라인 구조체(WLS)는 기판(110)에 제1 방향(X)으로 연장되는 워드 라인 트렌치를 형성하고, 상기 워드 라인 트렌치 내부에 게이트 유전막, 워드 라인, 매몰 절연막을 차례로 매립하여 형성할 수 있다. 이에 따라, 워드 라인 구조체(WLS)의 상면은 기판(110)의 상면과 비슷한 높이로 배치될 수 있다.
비트 라인 구조체(BLS)는 기판(110) 상에서, 활성 영역(AR) 및 워드 라인 구조체(WLS)를 가로질러 제1 방향(X)과 다른 제2 방향(Y)을 따라 연장될 수 있다. 비트 라인 구조체(BLS)는 복수 개로 서로 평행하게 연장될 수 있고, 등간격으로 이격될 수 있다.
예를 들어, 제2 방향(Y)은 제1 방향(X)과 직교하는 방향일 수 있다. 이에 따라, 비트 라인 구조체(BLS)는 활성 영역(AR)을 비스듬하게 가로지르고, 워드 라인 구조체(WLS)를 수직하게 가로지를 수 있다.
도 3을 참고하면, 반도체 장치(100)는 셀 영역(CELL)의 기판(110) 상에 소자 분리막(120), 비트 라인 구조체(BLS) 및 매몰 컨택(BC)을 포함한다. 또한, 반도체 장치(100)는 코어 영역(CORE)의 기판(110) 상에 게이트 구조체(GS) 및 코어 캡핑막(250')을 포함한다.
기판(110)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(110)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(110)은 실리콘 기판이다.
소자 분리막(120)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 소자 분리막(120)은 한 종류의 절연 물질로 이루어지는 단일층일 수도 있고, 여러 종류의 절연 물질들의 조합으로 이루어지는 다중층일 수도 있다.
비트 라인 구조체(BLS)는 셀 절연막(130), 비트 라인 도전막(140), 비트 라인 캡핑막(150), 비트 라인 스페이서(160)를 포함할 수 있다.
이 때, 셀 절연막(130)은 기판(110) 및 소자 분리막(120) 상에 배치될 수 있다. 구체적으로, 도 3에 도시된 것처럼, 셀 절연막(130)은 다이렉트 컨택(DC)이 형성되지 않은 기판(110)의 영역에서, 기판(110) 및 소자 분리막(120) 상에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 질화막을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인 도전막(140)은 기판(110) 또는 셀 절연막(130) 상에서 제2 방향(Y)으로 연장될 수 있다.
구체적으로, 비트 라인 도전막(140)은 다이렉트 컨택(DC)을 포함할 수 있고, 다이렉트 컨택(DC)은 도 2의 활성 영역(AR)의 중심 상에 형성될 수 있다. 즉, 다이렉트 컨택(DC)이 형성된 비트 라인 도전막(140)의 부분은 기판(110) 상에 형성될 수 있다. 이에 따라, 비트 라인 도전막(140)은 다이렉트 컨택(DC)에 의해 기판(110)과 접속될 수 있고, 다이렉트 컨택(DC)과 접속되는 기판(110)의 활성 영역(AR)은 소스 및 드레인 영역으로 기능할 수 있다.
그러나, 다이렉트 컨택(DC)이 형성되지 않은 비트 라인 도전막(140)의 나머지 부분은 셀 절연막(130) 상에 형성되어 제2 방향(Y)으로 연장될 수 있다.
비트 라인 도전막(140)은 단일막일 수 있으나, 도시된 것처럼, 비트 라인 도전막(140)은 제1 비트 라인 도전막(141), 제2 비트 라인 도전막(142) 및 제3 비트 라인 도전막(143)을 포함하는 다중막일 수도 있다.
예를 들어, 제1 내지 제3 도전막(141 내지 143)은 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 비트 라인 도전막(141)은 폴리실리콘을 포함할 수 있고, 제2 비트 라인 도전막(142)은 TiSiN을 포함할 수 있고, 제3 비트 라인 도전막(143)은 텅스텐을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인 캡핑막(150)은 비트 라인 도전막(140) 상에 배치되어 제2 방향(Y)으로 연장될 수 있다. 이 때, 비트 라인 캡핑막(150)은 실리콘 질화막을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인 스페이서(160)는 비트 라인 도전막(140) 및 비트 라인 캡핑막(150)의 측벽 상에 배치될 수 있다.
구체적으로, 비트 라인 스페이서(160)는 다이렉트 컨택(DC)이 형성된 비트 라인 도전막(140)의 부분에서 기판(110) 및 소자 분리막(120) 상에 형성될 수 있고, 비트 라인 도전막(140) 및 비트 라인 캡핑막(150)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
그러나, 다이렉트 컨택(DC)이 형성되지 않은 비트 라인 도전막(140)의 나머지 부분에서, 비트 라인 스페이서(160)는 셀 절연막(130) 상에 형성될 수 있고, 비트 라인 도전막(140) 및 비트 라인 캡핑막(150)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
비트 라인 스페이서(160)는 단일막일 수 있으나, 도시된 것처럼, 비트 라인 스페이서(160)는 제1 비트 라인 스페이서(161) 및 제2 비트 라인 스페이서(162)를 포함하는 다중막일 수도 있다.
예를 들어, 제1 및 제2 스페이서(161, 162)는 실리콘 산화막, 실리콘 질화막, 에어(air), 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
매몰 컨택(BC; buried contact)은 비트 라인 구조체(BLS) 사이의 기판(110) 상에 배치될 수 있다. 구체적으로, 매몰 컨택(BC)은 도 1에 도시된 것처럼 워드 라인 구조체(WLS) 및 비트 라인 구조체(BLS)에 의해 정의되는 영역에 개재되고, 서로 이격되어 있는 복수의 고립 영역을 형성할 수 있다. 이 때, 매몰 컨택(BC)은 활성 영역(AR)의 말단과 오버랩될 수 있다. 또한, 매몰 컨택(BC)의 상면은 비트 라인 구조체(BLS)의 상면보다 낮을 수 있다.
이에 따라, 매몰 컨택(BC)은 활성 영역(AR)과 접속될 수 있고, 매몰 컨택(BC)과 접속되는 활성 영역(AR)은 소스 및 드레인 영역으로 기능할 수 있다.
도 1에 도시된 것처럼, 코어 영역(CORE)은 셀 영역(CELL) 주변에 배치될 수 있다. 코어 영역(CORE)에는 게이트 구조체(GS)와 같은 일부 제어 소자들 및 더미 소자들이 형성되어, 셀 영역(CELL)에 형성된 반도체 메모리 소자 등의 기능을 제어할 수 있다.
게이트 구조체(GS)는 게이트 유전막(230), 게이트 도전막(240), 게이트 캡핑막(245) 및 게이트 스페이서(260)를 포함할 수 있다.
게이트 유전막(230)은 기판(110) 상에 배치되어 제2 방향(Y)으로 연장될 수 있다. 게이트 유전막(230)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질막, ONO(oxide/nitride/oxide) 또는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막(high-k dielectric film)을 포함할 수 있다.
예를 들어, 게이트 유전막(230)은 게이트 유전막(224)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 도전막(240)은 게이트 유전막(230) 상에 배치되어 제2 방향(Y)으로 연장될 수 있다.
게이트 도전막(240)은 단일막일 수 있으나, 도시된 것처럼, 게이트 도전막(240)은 제1 게이트 도전막(241), 제2 게이트 도전막(242) 및 제3 게이트 도전막(243)을 포함하는 다중막일 수도 있다.
예를 들어, 제1 내지 제3 게이트 도전막(241 내지 243)은 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 게이트 도전막(241)은 폴리실리콘을 포함할 수 있고, 제2 게이트 도전막(242)은 TiSiN을 포함할 수 있고, 제3 게이트 도전막(243)은 텅스텐을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 캡핑막(245)은 게이트 도전막(240) 상에 배치되어 제2 방향으로 연장될 수 있다. 이 때, 게이트 캡핑막(245)은 실리콘 질화막을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 스페이서(260)는 게이트 유전막(230), 게이트 도전막(240) 및 게이트 캡핑막(245)의 측벽 상에 배치될 수 있다.
구체적으로, 게이트 스페이서(260)는 기판(110) 상 형성될 수 있고, 게이트 유전막(230), 게이트 도전막(240) 및 게이트 캡핑막(245)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
게이트 스페이서(260)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 에어, 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시된 것처럼, 게이트 스페이서(260)는 단일막일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 게이트 스페이서(260)는 다중막일 수도 있다.
비트 라인 구조체(BLS)와 게이트 구조체(GS)는 서로 다른 높이를 가질 수 있다. 몇몇 실시예에서, 비트 라인 구조체(BLS)의 높이는 게이트 구조체(GS)의 높이보다 높을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 비트 라인 구조체(BLS)와 게이트 구조체(GS)는 동일한 공정에서 동시에 형성되어 동일한 높이를 가질 수도 있다.
형성된 게이트 구조체(GS) 상에는 코어 캡핑막(250')이 배치될 수 있다. 몇몇 실시예에서, 코어 캡핑막(250')의 상면은 비트 라인 구조체(BLS)의 상면과 실질적으로 동일한 평면에 존재할 수 있다. 즉, 비트 라인 구조체(BLS)의 높이는 코어 캡핑막(250')의 높이와 실질적으로 동일할 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 셀 영역(CELL)과 코어 영역(CORE) 간에 단차가 없는 구조를 가질 수 있다.
도시된 것과 달리, 몇몇 실시예에서, 코어 캡핑막(250')의 상면은 비트 라인 구조체(BLS)의 상면보다 낮게 형성될 수 있다. 즉, 비트 라인 구조체(BLS)의 높이는 코어 캡핑막(250')의 높이보다 높을 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 셀 영역(CELL)과 코어 영역(CORE) 간에 단차가 역전된 구조를 가질 수 있다.
몇몇 실시예에서, 코어 캡핑막(250') 및 게이트 구조체(GS) 사이에 절연 라이너(232) 및 코어 절연막(247)이 개재될 수 있다. 구체적으로, 기판(110) 및 게이트 스페이서(260) 상에 절연 라이너(232)가 형성될 수 있고, 절연 라이너(232) 및 게이트 캡핑막(245) 상에 코어 절연막(247)이 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 절연 라이너(232) 및 코어 절연막(247)은 없을 수도 있다.
이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 비트 라인 구조체(BLS)와 코어 캡핑막(250') 간의 단차를 제거하여, 셀 영역(CELL) 및 코어 영역(CORE) 간의 공정 마진을 확보함으로써 배선 공정과 같은 후속 공정을 용이하게 할 수 있다.
만일, 비트 라인 구조체(BLS)와 코어 캡핑막(250') 사이에 단차가 존재한다면, 후속 공정에서 그 단차는 더욱 심화될 수 있다. 구체적으로, 기판(110)으로부터 돌출된 형상의 비트 라인 구조체(BLS)는 평평한 형상의 코어 캡핑막(250')에 비해 식각 공정 등에서 더 큰 영향을 받을 수 있다. 이에 따라 비트 라인 구조체(BLS)와 코어 캡핑막(250') 사이의 단차는 더욱 심화될 수 있다. 이러한 셀 영역(CELL) 및 코어 영역(CORE) 간의 단차는 공정 마진의 확보를 어렵게 하고, 배선 공정과 같은 후속 공정을 어렵게 하는 요인이 될 수 있다.
또한, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 패턴 불량을 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있다. 이에 관하여는, 도 4에 관한 설명에서 상세히 후술한다.
이하에서, 도 4를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 4의 반도체 장치는 도 3에 따른 반도체 장치(100)의 셀 영역(CELL)에 랜딩 패드(LP; landing pad), 제1 층간 절연막(180) 및 커패시턴스(190; capacitance)를 더 포함한다. 또한, 도 4의 반도체 장치는 도 3에 따른 반도체 장치(100)의 코어 영역(CORE)에 다이렉트 컨택 플러그(DCCP; direct contact plug), 비트 라인 폴리(BP; bit-line poly) 및 제2 층간 절연막(280)을 더 포함한다.
랜딩 패드(LP)는 비트 라인 구조체(BLS)의 상면의 일부 및 매몰 컨택(BC)의 상면에 배치되어, 도 2의 매몰 컨택(BC)과 유사하게, 서로 이격되어 있는 복수의 고립 영역을 형성할 수 있다. 이에 따라, 랜딩 패드(LP)는 매몰 컨택(BC)과 접속될 수 있다.
구체적으로, 랜딩 패드(LP)는 전도성 물질을 포함하여, 매몰 컨택(BC)과 전기적으로 접속될 수 있다. 예를 들어, 랜딩 패드(LP)는 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(180)은 랜딩 패드(LP)의 상면의 일부 및 비트 라인 구조체(BLS)의 상면의 일부에 배치되어, 복수의 고립 영역을 형성하는 랜딩 패드(LP)의 영역을 정의할 수 있다. 이에 따라, 제1 층간 절연막(180)은 복수의 랜딩 패드(LP)를 서로 분리할 수 있다. 또한, 제1 층간 절연막(180)은 각각의 랜딩 패드(LP)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
구체적으로, 제1 층간 절연막(180)은 절연성 물질을 포함하여, 복수의 랜딩 패드(LP)를 서로 전기적으로 분리할 수 있다. 예를 들어, 제1 층간 절연막(180)은 실리콘 산화막을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시턴스(190)는 제1 층간 절연막(180) 및 랜딩 패드(LP) 상에 배치되어, 반도체 메모리 소자 등에서 전하를 저장할 수 있다. 즉, 커패시턴스(190)는 제1 층간 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 결과적으로, 커패시턴스(190)는 매몰 컨택(BC)과 접속된 소스 및 드레인 영역과 전기적으로 접속되어, 반도체 메모리 소자 등에서 전하를 저장할 수 있다.
구체적으로, 도 4에 도시된 것처럼, 커패시턴스(190)는 하부 전극(191), 커패시턴스 유전막(192) 및 상부 전극(193)을 포함하여 전하를 저장할 수 있다. 즉, 커패시턴스(190)는 하부 전극(191) 및 상부 전극(193) 사이에 발생된 전위차에 의해 커패시턴스 유전막(192)에 전하를 저장할 수 있다.
하부 전극(191) 및 상부 전극(193)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있다. 또한, 커패시턴스 유전막(192)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니다.
다이렉트 컨택 플러그(DCCP)는 코어 캡핑막(250')의 상면으로부터 제3 방향(Z)으로 연장될 수 있고, 코어 캡핑막(250') 및/또는 코어 절연막(247)을 관통하여 기판(110)과 접속될 수 있다. 또한, 다이렉트 컨택 플러그(DCCP)는 게이트 구조체(GS)의 측면에 배치되어, 기판(110)의 소스 및 드레인 영역과 접속될 수 있다.
이 때, 다이렉트 컨택 플러그(DCCP)는 셀 영역(CELL)에 형성되는 랜딩 패드(LP)와 동시에 형성될 수 있다. 이에 따라, 다이렉트 컨택 플러그(DCCP)는 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인 폴리(BP)는 코어 캡핑막(250') 상에 배치될 수 있고, 서로 이격되어 제2 방향(Y)으로 연장되는 복수의 배선일 수 있다. 복수의 비트 라인 폴리(BP) 중 일부는 다이렉트 컨택 플러그(DCCP)와 접속될 수 있다.
이 때, 비트 라인 폴리(BP)는 셀 영역(CELL)에 형성되는 랜딩 패드(LP)와 동시에 형성될 수 있다. 이에 따라, 비트 라인 폴리(BP)는 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 비트 라인 폴리(BP) 및 랜딩 패드(LP)는 그 형성 과정에서 동시에 패터닝되어 형성될 수 있다. 즉, 비트 라인 폴리(BP) 및 랜딩 패드(LP)는 동일한 공정에 의해 제1 방향(X)으로 이격되는 복수의 비트 라인 폴리(BP) 및 복수의 랜딩 패드(LP)를 각각 형성할 수 있다.
그런데, 만일 랜딩 패드(LP) 및 비트 라인 폴리(BP)를 패터닝하기 전에, 비트 라인 구조체(BLS)와 코어 캡핑막(250') 사이에 단차가 존재한다면, 패터닝 과정에서 패턴 불량이 발생할 수 있다.
구체적으로, 비트 라인 구조체(BLS)의 높이보다 코어 캡핑막(250')의 높이가 높은 경우, 비트 라인 폴리(BP)를 패터닝하기 위한 식각 깊이는 랜딩 패드(LP)를 패터닝하기 위한 식각 깊이에 이르지 못할 수 있다. 이에 따라, 비트 라인 폴리(BP)는 완전히 분리될 수 있지만, 랜딩 패드(LP)는 완전히 분리되지 못하고 서로 접속될 수 있다. 이와 같이 의도치 않게 접속된 랜딩 패드(LP)는 반도체 장치의 신뢰성을 저하시킨다.
따라서, 본 발명의 기술적 사상은 비트 라인 구조체(BLS)와 코어 캡핑막(250') 간의 단차를 제거하여, 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진을 확보함으로써 신뢰성이 향상된 반도체 장치를 제공한다.
이하에서, 도 5 내지 도 12를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 내지 도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 5를 참고하면, 기판(110) 상에 셀 영역(CELL) 및 코어 영역(CORE)을 정의하고, 셀 영역(CELL)에 도 3의 비트 라인 구조체(BLS)를 형성하기 위한 다양한 막들을 제공하고, 코어 영역(CORE)에 게이트 구조체(GS) 및 코어 캡핑막(250a)을 제공한다. 도시된 것처럼, 기판(110)에는 소자 분리막(120)이 형성되어 도 2의 활성 영역(AR)을 정의할 수 있다.
구체적으로, 코어 영역(CORE)에는 게이트 구조체(GS)와 같은 일부 제어 소자들 및 더미 소자들이 제공될 수 있다. 게이트 구조체(GS)는 게이트 유전막(230), 게이트 도전막(240), 게이트 캡핑막(245) 및 게이트 스페이서(260)를 포함할 수 있다. 게이트 구조체(GS)에 관해서는 도 3에 관한 설명에서 상술한 바 있으므로 자세한 설명은 생략한다.
또한, 셀 영역(CELL)에는 기판(110) 상에 셀 절연막(130a)과, 기판(110)과 접속되는 다이렉트 컨택(DCa)을 포함하는 비트 라인 도전막(140a)과, 비트 라인 캡핑막(150a)이 차례로 형성될 수 있다.
구체적으로, 먼저 셀 절연막(130a)이 기판(110) 및 소자 분리막(120) 상에 형성될 수 있다. 그러나, 기판(110) 상에 다이렉트 컨택(DCa)이 형성되는 영역에서, 셀 절연막(130a)은 식각되어 제거될 수 있다. 즉, 도 2의 활성 영역(AR)의 중심에서 셀 절연막(130a)은 식각되어 제거될 수 있다. 이에 따라, 도 5에 도시된 것처럼, 셀 절연막(130a)은 다이렉트 컨택(DCa)이 형성되지 않은 기판(110)의 영역에서, 기판(110) 및 소자 분리막(120) 상에 형성될 수 있다.
셀 절연막(130a)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130a)은 제1 셀 절연막(131a) 및 제2 셀 절연막(132a)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131a)은 산화막을 포함할 수 있고, 제2 셀 절연막(132a)은 질화막을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
다이렉트 컨택(DCa)을 포함하는 비트 라인 도전막(140a)은 기판(110), 소자 분리막(120) 및 셀 절연막(130a) 상에 형성될 수 있다. 비트 라인 도전막(140a)은 단일막일 수 있으나, 도시된 것처럼, 비트 라인 도전막(140a)은 제1 비트 라인 도전막(141a), 제2 비트 라인 도전막(142a) 및 제3 비트 라인 도전막(143a)을 포함하는 다중막일 수도 있다.
예를 들어, 제1 내지 제3 도전막(141a 내지 143a)은 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 비트 라인 도전막(141a)은 폴리실리콘을 포함할 수 있고, 제2 비트 라인 도전막(142a)은 TiSiN을 포함할 수 있고, 제3 비트 라인 도전막(143a)은 텅스텐을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
구체적으로, 기판(110) 및 소자 분리막(120) 상에 셀 절연막(130a)을 형성하고, 셀 절연막(130a) 상에 제1 비트 라인 도전막(141a)을 형성할 수 있다. 이어서, 활성 영역(도 2의 AR)의 중심과 오버랩되는 영역의 기판(110), 소자 분리막(120), 셀 절연막(130a) 및 제1 비트 라인 도전막(141a)의 일부들을 제거하고, 제거된 영역에 도전성 물질을 채울 수 있다. 이에 따라, 활성 영역(도 2의 AR)의 중심에서 기판(110)과 접속되는 다이렉트 컨택(DCa)을 형성할 수 있다. 이 때, 다이렉트 컨택(DCa)은 제1 비트 라인 도전막(141a)과 동일한 물질로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 다이렉트 컨택(DCa) 및 제1 비트 라인 도전막(141a) 상에 제2 및 제3 비트 라인 도전막(142a, 143a)을 형성할 수 있다. 이에 따라, 다이렉트 컨택(DCa)을 포함하는 비트 라인 도전막(140a)이 기판(110), 소자 분리막(120) 및 셀 절연막(130a) 상에 형성될 수 있다.
이어서, 비트 라인 도전막(140a) 및 게이트 구조체(GS) 상에 각각 비트 라인 캡핑막(150a) 및 코어 캡핑막(250a)을 형성한다. 이 때, 비트 라인 캡핑막(150a) 및 코어 캡핑막(250a)은 동일한 공정에 의해 동시에 형성될 수 있다. 또한, 비트 라인 캡핑막(150a) 및 코어 캡핑막(250a)의 상면은 평탄화 공정에 의해 실질적으로 동일 평면에 존재할 수 있다.
비트 라인 캡핑막(150) 및 코어 캡핑막(250a)은 실리콘 질화막을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6을 참고하면, 비트 라인 도전막(140a) 및 비트 라인 캡핑막(150a)의 일부를 제거하여, 기판(110) 및 셀 절연막(130b) 상에서 제2 방향(Y)으로 연장되는 비트 라인 도전막(140) 및 비트 라인 캡핑막(150b)을 형성한다.
예를 들어, 비트 라인 도전막(140a) 및 비트 라인 캡핑막(150a)을 제거하는 것은 포토리소그래피(photolithography) 공정으로 수행될 수 있다.
구체적으로, 셀 영역(CELL)에는 기판(110)과 접속되는 다이렉트 컨택(DC)을 포함하고, 제2 방향으로 연장되는 비트 라인 도전막(140)이 형성될 수 있다. 즉, 비트 라인 도전막(140)은 셀 절연막(130b) 상에서 제2 방향(Y)으로 연장될 수 있고, 활성 영역(도 2의 AR)의 중심에서 다이렉트 컨택(DC)에 의해 기판과 접속될 수 있다.
또한, 셀 영역(CELL)에는 비트 라인 도전막(140) 상에 형성되고, 제2 방향으로 연장되는 비트 라인 캡핑막(150b)이 형성될 수 있다. 이 때, 비트 라인 캡핑막(150b)의 상면은 코어 캡핑막(250b)의 상면보다 낮아질 수 있다. 즉, 비트 라인 캡핑막(150b)의 상면과 코어 캡핑막(250b)의 상면은 제1 단차(h1)를 가질 수 있다.
제1 단차(h1)는 비트 라인 캡핑막(150b)이 돌출된 형상을 가진다는 것에 기인할 수 있다. 예를 들어, 포토리소그래피 공정에 사용되는 포토레지스트(photoresist)를 제거하는 단계(PR stripping) 및/또는 클리닝 단계 (cleaning)에서, 비트 라인 캡핑막(150b)은 돌출된 형상으로 인해 코어 영역(CORE)의 코어 캡핑막(250b)보다 큰 영향을 받을 수 있다.
구체적으로, 포토리소그래피 공정을 이용한 식각 공정을 이용하여 기판(110)으로부터 돌출되고, 제2 방향(Y)으로 연장되는 형상의 비트 라인 도전막(140) 및 비트 라인 캡핑막(150b)을 형성할 수 있다. 이어지는 포토레지스트를 제거하는 단계 및/또는 클리닝 단계에서, 돌출된 형상의 비트 라인 캡핑막(150b)은 평평한 형상의 코어 캡핑막(250b)보다 더 큰 영향을 받을 수 있다.
이에 따라, 비트 라인 캡핑막(150b)의 상면은 코어 캡핑막(250b)의 상면보다 더 낮아져 제1 단차(h1)가 발생될 수 있다. 이러한 현상은 반도체 소자가 고집적화됨에 따라 더욱 심화될 수 있다.
도 7을 참고하면, 비트 라인 도전막(140) 및 비트 라인 캡핑막(150b)의 노출된 측벽에 비트 라인 스페이서(160)를 형성한다.
구체적으로, 비트 라인 스페이서(160)는 다이렉트 컨택(DC)이 형성된 비트 라인 도전막(140)의 부분에서 기판(110) 및 소자 분리막(120) 상에 형성될 수 있고, 비트 라인 도전막(140) 및 비트 라인 캡핑막(150c)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
그러나, 다이렉트 컨택(DC)이 형성되지 않은 비트 라인 도전막(140)의 나머지 부분에서, 비트 라인 스페이서(160)는 셀 절연막(130b) 상에 형성될 수 있고, 비트 라인 도전막(140) 및 비트 라인 캡핑막(150c)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
비트 라인 스페이서(160)에 관해서는 도 3에 관한 설명에서 상술한 바 있으므로 자세한 설명은 생략한다.
이 때, 비트 라인 캡핑막(150c)의 상면은 코어 캡핑막(250c)의 상면보다 더 낮아질 수 있다. 즉, 비트 라인 캡핑막(150c)의 상면과 코어 캡핑막(250c)의 상면은 제1 단차(도 6의 h1)보다 큰 제2 단차(h2)를 가질 수 있다.
제1 단차(h1)와 마찬가지로, 제2 단차(h2)는 비트 라인 캡핑막(150c)이 돌출된 형상을 가진다는 것에 기인할 수 있다. 예를 들어, 비트 라인 스페이서(160)를 형성하기 위한 식각 공정에서, 돌출된 형상의 비트 라인 캡핑막(150c)은 평평한 형상의 코어 캡핑막(250c)보다 큰 영향을 받을 수 있다.
이에 따라, 비트 라인 캡핑막(150c)의 상면은 코어 캡핑막(250c)의 상면보다 더 낮아져 제1 단차(도 6의 h1)보다 큰 제2 단차(h2)가 발생될 수 있다. 이러한 현상은 반도체 소자가 고집적화됨에 따라 더욱 심화될 수 있다.
도 8을 참고하면, 도 3의 매몰 컨택(BC)을 형성하기 위해 기판(110), 소자 분리막(120), 셀 절연막(도 7의 130b)의 일부를 제거하여 비트 라인 구조체(BLS)를 형성한다.
구체적으로, 비트 라인 캡핑막(150) 및 비트 라인 스페이서(160)를 식각 마스크로 사용하여, 식각 공정을 통해 기판(110), 소자 분리막(120), 셀 절연막(도 7의 130b)의 일부를 제거할 수 있다. 이에 따라, 도 8에 도시된 것과 같이, 셀 절연막(130), 비트 라인 도전막(140), 비트 라인 캡핑막(150) 및 비트 라인 스페이서(160)를 포함하는 비트 라인 구조체(BLS)를 형성할 수 있다. 비트 라인 구조체(BLS)에 관해서는 도 3에 관한 설명에서 상술한 바 있으므로 자세한 설명은 생략한다.
이 때, 비트 라인 구조체(BLS)의 상면은 코어 캡핑막(250)의 상면보다 더 낮아질 수 있다. 즉, 비트 라인 구조체(BLS)의 상면과 코어 캡핑막(250)의 상면은 제2 단차(도 7의 h2)보다 큰 제3 단차(h3)를 가질 수 있다.
제1 및 제2 단차(h1, h2)와 마찬가지로, 제3 단차(h3)는 비트 라인 구조체(BLS)가 돌출된 형상을 가진다는 것에 기인할 수 있다. 예를 들어, 비트 라인 캡핑막(150) 및 비트 라인 스페이서(160)를 식각 마스크로 사용하여 기판(110), 소자 분리막(120), 셀 절연막(130)의 일부를 식각하는 식각 공정에서, 돌출된 형상의 비트 라인 구조체(BLS)는 평평한 형상의 코어 캡핑막(250)보다 큰 영향을 받을 수 있다. 즉, 식각 마스크로 사용되는 비트 라인 캡핑막(150) 및 비트 라인 스페이서(160)는 식각 마스크로 사용되는 코어 캡핑막(250)보다 더 많이 식각될 수 있다.
이에 따라, 비트 라인 구조체(BLS)의 상면은 코어 캡핑막(250)의 상면보다 더 낮아져 제1 및 제2 단차(각각 도 6, 도 7의 h1, h2)보다 큰 제3 단차(h3)가 발생될 수 있다. 이러한 현상은 반도체 소자가 고집적화됨에 따라 더욱 심화될 수 있다.
도 9를 참고하면, 셀 영역(CELL)의 비트 라인 구조체(BLS) 상에 제1 컨택막(170)을 형성하고, 코어 영역(CORE)의 코어 캡핑막(250) 상에 제2 컨택막(270)을 형성한다.
구체적으로, 셀 영역(CELL)의 비트 라인 구조체(BLS) 상에 제1 컨택막(170)을 형성하여, 비트 라인 구조체(BLS) 사이의 기판(110) 상의 영역을 채울 수 있다. 즉, 제1 컨택막(170)은 도 7에서 식각된 영역을 채움으로써 기판(110)과 접속될 수 있다.
이 때, 제1 컨택막(170)의 상면은 비트 라인 구조체(BLS)의 상면뿐만 아니라 코어 캡핑막(250)의 상면보다 높게 형성될 수 있다.
몇몇 실시예에서, 제1 컨택막(170)은 폴리실리콘을 포함할 수 있다. 여기서, 폴리실리콘은 불순물로 도핑된 폴리실리콘일 수 있다. 또한, 제1 컨택막(170)은 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합을 포함할 수도 있다. 이에 따라, 제1 컨택막(170)은 기판(110)과 전기적으로 접속될 수 있다.
제2 컨택막(270)은 코어 영역(CORE)의 코어 캡핑막(250) 상에 형성될 수 있다.
몇몇 실시예에서, 제2 컨택막(270)은 제1 컨택막(170)을 형성하는 공정에서 함께 형성될 수 있다. 즉, 제1 및 제2 도전막(170, 270)은 동시에 형성될 수 있다. 이에 따라, 제2 컨택막(270)은 제1 컨택막(170)과 동일한 물질로 형성될 수 있다.
몇몇 실시예에서, 제2 컨택막(270)의 상면이 제1 컨택막(170)의 상면과 실질적으로 동일한 평면에 존재하도록 제1 및 제2 도전막(170, 270)을 형성할 수 있다. 구체적으로, 비트 라인 구조체(BLS) 및 코어 캡핑막(250) 상에 제1 및 제2 도전막(170, 270)을 각각 형성한 후에, 제1 및 제2 도전막(170, 270)을 평탄화할 수 있다. 예를 들어, 비트 라인 구조체(BLS) 및 코어 캡핑막(250) 상에 제1 및 제2 도전막(170, 270)을 각각 형성한 후에, CMP(chemical mechanical polishing) 공정으로 제1 및 제2 도전막(170, 270)을 평탄화할 수 있다.
도 10을 참고하면, 제1 컨택막(170) 상에 마스크(M)를 형성한다.
몇몇 실시예에서, 제1 컨택막(170) 상에 마스크(M)를 형성하는 것은 포토리소그래피 공정으로 수행될 수 있다. 즉, 마스크(M)는 포토레지스트일 수 있다.
구체적으로, 제1 및 제2 컨택막(170, 270) 상에 포토레지스트를 형성하고, 노광 및 현상을 통해 제2 컨택막(270) 상의 포토레지스트를 제거할 수 있다. 예를 들어, 양성 포토리소그래피 공정을 사용하는 경우, 제1 및 제2 컨택막(170, 270) 상에 포토레지스트를 형성하고, 제2 컨택막(270) 상의 포토레지스트를 노광할 수 있다. 이어서, 포토레지스트를 현상하여 노광된 제2 컨택막(270) 상의 포토레지스트를 제거할 수 있다. 이를 통해, 제1 컨택막(170) 상에 마스크(M)로써 포토레지스트를 형성할 수 있다.
도 10 및 도 11을 참고하면, 마스크(M)를 이용하여 코어 캡핑막(250)의 상면을 노출시킬 수 있다.
구체적으로, 마스크(M)를 식각 마스크로 사용하여, 셀 영역(CELL) 및 코어 영역(CORE)에 식각 공정을 수행할 수 있다. 이에 따라, 코어 캡핑막(250) 상의 제2 컨택막(270)이 제거되고, 코어 캡핑막(250)의 상면이 노출될 수 있다.
도시된 것처럼, 식각 마스크로 사용된 마스크(M)는 식각 과정에서 그 두께가 감소되어 식각된 마스크(M')가 될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 식각 마스크로 사용된 마스크(M)는 식각 과정에서 모두 소모되어 제거될 수도 있다.
도 11 및 도 12를 참고하면, 제1 컨택막(170)의 높이가 비트 라인 구조체(BLS)의 높이보다 낮아질 때까지 제1 컨택막(170)을 식각하여, 매몰 컨택(BC)을 형성한다. 매몰 컨택(BC)에 관해서는 도 3에 관한 설명에서 상술한 바 있으므로 자세한 설명은 생략한다.
구체적으로, 비트 라인 구조체(BLS) 및 코어 캡핑막(250)보다 제1 컨택막(170)에 대해 더 큰 식각률(etching rate)을 갖는 식각 공정을 이용하여, 제1 컨택막(170)의 높이가 비트 라인 구조체(BLS)의 높이보다 낮아질 때까지 제1 컨택막(170)을 식각할 수 있다.
이 때, 코어 영역(CORE)의 코어 캡핑막(250)은 식각 과정에서 그 두께가 감소될 수 있다. 반면, 코어 캡핑막(250)이 식각 과정에서 식각되는 동안, 셀 영역(CELL)의 비트 라인 구조체(BLS)는 식각된 마스크(M') 및 제1 컨택막(170)에 의해 보호될 수 있다.
구체적으로, 비트 라인 구조체(BLS) 및 코어 캡핑막(250)보다 제1 컨택막(170)에 대해 더 큰 식각률(etching rate)을 갖는 식각 공정은, 제1 컨택막(170) 뿐만 아니라 비트 라인 구조체(BLS) 및 코어 캡핑막(250)도 식각할 수 있다. 즉, 식각 공정에 의해 비트 라인 구조체(BLS) 및 코어 캡핑막(250)의 높이는 낮아질 수 있다.
그러나, 노출되어 있는 코어 캡핑막(250)과 달리, 비트 라인 구조체(BLS)는 식각된 마스크(M') 및 제1 컨택막(170)에 의해 보호될 수 있다. 즉, 코어 캡핑막(250)의 식각된 두께는 비트 라인 구조체(BLS)의 식각된 두께보다 클 수 있다. 이에 따라, 제3 단차(h3)는 감소될 수 있다.
몇몇 실시예에서, 식각 공정에 의해 매몰 컨택(BC)을 형성한 후의 비트 라인 구조체(BLS)의 높이는 코어 캡핑막(250')의 높이와 실질적으로 동일하도록 형성할 수 있다. 즉, 매몰 컨택(BC)을 형성한 후의 비트 라인 구조체(BLS)의 상면은 코어 캡핑막(250')의 상면과 실질적으로 동일한 평면에 존재할 수 있다. 다시 말해서, 제3 단차(h3)는 존재하지 않을 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 마스크(M)를 이용하여 비트 라인 구조체(BLS)의 높이를 코어 캡핑막(250')의 높이와 실질적으로 동일하게 형성할 수 있다. 즉, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 비트 라인 구조체(BLS)와 코어 캡핑막(250') 간의 단차를 제거하여, 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진을 확보함으로써 배선 공정과 같은 후속 공정을 용이하게 할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치의 제조 방법은 랜딩 패드 패턴 불량과 같은 패턴 불량을 방지할 수 있다.
이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진을 확보함으로써 신뢰성이 향상된 반도체 장치를 제공한다.
또한, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, CMP와 같은 평탄화 공정과는 달리 비트 라인 구조체(BLS)의 손상 없이 셀 영역(CELL)과 코어 영역(CORE) 간의 단차를 완화할 수 있다.
이에 더해, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역(CELL)과 코어 영역(CORE) 간의 단차를 완화함으로써 최종 형성된 반도체 장치의 두께를 줄일 수 있다. 즉, 스택 다운(stack down) 효과를 낼 수 있다.
이하에서, 도 13 내지 도 15를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 설명의 편의상, 도 1 내지 도 12을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 및 도 13을 참고하면, 제1 및 제2 컨택막(170, 270)을 형성한 후에, 코어 캡핑막(250)의 상면이 노출될 때까지 제2 컨택막(270)을 식각할 수 있다.
구체적으로, 제1 및 제2 컨택막(170, 270)을 형성한 후에, EPD(end point detection)를 이용하여 코어 캡핑막(250)의 상면이 노출될 때까지 제2 컨택막(270)을 식각할 수 있다. 이 때, EPD는 본 발명이 속하는 기술 분야에서 통상적으로 사용될 수 있는 방법을 포함할 수 있다. 즉, EPD는 제2 컨택막(270)을 식각하는 과정에서 코어 캡핑막(250)의 상면이 노출되는지 여부를 검출할 수 있고, 코어 캡핑막(250)의 상면이 완전히 노출될 때까지 제2 컨택막(270)을 식각할 수 있다. 이에 따라, 코어 캡핑막(250) 상의 제2 컨택막(270)은 완전히 제거될 수 있다.
공정의 단순화를 위해, 도시된 것과 같이 제1 컨택막(170)은 제2 컨택막(270)과 함께 식각될 수 있다. 즉, 제1 컨택막(170')의 상면은 코어 캡핑막(250)의 상면과 실질적으로 동일한 평면에 존재할 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 컨택막(170)은 식각하지 않고 제2 컨택막(270)만 식각하여 코어 캡핑막(250)의 상면을 노출할 수도 있다. 이 경우에, 제1 컨택막(170')의 상면은 코어 캡핑막(250)의 상면보다 높을 수 있다.
몇몇 실시예에서, 제1 컨택막(170')을 형성한 후에, 제1 컨택막(170')에 레이저 어닐(laser anneal)을 수행할 수 있다.
구체적으로, 도 14를 참고하면, 제1 컨택막(170')에 레이저 어닐(L)을 수행할 수 있다. 제1 컨택막(170')이 폴리실리콘을 포함하는 경우에, 레이저 어닐(L)을 수행하여 폴리실리콘을 결정화(crystallization)시킬 수 있다. 이에 따라, 폴리실리콘을 성장하는 것이 용이할 수 있는데, 이에 관해서는 도 15에 관한 설명에서 후술한다.
도 15를 참고하면, 제1 컨택막(170')을 성장시킬 수 있다.
구체적으로, 제1 컨택막(170')의 결정 구조를 성장시켜 성장된 제1 컨택막(170g)을 형성할 수 있다. 성장된 제1 컨택막(170g)은 도 10의 마스크(M)에 대응할 수 있다.
제1 컨택막(170')이 폴리실리콘을 포함하는 경우에, 폴리실리콘 결정을 에피 성장(epitaxial growth)시켜 제1 컨택막(170')을 성장시킬 수 있다. 예를 들어, 액상 에피택시(LPE; liquid phase epitaxy)를 사용하는 경우에, 폴리실리콘이 녹아 있는 포화 용액을 기판과 접촉시켜 결정을 성장시킴으로써 성장된 제1 컨택막(170g)을 형성할 수 있다.
성장된 제1 컨택막(170g)을 형성하기 전에, 도 14에서처럼 제1 컨택막(170')에 레이저 어닐(L)을 수행할 수 있다. 레이저 어닐(L)을 수행하는 경우에, 제1 컨택막(170')의 결정 구조는 더 정밀하게 결정화될 수 있다. 이에 따라, 제1 컨택막(170')의 결정 구조를 성장시키는 것은 더 용이할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 공정의 단순화를 위해 레이저 어닐을 사용하지 않고 제1 컨택막(170')을 성장시킬 수도 있다.
몇몇 실시예에서, 제1 컨택막(170')이 폴리실리콘을 포함하는 경우에, 실리콘 마이그레이션(Si migration) 공정 또는 SiGe 저온 성장 공정(예를 들어, P-SiGe 저온 성장 공정)을 이용하여 제1 컨택막(170')을 성장시킬 수 있다. 또한, 실리콘 마이그레이션 또는 SiGe 저온 성장 공정을 이용하여 제1 컨택막(170')을 성장시키 전에, 제1 컨택막(170')에 레이저 어닐(L)을 수행할 수 있다. 이에 따라, 성장된 제1 컨택막(170g)을 형성하는 것이 더 용이할 수 있다.
즉, 성장된 제1 컨택막(170g)은 셀 영역(CELL)에만 형성되어, 도 10 내지 도 12에서 설명한 것처럼, 매몰 컨택을 형성하는 공정에서 비트 라인 구조체(BLS)를 보호할 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 성장된 제1 컨택막(170g)을 마스크로 이용하여 비트 라인 구조체(BLS)의 높이를 코어 캡핑막(250')의 높이와 실질적으로 동일하게 형성할 수 있다. 즉, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 비트 라인 구조체(BLS)와 코어 캡핑막(250') 간의 단차를 제거하여, 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진을 확보함으로써 배선 공정과 같은 후속 공정을 용이하게 할 수 있다.
이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진을 확보함으로써 신뢰성이 향상된 반도체 장치를 제공한다.
또한, 성장된 제1 컨택막(170g)을 마스크로 이용하는 것은, 다른 공정을 이용하여 마스크를 형성하는 것보다 공정의 단순화 측면 및 반도체 장치의 제조 비용의 측면에서 유리할 수 있다.
이하에서, 도 16 내지 도 18을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 설명의 편의상, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16 내지 도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 및 도 16을 참고하면, 제2 컨택막(270) 상에 차단 마스크(N)를 형성한다.
몇몇 실시예에서, 제2 컨택막(270) 상에 차단 마스크(N)를 형성하는 것은 포토리소그래피 공정으로 수행될 수 있다. 즉, 차단 마스크(N)는 포토레지스트일 수 있다.
구체적으로, 제1 및 제2 컨택막(170, 270) 상에 포토레지스트를 형성하고, 노광 및 현상을 통해 제1 컨택막(170) 상의 포토레지스트를 제거할 수 있다. 예를 들어, 양성 포토리소그래피 공정을 사용하는 경우, 제1 및 제2 컨택막(170, 270) 상에 포토레지스트를 형성하고, 제1 컨택막(170) 상의 포토레지스트를 노광할 수 있다. 이어서, 포토레지스트를 현상하여 노광된 제1 컨택막(170) 상의 포토레지스트를 제거할 수 있다. 이를 통해, 제2 컨택막(270) 상에 차단 마스크(N)로써 포토레지스트를 형성할 수 있다.
도 17을 참고하면, 차단 마스크(N)를 형성한 후에, 제1 컨택막(170)에 레이저 어닐(L)을 수행할 수 있다. 이에 따라, 제1 컨택막(170)이 폴리실리콘을 포함하는 경우에, 레이저 어닐(L)을 수행하여 폴리실리콘을 결정화시킬 수 있다.
이 때, 제2 컨택막(270)에는 차단 마스크(N)에 의해 레이저 어닐이 수행되지 않을 수 있다.
도 18을 참고하면, 제1 컨택막(170)을 성장시킬 수 있다.
구체적으로, 제1 컨택막(170)의 결정 구조를 성장시켜 성장된 제1 컨택막(170g')을 형성할 수 있다. 성장된 제1 컨택막(170g')은 도 15의 성장된 제1 컨택막(170g)에 대응될 수 있다.
이 때, 제2 컨택막(270)에는 차단 마스크(N)에 의해 성장된 제1 컨택막(170g')이 형성되지 않을 수 있다. 즉, 성장된 제1 컨택막(170g')은 셀 영역(CELL)에만 형성되어, 매몰 컨택을 형성하는 공정에서 비트 라인 구조체(BLS)를 보호할 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 성장된 제1 컨택막(170g')을 마스크로 이용하여 비트 라인 구조체(BLS)의 높이를 코어 캡핑막(250')의 높이와 실질적으로 동일하게 형성할 수 있다. 즉, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 비트 라인 구조체(BLS)와 코어 캡핑막(250') 간의 단차를 제거하여, 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진을 확보함으로써 배선 공정과 같은 후속 공정을 용이하게 할 수 있다.
이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진을 확보함으로써 신뢰성이 향상된 반도체 장치를 제공한다.
이하에서, 도 19를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 설명의 편의상, 도 1 내지 도 18을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11 및 도 19를 참고하면, 제1 컨택막(170)의 높이가 비트 라인 구조체(BLS)의 높이보다 낮아질 때까지 제1 컨택막(170)을 식각하여, 매몰 컨택(BC)을 형성한다. 매몰 컨택(BC)에 관해서는 도 3에 관한 설명에서 상술한 바 있으므로 자세한 설명은 생략한다.
구체적으로, 비트 라인 구조체(BLS) 및 코어 캡핑막(250)보다 제1 컨택막(170)에 대해 더 큰 식각률(etching rate)을 갖는 식각 공정을 이용하여, 제1 컨택막(170)의 높이가 비트 라인 구조체(BLS)의 높이보다 낮아질 때까지 제1 컨택막(170)을 식각할 수 있다.
몇몇 실시예에서, 식각 공정에 의해 매몰 컨택(BC)을 형성한 후의 비트 라인 구조체(BLS)의 높이는 코어 캡핑막(250')의 높이보다 높도록 형성할 수 있다. 즉, 매몰 컨택(BC)을 형성한 후의 비트 라인 구조체(BLS)의 상면은 코어 캡핑막(250')의 상면보다 높을 수 있다. 다시 말해서, 셀 영역(CELL)과 코어 영역(CORE) 간의 단차는 역전되어, 제4 단차(h4)가 발생할 수 있다.
몇몇 실시예에서, 셀 영역(CELL)과 코어 영역(CORE) 간의 단차를 조절할 수 있다.
구체적으로, 도 10의 마스크(M)의 두께를 조절함으로써 제4 단차(h4)의 크기를 조절할 수 있다. 예를 들어, 도 10의 마스크(M)를 두껍게 형성하는 경우에, 제4 단차(h4)는 크게 형성될 수 있다. 예를 들어, 도 10의 마스크(M)를 얇게 형성하는 경우에, 제4 단차(h4)는 작게 형성될 수 있다.
또한, 비트 라인 구조체(BLS) 및 코어 캡핑막(250)에 대한 마스크(M) 및/또는 제1 컨택막(170)의 식각 선택비를 조절함으로써 제4 단차(h4)의 크기를 조절할 수 있다. 예를 들어, 비트 라인 구조체(BLS) 및 코어 캡핑막(250)에 대한 마스크(M) 및/또는 제1 컨택막(170)의 식각 선택비가 작은 경우에, 제4 단차(h4)는 크게 형성될 수 있다. 예를 들어, 비트 라인 구조체(BLS) 및 코어 캡핑막(250)에 대한 마스크(M) 및/또는 제1 컨택막(170)의 식각 선택비가 큰 경우에, 제4 단차(h4)는 작게 형성될 수 있다.
도 12에서처럼, 비트 라인 구조체(BLS)와 코어 캡핑막(250')이 실질적으로 동일한 높이를 갖게 형성하더라도, 후속 공정에 따라 단차는 다시 발생될 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 비트 라인 구조체(BLS)와 코어 캡핑막(250') 사이의 단차를 조절함으로써, 필요에 따라 공정 마진을 더욱 확보할 수 있다.
이로써, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역(CELL)과 코어 영역(CORE) 간의 공정 마진을 더욱 확보함으로써 신뢰성이 향상된 반도체 장치를 제공한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CELL: 셀 영역 CORE: 코어 영역
BLS: 비트 라인 구조체 GS: 게이트 구조체
DC: 다이렉트 컨택 BC: 매몰 컨택
110: 기판 120: 소자 분리막
130, 230: 절연막, 유전막 140, 250: 도전막
150, 250: 캡핑막 160, 260: 스페이서
170, 270: 컨택막 M, N: 마스크
h1, h2, h3, h4: 단차

Claims (10)

  1. 기판 상에 셀 영역 및 코어 영역을 정의하고,
    상기 셀 영역에 배치된 비트 라인 구조체와, 상기 코어 영역에 배치된 게이트 구조체 및 상기 게이트 구조체 상에 상기 비트 라인 구조체의 높이보다 높게 배치된 코어 캡핑막을 제공하고,
    상기 비트 라인 구조체 상에 제1 컨택막을 형성하고,
    상기 코어 캡핑막 상에 제2 컨택막을 형성하고,
    상기 제1 컨택막 상에 마스크를 형성하고,
    상기 마스크를 이용하여 상기 코어 캡핑막의 상면을 노출시키고,
    상기 비트 라인 구조체 및 상기 코어 캡핑막보다 상기 제1 컨택막에 대해 더 큰 식각률(etching rate)을 갖는 식각 공정을 이용하여, 상기 제1 컨택막의 높이가 상기 비트 라인 구조체의 높이보다 낮아질 때까지 상기 제1 컨택막을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 마스크를 형성하는 것은, 포토리소그래피(photolithography) 공정으로 상기 제1 컨택막 상에 포토레지스트(photoresist)를 형성하여 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 및 제2 컨택막을 형성한 후에, EPD(end point detection)를 이용하여 상기 코어 캡핑막의 상면이 노출될 때까지 상기 제2 컨택막을 식각하는 것을 더 포함하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 마스크를 형성하는 것은, 상기 제1 컨택막을 성장시켜 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 컨택막을 성장시키기 전에, 상기 제1 컨택막에 레이저 어닐(laser anneal)을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 제 4항에 있어서,
    상기 제1 컨택막은 폴리실리콘을 포함하고,
    상기 제1 컨택막을 성장시키는 것은 실리콘 마이그레이션(Si migration) 공정 또는 SiGe 저온 성장 공정 중 적어도 하나로 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 마스크를 형성하는 것은,
    상기 제1 컨택막을 식각한 후의 상기 비트 라인 구조체의 높이가 상기 코어 캡핑막의 높이와 실질적으로 동일하도록, 또는 상기 코어 캡핑막의 높이보다 높도록 상기 마스크의 두께를 조절하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 기판 상에 셀 영역 및 코어 영역을 정의하고,
    상기 셀 영역에 배치된 비트 라인 구조체와, 상기 코어 영역에 배치된 게이트 구조체 및 상기 게이트 구조체 상에 상기 비트 라인 구조체의 높이보다 높게 배치된 코어 캡핑막을 제공하고,
    상기 비트 라인 구조체 및 상기 코어 캡핑막 상에 컨택막을 형성하되, 상기 비트 라인 구조체 상의 상기 컨택막의 높이는 상기 코어 캡핑막 상의 상기 컨택막의 높이보다 높게 형성하고,
    상기 비트 라인 구조체 및 상기 코어 캡핑막보다 상기 컨택막에 대해 더 큰 식각률을 갖는 식각 공정을 이용하여, 상기 컨택막의 높이가 상기 비트 라인 구조체의 높이보다 낮아질 때까지 상기 컨택막을 식각하고,
    상기 비트 라인 구조체 및 상기 컨택막 상에 랜딩 패드(landing pad)를 형성하고,
    상기 코어 캡핑막 상에 비트라인 패드(bit-line pad)를 형성하고,
    상기 랜딩 패드 상에 커패시턴스(capacitance)를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 컨택막을 형성하는 것은,
    상기 비트 라인 구조체 상에 제1 컨택막을 형성하고,
    상기 코어 캡핑막 상에 제2 컨택막을 형성하고,
    상기 제1 컨택막을 성장시키는 것을 포함하는 반도체 장치의 제조 방법.
  10. 셀 영역 및 코어 영역을 정의하는 기판;
    상기 셀 영역 상에 배치되고, 서로 이격되어 연장되고, 비트 라인 도전막 및 상기 비트 라인 도전막 상의 비트 라인 캡핑막을 포함하는 복수의 비트 라인 구조체;
    상기 복수의 비트 라인 구조체 상에 배치되고, 상기 기판과 전기적으로 연결된 복수의 랜딩 패드;
    상기 복수의 랜딩 패드 사이의 제1 부분, 및 상기 제1 부분 상에 배치되고 상기 복수의 랜딩 패드의 상면 상에 배치된 제2 부분을 포함하는 제1 층간 절연막;
    상기 복수의 랜딩 패드 중 하나 상에 배치된 커패시터;
    상기 코어 영역 상에 배치되는 게이트 구조체;
    상기 게이트 구조체 상에 배치된 복수의 배선 패턴;
    상기 복수의 배선 패턴 사이의 제3 부분, 및 상기 제3 부분 상에 배치되고 상기 복수의 배선 패턴의 상면 상에 배치된 제4 부분을 포함하는 제2 층간 절연막;
    상기 복수의 비트 라인 구조체 사이의 상기 셀 영역 상에 배치되고, 상기 복수의 비트 라인 구조체의 높이보다 낮은 높이를 갖는 매몰 컨택; 및
    상기 게이트 구조체 상에 배치되는 코어 캡핑막을 포함하고,
    상기 비트 라인 캡핑막의 높이는 상기 코어 캡핑막의 높이와 실질적으로 동일하거나, 상기 코어 캡핑막의 높이보다 높고,
    상기 비트 라인 캡핑막은 제1 리세스를 포함하고, 상기 제1 층간 절연막의 제1 부분은 상기 제1 리세스를 채우고,
    상기 코어 캡핑막은 제2 리세스를 포함하고, 상기 제2 층간 절연막의 제3 부분은 상기 제2 리세스를 채우는 반도체 장치.
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