KR101156033B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 금속배선과 그 하부구조물 사이를 연결하는 금속콘택을 구비한 반도체 장치의 제조방법에 관한 것으로, 셀영역과 페리영역을 갖는 기판의 셀영역에 스토리지노드콘택플러그를 형성하는 단계; 상기 기판상에 제1층간절연막을 형성하는 단계; 상기 페리영역의 제1층간절연막 상에 제1비트라인을 형성하는 단계; 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 페리영역의 제2층간절연막 상에 상기 제1비트라인과 연결된 제2비트라인을 형성하는 단계; 셀오픈마스크를 사용하여 상기 셀영역의 스토리지노드콘택플러그 상부면을 오픈시키는 단계; 상기 셀영역에 스토리지노드콘택플러그와 접하는 캐패시터를 형성하는 단계; 상기 기판 전면에 제3층간절연막을 형성하는 단계; 상기 페리영역의 제3층간절연막을 관통하여 상기 제2비트라인에 접하는 금속콘택을 형성하는 단계; 및 상기 제3층간절연막 상에 상기 금속콘택과 접하는 금속배선을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 페리영역의 비트라인이 복층구조를 갖도록 제1 및 제2비트라인으로 형성함으로써, 금속콘택의 높이를 감소시켜 금속콘택을 위한 콘택홀 형성공정시 콘택낫오픈이 발생하거나, 금속콘택의 저항이 증가하는 것을 방지할 수 있는 효과가 있다.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 금속콘택(Metal contact)을 구비한 반도체 장치의 제조방법에 관한 것이다.
반도체 장치를 구성하는 요소 중 금속콘택(Metal contact)은 금속배선과 금속배선 하부에 형성된 구조물(예컨대, 게이트, 비트라인, 캐패시터의 상부전극등) 사이를 연결하기 위한 콘택으로 주로 셀영역을 제외한 페리영역에 형성하게 된다.
한편, 반도체 장치가 고집적화됨에 따라 각각의 구성요소가 차지하는 면적도 점점 감소하고 있다. 특히, 디램(DRAM)에서는 캐패시터가 차지하는 면적이 감소함에 따라 충분한 정전용량을 확보하기 위해 캐패시터의 높이를 점점 증가시키고 있다. 이로 인하여, 페리영역에 형성되는 금속콘택의 높이가 증가하여 금속콘택을 형성하기 위한 콘택홀 형성공정시 콘택낫오픈(contact not open)이 발생하거나, 금속콘택의 저항이 증가하는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 금속콘택을 안정적으로 형성할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 셀영역과 페리영역을 갖는 기판의 셀영역에 스토리지노드콘택플러그를 형성하는 단계; 상기 기판상에 제1층간절연막을 형성하는 단계; 상기 페리영역의 제1층간절연막 상에 제1비트라인을 형성하는 단계; 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 페리영역의 제2층간절연막 상에 상기 제1비트라인과 연결된 제2비트라인을 형성하는 단계; 셀오픈마스크를 사용하여 상기 셀영역의 스토리지노드콘택플러그 상부면을 오픈시키는 단계; 상기 셀영역에 스토리지노드콘택플러그와 접하는 캐패시터를 형성하는 단계; 상기 기판 전면에 제3층간절연막을 형성하는 단계; 상기 페리영역의 제3층간절연막을 관통하여 상기 제2비트라인에 접하는 금속콘택을 형성하는 단계; 및 상기 제3층간절연막 상에 상기 금속콘택과 접하는 금속배선을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 페리영역의 비트라인이 복층구조를 갖도록 제1 및 제2비트라인으로 형성함으로써, 금속콘택의 높이를 감소시킬 수 있다. 또한, 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 확보하기 위하여 캐패시터의 높이(즉, 스토리지노드의 높이)를 증가시키더라도 제1 및 제2층간절연막의 높이를 조절하는 방법으로 금속콘택의 높이를 감소시킬 수 있다. 이를 통해, 본 발명은 금속콘택을 위한 콘택홀 형성공정시 콘택낫오픈이 발생하거나, 금속콘택의 저항이 증가하는 것을 방지할 수 있는 효과가 있다. 아울러, 콘택홀 형성공정에 대한 공정난이도를 감소시키고, 공정마진을 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 페리영역의 비트라인이 복층구조를 갖기 때문에 반도체 장치의 집적도가 증가함에 따라 비트라인이 형성될 공간이 감소하더라도, 페리영역의 비트라인을 용이하게 구현할 수 있는 효과가 있다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 금속배선과 그 하부구조물을 연결하는 금속콘택(Metal contact)을 안정적으로 형성할 수 있는 반도체 장치 제조방법을 제공한다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 페리영역을 갖고 소정의 구조물(예컨대, 소자분리막, 매립게이트 등)이 형성된 기판(11)의 셀영역에 스토리지노드콘택플러그(12)를 형성하고, 페리영역에는 페리게이트(16)를 형성한다. 페리게이트(16)는 페리게이트절연막(13), 페리게이트전극(14) 및 페리게이트하드마스크막(15)이 순차적으로 적층된 적층구조물로 형성할 수 있다.
다음으로, 기판(11) 전면에 스토리지노드콘택플러그(12) 및 페리게이트(16)를 덮는 제1층간절연막(17)을 형성한다. 제1층간절연막(17)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 페리영역의 제1층간절연막(17) 및 페리게이트하드마스크막(15)을 선택적으로 식각하여 페리게이트전극(14)을 노출시키는 제1콘택홀(18)을 형성한 다음, 제1콘택홀(18)에 도전물질을 매립하여 제1비트라인콘택플러그(19)를 형성한다.
다음으로, 제1층간절연막(17) 상에 제1비트라인콘택플러그(19)와 접하는 제1비트라인(20)을 형성한다.
도 1b에 도시된 바와 같이, 제1비트라인(20)을 포함한 구조물 표면을 따라 제1식각정지막(21)을 형성한다. 제1식각정지막(21)은 제1층간절연막(17)과 식각선택비를 갖는 물질로 형성한다. 일례로, 제1층간절연막(17)을 산화막으로 형성한 경우에 제1식각정지막(21)은 질화막으로 형성한다.
다음으로, 제1식각정지막(21) 상에 제2층간절연막(22)을 형성한다. 제2층간절연막(22)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 제1식각정지막(21)과 식각선택비를 갖는 물질로 형성한다. 일례로, 제1식각정지막(21)을 질화막으로 형성한 경우에 제2층간절연막(22)은 산화막으로 형성한다.
다음으로, 페리영역의 제2층간절연막(22) 및 제1식각정지막(21)을 선택적으로 식각하여 제1비트라인(20)을 노출시키는 제2콘택홀(23)을 형성한 다음, 제2콘택홀(23)에 도전물질을 매립하여 제2비트라인콘택플러그(24)를 형성한다.
다음으로, 제2층간절연막(22) 상에 제2비트라인콘택플러그(24)와 접하는 제2비트라인(25)을 형성한다.
도 1c에 도시된 바와 같이, 제2층간절연막(22) 상에 페리영역을 덮고, 셀영역을 오픈하는 하드마스크패턴(35)을 형성한다. 하드마스크패턴(35)은 셀오픈마스크(cell open mask)를 사용하여 형성할 수 있다. 하드마스크패턴은 비정질탄소막(Amorphous Carbon Layer) 또는 실리콘리치카본막(Si-rich carbon)과 실리콘산화질화막(SiON)이 적층된 적층막으로 형성할 수 있다. 이때, 실리콘산화질화막은 반사방지막으로 작용한다.
다음으로, 하드마스크패턴(35)을 식각장벽으로 셀영역의 제2층간절연막(22), 제1식각정지막(21) 및 제1층간절연막(17) 일부를 식각하여 스토리지노드콘택플러그(12) 상부면을 노출시킨다. 이때, 식각공정은 제1식각정지막(21)에서 식각이 멈추도록 과도식각을 충분히 진행한 다음, 제1식각정지막(21) 및 제1층간절연막(17) 일부를 식각하여 스토리지노드콘택플러그(12)를 노출시킨다.
식각공정은 건식식각법 또는 습식식각법을 사용하여 실시하거나, 또는 건식식각법과 습식식각법을 혼용하여 실시할 수 있다. 건식식각법을 이용할 경우에는 불화탄소가스(CxFy, 1≤x≥5 , 1≤y≥8) 또는 불화메탄가스(CxHyFz, 1≤x≥3 , 1≤y≥4, 0≤z≥5)를 사용하여 실시할 수 있으며, 식각특성(식각비, 식각속도 등)을 조절하기 위하여 불화탄소가스 또는 불화메탄가스에 Ar, He, Xe, O2, CO, COS, N2, H2, HBr, Cl2, SiCl4, SF6 및 NF3으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 첨가하여 실시할 수 있다. 습식식각법을 이용할 경우에는 BOE(Buffered Oxide Etchant)용액 또는 불산(HF)용액을 사용하여 실시할 수 있다.
다음으로, 하드마스크패턴(35)을 제거한다.
도 1d에 도시된 바와 같이, 구조물 표면을 따라 제2식각정지막(26)을 형성한 다음, 제2식각정지막(26) 상에 몰드막(27)을 형성한다. 몰드막(27)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 제2식각정지막(26)과 식각선택비를 갖는 물질로 형성한다. 몰드막(27)은 셀영역과 페리영역 사이의 단차를 고려하여 유동성절연막으로 형성하는 것이 바람직하다. 유동성절연막으로는 BPSG(Boro-Phospho Silicate Glass), PSG(Phospho Silicate Glass), SOD(Spin On Dielectric), 실리콘리치카본막등을 사용할 수 있다.
다음으로, 제2비트라인(25) 상의 제2식각정지막(26)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정을 화학적기계적연마법을 사용하여 실시할 수 있다.
다음으로, 셀영역의 몰드막(27) 및 제2식각정지막(26)을 선택적으로 식각하여 스토리지노드콘택플러그(12)를 노출시키는 스토리지노드홀(28)을 형성한다. 스토리지노드홀(28)을 형성하기 위한 식각공정은 스토리지노드홀(28)의 측벽이 버티컬한 프로파일을 갖도록 C3F8, C4F6, C4F8 또는 C5F8과 같은 불화탄소가스(CxFy, x는 3 내지5, y는 5 내지 8)를 메인식각가스로 사용하고, CH2F2, CH3F 등의 CHxFy가스(x는 1 내지 5, y는 1 내지 8), COS, O2, SiCl4 및 CH4로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상의 첨가하여 실시할 수 있다. 또한, 플라즈마를 안정화시킴과 동시에 식각선택비를 증가시키기 위하여 Ar, Xe, He등의 비활성가스를 더 첨가하여 실시할 수 있다.
한편, 스토리지노드홀(28)의 높이에 따라 스토리지노드의 높이가 결정되는 바, 몰드막(27)에 대한 평탄화공정을 진행한 다음 몰드막(27) 상에 절연막을 추가로 형성하여 스토리지노드홀(28)의 높이를 증가시킬 수도 있다.
도 1e에 도시된 바와 같이, 스토리지노드홀(28) 내부에 스토리지노드(29)를 형성한다. 스토리지노드(29)는 도면에 도시된 것처럼 실린더형으로 형성하거나, 또는 필라형으로 형성할 수 있다.
다음으로, 습식딥아웃(wet dip out) 공정을 실시하여 몰드막(27)을 제거한다. 습식딥아웃은 BOE용액 또는 불산용액을 사용하여 실시할 수 있다. 습식딥아웃을 진행하는 과정에서 제2식각정지막(26)에 의해 하부구조물이 손상되는 것을 방지할 수 있다.
도 1f에 도시된 바와 같이, 스토리지노드(29) 표면에 유전막(미도시)을 형성한 다음, 스토리지노드(29)를 덮는 플레이트전극(30)을 형성한다. 이로써, 셀영역에 캐패시터가 형성된다.
다음으로, 플레이트전극(30)이 형성된 기판(11) 전면에 제3층간절연막(31)을 형성한다. 제3층간절연막(31)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 페리영역의 제3층간절연막(31) 및 제2식각정지막(26)을 선택적으로 식각하여 제2비트라인(25)을 노출시키는 제3콘택홀(32)을 형성한 다음, 제3콘택홀(32)에 도전물질을 매립하여 금속콘택(33)을 형성한다.
다음으로, 제3층간절연막(31) 상에 금속콘택(33)과 접하는 금속배선(34)을 형성한다.
상술한 본 발명의 제1실시예에 따른 반도체 장치 제조방법은 페리영역의 비트라인이 복층구조를 갖도록 제1 및 제2비트라인(20, 25)으로 형성함으로써, 금속콘택(33)을 위한 제3콘택홀(32)의 높이를 감소시켜 콘택낫오픈이 발생하거나, 금속콘택(33)의 저항이 증가하는 것을 방지할 수 있다. 아울러, 제3콘택홀(32) 형성공정에 대한 공정난이도를 감소시키고, 공정마진을 증가시킬 수 있다. 참고로, 종래에는 스토리지노드(29)의 높이만큼의 층간절연막을 한번에 식각하여 금속콘택(33)을 위한 콘택홀을 형성하기 때문에 콘택낫오픈이 발생하거나, 금속콘택의 저항이 증가하는 문제점이 발생하였으며, 콘택홀이 고종횡비를 갖기 때문에 공정난이도가 높고, 공정마진을 확보하기 어려웠다.
또한, 페리영역의 비트라인이 복층구조를 갖기 때문에 반도체 장치의 집적도가 증가함에 따라 비트라인이 형성될 공간이 감소하더라도, 페리영역의 비트라인을 용이하게 구현할 수 있다.
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 본 발명의 제1실시예의 도 1a 내지 도 1d에 도시된 것과 동일한 방법으로 셀영역과 페리영역을 갖고 소정의 구조물(예컨대, 소자분리막, 매립게이트 등)이 형성된 기판(61)의 셀영역에 스토리지노드콘택플러그(62), 제1몰드막(77) 및 제1스토리지노드홀(78)을 형성하고, 페리영역에 페리게이트(66), 제1비트라인(70), 제2비트라인(75)을 형성한다.
여기서, 미설명 도면부호 '63'은 페리게이트절연막, '64'는 페리게이트전극, '65'는 페리게이트하드마스크막, '67'은 제1층간절연막, '68'은 제1콘택홀, '69'는 제1비트라인콘택플러그, '71'은 제1식각정지막, '72'는 제2층간절연막, '73'은 제2콘택홀, '74'는 제2비트라인콘택플러그, '76'은 제2식각정지막을 지칭한다.
도 2b에 도시된 바와 같이, 제1스토리지노드홀(78) 내부에 제1스토리지노드(79)를 형성한다. 이때, 제1스토리지노드(79)는 필라형으로 형성한다.
다음으로, 제1몰드막(77) 상에 제2몰드막(80)을 형성한다. 제2몰드막(80)은 제1몰드막(77)과 동일한 물질로 형성할 수 있다.
다음으로, 셀영역의 제2몰드막(80)을 선택적으로 식각하여 제1스토리지노드(79)를 노출시키는 제2스토리지노드홀(81)을 형성한 다음, 제2스토리지노드홀(81) 내부에 제2스토리지노드(82)를 형성한다. 이때, 제2스토리지노드(82)는 필라형으로 형성하거나, 또는 실린더형으로 형성할 수 있다.
제2스토리지노드홀(81)을 형성하기 위한 식각공정은 제2스토리지노드홀(81)의 측벽이 버티컬한 프로파일을 갖도록 C3F8, C4F6, C4F8 또는 C5F8과 같은 불화탄소가스(CxFy, x는 3 내지5, y는 5 내지 8)를 메인식각가스로 사용하고, CH2F2, CH3F 등의 CHxFy가스(x는 1 내지 5, y는 1 내지 8), COS, O2, SiCl4 및 CH4로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상의 첨가하여 실시할 수 있다. 또한, 플라즈마를 안정화시킴과 동시에 식각선택비를 증가시키기 위하여 Ar, Xe, He등의 비활성가스를 더 첨가하여 실시할 수 있다.
도 2c에 도시된 바와 같이, 습식딥아웃(wet dip out) 공정을 실시하여 제1 및 제2몰드막(77, 80)을 동시에 제거한다. 습식딥아웃은 BOE용액 또는 불산용액을 사용하여 실시할 수 있다. 습식딥아웃을 진행하는 과정에서 제2식각정지막(76)에 의해 하부구조물이 손상되는 것을 방지할 수 있다.
도 2d에 도시된 바와 같이, 제1 및 제2스토리지노드(79, 82) 표면에 유전막(미도시)을 형성한 다음, 제1 및 제2스토리지노드(79, 82)를 덮는 플레이트전극(84)을 형성한다. 이로써, 셀영역에 본 발명의 제1실시예보다 더 큰 정전용량을 갖는 캐패시터가 형성된다.
다음으로, 플레이트전극(84)이 형성된 기판(61) 전면에 제3층간절연막(85)을 형성한다. 제3층간절연막(85)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 페리영역의 제3층간절연막(85) 및 제2식각정지막(76)을 선택적으로 식각하여 제2비트라인(75)을 노출시키는 제3콘택홀(86)을 형성한 다음, 제3콘택홀(86)에 도전물질을 매립하여 금속콘택(87)을 형성한다.
다음으로, 제3층간절연막(85) 상에 금속콘택(87)과 접하는 금속배선(88)을 형성한다.
상술한 본 발명의 제2실시예에 따른 반도체 장치 제조방법은 페리영역의 비트라인이 복층구조를 갖도록 제1 및 제2비트라인(70, 75)으로 형성함으로써, 금속콘택(87)을 위한 제3콘택홀(86)의 높이를 감소시킬 수 있다. 또한, 제한된 면적내에서 반도체 장치가 요구하는 정전용량을 확보하기 위하여 스토리지노드를 제1 및 제2스토리지노드(79, 82)로 형성하여 높이를 증가시키더라도 제1 및 제2층간절연막(67, 72)의 높이를 조절하는 방법으로 금속콘택(87)을 위한 제3콘택홀(86)의 높이를 감소시킬 수 있다. 이를 통해, 제3콘택홀(86) 형성공정시 콘택낫오픈이 발생하거나, 금속콘택(87)의 저항이 증가하는 것을 방지할 수 있다. 아울러, 제3콘택홀(68) 형성공정에 대한 공정난이도를 감소시키고, 공정마진을 증가시킬 수 있다.
또한, 페리영역의 비트라인이 복층구조를 갖기 때문에 반도체 장치의 집적도가 증가함에 따라 비트라인이 형성될 공간이 감소하더라도, 페리영역의 비트라인을 용이하게 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 스토리지노드콘택플러그
13 : 페리게이트절연막 14 : 페리게이트전극
15 : 페리게이트하드마스크막 16 : 페리게이트
17 : 제1층간절연막 18 : 제1콘택홀
19 : 제1비트라인콘택플러그 20 : 제1비트라인
21 : 제1식각정지막 22 : 제2층간절연막
23 : 제2콘택홀 24 : 제2비트라인콘택플러그
25 : 제2비트라인 26 : 제2식각정지막
27 : 몰드막 28 : 스토리지노드홀
29 : 스토리지노드 30 : 플레이트전극
31 : 제3층간절연막 32 : 제3콘택홀
33 : 금속콘택 34 : 비트라인

Claims (12)

  1. 셀영역과 페리영역을 갖는 기판의 셀영역에 스토리지노드콘택플러그를 형성하는 단계;
    상기 기판상에 제1층간절연막을 형성하는 단계;
    상기 페리영역의 제1층간절연막 상에 제1비트라인을 형성하는 단계;
    상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 페리영역의 제2층간절연막 상에 상기 제1비트라인과 연결된 제2비트라인을 형성하는 단계;
    셀오픈마스크를 사용하여 상기 셀영역의 스토리지노드콘택플러그 상부면을 오픈시키는 단계;
    상기 셀영역에 스토리지노드콘택플러그와 접하는 캐패시터를 형성하는 단계;
    상기 기판 전면에 제3층간절연막을 형성하는 단계;
    상기 페리영역의 제3층간절연막을 관통하여 상기 제2비트라인에 접하는 금속콘택을 형성하는 단계; 및
    상기 제3층간절연막 상에 상기 금속콘택과 접하는 금속배선을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 금속콘택을 형성하는 단계는,
    상기 페리영역의 제3층간절연막을 선택적으로 식각하여 제2비트라인을 오픈하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전물질을 매립하여 금속콘택을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 제2비트라인을 형성하는 단계는,
    상기 제2층간절연막을 관통하여 상기 제1비트라인과 접하는 비트라인콘택플러그를 형성하는 단계; 및
    상기 제2층간절연막 상에 상기 비트라인콘택플러그와 접하는 제2비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 스토리지노드콘택플러그 상부면을 오픈시키는 단계는,
    건식식각법 또는 습식식각법을 단독으로 사용하여 실시하거나, 건식식각법과 습식식각법을 혼용하여 실시하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 캐패시터를 형성하는 단계는,
    상기 기판 전면에 식각정지막 및 몰드막을 순차적으로 형성하는 단계;
    상기 식각정지막이 노출될때까지 평탄화공정을 실시하는 단계;
    상기 몰드막 및 상기 식각정지막을 선택적으로 식각하여 상기 스토리지노드콘택플러그를 오픈하는 스토리지노드홀을 형성하는 단계;
    상기 스토리지노드홀 내부에 스토리지노드를 형성하는 단계;
    상기 몰드막을 제거하는 단계;
    상기 스토리지노드 표면을 따라 유전막을 형성하는 단계; 및
    상기 스토리지노드를 덮는 플레이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 스토리지노드는 실린더형 또는 필라형으로 형성하는 반도체 장치 제조방법.
  7. 제5항에 있어서,
    상기 몰드막은 유동성절연막을 형성하는 반도체 장치 제조방법.
  8. 제1항에 있어서,
    상기 캐패시터를 형성하는 단계는,
    상기 기판 전면에 식각정지막 및 제1몰드막을 순차적으로 형성하는 단계;
    상기 식각정지막이 노출될때까지 평탄화공정을 실시하는 단계;
    상기 제1몰드막 및 상기 식각정지막을 선택적으로 식각하여 상기 스토리지노드콘택플러그를 오픈하는 제1스토리지노드홀을 형성하는 단계;
    상기 스토리지노드홀 내부에 제1스토리지노드를 형성하는 단계;
    상기 제1몰드막 상에 제2몰드막을 형성하는 단계;
    상기 제2몰드막을 선택적으로 식각하여 상기 제1스토리지노드를 오픈하는 제2스토리지노드홀을 형성하는 단계;
    상기 제2스토리지노드홀 내부에 제2스토리지노드를 형성하는 단계;
    상기 제1 및 제2몰드막을 동시에 제거하는 단계;
    상기 제1 및 제2스토리지노드 표면을 따라 유전막을 형성하는 단계; 및
    상기 제1 및 제2스토리지노드를 덮는 플레이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.

  9. 제8항에 있어서,
    상기 제1스토리지노드는 필라형으로 형성하는 반도체 장치 제조방법.
  10. 제8항에 있어서,
    상기 제2스토리지노드는 필라형 또는 실린더형으로 형성하는 반도체 장치 제조방법.
  11. 제8항에 있어서,
    상기 제1 및 제2몰드막은 서로 동일한 물질로 형성하는 반도체 장치 제조방법.
  12. 제8항에 있어서,
    상기 제1 및 제2몰드막은 유동성절연막을 포함하는 반도체 장치 제조방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3009130B1 (fr) * 2013-07-26 2016-11-18 Commissariat Energie Atomique Procede de fabrication d'un espaceur pour cellule memoire electronique a double grille et cellule memoire electronique associee
FR3013503B1 (fr) * 2013-11-20 2015-12-18 Commissariat Energie Atomique Procede de gravure selective d’un masque dispose sur un substrat silicie
KR20220167542A (ko) 2021-06-14 2022-12-21 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060000878A (ko) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 반도체 메모리 장치의 제조방법
KR20060074715A (ko) * 2004-12-28 2006-07-03 주식회사 하이닉스반도체 반도체메모리장치 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329681B1 (en) * 1997-12-18 2001-12-11 Yoshitaka Nakamura Semiconductor integrated circuit device and method of manufacturing the same
JP2008251763A (ja) * 2007-03-30 2008-10-16 Elpida Memory Inc 半導体装置及びその製造方法
US8120123B2 (en) * 2007-09-18 2012-02-21 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
KR100977716B1 (ko) * 2008-05-21 2010-08-24 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
KR101022670B1 (ko) * 2008-07-18 2011-03-22 주식회사 하이닉스반도체 다층의 필라형 전하저장전극을 구비한 반도체장치 및 그제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060000878A (ko) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 반도체 메모리 장치의 제조방법
KR20060074715A (ko) * 2004-12-28 2006-07-03 주식회사 하이닉스반도체 반도체메모리장치 및 그 제조 방법

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