KR20230083610A - 스페이서 구조체를 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판 상에 배치되는 게이트 유전층, 상기 게이트 유전층은 측면에 리세스를 포함하고; 상기 게이트 유전층 상의 게이트 전극 구조체; 상기 게이트 전극 구조체 상의 게이트 캡핑층; 및 상기 기판 상에 배치되며 상기 게이트 유전층, 상기 게이트 전극 구조체 및 상기 게이트 캡핑층의 측면들에 배치되는 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 제1 스페이서, 상기 제1 스페이서의 외측에 배치되는 제2 스페이서 및 상기 제2 스페이서의 외측에 배치되는 제3 스페이서를 포함한다. 상기 제2 스페이서는 상기 리세스를 덮는다. 상기 제2 스페이서 및 상기 제3 스페이서는 실리콘 질화물을 포함한다.

Description

스페이서 구조체를 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING SPACER STRUCTURES}
본 개시의 기술적 사상은 스페이서 구조체를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 크기 또한 미세화 되고 있다. 따라서 전자기기에 사용되는 반도체 메모리 소자에도 높은 집적도가 요구되어, 반도체 메모리 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 소자의 크기를 감소시키면서 동시에 소자의 신뢰성을 향상시킬 수 있는 기술이 요구된다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 소자의 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 개시의 실시 예들에 따른 반도체 소자는 기판 상에 배치되는 게이트 유전층, 상기 게이트 유전층은 측면에 리세스를 포함하고; 상기 게이트 유전층 상의 게이트 전극 구조체; 상기 게이트 전극 구조체 상의 게이트 캡핑층; 및 상기 기판 상에 배치되며 상기 게이트 유전층, 상기 게이트 전극 구조체 및 상기 게이트 캡핑층의 측면들에 배치되는 스페이서 구조체, 상기 스페이서 구조체는 제1 스페이서, 상기 제1 스페이서의 외측에 배치되는 제2 스페이서 및 상기 제2 스페이서의 외측에 배치되는 제3 스페이서를 포함할 수 있다. 상기 제2 스페이서는 상기 리세스를 덮을 수 있다. 상기 제2 스페이서 및 상기 제3 스페이서는 실리콘 질화물을 포함할 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판; 상기 셀 영역에서 상기 기판 내에 배치되어 제1 수평 방향으로 연장되는 워드 라인 구조체; 상기 워드 라인 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인 구조체; 상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물, 상기 커패시터 구조물은 하부 전극 상기 하부 전극 상의 커패시터 유전층 및 상기 커패시터 유전층 상의 상부 전극을 포함하며; 및 상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체를 포함할 수 있다. 상기 게이트 구조체는 기판 상에 배치되는 게이트 유전층, 상기 게이트 유전층은 측면에 리세스를 포함하고; 상기 게이트 유전층 상의 게이트 전극 구조체; 상기 게이트 전극 구조체 상의 게이트 캡핑층; 및 상기 기판 상에 배치되며 상기 게이트 유전층, 상기 게이트 전극 구조체 및 상기 게이트 캡핑층의 측면들에 배치되는 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 제1 스페이서, 상기 제1 스페이서의 외측에 배치되는 제2 스페이서 및 상기 제2 스페이서의 외측에 배치되는 제3 스페이서를 포함할 수 있다. 상기 제2 스페이서는 상기 리세스를 덮을 수 있다. 상기 제2 스페이서 및 상기 제3 스페이서는 실리콘 질화물을 포함할 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 활성 영역 및 소스/드레인 영역을 포함하는 기판; 상기 기판 상에 배치되는 제1 유전층 및 상기 제1 유전층 상의 제2 유전층을 포함하는 게이트 유전층, 상기 제1 유전층은 측면에 리세스를 포함하고; 상기 게이트 유전층 상의 게이트 전극 구조체; 상기 게이트 전극 구조체 상의 게이트 캡핑층; 상기 기판 상에 배치되며 상기 게이트 유전층, 상기 게이트 전극 구조체 및 상기 게이트 캡핑층의 측면들에 배치되는 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 제1 스페이서, 상기 제1 스페이서의 외측에 배치되는 제2 스페이서, 상기 제2 스페이서의 외측에 배치되는 제3 스페이서 및 상기 제3 스페이서를 덮는 제4 스페이서를 포함하며; 상기 게이트 캡핑층 및 상기 스페이서 구조체를 덮는 식각 저지층; 상기 식각 저지층을 덮는 층간 절연층; 및 상기 층간 절연층을 관통하여 상기 소스/드레인 영역에 접하는 소스/드레인 콘택을 포함할 수 있다. 상기 제2 스페이서는 상기 리세스를 덮을 수 있다. 상기 제2 스페이서 및 상기 제3 스페이서는 실리콘 질화물을 포함할 수 있다.
본 개시의 실시 예들에 따르면 게이트 구조체는 게이트 유전층의 리세스를 덮는 스페이서들을 포함하므로, 게이트 유전층의 열화를 방지할 수 있으며 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도이다.
도 2는 도 1에 도시된 반도체 소자의 일부 확대도이다.
도 3 내지 도 9는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 10 및 도 11은 본 개시의 실시 예들에 따른 반도체 소자들의 수직 단면도들이다.
도 12는 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다.
도 13은 도 12에 도시된 반도체 소자의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 14 내지 도 19는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도이다. 도 2는 도 1에 도시된 반도체 소자의 일부 확대도이다.
도 1 및 도 2를 참조하면, 일 실시 예에 따른 반도체 소자는 기판(10) 상의 반도체 층(12), 게이트 구조체(GS), 식각 저지층(60), 층간 절연층(70) 및 소스/드레인 콘택(80)을 포함할 수 있다. 기판(10)은 활성 영역(AR), 헤일로 영역(14), LDD 영역(16) 및 소스/드레인 영역(SD)을 포함할 수 있다. 활성 영역(AR)은 불순물을 포함할 수 있으며, NMOS 트랜지스터를 형성하려는 경우에 상기 활성 영역(AR)은 P 형일 수 있으며, PMOS 트랜지스터를 형성하려는 경우에 상기 활성 영역(AR)은 N 형일 수 있다. 반도체 층(12)은 기판(10)의 상면에 부분적으로 배치될 수 있으며 SiGe을 포함할 수 있다. 예를 들어, 반도체 층(12)은 기판(10)과 게이트 구조체(GS) 사이에 배치될 수 있다.
헤일로 영역(14) 및 LDD 영역(16)은 기판(10)의 상부에 배치될 수 있다. 예를 들어 LDD 영역(16)은 활성 영역(AR)의 상부에 게이트 구조체(GS)와 인접하게 배치될 수 있으며, 헤일로 영역(14)은 LDD 영역(16)의 하부와 접하도록 배치될 수 있다. 소스/드레인 영역(SD)은 LDD 영역(16)의 외측에 배치될 수 있다. 헤일로 영역(14)은 활성 영역(AR)과 동일한 도전형의 불순물을 포함할 수 있다. LDD 영역(16)은 활성 영역(AR)과 다른 도전형의 불순물을 포함할 수 있다. 소스/드레인 영역(SD)은 LDD 영역(16)과 동일한 도전형을 가질 수 있으며, LDD 영역(16)보다 높은 이온 농도를 가질 수 있다.
도 2를 더 참조하면, 게이트 구조체(GS)는 기판(10) 상에 배치될 수 있으며, 게이트 유전층(GD), 게이트 전극 구조체(GE), 게이트 캡핑층(40) 및 스페이서 구조체(SP)를 포함할 수 있다. 게이트 유전층(GD)은 반도체 층(12) 상의 제1 유전층(20) 및 상기 제1 유전층(20) 상의 제2 유전층(22)을 포함할 수 있다. 제1 유전층(20)은 실리콘 산화물을 포함하는 상부 유전층(21a) 및 하부 유전층(21b)을 포함할 수 있다. 하부 유전층(21b)의 두께가 상부 유전층(21a)의 두께보다 두꺼울 수 있으나, 이에 제한되지 않는다. 상부 유전층(21a)은 하부 유전층(21b)과 제2 유전층(22) 사이의 계면 특성을 향상시키기 위한 것으로 필요에 따라 생략될 수 있다. 제1 유전층(20)은 측면에 리세스(R)를 포함할 수 있다. 예를 들어, 제1 유전층(20)의 측면은 오목할 수 있으며, 라운드질 수 있다. 제1 유전층(20)의 측면은 제2 유전층(22), 게이트 전극 구조체(GE) 및 게이트 캡핑층(40)의 측면들과 수직 방향으로 정렬되지 않을 수 있다. 예를 들어, 제1 유전층(20)의 수평 길이는 게이트 전극 구조체(GE) 및 게이트 캡핑층(40)의 수평 길이보다 클 수 있다. 제2 유전층(22)은 제1 유전층(20)보다 유전율이 높은 유전물질을 포함할 수 있다. 예를 들어, 제2 유전층(22)은 HfO2와 같은 고유전 물질을 포함할 수 있다.
게이트 전극 구조체(GE)는 제2 유전층(22) 상에 순차적으로 적층되는 일함수 조절층(24), 제1 게이트 도전층(30), 제2 게이트 도전층(32) 및 제3 게이트 도전층(34)을 포함할 수 있다. 일함수 조절층(24)은 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 원자를 포함하는 도전체, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 제1 게이트 도전층(30)은 도핑된 폴리실리콘을 포함할 수 있으며, 제2 게이트 도전층(32) 및 제3 게이트 도전층(34)은 금속 및 금속 질화물의 조합을 포함할 수 있다. 게이트 캡핑층(40)은 게이트 전극 구조체(GE) 상에 배치될 수 있으며, 실리콘 질화물을 포함할 수 있다.
스페이서 구조체(SP)는 반도체 층(12) 상에 배치될 수 있으며, 게이트 유전층(GD), 게이트 전극 구조체(GE) 및 게이트 캡핑층(40)의 측면을 덮을 수 있다. 예를 들어, 단면도에서 스페이서 구조체들(SP)은 게이트 유전층(GD), 게이트 전극 구조체(GE) 및 게이트 캡핑층(40)의 양 측면에 배치될 수 있다. 스페이서 구조체(SP)의 측면은 반도체 층(12)의 측면과 공면을 이룰 수 있다. 스페이서 구조체들(SP)은 제1 스페이서(50), 제2 스페이서(52), 제3 스페이서(54) 및 제4 스페이서(56)를 포함할 수 있다.
제1 스페이서(50)는 제1 유전층(22), 게이트 전극 구조체(GE) 및 게이트 캡핑층(40)의 측면들을 덮을 수 있으며, 수직 방향으로 연장되는 직선형일 수 있다. 제1 스페이서(50)의 상면은 게이트 캡핑층(40)의 상면과 공면을 이룰 수 있으며, 제1 스페이서(50)의 하면은 게이트 유전층(GD)의 하면보다 높은 레벨에 위치할 수 있다. 예를 들어, 제1 스페이서(50)의 하면은 제1 유전층(20)의 상면과 접할 수 있으며, 제1 유전층(20)의 상면과 동일한 레벨에 위치할 수 있다. 제2 스페이서(52)는 제1 스페이서(50)의 외측에 배치될 수 있다. 여기에서 외측에 있다는 것은, 게이트 구조체(GS) 또는 게이트 전극 구조체(GE)의 중심에 대해 더 먼 거리에 위치한다는 것을 의미할 수 있다. 예를 들어, 제2 스페이서(52)는 제1 스페이서(50)의 측면 및 반도체 층(12)의 상면을 덮을 수 있으며, L자형일 수 있다. 제2 스페이서(52)는 또한 제1 유전층(20)의 리세스(R)를 덮을 수 있다. 예를 들어, 제2 스페이서(52)는 반도체 층(12)의 상면과 접하며 제1 유전층(20)을 향하여 돌출되는 돌출부(53)를 포함할 수 있으며, 상기 돌출부(53)는 리세스(R)를 덮을 수 있다. 돌출부(53) 부근에서의 제2 스페이서(52)의 두께는 돌출부(53)의 상부 및 하부에서의 제2 스페이서(52)의 두께보다 클 수 있다. 예를 들어, 제2 스페이서(52)는 돌출부(53) 상에 배치되며 수직 방향으로 연장되는 제1 부분 및 반도체 층(12)과 제3 스페이서(54) 사이의 제2 부분을 포함할 수 있으며, 돌출부(53)의 두께는 상기 제1 부분 및 상기 제2 부분의 두께보다 클 수 있다. 상기 돌출부(53)는 제1 유전층(20)과 접촉할 수 있으며, 예를 들어, 상부 유전층(21a) 및 하부 유전층(21b)의 측면과 접촉할 수 있다. 제2 스페이서(52)의 상면은 게이트 캡핑층(40)의 상면과 공면을 이룰 수 있다. 제2 스페이서(52)의 하면은 게이트 유전층(GD)의 하면보다 낮은 레벨에 위치할 수 있으며, 반도체 층(12)의 상면과 접할 수 있다. 제3 스페이서(54)는 제2 스페이서(52)의 외측에 배치될 수 있다. 예를 들어, 제3 스페이서(54)는 제2 스페이서(52)를 덮을 수 있으며, L자형일 수 있다. 제3 스페이서(54)의 상면은 게이트 캡핑층(40)의 상면과 공면을 이룰 수 있다. 제3 스페이서(54)의 하면은 제2 스페이서(52)와 접할 수 있다. 제4 스페이서(56)는 제3 스페이서(54)를 덮을 수 있다. 제4 스페이서(56)의 상단은 게이트 캡핑층(40)의 상면과 동일한 레벨에 위치할 수 있으며, 제4 스페이서(56)의 하단은 제3 스페이서(54)와 접할 수 있다.
식각 저지층(60)은 기판(10)의 일부의 상면, 반도체 층(12)의 측면 및 게이트 구조체(GS)의 상면을 따라 컨포멀하게 배치될 수 있다. 식각 저지층(60)의 하면은 기판(10)의 상면과 접할 수 있으며, 반도체 층(12)의 하면과 공면을 이룰 수 있다. 식각 저지층(60)은 실리콘 질화물을 포함할 수 있다. 층간 절연층(70)은 식각 저지층(60)을 덮을 수 있으며, 실리콘 산화물을 포함할 수 있다.
다시 도 1을 참조하면, 소스/드레인 콘택(80)은 게이트 구조체(GS)와 인접하게 배치될 수 있으며, 소스/드레인 영역(SD)과 전기적으로 연결될 수 있다. 예를 들어, 소스/드레인 콘택(80)은 층간 절연층(70), 식각 저지층(60) 을 수직으로 관통하여 소스/드레인 영역(SD)과 접할 수 있다.
도 3 내지 도 9는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 3을 참조하면, 기판(10) 상에 제1 유전층(20), 제2 유전층(22), 일함수 조절층(24), 제1 게이트 도전층(30), 제2 게이트 도전층(32), 제3 게이트 도전층(34) 및 게이트 캡핑층(40)이 형성될 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
기판(10)은 활성 영역(AR)을 포함할 수 있다. 도시되지는 않았으나, 활성 영역들(AR)은 단축 및 장축을 갖는 바 형상을 가질 수 있다. 활성 영역(AR)은 3족 원소 또는 5족 원소를 포함할 수 있다. 예를 들어, NMOS 트랜지스터를 형성하려는 경우에, 상기 활성 영역(AR)은 P 형일 수 있으며, 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl) 중 적어도 하나를 포함할 수 있다. 이와 다르게, PMOS 트랜지스터를 형성하려는 경우에, 상기 활성 영역(AR)은 N 형일 수 있으며, 5족 원소인 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다.
반도체 층(12)은 기판(10) 상에 형성될 수 있으며, 캐리어 이동도를 향상시킬 수 있는 물질을 포함할 수 있다. 예를 들어, 반도체 층(12)은 SiGe층일 수 있다. 일부 실시 예들에서, 반도체 층(12)은 선택적이며 생략될 수 있다.
제1 유전층(20), 제2 유전층(22), 일함수 조절층(24), 제1 게이트 도전층(30), 제2 게이트 도전층(32), 제3 게이트 도전층(34) 및 게이트 캡핑층(40)이 기판(10) 상에 순차적으로 적층될 수 있다. 제1 유전층(20)은 유전물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 유전층(22)은 제1 유전층(20)보다 유전율이 높은 유전물질을 포함할 수 있다. 예를 들어, 제2 유전층(22)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2, SrTiO3(STO), BaTiO3 또는 이들의 조합을 포함할 수 있다.
일함수 조절층(24)은 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 원자를 포함하는 도전체, 또는 이들의 조합을 포함할 수 있다. 금속 함유 일함수 조절층(24)은 단일층 또는 다중층 구조를 가질 수 있다. 금속 함유 일함수 조절층(24)은 Ti, Ta, Al, Ni, Co, La, Pd, Nb, Mo, Hf, Ir, Ru, Pt, Yb, Dy, Er, Pd, TiAl, HfSiMo, TiN, WN, TaN, RuN, MoN, TiAlN, TaC, TiC, 및 TaC 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에서, 금속 함유 일함수 조절층(24)은 TiN/TaN, Al2O3/TiN, Al/TiN, TiN/Al/TiN, TiN/TiON, Ta/TiN, TaN/TiN, La/TiN, Mg/TiN, 및 Sr/TiN 중에서 선택되는 적어도 하나의 적층 구조를 포함할 수 있다.
제1 게이트 도전층(30)은 W, Mo, Au, Cu, Al, Ni, Co와 같은 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시 예들에서, 제1 게이트 도전층(30)은 단일층 또는 상기 예시된 물질들 중 적어도 2 종류의 물질을 포함하는 다중층일 수 있다. 제2 게이트 도전층(32) 및 제3 게이트 도전층(34)은 각각 TiN, TiSiN, W, Mo, Au, Cu, Al, Ni, Co 또는 이들의 조합을 포함할 수 있다. 게이트 캡핑층(40)은 실리콘 질화물을 포함할 수 있다.
제2 유전층(22), 일함수 조절층(24), 제1 게이트 도전층(30), 제2 게이트 도전층(32), 제3 게이트 도전층(34) 및 게이트 캡핑층(40)은 형성된 후, 패터닝되어 반도체 층(12)보다 작은 수평 폭을 가질 수 있다. 제1 유전층(20)은 상기 패터닝에 의해 제거되지 않을 수 있으며, 반도체 층(12)을 덮을 수 있다.
도 4를 참조하면, 도 3의 결과 구조물을 덮도록 제1 스페이서 물질층(50p)이 형성될 수 있다. 예를 들어, 제1 스페이서 물질층(50p)은 제1 유전층(20)의 상면, 제2 유전층(22), 일함수 조절층(24), 제1 게이트 도전층(30), 제2 게이트 도전층(32), 제3 게이트 도전층(34) 및 게이트 캡핑층(40)의 측면들 및 게이트 캡핑층(40)의 상면을 따라 컨포멀하게 형성될 수 있다. 제1 스페이서 물질층(50p)은 실리콘 질화물을 포함할 수 있다.
도 5를 참조하면, 이방성 식각 공정에 의해 제1 스페이서 물질층(50p)이 식각되어 제1 스페이서(50)가 형성될 수 있다. 상기 식각 공정에 의해 제1 유전층(20)의 일부가 제거되어 반도체 층(12)의 상면이 부분적으로 노출될 수 있다. 또한, 제1 유전층(20)에 의해 덮이지 않은 반도체 층(12)의 일부분은 상기 식각 공정에 의해 식각될 수 있다. 예를 들어, 제1 유전층(20)에 의해 덮이지 않는 반도체 층(12)의 부분의 두께는 제1 유전층(20)에 의해 덮인 반도체 층(12)의 부분의 두께보다 작을 수 있다. 일부 실시 예들에서, 제1 유전층(20)에 의해 덮이지 않는 반도체 층(12)의 부분과 제1 유전층(20)에 의해 덮이는 반도체 층(12)의 부분 사이에 단차가 형성될 수 있다. 식각된 제1 유전층(20)은 리세스(R)를 포함할 수 있으며, 예를 들어, 제1 유전층(20)의 측면은 라운드질 수 있다. 제1 스페이서(50)는 제2 유전층(22), 일함수 조절층(24), 제1 게이트 도전층(30), 제2 게이트 도전층(32), 제3 게이트 도전층(34) 및 게이트 캡핑층(40)의 측면들을 덮을 수 있으나, 상기 리세스(R)의 측면을 덮지 않을 수 있다.
식각된 제1 유전층(20) 및 제2 유전층(22)은 게이트 유전층(GD)을 구성할 수 있다. 일함수 조절층(24), 제1 게이트 도전층(30), 제2 게이트 도전층(32) 및 제3 게이트 도전층(34)은 게이트 전극 구조체(GE)를 구성할 수 있다.
도 6을 참조하면, 도 5의 결과 구조물을 덮도록 제2 스페이서 물질층(52p)이 형성될 수 있다. 예를 들어, 제2 스페이서 물질층(52p)은 반도체 층(12)의 상면, 제1 유전층(20) 및 제1 스페이서(50)의 측면들 및 게이트 캡핑층(40)의 상면을 따라 컨포멀하게 형성될 수 있다. 제2 스페이서 물질층(52p)은 실리콘 질화물을 포함할 수 있다.
도 7을 참조하면, 이온 주입 공정이 수행될 수 있으며, 기판(10)의 상부에 LDD 영역(16) 및 헤일로 영역(14)이 형성될 수 있다. LDD 영역(16)은 활성 영역(AR)과 다른 도전형의 불순물을 포함할 수 있다. 예를 들어, 활성 영역(AR)이 p형인 경우, LDD 영역(16)은 n형일 수 있으며, 5족 원소인 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 헤일로 영역(14)은 활성 영역(AR)과 동일한 도전형의 불순물을 포함할 수 있다. 예를 들어, 활성 영역(AR)이 p형인 경우, 헤일로 영역(14)은 p형일 수 있으며, 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl) 중 적어도 하나를 포함할 수 있다. LDD 영역(16) 및 헤일로 영역(14)은 인접하게 배치될 수 있다. 예를 들어, LDD 영역(16)은 활성 영역(AR)의 상부에 형성될 수 있으며, 헤일로 영역(14)은 LDD 영역(16)의 하부에 접하도록 형성될 수 있다.
도 6 및 도 7에 도시된 바와 같이, 제1 유전층(20)의 측면을 덮도록 제2 스페이서 물질층(52p)이 형성된 후에 이온 주입 공정이 수행될 수 있다. 따라서, 제1 유전층(20)은 이온 주입 공정에 의한 영향을 받지 않거나 덜 받을 수 있으며, TDDB(time dependent dielectric breakdown)와 같은 게이트 절연층의 전기적 특성이 열화되는 것을 방지할 수 있다. 즉, 소자의 신뢰성을 보다 향상시킬 수 있다.
도 8을 참조하면, 도 7의 결과 구조물을 덮도록 제3 스페이서 물질층(54p)이 형성될 수 있다. 예를 들어, 제3 스페이서 물질층(54p)은 제2 스페이서 물질층(52p)의 상에 컨포멀하게 형성될 수 있다. 제3 스페이서 물질층(54p)은 실리콘 질화물을 포함할 수 있다. 제3 스페이서 물질층(54p)은 제2 스페이서 물질층(52p)의 두께를 보강하는 역할을 할 수 있다.
도 9를 참조하면, 제3 스페이서 물질층(54p) 상에 제4 스페이서(56)가 형성될 수 있다. 제4 스페이서(56)는 도 8의 결과 구조물을 덮도록 절연 물질을 형성한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 제4 스페이서(56)는 실리콘 산화물을 포함할 수 있다. 상기 식각 공정에 의해 제2 스페이서 물질층(52p) 및 제3 스페이서 물질층(54p)이 식각되어 제2 스페이서(52) 및 제3 스페이서(54)가 형성될 수 있다. 또한, 상기 식각 공정에 의해 제4 스페이서(56)에 의해 덮이지 않은 반도체 층(12)의 부분이 제거될 수 있으며, 기판(10)의 상면이 노출될 수 있다. 제3 스페이서(54)는 제4 스페이서(56)에 포함된 산소 원자가 제1 유전층(20)으로 유입되는 것을 방지하여, 제1 유전층(20)의 열화를 방지할 수 있다.
제1 스페이서(50), 제2 스페이서(52), 제3 스페이서(54) 및 제4 스페이서(56)는 게이트 유전층(GD) 및 게이트 전극 구조체(GE)의 측면을 덮는 스페이서 구조체(SP)를 이룰 수 있다. 구체적으로, 제1 스페이서(50)는 제1 유전층(20), 게이트 전극 구조체(GE) 및 게이트 캡핑층(40)의 측면들을 덮을 수 있으며, 수직 방향으로 연장되는 직선형일 수 있다. 제2 스페이서(52)는 제1 스페이서(50), 제1 유전층(20)의 리세스(R) 및 반도체 층(12)의 상면을 덮을 수 있으며, L자형일 수 있다. 제3 스페이서(54)는 제2 스페이서(52)를 덮을 수 있으며, L자형일 수 있다. 제4 스페이서(56)는 제3 스페이서(54)를 덮을 수 있다. 스페이서 구조체(SP)의 측면은 반도체 층(12)의 측면과 공면을 이룰 수 있다. 게이트 유전층(GD), 게이트 전극 구조체(GE), 게이트 캡핑층(40) 및 스페이서 구조체(SP)는 게이트 구조체(GS)를 이룰 수 있다.
상기 식각 공정에 의해 반도체 층(12)의 상면 및 게이트 캡핑층(40)의 상면이 노출될 수 있다. 게이트 캡핑층(40)의 상면은 제1 스페이서(50), 제2 스페이서(52) 및 제3 스페이서(54)의 상면들과 공면을 이룰 수 있다.
또한, 이온 주입 공정에 의해 기판(10)의 상부에 소스/드레인 영역(SD)이 형성될 수 있다. 소스/드레인 영역(SD)은 LDD 영역(16)과 동일한 도전형을 가질 수 있으며, LDD 영역(16)보다 높은 이온 농도를 가질 수 있다. 소스/드레인 영역(SD)은 LDD 영역(16)의 외측에 형성되며, LDD 영역(16)보다 깊게 형성되는 것으로 도시되어 있으나, 이에 제한되지 않는다.
다시 도 1을 참조하면, 식각 저지층(60), 층간 절연층(70) 및 소스/드레인 콘택(80)이 형성될 수 있다. 식각 저지층(60)은 도 9의 결과 구조물을 덮도록 형성될 수 있다. 예를 들어, 식각 저지층(60)은 반도체 층(12), 스페이서 구조체(SP) 및 게이트 캡핑층(40)의 상면을 따라 컨포멀하게 형성될 수 있다. 층간 절연층(70)은 식각 저지층(60)을 덮도록 절연 물질을 형성한 후, 식각 저지층(60)의 상면이 노출되도록 상기 절연 물질을 평탄화하여 형성될 수 있다. 층간 절연층(70)의 상면은 식각 저지층(60)의 상면과 공면을 이룰 수 있다. 식각 저지층(60)은 실리콘 질화물을 포함할 수 있으며, 층간 절연층(70)은 실리콘 산화물을 포함할 수 있다.
소스/드레인 콘택(80)은 게이트 구조체(GS)와 인접하게 형성될 수 있으며, 소스/드레인 영역(SD)과 접할 수 있다. 소스/드레인 콘택(80)은 층간 절연층(70), 식각 저지층(60) 및 반도체 층(12)을 이방성 식각하여 개구부를 형성하고, 상기 개구부에 도전성 물질을 채워 형성될 수 있다. 소스/드레인 콘택(80)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
도 10 및 도 11은 본 개시의 실시 예들에 따른 반도체 소자들의 수직 단면도들이다.
도 10을 참조하면, 일 실시 예에서, 기판(10) 상의 반도체 층(12)이 생략될 수 있다. 예를 들어, 도 3을 참조하여 설명된 공정에서, 반도체 층(12)이 형성되지 않을 수 있으며, 제1 유전층(20)은 기판(10)의 상면과 접할 수 있다. 이후에, 도 6 내지 도 9를 참조하여 설명된 공정에 의해 스페이서 구조체(SP)가 형성될 수 있다. 도 10에 도시된 바와 같이, 기판(10)의 상면은 하부 유전층(21b)의 하면, 제2 스페이서(52)의 하면 및 식각 저지층(60)의 하면과 접할 수 있다. 또한, 제2 스페이서(52)의 하면 및 식각 저지층(60)의 하면은 하부 유전층(21b)의 하면과 공면을 이룰 수 있다. 일부 실시 예들에서, 도 5를 참조하여 설명된 식각 공정에서, 제1 유전층(20)에 의해 덮이지 않은 기판(10)의 부분이 식각될 수 있다. 이 경우, 제2 스페이서(52)의 하면 및 식각 저지층(60)의 하면은 하부 유전층(21b)의 하면보다 낮은 레벨에 위치할 수 있다.
도 11을 참조하면, 일 실시 예에 따른 게이트 구조체(GS)는 스페이서 구조체(SP)의 구조가 다른 것을 제외하고는 도 1에 도시된 게이트 구조체(GS)와 동일할 수 있다. 일 실시 예에서, 제2 스페이서(52)는 제1 유전층(20)의 리세스(R)와 접하지 않을 수 있으며, 상기 리세스(R)와 제2 스페이서(52) 사이에는 보이드(V)가 형성될 수 있다. 예를 들어, 보이드(V)는 리세스(R), 제1 스페이서(50)의 하면 및 제2 스페이서(52)의 측면에 의해 정의될 수 있다.
도 12는 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다. 도 13은 도 12에 도시된 반도체 소자의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 12 및 도 13을 참조하면, 반도체 소자(100)는 셀 영역(MCA) 내에 배치되는 기판(102), 워드 라인 구조체(WL), 비트 라인 구조체(BLS), 절연 스페이서(132), 베리드 콘택(BC), 랜딩 패드(LP), 하부 전극(150), 커패시터 유전층(152), 상부 전극(154)을 포함할 수 있다. 반도체 소자(100)는 또한 주변 회로 영역(CPA) 내에 배치되는 게이트 구조체(GS)를 포함할 수 있다.
기판(102)은 셀 영역(MCA) 및 주변 회로 영역(CPA)을 포함할 수 있다. 셀 영역(MCA)은 DRAM 소자의 메모리 셀이 배치되는 영역을 지칭할 수 있다. 주변 회로 영역(CPA)은 코어/페리 영역일 수 있다. 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
기판(102)은 제1 활성 영역(AR1), 제2 활성 영역(AR2), 소자 분리층(104) 및 소자 분리층(106)을 포함할 수 있다. 소자 분리층(104)은 기판(102)의 상면으로부터 아래로 연장되는 절연층일 수 있으며, 셀 영역(MCA) 내에서 제1 활성 영역들(AR1)을 정의할 수 있다. 소자 분리층(106)은 주변 회로 영역(CPA) 내에서 제2 활성 영역들(AR2)을 정의할 수 있다.
평면도에서, 워드 라인 구조체들(WL)은 x방향으로 연장되며, 서로 y방향으로 이격될 수 있다. 본 명세서에서, x방향 및 y방향은 각각 제1 수평 방향 및 제2 수평 방향으로 지칭될 수 있다. 또한, 워드 라인 구조체들(WL)은 제1 활성 영역(AR1)을 가로지를 수 있다. 예를 들어, 하나의 제1 활성 영역(AR1)에는 두 개의 워드 라인 구조체들(WL)이 교차할 수 있다. 워드 라인 구조체들(WL)은 기판(102) 내에 매립될 수 있으며, 예를 들어 워드 라인 구조체들(WL)은 기판(102) 내에 형성된 트렌치의 내부에 배치될 수 있다. 워드 라인 구조체(WL)의 상면은 소자 분리층(104)의 상면과 공면을 이룰 수 있다.
반도체 소자(100)는 기판(102)과 비트 라인 구조체(BLS) 사이의 버퍼층(110)을 더 포함할 수 있다. 버퍼층(110)은 제1 활성 영역(AR1), 소자 분리층(104) 및 워드 라인 구조체들(WL)의 상면을 덮을 수 있다. 일 실시 예에서, 버퍼층(110)은 실리콘 질화물을 포함할 수 있다.
평면도에서, 비트 라인 구조체들(BLS)은 y방향으로 연장되며, 서로 x방향으로 이격될 수 있다. 비트 라인 구조체(BLS)는 y방향으로 연장되는 바 형상을 가질 수 있다. 단면도에서, 비트 라인 구조체(BLS)는 버퍼층(110) 상에 순차적으로 적층되는 제1 도전층(112), 제2 도전층(114), 제3 도전층(116), 제1 캡핑층(118), 식각 저지층(120) 및 제2 캡핑층(130)을 포함할 수 있다. 제1 도전층(112), 제2 도전층(114), 제3 도전층(116) 및 제1 캡핑층(118)은 y방향으로 연장될 수 있으며, 단면도에서, 실질적으로 동일한 폭을 가질 수 있다.
제1 도전층(112)은 폴리실리콘을 포함할 수 있으며, 제2 도전층(114) 및 제3 도전층(116)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 캡핑층(118), 식각 저지층(120) 및 제2 캡핑층(130)은 실리콘 질화물을 포함할 수 있다.
반도체 소자(100)는 비트 라인 구조체(BLS)가 제1 활성 영역(AR1)과 접하는 부분에서, 비트 라인 구조체(BLS)의 하부에 배치되는 다이렉트 콘택(DC)을 더 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 기판(102)의 상면에 형성된 리세스의 내부를 채울 수 있다. 평면도에서, 다이렉트 콘택(DC)은 제1 활성 영역(AR1)의 중앙부와 접할 수 있다. 다이렉트 콘택(DC)의 상면은 제1 도전층(112)의 상면과 동일한 레벨에 위치할 수 있다. 비트 라인 구조체(BLS)는 다이렉트 콘택들(DC) 상에 배치될 수 있으며, 다이렉트 콘택(DC)은 제1 활성 영역(AR1)을 비트 라인 구조체(BLS)와 전기적으로 연결시킬 수 있다. 예를 들어, 다이렉트 콘택(DC)은 비트 라인 구조체(BLS)의 제1 도전층(112)을 관통할 수 있으며, 제2 도전층(114) 및 제3 도전층(116)과 전기적으로 연결될 수 있다. 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다.
절연 스페이서들(132)은 비트 라인 구조체들(BLS)의 양 측면에 각각 배치될 수 있으며, y방향으로 연장될 수 있다. 일부 절연 스페이서들(132)은 기판(102)의 리세스 내부로 연장될 수 있으며 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 절연 스페이서들(132)은 단일층 또는 다중층으로 이루어질 수 있다.
베리드 콘택(BC)은 비트 라인 구조체들(BLS) 사이에 배치될 수 있다. 베리드 콘택(BC)의 상면은 제2 캡핑층(130)의 상면보다 낮은 레벨에 위치할 수 있으며, 베리드 콘택(BC)의 하부는 기판(102)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으며, 제1 활성 영역(AR1)과 접할 수 있다. 반도체 소자(100)는 평면도에서 y방향을 따라 베리드 콘택(BC)과 교대로 배치되는 펜스 절연층들(미도시)을 더 포함할 수 있다. 상기 펜스 절연층들은 워드 라인 구조체들(WL)과 중첩될 수 있다. 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
랜딩 패드(LP)는 비트 라인 구조체(BLS) 상에 배치될 수 있으며, 베리드 콘택(BC)과 접할 수 있다. 랜딩 패드(LP)는 배리어 패턴(141) 및 도전성 패턴(143)을 포함할 수 있다. 배리어 패턴(141)은 비트 라인 구조체(BLS) 및 베리드 콘택(BC)의 상면들을 따라 컨포멀하게 형성될 수 있으며, 도전성 패턴(143)은 배리어 패턴(141) 상에 배치될 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)을 통해 제1 활성 영역(AR1)과 전기적으로 연결될 수 있다.
반도체 소자(100)는 랜딩 패드들(LP) 사이에 배치되는 제1 절연 구조물(145)을 더 포함할 수 있다. 제1 절연 구조물(145)은 랜딩 패드들(LP)을 서로 전기적으로 절연시킬 수 있다. 제1 절연 구조물들(145)의 상면은 랜딩 패드(LP)의 상면과 공면을 이룰 수 있다.
반도체 소자(100)의 커패시터 구조물은 셀 영역(MCA) 내에서 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터 구조물은 하부 전극(150), 커패시터 유전층(152) 및 상부 전극(154)으로 구성될 수 있다. 각 하부 전극(150)은 대응하는 랜딩 패드(LP)와 접하도록 배치될 수 있으며, 커패시터 유전층(152)은 제1 절연 구조물(145) 및 하부 전극(150)을 따라 컨포멀하게 배치될 수 있다. 상부 전극(154)은 커패시터 유전층(152) 상에 배치될 수 있다.
주변 회로 영역(CPA)에 배치되는 게이트 구조체(GS), 층간 절연층(70) 및 콘택 구조체(CS)는 도 1 및 도 2에 도시된 게이트 구조체(GS), 층간 절연층(70) 및 소스/드레인 콘택(80)과 동일하거나 유사할 수 있으며, 이들에 관한 설명은 생략될 수 있다. 즉, 도 1 및 도 2에 설명된 게이트 구조체(GS)는, 일 실시 예에서 DRAM 소자의 주변 회로 영역(CPA)에 배치되는 트랜지스터 소자일 수 있다.
반도체 소자(100)는 층간 절연층(70)을 더 포함할 수 있다. 층간 절연층(70)은 주변 회로 영역(CPA) 내에서 식각 저지층(60) 상에 배치될 수 있다. 층간 절연층(70)은 도 1에 도시된 층간 절연층(70)과 동일한 구조 및 물질을 가질 수 있다. 제2 캡핑층(130)은 층간 절연층(70) 및 게이트 구조체(GS) 상에 배치될 수 있다.
반도체 소자(100)는 콘택 구조체들(CS) 사이에 배치되는 제2 절연 구조물(146) 및 상부 절연층(156)을 더 포함할 수 있다. 제2 절연 구조물(146)은 콘택 구조체들(CS)을 전기적으로 절연시킬 수 있다. 제2 절연 구조물(146) 상에는 커패시터 유전층(152)이 배치될 수 있으며, 커패시터 유전층(152) 상에 상부 절연층(156)이 배치될 수 있다.
도 14 내지 도 19는 본 개시의 일 실시 예에 따른 반도체 소자(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 14를 참조하면, 기판(102)에 소자 분리층(104) 및 소자 분리층(106)이 형성될 수 있다. 기판(102)은 셀 영역(MCA) 및 주변 회로 영역(CPA)을 포함할 수 있다. 소자 분리층들(104, 106)은 각각 셀 영역(MCA) 및 주변 회로 영역(CPA)에 배치될 수 있다.
소자 분리층(104)은 기판(102)의 상면에 트렌치를 형성하고, 상기 트렌치에 절연 물질을 채워 형성될 수 있다. 제1 활성 영역들(AR1)은 셀 영역(MCA) 내에서 소자 분리층(104)에 의해 정의될 수 있으며, 제2 활성 영역들(AR2)은 주변 회로 영역(CPA) 내에서 소자 분리층(106)에 의해 정의될 수 있다. 예를 들어, 제1 활성 영역들(AR1) 및 제2 활성 영역들(AR2)은 각각 소자 분리층들(104, 106)에 의해 둘러싸인 기판(102)의 상면의 일부분에 대응할 수 있다. 평면도에서, 제1 활성 영역들(AR1)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, 서로 이격될 수 있다. 소자 분리층(104, 106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 소자 분리층(104, 106)은 단일층 또는 복수의 층으로 구성될 수 있다.
워드 라인 구조체들(WL)은 셀 영역(MCA) 내에서, 제1 활성 영역들(AR1)을 가로지르도록 형성될 수 있다. 예를 들어, 기판(102)의 상면에 x방향으로 연장되는 트렌치들을 형성하고, 상기 트렌치의 내부에 절연 물질 및 도전성 물질을 형성함으로써, 워드 라인 구조체들(WL)이 형성될 수 있다. 워드 라인 구조체들(WL)은 서로 y방향으로 이격될 수 있다. 워드 라인 구조체(WL)는 상기 트렌치의 내벽을 덮는 유전층(107), 상기 트렌치의 하부를 채우는 도전층(108) 및 상기 트렌치의 상부를 채우는 캡핑층(109)을 포함할 수 있다. 유전층(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전물, 또는 이들의 조합을 포함할 수 있다. 도전층(108)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다. 캡핑층(109)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
일 실시 예에서, 워드 라인 구조체들(WL)을 형성한 후, 각 워드 라인 구조체(WL)의 양측의 기판(102)의 제1 활성 영역(AR1)의 부분에 불순물 이온을 주입하여 소스 영역 및 드레인 영역이 형성될 수 있다. 다른 실시 예에서, 워드 라인 구조체들(WL)이 형성되기 전에 소스 영역 및 드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다. 또한, 제2 활성 영역(AR2)에도 불순물 이온 주입 공정이 수행될 수 있다.
이후에, 셀 영역(MCA)에는 제1 활성 영역(AR1), 소자 분리층(104) 및 워드 라인 구조체들(WL)을 덮는 버퍼층(110)이 형성될 수 있으며, 주변 회로 영역(CPA)에는 제2 활성 영역(AR2)을 덮는 반도체 층(12)이 형성될 수 있다.
버퍼층(110)은 절연 물질을 CVD 또는 ALD와 같은 공정을 이용하여 증착하여 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전물 또는 이들의 조합을 포함할 수 있다. 반도체 층(12)은 제2 활성 영역(AR2)만이 노출되도록 마스크 층을 형성한 후, 제2 활성 영역(AR2)의 표면으로부터 에피택셜 성장 공정에 의해 형성될 수 있다.
도 15를 참조하면, 주변 회로 영역(CPA) 내에서, 제1 유전층(20), 제2 유전층(22) 및 일함수 조절층(24)이 형성될 수 있다. 상기 형성 공정은 도 3을 참조하여 설명된 공정과 유사하게 수행될 수 있다.
도 16을 참조하면, 셀 영역(MCA)에서 제1 도전층(112) 및 다이렉트 콘택(DC)이 형성될 수 있으며, 주변 회로 영역(CPA)에서 제1 게이트 도전층(30)이 형성될 수 있다. 제1 도전층(112)은 셀 영역(MCA) 및 주변 회로 영역(CPA)에 도전 물질을 증착하여 제1 게이트 도전층(30)과 동시에 형성될 수 있으며, 버퍼층(110)을 덮을 수 있다. 제1 도전층(112)은 제1 게이트 도전층(30)과 동일한 물질을 포함할 수 있으며, 예를 들어 도핑된 폴리실리콘을 포함할 수 있다. 이후, 이방성 식각 공정에 의해 기판(102)의 상면에 리세스가 형성될 수 있다. 상기 리세스의 내부에 도전성 물질을 채워 넣고 평탄화 공정을 수행하여 다이렉트 콘택(DC)이 형성될 수 있다. 다이렉트 콘택(DC)의 상면은 제1 도전층(112)의 상면과 공면을 이룰 수 있다. 다이렉트 콘택(DC)은 제1 활성 영역(AR1)에 형성될 수 있으며, 예를 들어, 제1 활성 영역(AR1)의 소스 영역과 접할 수 있다. 또한, 다이렉트 콘택(DC)은 버퍼층(110) 및 제1 도전층(112)을 관통할 수 있으며, 상기 리세스를 채울 수 있다. 다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 일부 실시 예들에서, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다.
도 17을 참조하면, 셀 영역(MCA)에서 제1 도전층(112) 및 다이렉트 콘택(DC) 상에 제2 도전층(114), 제3 도전층(116) 및 제1 캡핑층(118)이 순차적으로 적층될 수 있으며, 주변 회로 영역(CPA)에서 제1 게이트 도전층(30) 상에 제2 게이트 도전층(32), 제3 게이트 도전층(34) 및 게이트 캡핑층(40)이 순차적으로 적층될 수 있다. 제2 도전층(114), 제3 도전층(116) 및 제1 캡핑층(118)은 각각 제2 게이트 도전층(32), 제3 게이트 도전층(34) 및 게이트 캡핑층(40)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 도전층(114) 및 제3 도전층(116)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 캡핑층(118)은 실리콘 질화물을 포함할 수 있다.
도 18을 참조하면, 주변 회로 영역(CPA)에서 게이트 구조체(GS)가 형성될 수 있다. 게이트 구조체(GS)는 도 3 내지 도 9를 참조하여 설명된 일련의 공정들에 형성될 수 있다. 게이트 구조체(GS)는 게이트 유전층(GD), 게이트 전극 구조체(GE), 게이트 캡핑층(40) 및 스페이서 구조체(SP)를 포함할 수 있다. 게이트 구조체(GS)의 구조 및 물질은 도 3 내지 도 9에서 설명한 바와 동일할 수 있다. 게이트 구조체(GS)에 덮이지 않은 반도체 층(12)의 부분은 식각될 수 있으며, 기판(102)의 상면이 노출될 수 있다. 도시되지는 않았으나, 도 1에 도시된 바와 같이, 제1 유전층(20)에 의해 덮이지 않은 반도체 층(12)의 부분의 두께는 제1 유전층(20)에 의해 덮인 반도체 층(12)의 부분보다 작을 수 있다.
도 19를 참조하면, 셀 영역(MCA)에서 식각 저지층(120) 및 제2 캡핑층(130)이 형성될 수 있으며, 주변 회로 영역(CPA)에서 식각 저지층(60), 층간 절연층(70) 및 제2 캡핑층(130)이 형성될 수 있다. 셀 영역(MCA)에서 식각 저지층(120)은 제1 캡핑층(118)의 상면을 덮을 수 있다. 식각 저지층(60, 120)은 도 18의 결과 구조물 상에 절연 물질을 컨포멀하게 증착하여 형성될 수 있다. 셀 영역(MCA)에 형성된 상기 절연 물질은 식각 저지층(120)으로 지칭될 수 있으며, 주변 회로 영역(CPA)에 형성된 상기 절연 물질은 식각 저지층(60)으로 지칭될 수 있다. 식각 저지층(60)은 기판(102)의 일부, 소자 분리층(106) 및 게이트 구조체(GS)를 덮을 수 있다. 식각 저지층들(60, 120)은 실리콘 질화물을 포함할 수 있다.
이후에, 주변 회로 영역(CPA)에 층간 절연층(70)이 형성될 수 있다. 층간 절연층(70)은 식각 저지층들(60, 120) 상에 절연 물질을 형성한 후, 식각 저지층들(60, 120)의 상면이 노출되도록 상기 절연 물질을 평탄화하여 형성될 수 있다. 층간 절연층(70)은 게이트 구조체(GS)의 측면을 덮을 수 있다. 제2 캡핑층(130)은 식각 저지층들(60, 120) 및 층간 절연층(70) 상에 절연 물질을 형성한 후, 상기 절연 물질을 평탄화하여 형성될 수 있다. 제2 캡핑층(130)은 셀 영역(MCA) 및 주변 회로 영역(CPA)에 모두 형성될 수 있으며, 실리콘 질화물을 포함할 수 있다.
다시 도 13을 참조하면, 셀 영역(MCA) 내에서 y방향으로 연장되는 트렌치가 기판(102) 상에 형성되도록 버퍼층(110), 제1 도전층(112), 제2 도전층(114), 제3 도전층(116), 제1 캡핑층(118), 식각 저지층(120) 및 제2 캡핑층(130)이 식각되어 비트 라인 구조체(BLS)가 형성될 수 있다. 비트 라인 구조체(BLS)는 y방향으로 연장되는 바 형상을 가질 수 있다.
비트 라인 구조체(BLS)가 형성된 후, 비트 라인 구조체(BLS)의 측면에 절연 스페이서들(132)이 형성될 수 있다. 절연 스페이서들(132)은 비트 라인 구조체(BLS) 및 상기 트렌치의 내벽을 덮는 절연 물질을 증착한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 절연 스페이서들(132)은 비트 라인 구조체(BLS)의 측면을 덮을 수 있으며, 또한 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 절연 스페이서들(132)은 단일층 또는 다중층으로 이루어질 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
절연 스페이서(132)가 형성된 후, 비트 라인 구조체(BLS)의 측면에 베리드 콘택들(BC)이 형성될 수 있다. 베리드 콘택들(BC)은 비트 라인 구조체(BLS)의 측면의 트렌치를 채우며 y방향으로 연장되는 희생층(미도시)을 형성하고, 상기 희생층이 워드 라인 구조체들(WL)과 수직 방향으로 중첩되는 부분에 펜스 절연층들(미도시)을 형성하고, 상기 희생층을 제거한 후 비트 라인 구조체들(BLS)의 양측에 도전성 물질을 증착하여 형성될 수 있다.
베리드 콘택(BC)을 형성한 후, 베리드 콘택(BC)의 상부를 식각하기 위한 에치백 공정이 더 수행될 수 있다. 예를 들어, 베리드 콘택(BC)의 상면은 비트 라인 구조체(BLS)의 상면보다 낮은 레벨에 위치할 수 있다. 베리드 콘택(BC)은 기판(102)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으며, 제1 활성 영역(AR1)의 드레인 영역과 접할 수 있다. 베리드 콘택(BC)과 비트 라인 구조체(BLS) 사이에는 절연 스페이서(132)가 배치될 수 있으며, 절연 스페이서(132)는 베리드 콘택(BC)과 비트 라인 구조체(BLS)를 전기적으로 절연시킬 수 있다. 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
주변 회로 영역(CPA) 내에서, 제2 활성 영역(AR2)이 노출되도록 층간 절연층(70) 및 제2 캡핑층(130)을 관통하는 홀이 형성될 수 있다. 상기 홀은 게이트 구조체(GS)와 인접하게 형성될 수 있다.
이후에, 셀 영역(MCA)에서 배리어 패턴(141) 및 도전성 패턴(143)을 포함하는 랜딩 패드(LP)가 형성될 수 있으며, 주변 회로 영역(CPA)에서 배리어 패턴(142) 및 도전성 패턴(144)을 포함하는 콘택 구조체(CS)가 형성될 수 있다. 랜딩 패드들(LP) 사이에는 제1 절연 구조물(145)이 형성될 수 있으며, 콘택 구조체들(CS) 사이에는 제2 절연 구조물(146)이 형성될 수 있다. 배리어 패턴(141) 및 도전성 패턴(143)은 베리드 콘택(BC) 상에 배리어 물질 및 도전성 물질을 증착한 후, 상기 배리어 물질 및 배리어층을 패터닝하고 절연 물질을 채워넣어 형성될 수 있다.
예를 들어, 셀 영역(MCA)에서 배리어 패턴(141)은 베리드 콘택(BC), 절연 스페이서(132) 및 제2 캡핑층(130)을 따라 형성될 수 있으며, 도전성 패턴(143)은 배리어 패턴(141) 상에 증착될 수 있다. 배리어 패턴(141) 및 도전성 패턴(143)은 랜딩 패드(LP)를 이룰 수 있으며, 랜딩 패드(LP)는 베리드 콘택(BC)을 통해 제1 활성 영역(AR1)과 전기적으로 연결될 수 있다. 배리어 패턴(141)은 코발트 실리사이드, 니켈 실리사이드 및 망간 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 도전성 패턴(143)은 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 도전층은 텅스텐을 포함할 수 있다.
제1 절연 구조물(145)은 인접하는 랜딩 패드들(LP) 사이에 배치될 수 있으며, 랜딩 패드들(LP)을 서로 전기적으로 절연시킬 수 있다. 제1 절연 구조물(145)의 상면과 랜딩 패드(LP)의 상면은 공면을 이룰 수 있다. 제1 절연 구조물(145)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
주변 회로 영역(CPA)에서, 배리어 패턴(141)은 층간 절연층(70) 및 제2 캡핑층(130)을 식각하여 형성된 홀을 따라 형성될 수 있으며, 도전성 패턴(143)은 배리어 패턴(141) 상에 형성될 수 있다. 배리어 패턴(142) 및 도전성 패턴(144)은 배리어 패턴(141) 및 도전성 패턴(143)과 동시에 형성될 수 있다. 배리어 패턴(141) 및 도전성 패턴(143)은 콘택 구조체(CS)를 이룰 수 있으며, 콘택 구조체(CS)는 제2 활성 영역(AR2)과 접할 수 있다. 콘택 구조체(CS)는 도 1을 참조하여 설명한 소스/드레인 콘택(80)과 동일한 구조를 가질 수 있으며, 본 명세서에서 소스/드레인 콘택(80)으로 지칭될 수 있다.
제2 절연 구조물(146)은 인접하는 콘택 구조체들(CS) 사이에 배치될 수 있으며, 콘택 구조체들(CS)을 서로 전기적으로 절연시킬 수 있다. 제2 절연 구조물(146)의 상면과 콘택 구조체(CS)의 상면은 공면을 이룰 수 있다. 제2 절연 구조물(146)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
이후에, 셀 영역(MCA)에서 랜딩 패드(LP)와 접하는 하부 전극(150), 상기 하부 전극(150) 상의 커패시터 유전층(152) 및 상기 커패시터 유전층(152) 상의 상부 전극(154)이 형성될 수 있다.
일 실시 예에서, 하부 전극(150) 및 더미 전극은 필라 형상을 가질 수 있으나, 이에 제한되지 않는다. 다른 일시 예에서, 하부 전극(150) 및 더미 전극은 실린더 형상 또는 필라 형상과 실린더 형상의 하이브리드 형상을 가질 수 있다. 하부 전극(150)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시 예에서, 하부 전극(150)은 TiN을 포함할 수 있다.
커패시터 유전층(152)은 제1 절연 구조물(145) 및 하부 전극(150) 상에 컨포멀하게 형성될 수 있다. 커패시터 유전층(152)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다.
상부 전극(154)은 커패시터 유전층(152) 상에 형성될 수 있다. 하부 전극(150), 커패시터 유전층(152) 및 상부 전극(154)은 반도체 소자(100)의 커패시터 구조물을 구성할 수 있다. 상부 전극(154)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
주변 회로 영역(CPA)에서는, 콘택 구조체(CS) 및 제2 절연 구조물(146) 상에 커패시터 유전층(152)이 형성될 수 있으며, 커패시터 유전층(152) 상에 상부 절연층(156)이 형성될 수 있다. 상부 절연층(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
GS : 게이트 구조체 10 : 기판
12 : 반도체 층 GD : 게이트 유전층
20 : 제1 유전층 22 : 제2 유전층
GE : 게이트 전극 구조체 24 : 일함수 조절층
30 : 제1 게이트 도전층 32 : 제2 게이트 도전층
34 : 제3 게이트 도전층 40 : 게이트 캡핑층
SP : 스페이서 구조체 50 : 제1 스페이서 52 : 제2 스페이서 54 : 제3 스페이서
56 : 제4 스페이서 60 : 식각 저지층
70 : 층간 절연층 80 : 소스/드레인 콘택
100 : 반도체 소자 MCA : 셀 영역
CPA : 코어/페리 영역 WL : 워드 라인 구조체
DC : 다이렉트 콘택 BLS : 비트 라인 구조체
132 : 절연 스페이서 BC : 베리드 콘택
LP : 랜딩 패드 CS : 콘택 구조체
150 : 하부 전극 152 : 커패시터 유전층
154 : 상부 전극

Claims (10)

  1. 기판 상에 배치되는 게이트 유전층, 상기 게이트 유전층은 측면에 리세스를 포함하고;
    상기 게이트 유전층 상의 게이트 전극 구조체;
    상기 게이트 전극 구조체 상의 게이트 캡핑층; 및
    상기 기판 상에 배치되며 상기 게이트 유전층, 상기 게이트 전극 구조체 및 상기 게이트 캡핑층의 측면들에 배치되는 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 제1 스페이서, 상기 제1 스페이서의 외측에 배치되는 제2 스페이서 및 상기 제2 스페이서의 외측에 배치되는 제3 스페이서를 포함하며,
    상기 제2 스페이서는 상기 리세스를 덮으며,
    상기 제2 스페이서 및 상기 제3 스페이서는 실리콘 질화물을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 스페이서는 상기 게이트 유전층을 향하여 돌출되는 돌출부를 포함하며,
    상기 돌출부는 상기 리세스를 덮으며 상기 제1 스페이서의 하부에 배치되는 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 유전층은 제1 유전층 및 상기 제1 유전층 상의 제2 유전층을 포함하며,
    상기 리세스는 상기 제1 유전층의 측면에 형성되는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 스페이서는 상기 제2 유전층, 상기 게이트 전극 구조체 및 상기 게이트 캡핑층의 측면들을 덮으며, 단면도에서, 수직 방향으로 연장되는 직선 형상을 갖는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 스페이서의 하면은 상기 제1 유전층의 상면과 동일한 레벨에 위치하는 반도체 소자.
  6. 제1항에 있어서,
    상기 기판과 상기 게이트 유전층 사이에 반도체 층을 더 포함하며,
    상기 반도체 층은 SiGe을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 게이트 유전층에 의해 덮이지 않는 상기 반도체 층의 부분의 두께는 상기 게이트 유전층에 의해 덮이는 상기 반도체 층의 부분의 두께보다 작은 반도체 소자.
  8. 제1항에 있어서,
    상기 제2 스페이서의 측면은 상기 제1 스페이서의 측면과 공면을 이루며,
    상기 제2 스페이서와 상기 리세스 사이에 보이드가 형성되는 반도체 소자.
  9. 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판;
    상기 셀 영역에서 상기 기판 내에 배치되어 제1 수평 방향으로 연장되는 워드 라인 구조체;
    상기 워드 라인 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인 구조체;
    상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물, 상기 커패시터 구조물은 하부 전극 상기 하부 전극 상의 커패시터 유전층 및 상기 커패시터 유전층 상의 상부 전극을 포함하며; 및
    상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체를 포함하며,
    상기 게이트 구조체는:
    기판 상에 배치되는 게이트 유전층, 상기 게이트 유전층은 측면에 리세스를 포함하고;
    상기 게이트 유전층 상의 게이트 전극 구조체;
    상기 게이트 전극 구조체 상의 게이트 캡핑층; 및
    상기 기판 상에 배치되며 상기 게이트 유전층, 상기 게이트 전극 구조체 및 상기 게이트 캡핑층의 측면들에 배치되는 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 제1 스페이서, 상기 제1 스페이서의 외측에 배치되는 제2 스페이서 및 상기 제2 스페이서의 외측에 배치되는 제3 스페이서를 포함하며,
    상기 제2 스페이서는 상기 리세스를 덮으며,
    상기 제2 스페이서 및 상기 제3 스페이서는 실리콘 질화물을 포함하는 반도체 소자.
  10. 활성 영역 및 소스/드레인 영역을 포함하는 기판;
    상기 기판 상에 배치되는 제1 유전층 및 상기 제1 유전층 상의 제2 유전층을 포함하는 게이트 유전층, 상기 제1 유전층은 측면에 리세스를 포함하고;
    상기 게이트 유전층 상의 게이트 전극 구조체;
    상기 게이트 전극 구조체 상의 게이트 캡핑층;
    상기 기판 상에 배치되며 상기 게이트 유전층, 상기 게이트 전극 구조체 및 상기 게이트 캡핑층의 측면들에 배치되는 스페이서 구조체를 포함하고, 상기 스페이서 구조체는 제1 스페이서, 상기 제1 스페이서의 외측에 배치되는 제2 스페이서, 상기 제2 스페이서의 외측에 배치되는 제3 스페이서 및 상기 제3 스페이서를 덮는 제4 스페이서를 포함하며;
    상기 게이트 캡핑층 및 상기 스페이서 구조체를 덮는 식각 저지층;
    상기 식각 저지층을 덮는 층간 절연층; 및
    상기 층간 절연층을 관통하여 상기 소스/드레인 영역에 접하는 소스/드레인 콘택을 포함하며,
    상기 제2 스페이서는 상기 리세스를 덮으며,
    상기 제2 스페이서 및 상기 제3 스페이서는 실리콘 질화물을 포함하는 반도체 소자.
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